JP2003007955A - 半導体パッケージおよびその製造方法 - Google Patents
半導体パッケージおよびその製造方法Info
- Publication number
- JP2003007955A JP2003007955A JP2001194675A JP2001194675A JP2003007955A JP 2003007955 A JP2003007955 A JP 2003007955A JP 2001194675 A JP2001194675 A JP 2001194675A JP 2001194675 A JP2001194675 A JP 2001194675A JP 2003007955 A JP2003007955 A JP 2003007955A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- semiconductor chip
- external terminal
- semiconductor
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体パッケージを超薄型化して積層マルチ
モジュール実装に適したものとすると共に、半導体パッ
ケージの製造コストを低減させること。 【解決手段】 半導体チップと、該半導体チップとワイ
ヤーで導通した外部端子と、それらを保護封止したモー
ルド部とからなり、前記外部端子のワイヤーが接続され
る部位は、ワイヤー径よりも大きい段差をもって形成し
た半導体パッケージ、並びに、プレート状キャリアに、
外部端子となる段差部を有するリード部とモールド成型
エリアとを備えたリードフレームをセットし、該リード
フレームのモールド成型エリアに対して半導体チップの
供給・仮固定と、半導体チップの電極と外部端子の段差
部とのワイヤボンドによる接続と、モールド封止とを行
う半導体パッケージの製造方法である。段差部をもった
１枚の金属板で外部端子を形成したことにより、現行の
加工技術の制約を受けることなく、積層実装が可能で更
に超薄型に形成でき、コストの低減を図ることができ
る。
モジュール実装に適したものとすると共に、半導体パッ
ケージの製造コストを低減させること。 【解決手段】 半導体チップと、該半導体チップとワイ
ヤーで導通した外部端子と、それらを保護封止したモー
ルド部とからなり、前記外部端子のワイヤーが接続され
る部位は、ワイヤー径よりも大きい段差をもって形成し
た半導体パッケージ、並びに、プレート状キャリアに、
外部端子となる段差部を有するリード部とモールド成型
エリアとを備えたリードフレームをセットし、該リード
フレームのモールド成型エリアに対して半導体チップの
供給・仮固定と、半導体チップの電極と外部端子の段差
部とのワイヤボンドによる接続と、モールド封止とを行
う半導体パッケージの製造方法である。段差部をもった
１枚の金属板で外部端子を形成したことにより、現行の
加工技術の制約を受けることなく、積層実装が可能で更
に超薄型に形成でき、コストの低減を図ることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、薄型で且つ複数の
半導体チップを積層可能にした構造の半導体パッケージ
およびその製造方法に関するものである。
半導体チップを積層可能にした構造の半導体パッケージ
およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、携帯端末を始めとする小型電子機
器は、高性能化および携帯の利便性の追求が著しく、そ
れに使用される半導体装置も、より小型化、薄型化、高
性能化が求められている。その一つの対策として、複数
の半導体チップ或いは半導体パッケージを積層した、い
わゆるマルチ積層構造のものが提案されている。例え
ば、特開平２−１３４８５９号公報に開示された「マル
チチップ半導体装置とその製造方法」の発明が公知にな
っている。
器は、高性能化および携帯の利便性の追求が著しく、そ
れに使用される半導体装置も、より小型化、薄型化、高
性能化が求められている。その一つの対策として、複数
の半導体チップ或いは半導体パッケージを積層した、い
わゆるマルチ積層構造のものが提案されている。例え
ば、特開平２−１３４８５９号公報に開示された「マル
チチップ半導体装置とその製造方法」の発明が公知にな
っている。
【０００３】この公知の半導体装置は、フィルムキャリ
アテープに半導体チップを電気的に接続したフィルムキ
ャリア半導体装置であって、アウターリードの一部を折
り曲げ、フィルムキャリア基材裏面に固着して表裏導通
を行ったものであり、片面キャリアのフィルムキャリア
テープを用いて両面配線を可能にし、その両面配線によ
ってマルチ積層ができるようにしたものである。
アテープに半導体チップを電気的に接続したフィルムキ
ャリア半導体装置であって、アウターリードの一部を折
り曲げ、フィルムキャリア基材裏面に固着して表裏導通
を行ったものであり、片面キャリアのフィルムキャリア
テープを用いて両面配線を可能にし、その両面配線によ
ってマルチ積層ができるようにしたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、これら
従来例のマルチチップ半導体装置には、ＴＡＢ接続をベ
ースにしていることから、薄型化には有効であるが、半
導体チップの電極にバンプの形成が必要であり、ベース
となるテープ基板は半導体チップ電極の配列によりそれ
ぞれ異なる品種が必要であること、従来のワイヤーボン
ディング、モールド封止工程からなるプラスチックパッ
ケージの生産ラインの有効利用が図り難い等の理由によ
り、製造コストが高くなってしまうという問題点があっ
た。
従来例のマルチチップ半導体装置には、ＴＡＢ接続をベ
ースにしていることから、薄型化には有効であるが、半
導体チップの電極にバンプの形成が必要であり、ベース
となるテープ基板は半導体チップ電極の配列によりそれ
ぞれ異なる品種が必要であること、従来のワイヤーボン
ディング、モールド封止工程からなるプラスチックパッ
ケージの生産ラインの有効利用が図り難い等の理由によ
り、製造コストが高くなってしまうという問題点があっ
た。
【０００５】また、近年高密度化の一つの手段として、
一つのパッケージの中に二種類の半導体チップを積層す
る技術が出現しているが、前記従来例のフィルムキャリ
ア基材では構造上において異なる半導体チップの積層自
体が難しいという問題点を有している。
一つのパッケージの中に二種類の半導体チップを積層す
る技術が出現しているが、前記従来例のフィルムキャリ
ア基材では構造上において異なる半導体チップの積層自
体が難しいという問題点を有している。
【０００６】更に、従来のプラスチックパッケージにお
いては、リードフレームを取り付けたベース部材に半導
体チップを実装するものであるが、その実装はベース部
材に設けられたダイパット上に固定するものであり、そ
の構成部材としてベース部材とダイパットを不可欠にし
ているため薄型化が困難であるという問題点を有してい
る。
いては、リードフレームを取り付けたベース部材に半導
体チップを実装するものであるが、その実装はベース部
材に設けられたダイパット上に固定するものであり、そ
の構成部材としてベース部材とダイパットを不可欠にし
ているため薄型化が困難であるという問題点を有してい
る。
【０００７】この従来例の問題点を解決するために本発
明と同一出願人に係る先願発明が既に２０００−２６６
９１０号として出願されている。この先願発明に係る半
導体パッケージは、半導体チップと、該半導体チップと
ワイヤーで導通した２枚重ねの外部端子と、それらを保
護封止したモールド部とから構成されるものであり、ベ
ース部材とダイパットを不要としている構成において薄
型化が図れると共に、端子ピッチの狭ピッチ化が図れる
点で優れている。
明と同一出願人に係る先願発明が既に２０００−２６６
９１０号として出願されている。この先願発明に係る半
導体パッケージは、半導体チップと、該半導体チップと
ワイヤーで導通した２枚重ねの外部端子と、それらを保
護封止したモールド部とから構成されるものであり、ベ
ース部材とダイパットを不要としている構成において薄
型化が図れると共に、端子ピッチの狭ピッチ化が図れる
点で優れている。
【０００８】しかしながら、上記先願発明においては、
２枚重ねの外部端子を用いており、その端子材料の加工
仕様に制約があって端子１枚あたりの厚みをあまり薄く
することができない。例えば、現状の加工技術では、端
子板の厚みが０．１２５ｍｍ程度までが限界とされてお
り、それを２枚重ねにすると約０．２５ｍｍであり、パ
ッケージの厚みもそれ以下にはならないのである。
２枚重ねの外部端子を用いており、その端子材料の加工
仕様に制約があって端子１枚あたりの厚みをあまり薄く
することができない。例えば、現状の加工技術では、端
子板の厚みが０．１２５ｍｍ程度までが限界とされてお
り、それを２枚重ねにすると約０．２５ｍｍであり、パ
ッケージの厚みもそれ以下にはならないのである。
【０００９】従って、従来技術においては、パッケージ
の製造コストを低減させること、高密度化を図ることお
よび薄型化を図ることに解決しなければならない課題を
有しており、また、先願発明においては、更なる薄型化
に解決課題を有している。
の製造コストを低減させること、高密度化を図ることお
よび薄型化を図ることに解決しなければならない課題を
有しており、また、先願発明においては、更なる薄型化
に解決課題を有している。
【００１０】
【課題を解決するための手段】前記課題を解決する具体
的手段として本発明に係る第１の発明は、半導体チップ
と、該半導体チップとワイヤーで導通した外部端子と、
それらを保護封止したモールド部とからなり、前記外部
端子のワイヤーが接続される部位は、ワイヤー径よりも
大きい段差をもって形成したことを特徴とする半導体パ
ッケージを提供するものである。
的手段として本発明に係る第１の発明は、半導体チップ
と、該半導体チップとワイヤーで導通した外部端子と、
それらを保護封止したモールド部とからなり、前記外部
端子のワイヤーが接続される部位は、ワイヤー径よりも
大きい段差をもって形成したことを特徴とする半導体パ
ッケージを提供するものである。
【００１１】この第１の発明において、前記外部端子
は、前記モールド部の底面、側面および上面の三面に露
出していること；前記外部端子の露出している部分は、
半田皮膜によって覆われていること；および前記半導体
チップは、前記モールド部で保持され、且つ該半導体チ
ップの下面はモールド部の下面と同一面で露出している
ことを付加的要件として含むものである。
は、前記モールド部の底面、側面および上面の三面に露
出していること；前記外部端子の露出している部分は、
半田皮膜によって覆われていること；および前記半導体
チップは、前記モールド部で保持され、且つ該半導体チ
ップの下面はモールド部の下面と同一面で露出している
ことを付加的要件として含むものである。
【００１２】本発明に係る第２の発明は、プレート状キ
ャリアに、外部端子となる段差部を有するリード部とモ
ールド成型エリアとを備えたリードフレームをセット
し、該リードフレームのモールド成型エリアに対して半
導体チップの供給・仮固定と、半導体チップの電極と外
部端子の段差部とのワイヤボンドによる接続と、モール
ド封止とを行うことを特徴とする半導体パッケージの製
造方法を提供するものである。
ャリアに、外部端子となる段差部を有するリード部とモ
ールド成型エリアとを備えたリードフレームをセット
し、該リードフレームのモールド成型エリアに対して半
導体チップの供給・仮固定と、半導体チップの電極と外
部端子の段差部とのワイヤボンドによる接続と、モール
ド封止とを行うことを特徴とする半導体パッケージの製
造方法を提供するものである。
【００１３】この第２の発明において、モールド封止部
分が硬化した後に、半導体パッケージ毎に切断分離する
こと；および半導体パッケージ毎に切断分離した後に、
半田コート工程を行って外部端子に半田皮膜を形成する
ことを付加的要件として含むものである。
分が硬化した後に、半導体パッケージ毎に切断分離する
こと；および半導体パッケージ毎に切断分離した後に、
半田コート工程を行って外部端子に半田皮膜を形成する
ことを付加的要件として含むものである。
【００１４】本発明に係る半導体パッケージは、段差部
をもった１枚の金属板で外部端子を形成したことによ
り、現行の加工技術の制約を受けることなく、更に超薄
型に形成できるのである。
をもった１枚の金属板で外部端子を形成したことによ
り、現行の加工技術の制約を受けることなく、更に超薄
型に形成できるのである。
【００１５】また、本発明に係る半導体パッケージの製
造方法においては、段差部を形成したリード部を有する
１枚のリードフレームを使用することにより、キャリア
への供給工程と、半導体チップとの位置合わせおよびワ
イヤーボンディング工程とが容易になると共に、部品点
数も少なくその管理も容易になり、製造コストを低減さ
せることができるのである。
造方法においては、段差部を形成したリード部を有する
１枚のリードフレームを使用することにより、キャリア
への供給工程と、半導体チップとの位置合わせおよびワ
イヤーボンディング工程とが容易になると共に、部品点
数も少なくその管理も容易になり、製造コストを低減さ
せることができるのである。
【００１６】
【発明の実施の形態】次に、本発明に係る半導体パッケ
ージについて好ましい実施の形態を図面を参照して説明
する。まず、図１〜４に示した実施の形態において、半
導体パッケージ１は、その略中央部に位置した半導体チ
ップ２と、該半導体チップ２の両端部側に設けられてい
る複数の電極３にそれぞれ一端が接続された金線からな
る複数のリード線、即ちワイヤー４と、これら各ワイヤ
ー４の他端がそれぞれ接続された外部端子５と、これら
半導体チップ２、ワイヤー４および外部端子５を保護す
るために樹脂により封止したモールド部６とから構成さ
れ、該モールド部６によってパッケージとしての強度と
全体形状が維持されている。
ージについて好ましい実施の形態を図面を参照して説明
する。まず、図１〜４に示した実施の形態において、半
導体パッケージ１は、その略中央部に位置した半導体チ
ップ２と、該半導体チップ２の両端部側に設けられてい
る複数の電極３にそれぞれ一端が接続された金線からな
る複数のリード線、即ちワイヤー４と、これら各ワイヤ
ー４の他端がそれぞれ接続された外部端子５と、これら
半導体チップ２、ワイヤー４および外部端子５を保護す
るために樹脂により封止したモールド部６とから構成さ
れ、該モールド部６によってパッケージとしての強度と
全体形状が維持されている。
【００１７】このようにモールド部６によってパッケー
ジ形態が維持される構成に形成することで、半導体チッ
プ２の下面とモールド部６の下面とが同一面に形成さ
れ、且つ半導体チップ２の下面が露出した状態に形成さ
れる。
ジ形態が維持される構成に形成することで、半導体チッ
プ２の下面とモールド部６の下面とが同一面に形成さ
れ、且つ半導体チップ２の下面が露出した状態に形成さ
れる。
【００１８】外部端子５は、一枚の端子板で形成される
ものであって、その中間部に所定の段差部５ａをもって
形成すると共に、その底面、側面および上面の三面が露
出した状態でパッケージされる。そして、この段差部５
ａを利用して各ワイヤー４の他端を接続するものであっ
て、この段差部５ａは接続されるワイヤー４の径よりも
大きい段差に形成してある。
ものであって、その中間部に所定の段差部５ａをもって
形成すると共に、その底面、側面および上面の三面が露
出した状態でパッケージされる。そして、この段差部５
ａを利用して各ワイヤー４の他端を接続するものであっ
て、この段差部５ａは接続されるワイヤー４の径よりも
大きい段差に形成してある。
【００１９】外部端子５の露出している三面には、図３
に示したように、半田皮膜７が所定厚さをもって形成さ
れるものであり、この半田皮膜７の形成によって、その
厚み分パッケージから突出した状態になり、１個の半導
体パッケージの実装でも、または複数枚の半導体パッケ
ージの積層実装、即ち、積層マルチチップモジュール実
装をより一層容易にしたものである。
に示したように、半田皮膜７が所定厚さをもって形成さ
れるものであり、この半田皮膜７の形成によって、その
厚み分パッケージから突出した状態になり、１個の半導
体パッケージの実装でも、または複数枚の半導体パッケ
ージの積層実装、即ち、積層マルチチップモジュール実
装をより一層容易にしたものである。
【００２０】このように構成された半導体パッケージ１
は、図４に示したように、その複数枚をマザー基板８に
積層実装したものである。つまり、マザー基板８上に設
けられた配線パターン９に対して各外部端子５が電気的
に接続されるように載置配設して実装するものであり、
配線パターン９の高さ（厚み）と半田皮膜７の厚みとに
よって、マザー基板８と半導体パッケージ１における半
導体チップ２との間に所定の間隙１０が維持された状態
で、しかも半田皮膜７によって確実な強度および電気導
通性をもって積層実装することができる。
は、図４に示したように、その複数枚をマザー基板８に
積層実装したものである。つまり、マザー基板８上に設
けられた配線パターン９に対して各外部端子５が電気的
に接続されるように載置配設して実装するものであり、
配線パターン９の高さ（厚み）と半田皮膜７の厚みとに
よって、マザー基板８と半導体パッケージ１における半
導体チップ２との間に所定の間隙１０が維持された状態
で、しかも半田皮膜７によって確実な強度および電気導
通性をもって積層実装することができる。
【００２１】従って、半導体パッケージ１は、その下面
側に半導体チップ２が露出していても、各外部端子５に
設けられた半田皮膜７の存在によって、実装の段階でマ
ザー基板８に面接触することはないのである。そして、
複数枚の半導体パッケージ１を積層しても、各外部端子
５に設けられた半田皮膜７同士が接触し、各半田皮膜７
の厚みによって積層した半導体パッケージ１における上
面と下面との間に所定の間隙１１が生じ、面同士の接触
が避けられ放熱性も良好になる。
側に半導体チップ２が露出していても、各外部端子５に
設けられた半田皮膜７の存在によって、実装の段階でマ
ザー基板８に面接触することはないのである。そして、
複数枚の半導体パッケージ１を積層しても、各外部端子
５に設けられた半田皮膜７同士が接触し、各半田皮膜７
の厚みによって積層した半導体パッケージ１における上
面と下面との間に所定の間隙１１が生じ、面同士の接触
が避けられ放熱性も良好になる。
【００２２】次に、半導体パッケージの製造方法につい
て説明する。まず、外部端子５を形成するために、図５
〜６に示した構成のリードフレーム２０が準備される。
このリードフレーム２０は、その厚みが、例えば０．１
５ｍｍの長方形の金属板を用い、プレス加工またはエッ
チング加工によって、半導体チップ２がセットされモー
ルド成型エリアとなる空間部２１が設定された間隔をも
って複数形成され、同時に各空間部２１に臨ませて外部
端子となる複数のリード部分２２が内側に突出形成され
る。なお、リードフレーム２０の所定位置に位置合わせ
用の小孔２３が複数設けてある。
て説明する。まず、外部端子５を形成するために、図５
〜６に示した構成のリードフレーム２０が準備される。
このリードフレーム２０は、その厚みが、例えば０．１
５ｍｍの長方形の金属板を用い、プレス加工またはエッ
チング加工によって、半導体チップ２がセットされモー
ルド成型エリアとなる空間部２１が設定された間隔をも
って複数形成され、同時に各空間部２１に臨ませて外部
端子となる複数のリード部分２２が内側に突出形成され
る。なお、リードフレーム２０の所定位置に位置合わせ
用の小孔２３が複数設けてある。
【００２３】これらの各リード部分２２には、その先端
付近に段差部２２ａが形成されるものであり、この段差
部２２ａの落ち込み度合いは段差部２２ａに接続される
ワイヤーが、樹脂封止後表面に露出しないように、少な
くとも、ワイヤー４の径以上の段差に形成してある。ま
た、パッケージされる半導体チップ２の高さ（厚み）は
０．０５ｍｍ（５０μｍ）程度である。
付近に段差部２２ａが形成されるものであり、この段差
部２２ａの落ち込み度合いは段差部２２ａに接続される
ワイヤーが、樹脂封止後表面に露出しないように、少な
くとも、ワイヤー４の径以上の段差に形成してある。ま
た、パッケージされる半導体チップ２の高さ（厚み）は
０．０５ｍｍ（５０μｍ）程度である。
【００２４】このように形成されたリードフレーム２０
を、図７に示したように、プレート状のキャリア２５上
に載置する。このキャリア２５には位置決め手段２６
と、保持または仮固定手段２７とを有するものであり、
位置決め手段２６は、いわゆるピンであって小孔２３を
挿通させてリードフレーム２０を載置することで設定し
た位置に正確にセットできるのである。また、保持また
は仮固定手段２７としては、例えば、バキュウムパイプ
とそれにつながる吸着口２７ａとからなるものであり、
該吸着口２７ａはセットされたリードフレーム２０の各
空間部２１の略中央部に開口するように形成してある。
を、図７に示したように、プレート状のキャリア２５上
に載置する。このキャリア２５には位置決め手段２６
と、保持または仮固定手段２７とを有するものであり、
位置決め手段２６は、いわゆるピンであって小孔２３を
挿通させてリードフレーム２０を載置することで設定し
た位置に正確にセットできるのである。また、保持また
は仮固定手段２７としては、例えば、バキュウムパイプ
とそれにつながる吸着口２７ａとからなるものであり、
該吸着口２７ａはセットされたリードフレーム２０の各
空間部２１の略中央部に開口するように形成してある。
【００２５】キャリア２５に対してリードフレーム２０
のセット工程後に半導体チップ２の保持または仮固定の
工程を行う。即ち、図８（Ａ）に示したように、半導体
チップ２を空間部２１の中央部にそれぞれセットし、保
持または仮固定手段２７を作動させて吸引することによ
り、吸着口２７で半導体チップ２を仮固定の状態で吸着
保持する。仮固定された半導体チップ２は、リード部分
２２の先端から所定の間隔をもって位置する。
のセット工程後に半導体チップ２の保持または仮固定の
工程を行う。即ち、図８（Ａ）に示したように、半導体
チップ２を空間部２１の中央部にそれぞれセットし、保
持または仮固定手段２７を作動させて吸引することによ
り、吸着口２７で半導体チップ２を仮固定の状態で吸着
保持する。仮固定された半導体チップ２は、リード部分
２２の先端から所定の間隔をもって位置する。
【００２６】次に、吸着保持を維持した状態で、図８
（Ｂ）に示したように、ワイヤボンド工程を行う。この
ワイヤボンド工程は、従来のプラスチックパッケージで
行っている工程をそのまま利用することができるもので
あって、半導体チップ２の各電極３とリード部分２２の
段差部２２ａとの間で金線（ワイヤー４）を用いてワイ
ヤーボンディングを行うのである。この場合のワイヤー
４の高さは１００μｍ以下である。
（Ｂ）に示したように、ワイヤボンド工程を行う。この
ワイヤボンド工程は、従来のプラスチックパッケージで
行っている工程をそのまま利用することができるもので
あって、半導体チップ２の各電極３とリード部分２２の
段差部２２ａとの間で金線（ワイヤー４）を用いてワイ
ヤーボンディングを行うのである。この場合のワイヤー
４の高さは１００μｍ以下である。
【００２７】ワイヤボンド工程後に、図８（Ｃ）に示し
たように、樹脂封止工程を行う。この樹脂封止工程にお
いては、プレート状のキャリア２５を下型とし、上部か
ら平板状の上型（図示せず）を当接させてリードフレー
ム２０を挟み込んだ状態にし、上型に設けられた注入口
から樹脂を注入し、加圧・熱硬化させることにより空間
部２１を封止し、封止したモールド部６によってリード
部２２と半導体チップ２とワイヤー４とが一体的に固定
される。
たように、樹脂封止工程を行う。この樹脂封止工程にお
いては、プレート状のキャリア２５を下型とし、上部か
ら平板状の上型（図示せず）を当接させてリードフレー
ム２０を挟み込んだ状態にし、上型に設けられた注入口
から樹脂を注入し、加圧・熱硬化させることにより空間
部２１を封止し、封止したモールド部６によってリード
部２２と半導体チップ２とワイヤー４とが一体的に固定
される。
【００２８】このようにキャリア２５に対してリードフ
レーム２０をセットし、半導体チップ２を適正位置に供
給保持した状態で、ワイヤーボンド工程と樹脂封止工程
とを行うものであり、樹脂が硬化してモールド部６が形
成された後に、吸着手段を解除してキャリア２５からリ
ードフレーム２０をピックアップし、次の工程に移送す
るのである。
レーム２０をセットし、半導体チップ２を適正位置に供
給保持した状態で、ワイヤーボンド工程と樹脂封止工程
とを行うものであり、樹脂が硬化してモールド部６が形
成された後に、吸着手段を解除してキャリア２５からリ
ードフレーム２０をピックアップし、次の工程に移送す
るのである。
【００２９】次の工程は、図８（Ｄ）に示したように、
リードフレーム２０から各半導体パッケージ毎の切り離
し工程であり、ブレードまたはレーザーカット等の切断
手段により、リード部分２２の付け根部分と空間部２１
の両側面に沿って切断し、リードフレーム２０から分離
することで半導体パッケージ１として個々に独立した状
態になる。
リードフレーム２０から各半導体パッケージ毎の切り離
し工程であり、ブレードまたはレーザーカット等の切断
手段により、リード部分２２の付け根部分と空間部２１
の両側面に沿って切断し、リードフレーム２０から分離
することで半導体パッケージ１として個々に独立した状
態になる。
【００３０】このように切断分離することで、リード部
分２２は半導体パッケージ１における上面、側面および
下面に露出した状態で形成されて外部端子５となり、且
つ半導体チップ２の下面は、モールド部６の下面と面一
となって露出した状態に形成される。
分２２は半導体パッケージ１における上面、側面および
下面に露出した状態で形成されて外部端子５となり、且
つ半導体チップ２の下面は、モールド部６の下面と面一
となって露出した状態に形成される。
【００３１】そして、個々に独立した半導体パッケージ
は、図８（Ｅ）に示したように、上面、側面および下面
に露出している外部端子５は、半田コート工程によって
所定厚さの半田皮膜７で覆われ、その半田皮膜７の厚み
分が突出して完成した半導体パッケージ１が製造でき
る。
は、図８（Ｅ）に示したように、上面、側面および下面
に露出している外部端子５は、半田コート工程によって
所定厚さの半田皮膜７で覆われ、その半田皮膜７の厚み
分が突出して完成した半導体パッケージ１が製造でき
る。
【００３２】このようにして形成された半導体パッケー
ジ１は、半導体チップ２の厚みが略５０μｍ、ワイヤ４
の高さが略１００μｍ以下であり、外部端子５となるリ
ード２２の厚みが０．１５ｍｍで形成されることから、
半導体パッケージ１の高さは０．１５ｍｍの超薄型に形
成でき、しかも、外部端子５に半田皮膜７が形成されて
いるので、積層実装が容易に行えるものとなるのであ
る。
ジ１は、半導体チップ２の厚みが略５０μｍ、ワイヤ４
の高さが略１００μｍ以下であり、外部端子５となるリ
ード２２の厚みが０．１５ｍｍで形成されることから、
半導体パッケージ１の高さは０．１５ｍｍの超薄型に形
成でき、しかも、外部端子５に半田皮膜７が形成されて
いるので、積層実装が容易に行えるものとなるのであ
る。
【００３３】なお、前記図示したリードフレーム２０
は、理解を容易にするため、モールド成型エリアとなる
空間部２１が４個形成されたものを用いているが、これ
に限定されることなく、例えば、一列４個で４列、また
は一列１０個で５列の空間部が形成されたリードフレー
ム等も使用できるのである。
は、理解を容易にするため、モールド成型エリアとなる
空間部２１が４個形成されたものを用いているが、これ
に限定されることなく、例えば、一列４個で４列、また
は一列１０個で５列の空間部が形成されたリードフレー
ム等も使用できるのである。
【００３４】また、使用されるキャリア２５について
も、位置決め手段２６と、保持または仮固定手段２７と
を有するものであれば足りるのであって、特に、保持ま
たは仮固定手段として、例えば、両面接着テープ等を用
いた弱接着部手段であっても良いのである。要するに、
リードフレームと半導体チップとをセット位置において
安定した状態に保持または支持できれば良いのである。
も、位置決め手段２６と、保持または仮固定手段２７と
を有するものであれば足りるのであって、特に、保持ま
たは仮固定手段として、例えば、両面接着テープ等を用
いた弱接着部手段であっても良いのである。要するに、
リードフレームと半導体チップとをセット位置において
安定した状態に保持または支持できれば良いのである。
【００３５】いずれにしても、半導体チップの高集積化
・シュリンク化が望まれていることから、半導体チップ
の電極が狭ピッチ化する傾向にあり、それによって必然
的にリード（外部端子）も狭ピッチ化し、パッケージ全
体の小型化が要求されているのである。本発明では、リ
ードを形成するためのリードフレームとして１枚の板状
の金属材料を用いており、これをプレス加工かエッチン
グ加工によって段差をもったリード部分を形成するもの
であり、リードのピッチ形成加工は、金属材料の板厚に
左右されるが、単に板厚が薄ければ良いというものでは
なく、狭ピッチ加工が可能になる厚さを選択し、且つ、
ワイヤーボンディングを行える段差部を形成すること
で、フレーム（外部端子）の狭ピッチ化が図れ、小型化
のニーズに対応させることができるのである。
・シュリンク化が望まれていることから、半導体チップ
の電極が狭ピッチ化する傾向にあり、それによって必然
的にリード（外部端子）も狭ピッチ化し、パッケージ全
体の小型化が要求されているのである。本発明では、リ
ードを形成するためのリードフレームとして１枚の板状
の金属材料を用いており、これをプレス加工かエッチン
グ加工によって段差をもったリード部分を形成するもの
であり、リードのピッチ形成加工は、金属材料の板厚に
左右されるが、単に板厚が薄ければ良いというものでは
なく、狭ピッチ加工が可能になる厚さを選択し、且つ、
ワイヤーボンディングを行える段差部を形成すること
で、フレーム（外部端子）の狭ピッチ化が図れ、小型化
のニーズに対応させることができるのである。
【００３６】以上、実施の形態として半導体パッケージ
厚さ０．１５ｍｍのものに関して説明してきたが、本発
明はこれに限定されることなく、例えば、それ以上の厚
みのものに対しても三次元実装が可能なパッケージとし
て適用できるのである。
厚さ０．１５ｍｍのものに関して説明してきたが、本発
明はこれに限定されることなく、例えば、それ以上の厚
みのものに対しても三次元実装が可能なパッケージとし
て適用できるのである。
【００３７】
【発明の効果】以上説明したように、本発明に係る半導
体パッケージは、半導体チップと、該半導体チップとワ
イヤーで導通した外部端子と、それらを保護封止したモ
ールド部とからなり、前記外部端子のワイヤーが接続さ
れる部位は、ワイヤー径よりも大きい段差をもって形成
した構成とすることにより、段差部をもった１枚の金属
板で外部端子を形成したことにより、現行の金属板の厚
みに関する加工技術の制約を受けることなく、積層実装
が可能で更に超薄型に形成できるという優れた効果を奏
する。
体パッケージは、半導体チップと、該半導体チップとワ
イヤーで導通した外部端子と、それらを保護封止したモ
ールド部とからなり、前記外部端子のワイヤーが接続さ
れる部位は、ワイヤー径よりも大きい段差をもって形成
した構成とすることにより、段差部をもった１枚の金属
板で外部端子を形成したことにより、現行の金属板の厚
みに関する加工技術の制約を受けることなく、積層実装
が可能で更に超薄型に形成できるという優れた効果を奏
する。
【００３８】また、本発明に係る半導体パッケージの製
造方法は、プレート状キャリアに、外部端子となる段差
部を有するリード部とモールド成型エリアとを備えたリ
ードフレームをセットし、該リードフレームのモールド
成型エリアに対して半導体チップの供給・仮固定と、半
導体チップの電極と外部端子の段差部とのワイヤボンド
による接続と、モールド封止とを行うものであって、段
差部を形成したリード部を有する１枚のリードフレーム
を使用することにより、キャリアへの供給工程と、半導
体チップとの位置合わせおよびワイヤーボンデシング工
程とが容易になると共に、部品点数も少なくその管理も
容易になり、製造コストを低減させることができるばか
りでなく、一般的に使用されているプラスチックパッケ
ージの製造ラインをそのまま利用して、超薄型の積層実
装が可能な半導体パッケージを製造することができると
いう優れた効果を奏する。
造方法は、プレート状キャリアに、外部端子となる段差
部を有するリード部とモールド成型エリアとを備えたリ
ードフレームをセットし、該リードフレームのモールド
成型エリアに対して半導体チップの供給・仮固定と、半
導体チップの電極と外部端子の段差部とのワイヤボンド
による接続と、モールド封止とを行うものであって、段
差部を形成したリード部を有する１枚のリードフレーム
を使用することにより、キャリアへの供給工程と、半導
体チップとの位置合わせおよびワイヤーボンデシング工
程とが容易になると共に、部品点数も少なくその管理も
容易になり、製造コストを低減させることができるばか
りでなく、一般的に使用されているプラスチックパッケ
ージの製造ラインをそのまま利用して、超薄型の積層実
装が可能な半導体パッケージを製造することができると
いう優れた効果を奏する。
【図１】本発明の実施の形態に係る半導体パッケージを
示した平面図である。
示した平面図である。
【図２】同半導体パッケージの断面図である。
【図３】同半導体パッケージの要部のみを拡大して示し
た斜視図である。
た斜視図である。
【図４】同半導体パッケージをマルチ積層実装状態を示
す断面図である。
す断面図である。
【図５】同半導体パッケージの製造に用いられる一例の
リードフレームの一部を示す平面図である。
リードフレームの一部を示す平面図である。
【図６】図５のＡ−Ａ線に沿う一部を省略して示した要
部の拡大断面図である。
部の拡大断面図である。
【図７】本発明に係る半導体パッケージの１例の製造方
法を説明するための略示的斜視図である。
法を説明するための略示的斜視図である。
【図８】同製造方法の製造工程を（Ａ）〜（Ｅ）に順序
立てて略示的に示した断面図である。
立てて略示的に示した断面図である。
１ 半導体パッケージ、 ２ 半導体チップ、 ３
電極、４ ワイヤー（リード線）、 ５ 外部端子、
５ａ、２２ａ 段差部、６ モールド部、 ７ 半田皮
膜、 ８ マザー基板、 ９ 配線パターン、１０、１
１ 間隙、 ２０ リードフレーム、２１ モールド成
型エリアとなる空間部、 ２２ リード部、 ２３ 小
孔、２５ キャリア、 ２６ 位置決め手段（位置決め
用のピン）、２７ 保持または仮固定手段（バキュウム
パイプ）、２７ａ 保持または仮固定手段（吸着口）。
電極、４ ワイヤー（リード線）、 ５ 外部端子、
５ａ、２２ａ 段差部、６ モールド部、 ７ 半田皮
膜、 ８ マザー基板、 ９ 配線パターン、１０、１
１ 間隙、 ２０ リードフレーム、２１ モールド成
型エリアとなる空間部、 ２２ リード部、 ２３ 小
孔、２５ キャリア、 ２６ 位置決め手段（位置決め
用のピン）、２７ 保持または仮固定手段（バキュウム
パイプ）、２７ａ 保持または仮固定手段（吸着口）。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 25/18
Claims (7)
- 【請求項１】 半導体チップと、該半導体チップとワイ
ヤーで導通した外部端子と、それらを保護封止したモー
ルド部とからなり、 前記外部端子のワイヤーが接続される部位は、ワイヤー
径よりも大きい段差をもって形成したことを特徴とする
半導体パッケージ。 - 【請求項２】 前記外部端子は、 前記モールド部の底面、側面および上面の三面に露出し
ていることを特徴とする請求項１に記載の半導体パッケ
ージ。 - 【請求項３】 前記外部端子の露出している部分は、 半田皮膜によって覆われていることを特徴とする請求項
１または２に記載の半導体パッケージ。 - 【請求項４】 前記半導体チップは、 前記モールド部で保持され、且つ該半導体チップの下面
はモールド部の下面と同一面で露出していることを特徴
とする請求項１に記載の半導体パッケージ。 - 【請求項５】 プレート状キャリアに、外部端子となる
段差部を有するリード部とモールド成型エリアとを備え
たリードフレームをセットし、 該リードフレームのモールド成型エリアに対して半導体
チップの供給・仮固定と、半導体チップの電極と外部端
子の段差部とのワイヤボンドによる接続と、モールド封
止とを行うことを特徴とする半導体パッケージの製造方
法。 - 【請求項６】 モールド封止部分が硬化した後に、 半導体パッケージ毎に切断分離することを特徴とする請
求項６に記載の半導体パッケージの製造方法。 - 【請求項７】 半導体パッケージ毎に切断分離した後
に、 半田コート工程を行って外部端子に半田皮膜を形成する
ことを特徴とする請求項６または７に記載の半導体パッ
ケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194675A JP2003007955A (ja) | 2001-06-27 | 2001-06-27 | 半導体パッケージおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194675A JP2003007955A (ja) | 2001-06-27 | 2001-06-27 | 半導体パッケージおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007955A true JP2003007955A (ja) | 2003-01-10 |
Family
ID=19032768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001194675A Pending JP2003007955A (ja) | 2001-06-27 | 2001-06-27 | 半導体パッケージおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003007955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060562A (ja) * | 2006-08-04 | 2008-03-13 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置 |
| US7665205B2 (en) | 2005-11-11 | 2010-02-23 | Mitsui High-Tec, Inc. | Method of manufacturing a laminated leadframe |
-
2001
- 2001-06-27 JP JP2001194675A patent/JP2003007955A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7665205B2 (en) | 2005-11-11 | 2010-02-23 | Mitsui High-Tec, Inc. | Method of manufacturing a laminated leadframe |
| JP2008060562A (ja) * | 2006-08-04 | 2008-03-13 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7575953B2 (en) | Stacked die with a recess in a die BGA package | |
| US20130313716A1 (en) | Substrate-less stackable package with wire-bond interconnect | |
| US8294251B2 (en) | Stacked semiconductor package with localized cavities for wire bonding | |
| US20130127029A1 (en) | Two level leadframe with upset ball bonding surface and device package | |
| JP2001015679A (ja) | 半導体装置及びその製造方法 | |
| KR20040062764A (ko) | 칩 스케일 적층 패키지 | |
| US8470640B2 (en) | Method of fabricating stacked semiconductor package with localized cavities for wire bonding | |
| KR20110045079A (ko) | 몰딩된 초박형 반도체 다이 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들 | |
| JPH06244360A (ja) | 半導体装置 | |
| US20040070062A1 (en) | Semiconductor device and laminated leadframe package | |
| TW202203417A (zh) | 半導體裝置及半導體裝置的製造方法 | |
| JP2002076175A (ja) | 半導体パッケージおよびその製造方法 | |
| JP4497304B2 (ja) | 半導体装置及びその製造方法 | |
| JP2003007955A (ja) | 半導体パッケージおよびその製造方法 | |
| JP2003086751A (ja) | リードフレーム、樹脂封止型半導体装置及びその製造方法 | |
| JPH10256473A (ja) | 半導体装置 | |
| JPS63204635A (ja) | メモリ−モジユ−ル | |
| WO2014103855A1 (ja) | 半導体装置およびその製造方法 | |
| TWI416699B (zh) | 具有用於線接合的局部空腔之堆疊半導體封裝及其製造方法 | |
| KR100566780B1 (ko) | 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지 | |
| JP3689355B2 (ja) | 半導体装置の製造方法 | |
| JP2000049178A (ja) | 半導体装置とその製造方法 | |
| JP2000164609A (ja) | 半導体装置の製造方法 | |
| JP2000106377A (ja) | 半導体装置の製造方法 |