JP2002076175A - 半導体パッケージおよびその製造方法 - Google Patents

半導体パッケージおよびその製造方法

Info

Publication number
JP2002076175A
JP2002076175A JP2000266910A JP2000266910A JP2002076175A JP 2002076175 A JP2002076175 A JP 2002076175A JP 2000266910 A JP2000266910 A JP 2000266910A JP 2000266910 A JP2000266910 A JP 2000266910A JP 2002076175 A JP2002076175 A JP 2002076175A
Authority
JP
Japan
Prior art keywords
semiconductor package
semiconductor chip
semiconductor
lead
external terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000266910A
Other languages
English (en)
Inventor
Sumio Hokari
澄夫 穂苅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000266910A priority Critical patent/JP2002076175A/ja
Publication of JP2002076175A publication Critical patent/JP2002076175A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体パッケージの製造コストを低減させる
こと、高密度化を図ることおよび薄型化を図って積層マ
ルチチップモジュール実装に適したものとすること。 【解決手段】 半導体チップと、該半導体チップとリー
ド線で導通した外部端子と、それらを保護封止したモー
ルド部とからなり、前記外部端子は少なくとも二段重ね
で構成し、且つ前記モールド部の底面、側面および上面
の三面に露出している構成としたことによって、積層マ
ルチチップモジュール実装に適した半導体パッケージと
することができ、しかも、複数段重ねた外部端子を利用
して異種チップの積層が容易で高密度化が図れると共
に、ダイパットを不要としたので全体を薄型化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄型で且つ複数の
半導体チップを積層可能にした構造の半導体パッケージ
およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、携帯端末を始めとする小型電子機
器は、高性能化および携帯の利便性の追求が著しく、そ
れに使用される半導体装置も、より小型化、薄型化、高
性能化が求められている。その一つの対策として、複数
の半導体チップ或いは半導体パッケージを積層した、い
わゆるマルチ積層構造のものが提案されている。例え
ば、特開平２−１３４８５９号公報に開示された「マル
チチップ半導体装置とその製造方法」の発明が公知にな
っている。
【０００３】この公知の半導体装置は、フィルムキャリ
アテープに半導体チップを電気的に接続したフィルムキ
ャリア半導体装置であって、アウターリードの一部を折
り曲げ、フィルムキャリア基材裏面に固着して表裏導通
を行ったものであり、片面キャリアのフィルムキャリア
テープを用いて両面配線を可能にし、その両面配線によ
ってマルチ積層ができるようにしたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、これら
従来例のマルチチップ半導体装置には、ＴＡＢ接続をベ
ースにしていることから、薄型化には有効であるが、半
導体チップの電極にバンプの形成が必要であり、ベース
となるテープ基板は半導体チップ電極の配列によりそれ
ぞれ異なる品種が必要であること、従来のワイヤーボン
ディング、モールド封止工程からなるプラスチックパッ
ケージの生産ラインの有効利用が図り難い等の理由によ
り、製造コストが高くなってしまうという問題点があっ
た。
【０００５】また、近年高密度化の一つの手段として、
一つのパッケージの中に二種類の半導体チップを積層す
る技術が出現しているが、前記従来例のフィルムキャリ
ア基材では構造上において異なる半導体チップの積層自
体が難しいという問題点を有している。
【０００６】更に、従来のプラスチックパッケージにお
いては、リードフレームを取り付けたベース部材に半導
体チップを実装するものであるが、その実装はベース部
材に設けられたダイパット上に固定するものであり、そ
の構成部材としてベース部材とダイパットを不可欠にし
ているため薄型化が困難であるという問題点を有してい
る。
【０００７】従って、従来技術においては、パッケージ
の製造コストを低減させること、高密度化を図ることお
よび薄型化を図ること、に解決しなければならない課題
を有している。
【０００８】
【課題を解決するための手段】前記従来例の課題を解決
する具体的手段として本発明は、半導体チップと、該半
導体チップとリード線で導通した外部端子と、それらを
保護封止したモールド部とからなり、前記外部端子は少
なくとも二段重ねで構成し、且つ前記モールド部の底
面、側面および上面の三面に露出していることを特徴と
する半導体パッケージを提供するものである。また、本
発明においては、プレート状キャリアに、複数の外部端
子となるリード部とモールド成型エリアとを備えた少な
くとも二枚のリードフレームを積層状態で位置決めし、
その位置決め状態でモールド成型エリアに対して半導体
チップの供給・仮固定と、半導体チップの電極と外部端
子とのワイヤボンドによる接続と、モールド封止とを行
うことを特徴とする半導体パッケージの製造方法を提供
するものである。
【０００９】そして、半導体パッケージの発明において
は、半導体チップの下面はモールド部の下面において露
出していること；半導体チップ上に更に別品種の半導体
チップが接着剤を介して配設され、該別品種の半導体チ
ップは別の外部端子と導通していること；重ね合わせて
形成した外部端子は、半導体チップ側において段差をも
って形成されていること；および外部端子の露出してい
る部分に、半田皮膜を形成したこと；を付加的な要件と
して含むものである。
【００１０】また、製造方法の発明においては、少なく
とも二枚重ねにした下部リードフレームのモールド成型
エリアの下面側にテープを貼り付け、該テープ上に半導
体チップの供給・仮固定と、半導体チップの電極と外部
端子とのワイヤボンドによる接続と、モールド封止とを
行うこと；モールド封止部分が硬化した後またはテープ
を剥離した後に半導体パッケージ毎に切断分離するこ
と；および半導体パッケージ毎に切断分離した後に、半
田コート工程を行って外部端子に半田皮膜を形成するこ
と；を付加的な要件として含むものである。
【００１１】本発明に係る半導体パッケージによれば、
外部端子は少なくとも二段重ねで構成し、且つ前記モー
ルド部の底面、側面および上面の三面に露出している構
成としたことにより、積層マルチチップモジュール実装
に適したものとすることができ、しかも、異種チップの
積層が容易で高密度化が図れると共に、全体を薄型化で
きるのである。
【００１２】また、本発明に係る半導体パッケージの製
造方法は、少なくとも二枚のリードフレームを積層状態
で位置決めし、その位置決め状態でモールド成型エリア
に対して半導体チップの供給・仮固定と、半導体チップ
の電極と外部端子とのワイヤボンドによる接続と、モー
ルド封止とを一貫して行うものであるので、製造が容易
であり、プラスチックパッケージの生産ラインをそのま
ま利用できるので、製造コストを著しく低減させること
ができるのである。
【００１３】
【発明の実施の形態】次に、本発明に係る半導体パッケ
ージについて好ましい実施の形態を図面を参照して説明
する。まず、図１〜４に示した第１の実施の形態におい
て、半導体パッケージ１は、その略中央部に位置した半
導体チップ２と、該半導体チップ２の両端部側に設けら
れている複数の電極３にそれぞれ一端が接続された金線
からなる複数のリード線４と、これら各リード線４の他
端がそれぞれ接続された外部端子５と、これら半導体チ
ップ２、リード線４および外部端子５を保護するために
樹脂により封止したモールド部６とから構成され、該モ
ールド部６によってパッケージとしての強度と全体形状
が維持されている。
【００１４】このようにモールド部６によってパッケー
ジ形態が維持される構成に形成することで、半導体チッ
プ２の下面とモールド部６の下面とが同一面に形成さ
れ、且つ半導体チップ２の下面が露出した状態に形成さ
れる。
【００１５】また、この実施の形態における外部端子５
は、第１のリード５ａと第２のリード５ｂとを二段重ね
にし、且つ段差をもって形成したものである。このよう
に二段重ねで外部端子５を形成することにより、その底
面、側面および上面の三面を露出させた状態で形成で
き、それによって積層マルチチップモジュール実装に適
した外部端子形態になる。そして同時に二段重ねの段差
を利用して、各リード線４の他端を第１のリード５ａに
安定した状態で接続できる。
【００１６】外部端子５の露出している三面には、半田
皮膜７が所定厚さをもって形成される。この半田皮膜７
の形成によって、二段重ねの第１のリード５ａと第２の
リード５ｂとが一体化され、面接触によるギャップが解
消され電気的導通が安定すると共に、側面において捲れ
現象が完全に解消され、更に、複数枚の半導体パッケー
ジの積層実装、即ち、積層マルチチップモジュール実装
をより一層容易にしたものである。
【００１７】このように構成された半導体パッケージ１
は、図４に示したように、その複数枚をマザー基板８に
積層実装したものである。つまり、マザー基板８上に設
けられた配線パターン９に対して各外部端子５が電気的
に接続されるように載置配設して実装するものであり、
配線パターン９の高さ（厚み）と半田皮膜７の厚みとに
よって、マザー基板８と半導体パッケージ１における半
導体チップ２との間に所定の間隙１０が維持された状態
で、しかも半田皮膜７によって確実な強度および電気導
通性をもって積層実装することができる。
【００１８】従って、半導体パッケージ１は、その下面
側に半導体チップ２が露出していても、各外部端子５に
設けられた半田皮膜７の存在によって、実装の段階でマ
ザー基板８に面接触することはないのである。そして、
複数枚の半導体パッケージ１を積層しても、各外部端子
５に設けられた半田皮膜７同士が接触し、各半田皮膜７
の厚みによって積層した半導体パッケージ１における上
面と下面との間に所定の間隙１１が生じ、面同士の接触
が避けられ放熱性も良好になる。
【００１９】図５〜図９に第２の実施の形態を示してあ
る。この実施の形態における半導体パッケージ２１は、
その略中央部に異なる品種の半導体チップ２２、２３を
積層した構成を有し、セットの高密度実装を可能とした
ものである。
【００２０】即ち、半導体チップ２２の上面に、例え
ば、接着剤２４などを介して異品種の半導体チップ２３
を積層し、これら各半導体チップ２２、２３の各両端部
側に設けられている複数の電極２５、２６にそれぞれ一
端が接続された金線からなる複数のリード線２７、２８
と、これら各リード線２７、２８の他端がそれぞれ接続
された外部端子２９、３０と、これら半導体チップ２
２、２３とリード線２７、２８および外部端子２９、３
０を保護するために樹脂により封止したモールド部３１
とから構成され、該モールド部３１によってパッケージ
としての強度と全体形状が維持されている。
【００２１】このようにモールド部３１によってパッケ
ージ形態が維持される構成に形成することで、下部の半
導体チップ２２の下面とモールド部３１の下面とが同一
面に形成され、且つ半導体チップ２２の下面が露出した
状態に形成される。
【００２２】そして、この実施の形態における外部端子
２９、３０は、交互に形成されており、一方の外部端子
２９は下部の半導体チップ２２用のものであって、第１
のリード２９ａと、第２のリード２９ｂと、第３のリー
ド２９ｃとを三段重ねにし、且つそれぞれが段差をもっ
て形成されたものである。また、他方の外部端子３０は
上部の半導体チップ２３用のものであり、同様に第１の
リード３０ａと、第２のリード３０ｂと第３のリード３
０ｃとを三段重ねにし、且つそれぞれが段差をもって形
成されたものである。
【００２３】このようにいずれの外部端子２９、３０も
三段重ねで形成することにより、前記第１の実施の形態
と同様に、その底面、側面および上面の三面を露出させ
た状態で形成でき、それによって積層マルチチップモジ
ュール実装に適した外部端子形態になる。そして、下部
の半導体チップ２２は、三段重ねの段差を利用し、各リ
ード線２７の他端を第１のリード２９ａに接続し、上部
の半導体チップ２３における各リード線２８の他端は、
第２のリード３０ｂに接続するものであり、上面から見
て下部の半導体チップ２２のリード線２７と上部の半導
体チップ２３のリード線２８とがクロスするように見受
けられるが、両者は上下方向に所定の間隔をもってショ
ートしない状態で配設され、それぞれ安定した状態で接
続できるのである。
【００２４】更に、これら各外部端子２９、３０の露出
している三面には、それぞれ半田皮膜３２、３３が所定
厚さをもって形成される。これらの半田皮膜３２、３３
の形成によって、それぞれ三段重ねの第１のリード２９
ａ、３０ａと、第２のリード２９ｂ、３０ｂと、第３の
リード２９ｃ、３０ｃとが一体化され、各リードの面接
触によるギャップが解消され電気的導通が安定すると共
に、側面において捲れ現象が完全に解消される。更に、
複数枚の半導体パッケージの積層実装、即ち、積層マル
チチップモジュール実装をより一層容易にしたものであ
る。
【００２５】このように構成された半導体パッケージ３
１は、図９に示したように、その複数枚をマザー基板３
４に積層実装したものである。つまり、マザー基板３４
上に設けられた配線パターン３５に対して各外部端子２
９、３０がそれぞれ電気的に接続されるように載置配設
して実装するものであり、マザー基板３４側の配線パタ
ーン３５の高さ（厚み）と半田皮膜３２、３３の厚みと
によって、マザー基板３４と半導体パッケージ３１にお
ける半導体チップ２２との間に所定の間隙４０が維持さ
れた状態で、しかも半田皮膜３２、３３によって確実な
強度および電気導通性をもって積層実装することができ
る。
【００２６】従って、この第２の実施の形態における半
導体パッケージ３１においても、その下面側に半導体チ
ップ２２が露出しているが、各外部端子２９、３０に設
けられた半田皮膜３２、３３の存在によって、実装の段
階でマザー基板３４に面接触することはないのである。
また、複数枚の半導体パッケージ３１を積層しても、各
外部端子２９、３０にそれぞれ設けられた半田皮膜３
２、３３同士が接触し、各半田皮膜３２、３３の厚みに
よって積層した半導体パッケージ３１における上面と下
面との間に所定の間隙４１が生じ、面同士の接触が避け
られ放熱性も良好になるのである。
【００２７】次に、第１の実施の形態に係る半導体パッ
ケージ１について、その製造方法を説明する。まず、図
１０〜図１３に示した第１の製造方法について説明する
と、半導体パッケージにおける二段重ねの外部端子を構
成する第１のリード５ａを形成するための第１のリード
フレーム５０と、第２のリード５ｂを形成するための第
２のリードフレーム５１とを準備する。
【００２８】これらリードフレーム５０、５１は、図１
０と図１１とにそれぞれ示したように、例えば、０．１
２５ｍｍ厚さの比較的薄い長方形の金属板を用い、例え
ば、プレス加工またはエッチング加工によって、半導体
チップ２がセットされモールド成型エリアとなる空間部
５３を、リード５ａとなる部分は長く、リード５ｂとな
る部分は短く内側に突出させた状態で寸法精度良く、隣
接状態で複数個それぞれ形成する。そして、位置合わせ
用の小孔５４をリードフレーム５０、５１の所定位置に
設けてある。なお、図示したリードフレーム５０、５１
は理解を容易にするため、モールド成型エリアとなる空
間部５３が４個形成されたものを用いているが、これに
限定されることなく、例えば、一列４個で４列、計１６
個の空間部が形成されたもの、または、一列１０個で５
列、計５０個の空間部が形成されたもの等が使用できる
のである。要するに、リードフレームには、複数個のモ
ールド成型エリアとなる空間部５３が設けられているの
である。
【００２９】このように形成されたリードフレーム５
０、５１を、図１２に示したように、吸着手段と位置決
め手段とを有するプレート状のキャリア５５上に重ねて
載置する。吸着手段はバキュウムパイプ５６と、該バキ
ュウムパイプ５６に連通した複数の吸着口５７とから構
成され、位置決め手段は複数個の位置決め用のピン５８
である。そして、位置決め用のピン５８に小孔５４を挿
通させるようにして両リードフレーム５０、５１をキャ
リア５５に載置することにより、両リードフレーム５
０、５１が設定した正確な位置に重ねられ、第１のリー
ド５ａ上に第２のリード５ｂが重なり合ってセットさ
れ、半導体チップ２がセットされる各空間部５３の略中
央部にそれぞれ吸着口５７が臨むようになる。
【００３０】このリードフレームのセット工程後に半導
体チップの保持工程を行う。即ち、図１３（Ａ）に示し
たように、半導体チップ２を空間部５３の中央部にそれ
ぞれセットし、バキュウムパイプ５６を介して吸引する
ことにより、吸着口５７で半導体チップ２を仮固定の状
態で吸着保持する。仮固定された半導体チップ２は、第
１のリード５ａの先端から所定の間隔をもって位置し、
全体として第１のリード５ａおよび第２のリード５ｂに
よって取り囲まれた状態になる。
【００３１】次に、吸着保持を維持した状態で、図１３
（Ｂ）に示したように、ワイヤボンド工程を行う。この
ワイヤボンド工程は、従来のプラスチックパッケージで
行っている工程をそのまま利用することができるもので
あって、半導体チップ２の各電極３と第１のリード５ａ
との間で金線（リード線４）を用いてワイヤーボンディ
ングを行うのである。
【００３２】ワイヤボンド工程後に、図１３（Ｃ）に示
したように、樹脂封止工程を行う。この樹脂封止工程に
おいては、プレート状のキャリア５５を下型とし、上部
から平板状の上型（図示せず）を当接させてリードフレ
ーム５０、５１を挟み込んだ状態にし、上型に設けられ
た注入口から樹脂を注入し、加圧・熱硬化させることに
より空間部５３を封止して第１のリード５ａ、第２のリ
ード５ｂおよび半導体チップ２と一体的に形成される。
【００３３】このようにキャリア５５に対してリードフ
レーム５０、５１をセットし、半導体チップ２を適正位
置に供給保持した状態で、ワイヤーボンド工程と樹脂封
止工程とを行うものであり、樹脂が硬化してモールド部
６が形成された後に、吸着手段を解除してキャリア５５
からリードフレーム５０、５１をピックアップし、次の
工程に移送するのである。
【００３４】次の工程は、図１３（Ｄ）に示したよう
に、リードフレーム５０、５１から各半導体パッケージ
毎の切り離し工程であり、ブレードまたはレーザーカッ
ト等の切断手段により、第１のリード５ａおよび第２の
リード５ｂの付け根部分と空間部５３の両側面に沿って
切断し、リードフレームから分離することで半導体パッ
ケージとして個々に独立した状態になる。
【００３５】このように切断分離することで、第１のリ
ード５ａおよび第２のリード５ｂは半導体パッケージに
おける上面、側面および下面に露出した状態に形成され
て外部端子５となり、且つ半導体チップ２の下面は、モ
ールド部６の下面と面一となって露出した状態に形成さ
れる。
【００３６】そして、個々に独立した半導体パッケージ
は、図１３（Ｅ）に示したように、上面、側面および下
面に露出している外部端子５、即ち第１のリード５ａお
よび第２のリード５ｂ部分は、半田コート工程によっ
て、所定厚さの半田皮膜７で覆われて完成した半導体パ
ッケージ１が製造できる。
【００３７】更に、第２の製造方法について図１４およ
び図１５を用いて説明する。この第２の製造方法におい
ても図１０および図１１に示されたリードフレーム５
０、５１が用いられるものであって、キャリアの構成が
異なるものである。即ち、プレート状のキャリア６０に
は、吸着保持手段がなく複数個の位置決め用のピン５８
しか設けられていないのである。
【００３８】そこで、キャリア６０にリードフレーム５
０、５１をセットする段階で、例えば、所定大きさの接
着機能を有するフィルムまたは両面接着テープ６１を用
いリードフレーム５０の下面側から各空間部５３を塞ぐ
ようにそれぞれ貼着させ、位置決め用のピン５８に小孔
５４を挿通させ位置合わせをして、両リードフレーム５
０、５１をキャリア６０上にセットする。このようにセ
ットすることで、第１のリード５ａ上に第２のリード５
ｂが重なり合って位置し、下部のリードフレーム５０は
両面接着テープ６１によって動かないように安定した状
態でキャリア６０上にセットされる。
【００３９】両面接着テープ６１について、その大きさ
はリードフレーム５０の空間部５３よりもやや大き目の
ものについて図示したが、これに限定されることなく、
例えば、仮想線で示したように、リードフレーム５０が
セットされる位置の略全般に渡って拡がる大きさの両面
接着テープ６１ａであっても良い。そして、その接着力
については、要するに、キャリア６０上にセットしたリ
ードフレーム５０が作業工程においてずれない程度に保
持すれば足りるので、比較的弱く且つ剥離しやすいもの
が選択される。
【００４０】このようにキャリア６０にリードフレーム
５０、５１をセットした後に半導体チップの保持工程を
行う。即ち、図１５（Ａ）に示したように、半導体チッ
プ２を空間部５３の中央部にそれぞれ供給しセットする
ことにより、両面接着テープ６１の存在により仮固定の
状態で接着保持される。仮固定された半導体チップ２
は、第１のリード５ａの先端から所定の間隔をもって位
置し、全体として第１のリード５ａおよび第２のリード
５ｂによって取り囲まれた状態になる。
【００４１】次に、接着保持を維持した状態で、図１５
（Ｂ）に示したように、ワイヤボンド工程を行う。この
ワイヤボンド工程は、前記第１の方法と同様に、半導体
チップ２の各電極３と第１のリード５ａとの間で金線
（リード線４）を用いてワイヤーボンディングを行うの
である。
【００４２】ワイヤボンド工程後に、図１５（Ｃ）に示
したように、樹脂封止工程を行う。この樹脂封止工程に
おいても、前記第１の方法と同様に、プレート状のキャ
リア６０を下型とし、上部から平板状の上型（図示せ
ず）を当接させてリードフレーム５０、５１を挟み込ん
だ状態にし、上型に設けられた注入口から樹脂を注入
し、加圧・熱硬化させることにより空間部５３を封止し
て第１のリード５ａ、第２のリード５ｂおよび半導体チ
ップ２と一体的に形成される。
【００４３】いずれにしても両面接着テープ６１によ
り、キャリア６０に対してリードフレーム５０、５１と
半導体チップ２とを接着保持した状態で、ワイヤーボン
ド工程と樹脂封止工程とを行うものであり、樹脂が硬化
してモールド部６が形成された後に、図１５（Ｄ）に示
したように、テープ剥離工程を経てキャリア６０からリ
ードフレーム５０、５１を剥がすと共にリードフレーム
５０からも両面接着テープ６１を剥がして、次の工程に
移送するのである。
【００４４】この次の工程は、前記第１の方法と同様
に、図１５（Ｅ）に示した切り離し工程と、図１５
（Ｆ）に示した半田コート工程であり、これ等が順次行
われる。切り離し工程は、ブレードまたはレーザーカッ
ト等の切断手段により、第１のリード５ａおよび第２の
リード５ｂの付け根部分と空間部５３の両側面に沿って
切断し、リードフレームから分離することで半導体パッ
ケージとして個々に独立した状態にし、半田コート工程
は、独立した半導体パッケージの上面、側面および下面
に露出している外部端子５、即ち第１のリード５ａおよ
び第２のリード５ｂ部分を、所定厚さの半田皮膜７で覆
って完成した半導体パッケージ１とするものである。
【００４５】なお、上記の第１および第２の製造方法
は、第１の実施の形態に係る半導体パッケージ１につい
ての製造方法であるが、第２の実施の形態に係る半導体
パッケージ２１についても、長さの異なる第１〜第３の
リード２９ａ、２９ｂ、２９ｃを有する３種類のリード
フレームを使用するだけであり、また、半導体チップの
供給保持工程においては、予め異なる半導体チップを積
層したものをセットするか、または一方の半導体チップ
の上面または下面に予め接着剤を用いて順次供給してセ
ットすることができるのであり、更に、ワイヤボンド工
程においても、下部の半導体チップ２２と上部の半導体
チップ２３に対してそれぞれ行われるのであるから、実
質的に上記第１および第２の製造方法がそのまま採用で
きるのである。
【００４６】因みに、第１の実施の形態に係る半導体パ
ッケージ１は、半導体チップ２の厚みが略１００μｍ、
ワイヤ（リード線４）高さが略１５０μｍ以下であり、
第１のリード５ａと第２のリード５ｂの厚みがそれぞれ
０．１２５ｍｍで形成されることから、トータルの半導
体パッケージ１の高さは０．２５ｍｍの超薄型に形成で
きる。また、第２の実施の形態に係る半導体パッケージ
２１においても、三枚重ねのリードであるから、リード
厚さ０．１２５ｍｍ×３＝０．３７５ｍｍの超薄型に形
成できるのであり、いずれの実施の形態においても、外
部端子５、２９に半田皮膜７、３２が形成されているの
で、積層実装が容易に行えるものとなるのである。
【００４７】特に、半導体チップの高集積化・シュリン
ク化が望まれていることから、半導体チップの電極が狭
ピッチ化する傾向にあり、それによって必然的にリード
（外部端子）も狭ピッチ化し、パッケージ全体の小型化
が要求されている。本発明では、リードを形成するため
のリードフレーム５０、５１として板状の金属材料を用
いており、これをプレス加工かエッチング加工によって
リード部分を形成するものであるが、リードのピッチ形
成加工は、金属材料の板厚に左右されるものであり、板
厚が薄ければ薄いほど狭ピッチ加工が可能になるのであ
り、その点で薄い板厚で形成された少なくとも二枚のリ
ードフレームを重ねて使用することで、フレーム（外部
端子）の狭ピッチ化が図れ、小型化のニーズに対応させ
ることができるのである。
【００４８】
【発明の効果】以上説明したように、本発明に係る半導
体パッケージは、半導体チップと、該半導体チップとリ
ード線で導通した外部端子と、それらを保護封止したモ
ールド部とからなり、前記外部端子は少なくとも二段重
ねで構成し、且つ前記モールド部の底面、側面および上
面の三面に露出している構成としたことにより、積層マ
ルチチップモジュール実装に適したものとすることがで
き、しかも、複数段重ねた外部端子を利用して異種チッ
プの積層が容易で高密度化が図れると共に、ダイパット
を不要としたので全体を薄型化できるという優れた効果
を奏する。
【００４９】また、本発明に係る半導体パッケージの製
造方法は、プレート状キャリアに、複数の外部端子とな
るリード部とモールド成型エリアとを備えた少なくとも
二枚のリードフレームを積層状態で位置決めし、その位
置決め状態でモールド成型エリアに対して半導体チップ
の供給・仮固定と、半導体チップの電極と外部端子との
ワイヤボンドによる接続と、モールド封止とを行うもの
であって、製造が容易で、しかも、一般的に使用されて
いるプラスチックパッケージの製造ラインをそのまま利
用して、超薄型の積層実装が可能な半導体パッケージを
低コストで製造することができるという優れた効果を奏
する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体パッケ
ージを示した平面図である。
【図２】同半導体パッケージの断面図である。
【図３】同半導体パッケージの要部のみを拡大して示し
た斜視図である。
【図４】同半導体パッケージをマルチ積層実装状態を示
す断面図である。
【図５】本発明の第２の実施の形態に係る半導体パッケ
ージを示した平面図である。
【図６】同半導体パッケージの一つの部分の断面図であ
る。
【図７】同半導体パッケージの他の部分の断面図であ
る。
【図８】同半導体パッケージの要部のみを拡大して示し
た斜視図である。
【図９】同半導体パッケージをマルチ積層実装状態を示
す断面図である。
【図１０】本発明に係る半導体パッケージの製造に用い
られる一例のリードフレームの一部を示す平面図であ
る。
【図１１】本発明に係る半導体パッケージの製造に用い
られる他の例のリードフレームの一部を示す平面図であ
る。
【図１２】本発明に係る半導体パッケージの第１の製造
方法を説明するための略示的斜視図である。
【図１３】同製造方法の製造工程を（Ａ）〜（Ｅ）に順
序立てて略示的に示した断面図である。
【図１４】本発明に係る半導体パッケージの第２の製造
方法を説明するための略示的斜視図である。
【図１５】同製造方法の製造工程を（Ａ）〜（Ｅ）に順
序立てて略示的に示した断面図である。
【符号の説明】
１、２１ 半導体パッケージ、 ２、２２、２３ 半導
体チップ、３、２５、２６ 電極、 ４、２７、２８
リード線、５、２９、３０ 外部端子、 ５ａ、２９
ａ、３０ａ 第１のリード、５ｂ、２９ｂ、３０ｂ 第
２のリード、 ６、３１ モールド部、７、３２、３３
半田皮膜、 ８、３４ マザー基板、９、３５ 配線
パターン、 １０、１１、４０、４１ 間隙、２９ｃ、
３０ｃ 第３のリード、 ５０ 第１のリードフレー
ム、５１ 第２のリードフレーム、 ５３ モールド成
型エリアとなる空間部、５４ 小孔、 ５５、６０ キ
ャリア、 ５６ バキュウムパイプ、５７ 吸着口、
５８ 位置決め用のピン、６１、６１ａ 接着機能を有
するフィルムまたは両面接着テープ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、該半導体チップとリー
    ド線で導通した外部端子と、それらを保護封止したモー
    ルド部とからなり、 前記外部端子は少なくとも二段重ねで構成し、且つ前記
    モールド部の底面、側面および上面の三面に露出してい
    ることを特徴とする半導体パッケージ。
  2. 【請求項２】 半導体チップの下面はモールド部の下面
    において露出していることを特徴とする請求項１に記載
    の半導体パッケージ。
  3. 【請求項３】 半導体チップ上に更に別品種の半導体チ
    ップが接着剤を介して配設され、 該別品種の半導体チップは別の外部端子と導通している
    ことを特徴とする請求項１または２に記載の半導体パッ
    ケージ。
  4. 【請求項４】 重ね合わせて形成した外部端子は、 半導体チップ側において段差をもって形成されているこ
    とを特徴とする請求項１または３に記載の半導体パッケ
    ージ。
  5. 【請求項５】 外部端子の露出している部分に、半田皮
    膜を形成したことを特徴とする請求項１、３または４に
    記載の半導体パッケージ。
  6. 【請求項６】 プレート状キャリアに、複数の外部端子
    となるリード部とモールド成型エリアとを備えた少なく
    とも二枚のリードフレームを積層状態で位置決めし、 その位置決め状態でモールド成型エリアに対して半導体
    チップの供給・仮固定と、半導体チップの電極と外部端
    子とのワイヤボンドによる接続と、モールド封止とを行
    うことを特徴とする半導体パッケージの製造方法。
  7. 【請求項７】 少なくとも二枚重ねにした下部リードフ
    レームのモールド成型エリアの下面側にテープを貼り付
    け、 該テープ上に半導体チップの供給・仮固定と、半導体チ
    ップの電極と外部端子とのワイヤボンドによる接続と、
    モールド封止とを行うことを特徴とする請求項６に記載
    の半導体パッケージの製造方法。
  8. 【請求項８】 モールド封止部分が硬化した後またはテ
    ープを剥離した後に半導体パッケージ毎に切断分離する
    ことを特徴とする請求項６または７に記載の半導体パッ
    ケージの製造方法。
  9. 【請求項９】 半導体パッケージ毎に切断分離した後
    に、 半田コート工程を行って外部端子に半田皮膜を形成する
    ことを特徴とする請求項６、７または８に記載の半導体
    パッケージの製造方法。
JP2000266910A 2000-09-04 2000-09-04 半導体パッケージおよびその製造方法 Pending JP2002076175A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000266910A JP2002076175A (ja) 2000-09-04 2000-09-04 半導体パッケージおよびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000266910A JP2002076175A (ja) 2000-09-04 2000-09-04 半導体パッケージおよびその製造方法

Publications (1)

Publication Number Publication Date
JP2002076175A true JP2002076175A (ja) 2002-03-15

Family

ID=18753920

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000266910A Pending JP2002076175A (ja) 2000-09-04 2000-09-04 半導体パッケージおよびその製造方法

Country Status (1)

Country Link
JP (1) JP2002076175A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142428A (ja) * 2003-11-07 2005-06-02 Densei Lambda Kk リードフレームおよびリードフレームの製造方法
JP2007123942A (ja) * 2007-02-09 2007-05-17 Sony Corp 半導体装置
WO2008032470A1 (fr) 2006-09-12 2008-03-20 Mitsui High-Tec, Inc. Dispositif semi-conducteur, produit de cadre de montage utilisé dans le dispositif semi-conducteur et procédé de fabrication du dispositif semi-conducteur
CN102077341A (zh) * 2008-06-26 2011-05-25 Nxp股份有限公司 封装半导体产品及其制造方法
JP2012112728A (ja) * 2010-11-22 2012-06-14 Asahi Kasei Electronics Co Ltd 光センサ装置及びその製造方法
US8269343B2 (en) 2007-09-19 2012-09-18 Spansion Llc Semiconductor device including a pressure-contact section
JP2012199311A (ja) * 2011-03-18 2012-10-18 Asahi Kasei Electronics Co Ltd フォトカプラ

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142428A (ja) * 2003-11-07 2005-06-02 Densei Lambda Kk リードフレームおよびリードフレームの製造方法
JP4655300B2 (ja) * 2003-11-07 2011-03-23 Ｔｄｋラムダ株式会社 リードフレーム
WO2008032470A1 (fr) 2006-09-12 2008-03-20 Mitsui High-Tec, Inc. Dispositif semi-conducteur, produit de cadre de montage utilisé dans le dispositif semi-conducteur et procédé de fabrication du dispositif semi-conducteur
EP2061080A1 (en) * 2006-09-12 2009-05-20 Mitsui High-Tec, Inc. Semiconductor device, lead frame product used in the semiconductor device, and method for manufacturing the semiconductor device
EP2061080A4 (en) * 2006-09-12 2011-03-23 Mitsui High Tec SEMICONDUCTOR DEVICE, MOUNTING FRAME PRODUCT USED IN THE SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE
US8159055B2 (en) 2006-09-12 2012-04-17 Mitsui High-Tec, Inc. Semiconductor device, lead-frame product used for the same and method for manufacturing the same
JP2007123942A (ja) * 2007-02-09 2007-05-17 Sony Corp 半導体装置
US8269343B2 (en) 2007-09-19 2012-09-18 Spansion Llc Semiconductor device including a pressure-contact section
CN102077341A (zh) * 2008-06-26 2011-05-25 Nxp股份有限公司 封装半导体产品及其制造方法
JP2012112728A (ja) * 2010-11-22 2012-06-14 Asahi Kasei Electronics Co Ltd 光センサ装置及びその製造方法
JP2012199311A (ja) * 2011-03-18 2012-10-18 Asahi Kasei Electronics Co Ltd フォトカプラ

Similar Documents

Publication Publication Date Title
CN100561737C (zh) 中心焊点芯片的叠层球栅极阵列封装件及其制造方法
KR100324333B1 (ko) 적층형 패키지 및 그 제조 방법
KR100507300B1 (ko) 멀티칩 모듈 및 그 제조방법
US6426549B1 (en) Stackable flex circuit IC package and method of making same
US6452278B1 (en) Low profile package for plural semiconductor dies
US7575953B2 (en) Stacked die with a recess in a die BGA package
US7473581B2 (en) Wafer stacking package method
EP2577726B1 (en) Stacked interposer leadframes
JP2953899B2 (ja) 半導体装置
US8294251B2 (en) Stacked semiconductor package with localized cavities for wire bonding
KR20010060343A (ko) 반도체 장치 및 반도체 장치 제조 방법
US7396763B2 (en) Semiconductor package using flexible film and method of manufacturing the same
KR20140141474A (ko) 반도체 장치
KR20110045079A (ko) 몰딩된 초박형 반도체 다이 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들
US8470640B2 (en) Method of fabricating stacked semiconductor package with localized cavities for wire bonding
KR19990006158A (ko) 볼 그리드 어레이 패키지
JP3892259B2 (ja) 半導体装置の製造方法
US20100252921A1 (en) Semiconductor device and manufacturing method of the same
JP2002076175A (ja) 半導体パッケージおよびその製造方法
JP2001332580A (ja) 半導体装置及びその製造方法
JP2000150543A (ja) 半導体装置の製造方法
JP2003007955A (ja) 半導体パッケージおよびその製造方法
CN111883439B (zh) 一种芯片封装方法
JP4472481B2 (ja) 半導体装置およびその製造方法並びに積層型半導体装置
JPS63204635A (ja) メモリ−モジユ−ル