KR20010018948A - 반도체패키지 및 그 제조방법 - Google Patents

Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 반도체패키지의 크기를 반도체칩의 크기로 칩싸이즈화 함은 물론 패턴이 형성되지 않은 면을 그라인딩하여 더욱 경박단소화된 반도체패키지를 얻을 수 있고, 별도의 고가 회로기판을 필요로 하지 않아 제조 비용이 저렴하고 구조가 간단하도록, 일면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 각 입출력패드에 일정높이로 융착된 입출력단자와; 상기 반도체칩의 측면 및 입출력단자가 형성된 면에 형성되어 있되, 상기 입출력단자는 외부로 노출되도록 형성된 보호층을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{semiconductor package and its manufacturing method}

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 반도체패키지의 크기를 반도체칩의 크기로 칩싸이즈화 함은 물론 패턴이 형성되지 않은 면을 그라인딩하여 더욱 경박단소화된 반도체패키지를 얻을 수 있고, 별도의 고가 회로기판을 필요로 하지 않아 제조 비용이 저렴하고 간단한 반도체패키지 및 그 제조 방법에 관한 것이다.

최근의 반도체패키지는 반도체칩의 경박단소화 추세에 따라 그 반도체칩을 마더보드(Mother board)상에 지지시켜 주는 동시에 입출력신호를 매개해주는 반도체패키지의 크기도 반도체칩의 크기와 유사한 칩싸이즈(chip size) 형태로 전환되고 있다.

이러한 반도체패키지의 한 예를 도1에 도시하였으며, 이것의 구조를 간단히 설명하면 다음과 같다.

도시된 바와 같이 종래의 반도체패키지(100')는, 하연(下緣)에 입출력패드(41')가 구비된 반도체칩(40')과, 상기 반도체칩(40')의 일면 중앙에서 그 외측의 입출력패드(41') 근방까지 연장되어 접착된 접착층(21')과, 상기 접착층(21')의 하면에 상기 반도체칩(40')의 입출력패드(41')에 연결되는 본드핑거(13') 및 볼랜드(15')로 이루어진 회로패턴이 상기 접착층(21') 또는 도시되지 않은 폴리이미드층에 형성된 채, 상기 본드핑거(13') 및 볼랜드(15')의 상면이 오프닝되도록 커버코오트(16')가 코팅된 회로기판(10')과, 상기 회로기판(10')의 본드핑거(13')와 반도체칩(40')의 입출력패드(41')를 전기적으로 접속하는 도전성 와이어(50')와, 상기 볼랜드(15')에 융착되어 마더보드(도시되지 않음)에 실장되는 도전성볼(70')과, 상기 반도체칩(40')의 입출력패드(41'), 도전성 와이어(50') 및 본드핑거(13') 등을 외부 환경으로부터 보호하기 위해 상기 반도체칩(40')의 하연 및 그 측면을 봉지재로 봉지하여 형성된 봉지부(60')로 이루어져 있다.

이러한 반도체패키지의 제조 방법을 간략히 설명하면 다음과 같다.

1. 먼저 다수의 볼랜드가 배열되고 상기 볼랜드에는 본드핑거들이 연결된 회로패턴이 형성되고, 상기 회로패턴에는 볼랜드와 본드핑거를 오프닝시키는 커버코오트가 코팅되어 있는 하나의 유니트와, 이들 유니트가 복수개 형성되어 있고, 각 유니트들의 본드핑거는 서로 마주보고 대향하며, 상기 본드핑거 사이에는 관통공이 형성되어 이루어진 회로기판을 제공한다.

2. 상기 회로기판 유니트의 저면에는 상기 관통공에 의해 입출력패드가 외부로 노출되며 서로 일정거리 이격된 채 다수의 반도체칩을 접착층으로 접착하거나, 또는 다수의 반도체칩을 동일평면상에 위치시킨 상태에서 상기 회로기판을 접착층을 이용하여 접착한다.

3. 상기 반도체칩의 입출력패드와 회로기판의 본드핑거를 도전성 와이어로 연결하여 상호 전기적으로 접속한다.

4. 계속해서, 상기 다수의 반도체칩 저면에 보호층을 접착하고, 상기 보호층상의 반도체칩과 반도체칩 사이의 측면, 입출력패드, 도전성와이어 및 회로기판의 본드핑거가 위치된 부분을 봉지재로 봉지하여 봉지부를 형성한다.

5. 상기 회로기판의 볼랜드에 도전성볼을 융착하고, 상기 반도체칩과 반도체칩 사이에 형성되는 봉지부를 절단하여 낱개의 반도체패키지로 분리한다.

그러나 상기와 같은 구조 및 제조 방법을 갖는 종래의 반도체패키지는 그 반도체칩 또는 패키지의 두께가 전체적으로 두꺼운 단점이 있고, 또한 반도체칩으로부터 소정의 전기적 신호를 입출력시키기 위해 반듯이 회로기판을 사용하여야 함으로써 전기적 신호라인이 길어져 전기적 성능을 저하시킴은 물론 제조 비용이 비싸고 또한 제조 공정이 복잡해지는 단점이 있다.

즉, 통상의 반도체칩(웨이퍼 상태에서 반도체칩)은 취급 및 제조상의 이유로 두께가 23~27mil로 제작되고 있으나, 실제로 반도체칩에 형성된 패턴의 두께는 최대 약 2mil정도이다. 그럼에도 불구하고, 패키징시에는 상기 23~27mil두께의 반도체칩을 그대로 패키징함으로써 반도체패키지의 전체 두께가 비교적 두껍게 되는 단점이 있다.

또한, 상기와 같은 회로기판은 미세한 회로패턴 및 커버코오트 등으로 이루어짐으로써 그 제조 비용이 고가임은 물론, 반도체칩으로부터의 신호 라인을 길게 함으로써 반도체칩의 전기적 성능을 저하시키는 원인이 된다. 또한 반도체칩과 상기 회로기판 사이를 도전성와이어로 본딩하여야 함으로써 공정수가 많아지고 이에 따라 생산수율도 저하되는 문제가 있다.

더불어, 상기 회로기판과 반도체칩을 접착시키기 위한 접착층이 필요함으로써 반도체패키지를 제조하는데 소요되는 구성부품이 많아지고, 그만큼 더 복잡해지며 이는 제조 가격을 상승시키고 생산수율을 저하시키는 원인이 된다.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체패키지의 크기를 반도체칩의 크기로 칩싸이즈화 함은 물론 반도체칩에서 패턴이 형성되지 않은 면을 그라인딩하여 제거함으로써 더욱 얇은 반도체패키지 및 그 제조 방법을 제공하는데 있다.

본 발명의 다른 목적은 별도의 고가 회로기판 및 접착제를 사용하지 않음으로써 제조 공정이 단순하고 제조비용이 저렴함은 물론, 반도체칩에서 마더보드까지 의 신호라인을 짧게 하여 전기적 성능의 저하가 없는 반도체패키지 및 그 제조 방법을 제공하는데 있다.

도1은 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도이다.

도2는 본 발명의 제2실시예에 의한 반도체패키지를 도시한 단면도이다.

도3은 본 발명의 제3실시예에 의한 반도체패키지를 도시한 단면도이다.

도4a 내지 도4e는 본 발명의 제1실시예에 의한 반도체패키지의 제조 방법을 도시한 상태도이다.

도5a 내지 도5d는 본 발명의 제2실시예에 의한 반도체패키지의 제조 방법을 도시한 상태도이다.

도6a 내지 도6c는 본 발명의 제3실시예에 의한 반도체패키지의 제조 방법을 도시한 상태도이다.

도7은 종래의 반도체패키지를 도시한 단면도이다.

- 도면중 주요 부호에 대한 설명 -

10a, 10b, 10c; 본 발명에 의한 반도체패키지

2; 반도체칩 4; 입출력패드

6; 입출력단자 6a; 테일

8; 보호층 12; 소잉홈

w; 웨이퍼

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지에 의하면, 일면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 각 입출력패드에 일정높이로 융착된 입출력단자와; 상기 반도체칩의 측면 및 입출력단자가 형성된 면에 코팅되어 있되, 상기 입출력단자는 외부로 노출되도록 코팅된 보호층을 포함하여 이루어진 것을 특징으로 한다.

여기서, 상기 입출력단자는 도전성볼로 형성함이 바람직하며, 더욱 바람직하게는 골드볼로 함이 적당하다.

또한, 상기 도전성볼은 적어도 2개 이상이 수직방향으로 융착되도록 하거나, 또는 입출력패드에 도전성볼을 융착하고, 상기 도전성볼에는 일정 길이의 테일이 연장되어 남도록 할 수도 있다. 상기 테일은 차후 리플로하여 구체 형상으로 할 수도 있다.

한편, 상기 보호층은 에폭시몰딩컴파운드, 액상봉지재, 또는 폴리머계열의 수지중 어느 하나를 선택하여 코팅함이 바람직하며, 이것으로 제한되는 것은 아니다.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 스크라이브 라인을 경계로 다수의 반도체칩이 형성된 웨이퍼를 제공하는 단계와; 상기 각 반도체칩의 입출력패드에 입출력단자를 융착하는 단계와; 상기 입출력단자가 외측으로 노출되도록 보호층을 웨이퍼의 일표면에 코팅하는 단계와; 상기 웨이퍼에서 각각의 반도체칩으로 싱귤레이션하는 단계를 포함하여 이루어진 것을 특징으로 한다.

여기서, 상기 입출력단자 형성 단계전에 상기 웨이퍼의 스크라이브 라인을 따라서 일정깊이만큼 소잉하는 단계를 더 포함시킬 수 있다.

상기 입출력단자 형성 단계는 도전성볼을 이용하여 형성함이 바람직하며, 더욱 바람직하기로는 골드볼을 이용함이 적당하다.

상기 도전성볼은 적어도 2개 이상을 수직방향으로 융착할 수 있고, 또한 상기 입출력단자 형성 단계는 와이어 본딩 장비를 이용하여 반도체칩의 입출력패드에 볼본딩을 하고, 상기 볼본딩 부분에 연장되어 와이어의 끝단이 일정 길이의 테일로 남도록 할 수도 있다. 상기 테일은 차후 리플로하여 구체형상으로 할 수 있다.

상기 보호층 코팅 단계는 에폭시 몰딩 컴파운드, 액상 봉지재, 또는 폴리머계열의 수지 중 어느 하나를 선택하여 이용함이 바람직하며, 이에 한정되는 것은 아니다.

한편, 상기 코팅 단계 후에 반도체칩의 입출력패드가 형성된 면의 반대면인 웨이퍼의 후면은 레이저, 에칭 또는 기계적으로 일정길이만큼 그라인딩하여 더욱 박형화된 반도체패키지를 얻을 수도 있다.

상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 반도체패키지의 크기를 반도체칩의 크기로 칩싸이즈화 함은 물론 반도체칩에서 패턴이 형성되지 않은 면을 그라인딩하여 제거함으로써 더욱 얇은 반도체패키지를 얻을 수 있게 된다.

또한, 별도의 고가 회로기판 및 접착제를 사용하지 않음으로써 제조 공정이 단순하고 제조비용이 저렴함은 물론, 반도체칩에서 마더보드까지의 신호라인이 짧아짐으로써 전기적 성능의 저하가 최소화된다.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

도1은 본 발명의 제1실시예에 의한 반도체패키지(10a)를 도시한 단면도이다.

도시된 바와 같이 일면(하면)에는 다수의 입출력패드(4)가 형성된 반도체칩(2)이 구비되어 있고, 상기 반도체칩(2)의 각 입출력패드(4)에는 일정높이를 갖는 입출력단자(6)가 직접 융착 형성되어 있음으로써, 종래와 같은 회로기판을 필요로 하지 않으며, 상기 입출력단자(6)가 마더보드에 직접 실장 가능하게 된다. 또한, 상기 반도체칩(2)의 측면 및 입출력단자(6)가 형성된 면에는 보호층(8)이 형성되어 있으며, 상기 입출력단자(6)는 상기 보호층(8) 외측으로 일정 높이 돌출되어 있다. 더불어, 상기 반도체칩(2)의 입출력패드(4)가 형성된 면의 반대면(상면)은 외부로 직접 노출되어 있음으로써 열방출성이 향상될 수 있도록 되어 있다.

여기서, 상기 입출력단자(6)는 도전성볼로 형성되어 있으며, 바람직하기로는 적어도 2개 이상을 수직방향으로 융착 형성됨이 적당하다.

도2는 본 발명의 제2실시예에 의한 반도체패키지(10b)를 도시한 단면도이다.

제1실시예와 마찬가지로 일면(하면)에는 다수의 입출력패드(4)가 형성된 반도체칩(2)이 구비되어 있고, 상기 반도체칩(2)의 각 입출력패드(4)에는 일정높이로 입출력단자(6)가 융착 형성되어 있다. 상기 반도체칩(2)의 측면 및 입출력단자(6)가 형성된 면에는 보호층(8)이 형성되어 있으며, 상기 입출력단자(6)는 상기 보호층(8) 외측으로 일정 높이 돌출되어 있다. 상기 반도체칩(2)의 입출력패드(4)가 형성된 면의 반대면(상면)은 외부로 직접 노출되어 열방출성을 향상시키도록 되어 있다.

여기서, 상기 입출력단자(6)는 입출력패드(4)에 융착된 도전성볼과 그것에 연장된 테일(6a)로 이루어진다. 따라서, 상기 반도체패키지를 마더보드에 실장하게 될 때에는 상기 테일(6a)이 리플로되어 실장될 수도 있고, 또는 쑤루홀(through hole) 형태로의 삽입실장도 가능할 것이다.

한편, 도3은 본 발명의 제3실시예에 의한 반도체패키지를 도시한 단면도이다.

이것 역시 상기 제2실시예와 유사하며, 다만 상기 입출력단자(6)로서 도전성볼에 연장된 테일(6a)이 리플로되어 둥근 구체 모양으로 형성된 것이 특징이다.

상기 제1,2,3 실시예의 모든 반도체패키지(10a,10b,10c)에서 사용된 도전성볼은 금(Au), 은(Ag), 알루미늄(Al), 솔더(Pb/Sn) 또는 이들의 합금 등으로 형성함이 바람직하지만, 그 재질을 한정하는 것은 아니며 모든 도전성 물질을 사용할 수 있다.

또한, 상기 제1,2,3 실시예의 모든 반도체패키지에서 사용된 보호층(8)은 에폭시몰딩컴파운드, 액상봉지재 또는 폴리머 계열의 수지중 어느 하나를 선택하여 이용함이 바람직하지만, 이것에만 한정되는 것은 아니다.

도4a 내지 도4e는 본 발명의 제1실시예에 의한 반도체패키지의 제조 방법을 도시한 상태도이고, 도5a 내지 도5d는 본 발명의 제2실시예에 의한 반도체패키지의 제조 방법을 도시한 상태도이며, 도6a 내지 도6c는 본 발명의 제3실시예에 의한 반도체패키지의 제조 방법을 도시한 상태도이다.

상기 도면을 참조하여 본 발명에 의한 반도체패키지의 제조 방법을 설명하면 다음과 같다.

1. 스크라이브 라인(scribe line, 도시되지 않음)을 경계로 다수의 반도체칩(2)이 형성된 웨이퍼(w)를 제공한다.

2. 상기 웨이퍼(w)에 형성된 각 반도체칩(2)의 입출력패드(4)에 일정 높이의 입출력단자(6)를 형성한다.

3. 상기 각 반도체칩(2)의 입출력단자(6)가 외측으로 노출 또는 돌출되도록 보호층(8)을 웨이퍼(w)의 일표면에 형성한다.

4. 상기 웨이퍼(w)에서 스크라이브 라인을 따라 각각의 반도체칩(2)으로 독립 또는 분리되도록 싱귤레이션(singulation)한다.

여기서, 상기 웨이퍼(w) 제공 단계 또는 입출력단자(6) 형성 단계 전에는 상기 웨이퍼(w)의 스크라이브 라인을 따라서 일정깊이만큼 소잉홈(12)을 더 형성함이 바람직하다.(도4a)

상기 소잉홈(12)의 깊이는 일반적인 웨이퍼(w)의 두께가 23~27mil이고, 패턴층의 두께는 최대 2mil 정도이므로, 대략 상기 패턴층을 절단할 정도(바람직하기로, 2~23mil정도)로 함이 바람직하다. 또한, 상기 보호층(8) 형성시에는 상기 웨이퍼(w)에 형성된 소잉홈(12)으로도 보호층(8)이 충분히 흘러 들어가도록 한다.(도4c)

상기 입출력단자(6) 형성은 도전성볼을 이용하여 형성함이 바람직하다. 더욱 바람직하기로는 2개 이상의 도전성볼을 수직방향으로 융착하여 그 높이가 비교적 크게되도록 함으로써 상기 보호층(8)으로부터 충분히 노출되거나 돌출되도록 한다.(도4b)

더불어, 상기 입출력단자(6) 형성은 와이어 본딩 장비 또는 본딩 툴을 이용하여 반도체칩(2)의 입출력패드(4)에 먼저 볼본딩을 실시하고, 상기 볼본딩 부분에 연장되어서는 와이어의 끝단이 일정 길이의 테일(6a)로 남도록 할 수 있다.(도5a)

또한, 상기 테일(6a)은 다시 리플로함으로써 구체형상으로 할 수도 있으며, 이는 당업자의 선택사항에 불과하다.(도6b) 또한, 상기 도전성볼이나, 테일(6a) 등은 골드 볼, 골드 와이어 또는 솔더 볼 등 다양한 도전성 물질로 할 수 있으며, 여기서 상기 물질로 한정하는 것은 아니다.

한편, 상기 보호층(8) 형성은 에폭시 몰딩 컴파운드, 액상 봉지재, 또는 폴리머 계열의 수지중 어느 하나를 선택하여 실시한다. 이때, 상기 보호층(8)은 차후 각각의 반도체칩(2)으로 분리하는 싱귤레이션 공정이 용이하도록 모듈러스(modulus)가 작은 물질을 사용함이 바람직하다.

또한, 상기 보호층(8) 형성 단계 후에는 웨이퍼(w)의 후면 즉, 반도체칩(2)의 입출력패드(4)가 형성된 면의 반대면을 레이저, 에칭 또는 기계적 방법으로 일정두께만큼 그라인딩하여 제거함으로써 초박형의 반도체패키지를 얻을 수 있다.(도4d, 도5c, 도6b)

바람직하기로 상기 그라인딩 두께는 반도체칩이 낱개로 각각 분리될 정도로 함이 적당하다. 여기서 상기 그라인딩은 웨이퍼(w)의 취급 또는 휨 현상 등의 외부 조건에 따라 목적과 용도에 적합한 두께로 실시한다. 더불어, 상기 그라인딩 공정시 웨이퍼(w) 상면을 보호하기 위해 배큠 홀더로 고정하는 것 또한 바람직하다.

상기와 같이 그라인딩한 후 웨이퍼(w)의 후면에 마킹을 실시하고 싱귤레이션하거나 또는 싱귤레이션한 후 개별적으로 반도체칩(2)의 후면에 마킹한다. 상기 싱귤레이션은 소잉홈(12)이 형성되지 않은 웨이퍼(w)의 경우에는 스크라이브 라인을 따라서 다이아몬드 블레이드로 실시함이 바람직하며, 상기와 같이 일정깊이의 소잉홈(12)이 형성되고, 상기 소잉홈(12)에는 보호층(8)이 흘러들어간 경우에는 펀칭 툴에 의해 싱귤레이션하는 것도 가능할 것이다. 또한 상기 반도체칩(2)의 측면에 자연스럽게 보호층(8)이 형성되도록 소잉홈(12)보다 폭이 작은 블레이드로도 가능할 것이다.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.

따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 반도체패키지의 크기를 반도체칩의 크기로 칩싸이즈화 함은 물론 반도체칩에서 패턴이 형성되지 않은 면을 그라인딩하여 제거함으로써 더욱 얇은 반도체패키지를 얻을 수 있는 효과가 있다.

또한, 별도의 고가 회로기판 및 접착제를 사용하지 않음으로써 제조 공정이 단순하고 제조비용이 저렴함은 물론, 반도체칩에서 마더보드까지의 신호라인이 짧아짐으로써 전기적 성능의 저하가 최소화되는 효과가 있다.

Claims (12)

1. 일면에 다수의 입출력패드가 형성된 반도체칩과;

   상기 반도체칩의 각 입출력패드에 일정높이로 형성된 도전성 입출력단자와;

   상기 반도체칩의 입출력단자가 형성된 면에 형성되어 있되, 상기 입출력단자는 외부로 노출되도록 코팅된 보호층을 포함하여 이루어진 반도체패키지.
2. 제1항에 있어서, 상기 입출력단자는 입출력패드에 도전성볼이 융착되고, 상기 도전성볼에는 일정 길이의 테일이 연장되어 있는 것을 특징으로 하는 반도체패키지.
3. 제1항에 있어서, 상기 보호층은 에폭시몰딩컴파운드, 액상봉지재, 또는 폴리머계열의 수지중 어느 하나가 선택되어 형성된 것을 특징으로 하는 반도체패키지.
4. 제1항 내지 제3항중 어느 한항에 있어서, 상기 보호층은 반도체칩의 측면까지 형성된 것을 특징으로 하는 반도체패키지.
5. 스크라이브 라인을 경계로 다수의 반도체칩이 형성된 웨이퍼를 제공하는 단계와;

   상기 각 반도체칩의 입출력패드에 도전성 입출력단자를 형성하는 단계와;

   상기 입출력단자가 외측으로 노출되도록 보호층을 웨이퍼의 일표면에 형성하는 단계와;

   상기 웨이퍼에서 각각의 반도체칩으로 싱귤레이션하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
6. 제5항에 있어서, 상기 입출력단자는 도전성볼을 적어도 1개 이상 융착하여 형성하는 반도체패키지의 제조 방법.
7. 제5항에 있어서, 상기 입출력단자 형성 단계는 와이어 본딩 장비를 이용하여 반도체칩의 입출력패드에 볼본딩을 하고, 상기 볼본딩 부분에 연장되어 와이어의 끝단이 일정 길이의 테일로 남도록 하는 반도체패키지의 제조 방법.
8. 제5항에 있어서, 상기 입출력단자 형성 단계후 테일을 리플로하여 구체형상으로 하는 반도체패키지의 제조 방법.
9. 제5항에 있어서, 보호층 형성 단계는 에폭시 몰딩 컴파운드, 액상 봉지재, 또는 폴리머계열의 수지 중 어느 하나를 선택하여 실시하는 반도체패키지의 제조 방법.
10. 제5항 내지 제9항중 어느 한 항에 있어서, 상기 싱귤레이션 형성 단계 전에 반도체칩의 입출력패드가 형성된 면의 반대면인 웨이퍼의 후면을 레이저, 에칭 또는 기계적으로 일정길이만큼 그라인딩하는 단계를 더 포함하여 이루어진 반도체패키지의 제조 방법.
11. 제5항 내지 제9항중 어느 한 항에 있어서, 상기 입출력단자 형성 단계전에 상기 웨이퍼의 스크라이브 라인을 따라서 일정깊이만큼 소잉하는 단계를 더 포함하여 이루어진 반도체패키지의 제조 방법.
12. 제10항에 있어서, 상기 입출력단자 형성 단계전에 상기 웨이퍼의 스크라이브 라인을 따라서 일정깊이만큼 소잉하는 단계를 더 포함하여 이루어진 반도체패키지의 제조 방법.