JP2019110201A - 電子装置および電子機器 - Google Patents

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semiconductor chip
semiconductor
wiring
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祐治 萱島
Yuji Kayashima
祐治 萱島
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Renesas Electronics Corp
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Abstract

【課題】半導体チップを埋め込んだ封止体（パッケージ構造体）上に半導体装置（半導体パッケージ）を搭載した構造であるＰＯＰ（Package On Package）構造の特性を向上させた電子装置および電子機器を提供する。【解決手段】電子装置は、封止体ＳＳ２の上面ＵＳに形成された再配線層ＲＤＬ１と、封止体ＳＳ２の下面ＢＳに形成された再配線層ＲＤＬ２とを含む。再配線層ＲＤＬ２の厚さは、再配線層ＲＤＬ１の厚さよりも薄くなっている。【選択図】図４

Description

本発明は、電子装置および電子装置を搭載した電子機器に適用して有効な技術に関する。
特開２００６−１９４３３号公報（特許文献１）には、配線基板の内部に第一半導体素子を埋め込むとともに、配線基板上に第二半導体素子を搭載する半導体装置に関する技術が記載されている。
特開２００６−１９４３３号公報
例えば、本発明者は、半導体チップを埋め込んだ封止体（パッケージ構造体）上に半導体装置（半導体パッケージ）を搭載した構造である、いわゆるＰＯＰ（Package On Package）構造の電子装置の性能向上について検討している。この結果、特に、ＰＯＰ構造の電子装置の放熱特性および電気特性を向上する観点から、ＰＯＰ構造の電子装置には、改善の余地が存在することが明らかとなった。このことから、ＰＯＰ構造を有する電子装置の特性を向上するためには、工夫が必要とされる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における電子装置は、封止体の上面に形成された第１配線部と、封止体の下面に形成された第２配線部とを含む。第２配線部の厚さは、第１配線部の厚さよりも薄くなっている。
一実施の形態によれば、電子装置の特性向上を図ることができる。
（ａ）は、システムインパッケージの構造体を示す図であり、（ｂ）は、ＰＯＰ構造の構造体の一例を示す図であり、（ｃ）は、ＰＯＰ構造の構造体の他の一例を示す図である。 図１（ｂ）に示す構造体の断面構造を示す模式図である。 図１（ｃ）に示す構造体の断面構造を示す模式図である。 実施の形態における電子装置を構成する構造体を示す断面図である。 実施の形態における電子機器の模式的な一部構成を示す断面図である。 実施の形態における電子装置の製造工程を示す断面図である。 図６に続く電子装置の製造工程を示す断面図である。 図７に続く電子装置の製造工程を示す断面図である。 図８に続く電子装置の製造工程を示す断面図である。 図９に続く電子装置の製造工程を示す断面図である。 図１０に続く電子装置の製造工程を示す断面図である。 図１１に続く電子装置の製造工程を示す断面図である。 図１２に続く電子装置の製造工程を示す断面図である。 変形例１における電子装置を構成する構造体を示す断面図である。 変形例２における電子装置を構成する構造体を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜電子装置の小型化＞
車載用途やセキュリティカメラ用途などの産業分野においては、高速メモリと、この高速メモリとのインターフェースを有し、高速でデータ処理やデータ転送を行なう制御回路とを含む電子装置が必要とされる。そして、例えば、上述した電子装置は、高速メモリを搭載した半導体装置（半導体部品）と、高速メモリを制御する制御回路が形成された半導体チップを一体的に搭載した構造体から構成することができる。
ここで、図１（ａ）は、高速メモリを搭載した２つの半導体装置ＭＰ１、ＭＰ２と、高速メモリを制御する制御回路が形成された半導体チップＣＨＰ１と、を配線基板上に平置き配置した構造を有する、いわゆるシステムインパッケージと呼ばれる構造体ＳＩＰを示す模式図である。図１（ａ）において、システムインパッケージと呼ばれる構造体ＳＩＰでは、２つの半導体装置ＭＰ１、ＭＰ２と半導体チップＣＨＰ１とを平置きに配置するため、電子装置の小型化を図ることが困難な事情が存在する。この点に関し、近年では、電子装置の小型化の要求が高まっており、電子装置をシステムインパッケージと呼ばれる構造体よりも、電子装置の小型化を図ることが可能な構造体ＰＯＰ（Ｒ）が検討されている。
図１（ｂ）は、半導体チップＣＨＰ１が埋め込まれたパッケージ構造体上に、高速メモリを搭載した２つの半導体装置と放熱部材であるリッドＬＩＤとを配置した構造体ＰＯＰ（Ｒ）の構成を示す模式図である。この構造体ＰＯＰ（Ｒ）においては、半導体チップＣＨＰ１が埋め込まれた封止体の下面に、ウェハプロセス技術を応用して形成された微細な配線（再配線）を含む再配線層（Redistribution Layer）ＲＤＬが形成されている。すなわち、再配線層ＲＤＬに形成されている配線は、図１（ａ）に示すシステムインパッケージと呼ばれる構造体ＳＩＰの配線基板に形成されている配線よりも遥かに微細となっている。このため、図１（ｂ）に示す構造体ＰＯＰ（Ｒ）においては、半導体チップＣＨＰ１が埋め込まれた封止体ＳＳの平面サイズを、図１（ａ）に示す構造体ＳＩＰの配線基板の平面サイズよりも小さくできる。この結果、図１（ｂ）に示す構造体ＰＯＰ（Ｒ）からなる電子装置によれば、図１（ａ）に示すシステムインパッケージと呼ばれる構造体ＳＩＰからなる電子装置よりも小型化を図ることができる。
なお、本明細書において、「再配線層」とは、ウェハプロセス技術を応用して形成された微細な配線を含む配線層であって、半導体チップの内部ではなく、半導体チップを封止する封止体（パッケージ構造体）に形成された配線層として定義される。特に、「再配線層」は、例えば、システムインパッケージに使用される配線基板に形成される配線パターンと相違することを明確化するために使用している。この「再配線層」に含まれる配線は、微細な加工が可能なウェハプロセス技術を応用して形成される結果、通常の配線基板に形成される配線パターンよりも遥かに小さなサイズ（微細パターン）を有することになる。
また、本明細書において、「ウェハプロセス技術」とは、例えば、フォトリソグラフィ技術を使用してポリイミド樹脂膜に開口部を形成した後、この開口部の内部にめっき法を使用して銅膜を形成することにより、銅配線を形成する技術などが含まれる。
図２は、図１（ｂ）に示す構造体ＰＯＰ（Ｒ）の断面構造を示す模式図である。図２において、構造体ＰＯＰ（Ｒ）は、樹脂ＭＲに半導体チップＣＨＰ１を埋め込んだ封止体ＳＳを有している。この封止体ＳＳの下面には、ウェハプロセス技術を応用して形成された微細な配線を含む再配線層ＲＤＬが形成されている。この再配線層ＲＤＬに形成されている微細な配線は、樹脂に埋め込まれた半導体チップＣＨＰ１と電気的に接続されているとともに、樹脂ＭＲを貫通する貫通ビアＴＶとも電気的に接続されている。そして、図２に示すように、半導体チップＣＨＰ１と貫通ビアＴＶとを有する封止体ＳＳの上面には、貫通ビアＴＶと電気的に接続される半導体装置ＭＰ２が搭載されているとともに、半導体チップＣＨＰ１と平面的に重なる位置にリッドＬＩＤが設けられている。一方、封止体ＳＳの下面には、再配線層ＲＤＬを介して、外部端子として機能する半田ボールＳＢが配置されている。このように構成されている構造体ＰＯＰ（Ｒ）によれば、封止体ＳＳの下面に形成される再配線層ＲＤＬが、微細な加工を可能とするウェハプロセス技術で形成されているため、図２に示す構造体ＰＯＰ（Ｒ）全体の平面サイズを小さくすることができる。
ただし、最近では、図１（ｃ）に示すように、図１（ｂ）に示す構造体ＰＯＰ（Ｒ）よりも、さらに電子装置の小型化を図ることができる構造体ＰＯＰ１が検討されている。図１（ｃ）は、関連技術における構造体ＰＯＰ１を模式的に示す図である。図１（ｃ）に示す関連技術における構造体ＰＯＰ１は、半導体チップＣＨＰ１が埋め込まれた封止体上に、高速メモリを搭載した２つの半導体装置だけを配置した構成をしており、図１（ｂ）に示す構造体ＰＯＰ（Ｒ）よりも電子装置の小型化を図ることができる。
図３は、図１（ｃ）に示す構造体ＰＯＰ１の断面構造を示す模式図である。図３に示す構造体ＰＯＰ１は、封止体ＳＳ１の上面に、ウェハプロセス技術を応用して形成された再配線層ＲＤＬ１を有し、かつ、封止体ＳＳ１の下面にも、ウェハプロセス技術を応用して形成された再配線層ＲＤＬ２を有している。つまり、図３に示す構造体ＰＯＰ１では、封止体ＳＳの下面にだけ再配線層ＲＤＬが形成されている図２に示す構造体ＰＯＰ（Ｒ）と相違して、封止体ＳＳ１の上面と下面の両面に再配線層（ＲＤＬ１、ＲＤＬ２）が形成されている。したがって、図３に示す構造体ＰＯＰ１の平面サイズは、図２に示す構造体ＰＯＰ（Ｒ）の平面サイズよりも小さくすることができる。つまり、図１（ｃ）および図３に示す構造体ＰＯＰ１からなる電子装置によれば、図１（ｂ）および図２に示す構造体ＰＯＰ（Ｒ）からなる電子装置よりも小型化を図ることができる。したがって、電子装置の小型化を図る観点からは、図１（ｃ）に示す構造体ＰＯＰ１から電子装置を構成することが最も望ましいことになる。
ただし、図１（ｃ）および図３に示す構造体ＰＯＰ１から電子装置を構成する場合、特に、電子装置の放熱特性および電気特性を向上する観点から、改善の余地が存在することが明らかとなったので、以下では、この改善の余地について説明する。
＜改善の検討＞
まず、図３に示す構造体ＰＯＰ１では、図２に示す構造体ＰＯＰ（Ｒ）に示すようなリッドＬＩＤが設けられていない。図２に示す構造体ＰＯＰ（Ｒ）に設けられているリッドＬＩＤは、封止体ＳＳに埋め込まれた半導体チップＣＨＰ１から発生した熱を効率良く外部空間に放散する機能を有している。特に、図２に示す構造体ＰＯＰ（Ｒ）においては、リッドＬＩＤに対して風を当てることにより、半導体チップＣＨＰ１から発生した熱の放熱効果を向上することができる。したがって、図２に示す構造体ＰＯＰ（Ｒ）においては、電子装置の放熱特性が良好となる。
これに対し、電子装置の小型化を推進する図３に示す構造体ＰＯＰ１では、半導体チップＣＨＰ１から発生した熱の放熱効果を向上させるためのリッドＬＩＤが設けられていない。このため、図３に示す構造体ＰＯＰ１では、封止体ＳＳ１に埋め込まれた半導体チップＣＨＰ１で発生した熱の放熱効率が悪くなる。このことは、封止体ＳＳ１に埋め込まれた半導体チップＣＨＰ１の温度が上昇しやすくなることを意味し、これによって、半導体チップＣＨＰ１に形成されている集積回路（制御回路）の誤動作に代表される電子装置の信頼性低下が顕在化しやすくなる。
さらには、図３に示す構造体ＰＯＰ１において、封止体ＳＳ１の内部に埋め込まれている半導体チップＣＨＰ１の上方には、高速メモリが搭載された半導体装置ＭＰ１、ＭＰ２が配置されている。このため、半導体チップＣＨＰ１の上方は、半導体チップＣＨＰ１から発生した熱の放散経路として充分に機能しなくなる。つまり、半導体チップＣＨＰ１から発生した熱の放散経路は、主に、半導体チップＣＨＰ１の下方となる。
一方、図３に示すように、構造体ＰＯＰ１においては、半導体チップＣＨＰ１の下方には、再配線層ＲＤＬ２が形成されている。特に、図３に示すように、封止体ＳＳ１の下面に形成されている再配線層ＲＤＬ２の厚さは、封止体ＳＳ１の上面に形成されている再配線層ＲＤＬ１の厚さよりも厚くなっている。このことは、図３に示す構造体ＰＯＰ１においては、半導体チップＣＨＰ１の下方に、厚さの厚い再配線層ＲＤＬ２が形成されていることに起因して、半導体チップＣＨＰ１の下方も、半導体チップＣＨＰ１から発生した熱の放散経路として充分に機能するとは言えないことを意味する。
以上のことから、図３に示す構造体ＰＯＰ１においては、電子装置の小型化を優先した結果、（１）リッドＬＩＤが削除される構成、（２）半導体チップＣＨＰ１の上方に半導体装置ＭＰ１、ＭＰ２が配置される構成、（３）半導体チップＣＨＰ１の下方に厚さの厚い再配線層ＲＤＬ２が形成される構成が採用されることになる。そして、図３に示す構造体ＰＯＰ１においては、上述した（１）〜（３）に示す構成に起因して、封止体ＳＳ１に埋め込まれた半導体チップＣＨＰ１で発生した熱の放熱効率が低下する。つまり、図３に示す構造体ＰＯＰ１においては、電子装置の小型化を推進した結果、電子装置の放熱特性の低下という改善の余地が顕在化するのである。これにより、折角、電子装置の小型化に寄与する図３に示す構造体ＰＯＰ１であっても、放熱特性を考慮すると、図３に示す構造体ＰＯＰ１の適用製品が限定されることになる。すなわち、図３に示す構造体ＰＯＰ１を消費電力の大きな電子装置に適用すると、電子装置の信頼性に悪影響が及ぶことが懸念されることになる。したがって、放熱特性を考慮すると、図３に示す構造体ＰＯＰ１の適用製品は、消費電力の小さなモバイル製品に限定されてしまい、例えば、車載用途やセキュリティカメラ用途などに代表される消費電力の大きな製品への展開が困難となる。
続いて、図３に示す構造体ＰＯＰ１において、封止体ＳＳ１に埋め込まれた半導体チップＣＨＰ１には、半導体装置ＭＰ１や半導体装置ＭＰ２に搭載されている高速メモリを制御する制御回路が形成されている。したがって、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）とは、電気的に接続されている必要がある。このとき、図３に示すように、構造体ＰＯＰ１における半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との電気的な接続は、半導体チップＣＨＰ１→再配線層ＲＤＬ２→貫通ビアＴＶ→再配線層ＲＤＬ１→半導体装置ＭＰ１（ＭＰ２）という太い矢印で示す迂回経路で行なわれる。このことは、図３に示す構造体ＰＯＰ１では、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の電気的な接続経路が長くなることを意味する。つまり、図３に示す構造体ＰＯＰ１では、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の電気的な接続経路における寄生インピーダンスが増大することになる。そして、この寄生インピーダンスの増大は、特に、半導体装置ＭＰ１（ＭＰ２）に搭載される高速メモリの動作速度がさらに高速となる次世代の高速メモリに対応する電子装置に対して、図３に示す構造体ＰＯＰ１を採用する際の障害となるおそれがある。
以上のことから、図３に示す構造体ＰＯＰ１は、電子装置の小型化を実現する上で有用な構造である一方、電子装置における放熱特性の向上および電気特性の向上を図る観点から、改善の余地が存在することがわかる。そこで、本実施の形態では、電子装置の小型化を実現する上で有用な構造である構造体ＰＯＰ１に対して、基本構造を維持しながら、放熱特性および電気特性を向上する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について、図面を参照しながら説明することにする。
＜電子装置の構成＞
図４は、本実施の形態における電子装置を構成する構造体を示す模式的な断面図である。図４において、本実施の形態における構造体ＰＯＰ２は、封止体ＳＳ２を有している。この封止体ＳＳ２は、半導体チップＣＨＰ１を樹脂ＭＲで封止した構成している。そして、この封止体ＳＳ２には、樹脂ＭＲを貫通する複数の貫通ビアＴＶ１が形成されている。さらに、封止体ＳＳ２の上面ＵＳには、ウェハプロセス技術を応用して形成された再配線層ＲＤＬ１が形成されている。さらに、封止体ＳＳ２の上面ＵＳには、再配線層ＲＤＬ１を介して、半導体装置ＭＰ１および半導体装置ＭＰ２が搭載されている。一方、封止体ＳＳ２の下面ＢＳには、ウェハプロセス技術を応用して形成された再配線層ＲＤＬ２が形成されている。さらに、封止体ＳＳ２の下面ＢＳには、再配線層ＲＤＬ２を介して、外部端子として機能する半田ボールＳＢが配置されている。すなわち、再配線層ＲＤＬ２は、図示しない実装基板（マザーボード）と対向可能な対向面を有する。そして、再配線層ＲＤＬ２の対向面には、再配線層ＲＤＬ２に含まれる配線と電気的に接続される半田ボール（ボール端子）ＳＢが配置されている。
以上のように、本実施の形態における電子装置を構成する構造体ＰＯＰ２は、封止体ＳＳ２と半導体装置ＭＰ１と半導体装置ＭＰ２とを有している。このとき、封止体ＳＳ２は、上面ＵＳと、上面ＵＳの反対側に位置する下面ＢＳとを有する。そして、構造体ＰＯＰ２は、封止体ＳＳ２の上面ＵＳに形成された配線部である再配線層ＲＤＬ１と、封止体ＳＳ２の下面ＢＳに形成された配線部である再配線層ＲＤＬ２とを含む。さらに、封止体ＳＳ２は、内部に樹脂ＭＲで封止された半導体チップＣＨＰ１を有する。また、封止体ＳＳ２は、再配線層ＲＤＬ１と再配線層ＲＤＬ２とを電気的に接続する貫通部として機能する貫通ビアＴＶ１を有している。この貫通ビアＴＶ１は、封止体ＳＳ２の樹脂ＭＲを貫通するように形成されている。
次に、再配線層ＲＤＬ１上には、半導体装置ＭＰ１および半導体装置ＭＰ２が搭載されている。すなわち、本実施の形態における電子装置を構成する構造体ＰＯＰ２においては、再配線層ＲＤＬ１上に搭載された複数の半導体装置を含む。特に、図４に示すように、複数の半導体装置は、半導体装置ＭＰ１と、再配線層ＲＤＬ１上に半導体装置ＭＰ１と並んで離間配置された半導体装置ＭＰ２とを含む。ただし、本実施の形態における技術的思想は、これに限らず、再配線層ＲＤＬ１上に単体の半導体装置を搭載している構成にも適用することができる。半導体装置ＭＰ１および半導体装置ＭＰ２のそれぞれには、高速メモリを構成する記憶回路が形成された半導体チップ（図示せず）と、この半導体チップと電気的に接続された外部端子ＥＴ２ａ（ＥＴ２ｂ）とが含まれている。そして、外部端子ＥＴ２ａ（ＥＴ２ｂ）は、再配線層ＲＤＬ１に含まれる配線と電気的に接続される。一方、再配線層ＲＤＬ２の下には、外部端子として機能する半田ボールＳＢが搭載されている。
封止体ＳＳ２に埋め込まれている半導体チップＣＨＰ１には、半導体装置ＭＰ１（ＭＰ２）に内蔵されている高速メモリの動作を制御する制御回路（集積回路）が形成されている。この半導体チップＣＨＰ１には、接続端子ＥＴ１が設けられている。半導体チップＣＨＰ１に形成されている制御回路は、接続端子ＥＴ１→再配線層ＲＤＬ１に含まれている配線→半導体装置ＭＰ１（ＭＰ２）に設けられている外部端子ＥＴ２ａ（ＥＴ２ｂ）→高速メモリの経路で、半導体装置ＭＰ１（ＭＰ２）と電気的に接続されている。また、半導体チップＣＨＰ１に形成されている制御回路は、接続端子ＥＴ１→再配線層ＲＤＬ１に含まれている配線→貫通ビアＴＶ１→再配線層ＲＤＬ２に含まれる配線→半田ボールＳＢの経路で外部機器と電気的に接続可能に構成されている。以上のように、半導体チップＣＨＰ１と再配線層ＲＤＬ１とは、接続端子ＥＴ１を介して接続されている。半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の電気的な接続は、接続端子ＥＴ１と再配線層ＲＤＬ１とによってのみ行なわれている。つまり、本実施の形態における構造体ＰＯＰ２において、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の電気的な接続経路には、貫通ビアＴＶ１と再配線層ＲＤＬ２とが含まれない。
このとき、例えば、図４に示すように、再配線層ＲＤＬ１の厚さは、再配線層ＲＤＬ２の厚さよりも厚くなっている。言い換えれば、再配線層ＲＤＬ２の厚さは、再配線層ＲＤＬ１の厚さよりも薄くなっている。具体的に、図４に示すように、再配線層ＲＤＬ１おける配線層の数は、再配線層ＲＤＬ２における配線層の数よりも多い。一例として、再配線層ＲＤＬ１は、多層配線から構成される一方、再配線層ＲＤＬ２は、単層配線から構成される。そして、図４に示すように、本実施の形態において、再配線層ＲＤＬ２を構成する単層配線は、貫通ビアＴＶ１と接続される配線パターンＷＰ１と、半導体チップＣＨＰ１と接続され、かつ、配線パターンＷＰ１よりも平面積の大きな配線パターンＷＰ２とを有する。本実施の形態では、配線パターンＷＰ１は、主に、電気信号を伝達する機能を有する一方、配線パターンＷＰ２は、主に、熱を伝達する機能を有する。
＜電子機器の構成＞
続いて、本実施の形態における電子機器の構成について説明する。図５は、本実施の形態における電子機器の模式的な一部構成を示す断面図である。本明細書において、「電子機器」とは、本実施の形態における電子装置を構成する構造体ＰＯＰ２を、マザーボード（実装基板）ＭＢに搭載したものをいうことにする。図５において、本実施の形態における電子機器は、マザーボードＭＢ上に、図４に示す構造体ＰＯＰ２が搭載されている。
ここで、図５に示すように、本実施の形態におけるマザーボードＭＢは、平面視において半導体チップＣＨＰ１と重なる位置に、半導体チップＣＨＰ１から発生した熱を放散させるための放熱構造を有する。具体的に、マザーボードＭＢに形成されている放熱構造は、マザーボードＭＢを貫通するように形成された複数のサーマルビアＳＶと、この複数のサーマルビアＳＶのそれぞれと接続され、かつ、マザーボードＭＢの下面に設けられた放熱フィンＨＳとから構成される。
さらに、図５では示されていないが、本実施の形態におけるマザーボードＭＢには、半導体チップＣＨＰ１に形成された制御回路によって動作が制御される電子部品が搭載されている。すなわち、本実施の形態におけるマザーボードＭＢ上には、本実施の形態における電子装置を構成する構造体ＰＯＰ２の他に、構造体ＰＯＰ２と電気的に接続された電子部品も搭載されている。この場合、例えば、構造体ＰＯＰ２の内部に存在する半導体チップＣＨＰ１には、半導体装置ＭＰ１および半導体装置ＭＰ２の動作を制御する制御回路（第１制御回路）と、マザーボードＭＢ上に配置された電子部品の動作を制御する制御回路（第２制御回路）とを有する。このとき、例えば、半導体装置ＭＰ１（ＭＰ２）の動作速度は、マザーボードＭＢ上に搭載されている電子部品の動作速度よりも速い。
例えば、図５に示すように、半導体チップＣＨＰ１と電子部品（図示せず）との間の電気的な接続は、再配線層ＲＤＬ１→貫通ビアＴＶ１→再配線層ＲＤＬ２→半田ボールＳＢ→マザーボードＭＢ上の配線という接続経路を介して行なわれる。
＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、例えば、図４に示すように、封止体ＳＳ２の下面ＢＳに形成されている再配線層ＲＤＬ２の厚さが、封止体ＳＳ２の上面ＵＳに形成されている再配線層ＲＤＬ１の厚さよりも薄くなっている点にある。これにより、本実施の形態によれば、封止体ＳＳ２の下面からの放熱効率を向上することができる。つまり、本実施の形態によれば、半導体チップＣＨＰ１で発生した熱を封止体ＳＳ２の下方へ放熱させる際、放熱経路には、厚さの厚い再配線層ＲＤＬ１の替わりに、厚さの薄い再配線層ＲＤＬ２が存在する。この結果、本実施の形態によれば、半導体チップＣＨＰ１で発生した熱を封止体ＳＳ２の下方へ放熱させる際の放熱効率を向上させることができる。したがって、本実施の形態によれば、電子装置の小型化を実現する上で有用な構造である構造体ＰＯＰ１（図３参照）と同等の基本構造を採用しながらも、上述した本実施の形態における第１特徴点を採用することにより、電子装置の放熱特性を向上できる。つまり、本実施の形態における構造体ＰＯＰ２（図４参照）を採用することにより、小型化と放熱特性の向上とを両立させた電子装置を提供することができる。このことから、本実施の形態における構造体ＰＯＰ２は、消費電力の小さなモバイル製品に適用できるだけでなく、車載用途やセキュリティカメラ用途などに代表される消費電力の大きな製品への展開も可能となる。このように、本実施の形態における第１特徴点を備える構造体ＰＯＰ２は、モバイル製品だけでなく、車載用途やセキュリティカメラ用途などの幅広い製品に使用される電子装置に適用することができる。そして、本実施の形態における第１特徴点を備える構造体ＰＯＰ２は、幅広い製品群において、小型化と放熱特性の向上との両立を実現できる点で優れている。
続いて、本実施の形態における第２特徴点は、例えば、図４に示すように、封止体ＳＳ２の下面ＢＳに形成されている再配線層ＲＤＬ２に含まれる配線パターンＷＰ２が、半導体チップＣＨＰ１の平面サイズと同程度の面積を有する幅広パターンから構成されている点にある。そして、本実施の形態における第２特徴点は、平面視において、この幅広パターンが、半導体チップＣＨＰ１と重なるように配置されている点にある。これにより、本実施の形態における電子装置を構成する構造体ＰＯＰ２によれば、半導体チップＣＨＰ１で発生した熱を幅広パターンから効率良く構造体ＰＯＰ２の外部に放散させることができる。特に、本実施の形態における第１特徴点と第２特徴点とを組み合わせることにより、さらなる電子装置の放熱効率の向上を図ることができる。
次に、本実施の形態における第３特徴点は、例えば、図５に示すように、半導体チップＣＨＰ１から発生した熱の主要な放熱経路として、封止体ＳＳ２の下面ＢＳ側からの放熱経路に着目して、この封止体ＳＳ２の下面ＢＳ側からの放熱効率を向上している点にある。つまり、構造体ＰＯＰ２における封止体ＳＳ２の下面ＢＳ側からの放熱経路は、半導体チップＣＨＰ１→再配線層ＲＤＬ２を構成する配線パターンＷＰ２→半田ボールＳＢの経路となる。そして、図５に示すように、本実施の形態における電子装置を構成する構造体ＰＯＰ２は、マザーボードＭＢ上に実装される。このとき、熱源である半導体チップＣＨＰ１から、再配線層ＲＤＬ２を構成する配線パターンＷＰ２を介して、半田ボールＳＢにまで伝わった熱は、マザーボードＭＢ上に伝達されることになる。したがって、例えば、図５に示すように、マザーボードＭＢの領域のうち、半導体チップＣＨＰ１と平面的に重なる領域にサーマルビアＳＶおよび放熱フィンＨＳを設けている。これにより、熱源である半導体チップＣＨＰ１から、再配線層ＲＤＬ２を構成する配線パターンＷＰ２を介して、半田ボールＳＢにまで伝わった熱は、マザーボードＭＢに設けられている複数のサーマルビアＳＶと放熱フィンＨＳによって、速やかに外部空間に放散させることができる。
このように、本実施の形態では、電子装置を構成する構造体ＰＯＰ２において、封止体ＳＳ２の下面ＢＳ側からの放熱経路に着目して、この封止体ＳＳ２の下面ＢＳ側からの放熱効率を向上する工夫点（第１特徴点と第２特徴点）を施している。そして、図５に示すように、封止体ＳＳ２の下面ＢＳ側というのは、構造体ＰＯＰ２をマザーボードＭＢに実装する側であることから、電子装置を構成する構造体ＰＯＰ２における放熱効率を向上させる工夫点の他に、マザーボードＭＢにおける放熱効率を向上させる工夫点を施す有用性が高まることになる。すなわち、マザーボードＭＢに放熱構造（サーマルビアＳＶと放熱フィンＨＳ）を設けることによって、熱源である半導体チップＣＨＰ１から、再配線層ＲＤＬ２を構成する配線パターンＷＰ２を介して、半田ボールＳＢにまで伝わった熱は、速やかに、マザーボードＭＢから外部空間に放散させることができる。
以上のように、本実施の形態では、封止体ＳＳ２の下面ＢＳ側からの放熱経路に着目して、この封止体ＳＳ２の下面ＢＳ側からの放熱効率を向上している。このため、電子装置を構成する構造体ＰＯＰ２における放熱効率を向上させる工夫点（第１特徴点と第２特徴点）の他に、さらに、構造体ＰＯＰ２を実装するマザーボードＭＢにおける放熱効率を向上させる工夫点（サーマルビアＳＶと放熱フィンＨＳ）を施すことができる。つまり、本実施の形態における第３特徴点は、構造体ＰＯＰ２における工夫点と、マザーボードＭＢにおける工夫点とを組み合わせることが可能となる点で、放熱効率を向上する観点から、大きな技術的意義を有していることになる。
続いて、本実施の形態における第４特徴点は、半導体チップＣＨＰ１の接続端子ＥＴ１を上側に向けて、半導体チップＣＨＰ１が封止体ＳＳ２に配置され、かつ、半導体チップＣＨＰ１の接続端子ＥＴ１が厚さの厚い再配線層ＲＤＬ１（多層配線層）に含まれる配線と電気的に接続されている点にある。まず、半導体チップＣＨＰ１の接続端子ＥＴ１が上側を向いているので、半導体チップＣＨＰ１の上方に配置されている半導体装置ＭＰ１（ＭＰ２）と半導体チップＣＨＰ１の接続端子ＥＴ１との間の距離を短くすることができる。そして、厚さの厚い再配線層ＲＤＬ１（多層配線層）によって、半導体チップＣＨＰ１の接続端子ＥＴ１と半導体装置ＭＰ１（ＭＰ２）の外部端子ＥＴ２ａ（ＥＴ２ｂ）との接続を行なうことができる。これにより、本実施の形態における第４特徴点によれば、例えば、図４において、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の電気的な接続経路を短くすることができる。具体的に、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の電気的な接続経路は、図４の太い矢印で示すように、半導体チップＣＨＰ１の接続端子ＥＴ１→再配線層ＲＤＬ１に含まれる配線→半導体装置ＭＰ１（ＭＰ２）の外部端子ＥＴ２ａ（ＥＴ２ｂ）となる。この結果、図４に示す構造体ＰＯＰ２では、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の電気的な接続経路における寄生インピーダンスを低減することができる。このことから、寄生インピーダンスの低減によって、特に、半導体装置ＭＰ１（ＭＰ２）に搭載される高速メモリの動作速度がさらに高速となる次世代の高速メモリに対応する電子装置に対して、図４に示す構造体ＰＯＰ２を採用することができることになる。
ここで、本実施の形態における第４特徴点を採用する場合、例えば、図５において、半導体チップＣＨＰ１とマザーボードＭＢ上に搭載される電子部品（図示せず）との間の電気的な接続は、半導体チップＣＨＰ１の接続端子ＥＴ１→再配線層ＲＤＬ１→貫通ビアＴＶ１→再配線層ＲＤＬ２→半田ボールＳＢ→マザーボードＭＢ上の配線という接続経路を介して行なわれる。すなわち、本実施の形態における第４特徴点を採用すると、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の接続経路を短くすることができる一方、半導体チップＣＨＰ１とマザーボードＭＢ上に搭載される電子部品（図示せず）との間の接続経路は長くなってしまう。このため、例えば、マザーボードＭＢ上に搭載される電子部品を半導体チップＣＨＰ１に形成されている制御回路で制御する場合、電子部品の動作速度は、半導体装置ＭＰ１（ＭＰ２）の動作速度よりも遅いことが望ましい。なぜなら、本実施の形態における第４特徴点を採用すると、半導体チップＣＨＰ１と半導体装置ＭＰ１（ＭＰ２）との間の接続経路よりも、半導体チップＣＨＰ１とマザーボードＭＢ上に搭載される電子部品との間の接続経路が長くなるからである。つまり、接続経路が長くなるということは、寄生インピーダンスが増加することを意味し、寄生インピーダンスが増加するということは、高速動作が困難になることを意味するからである。
次に、本実施の形態における第５特徴点は、例えば、図４に示すように、半導体装置ＭＰ１（ＭＰ２）が、パッケージ構造体の状態で再配線層ＲＤＬ１上に配置されている点にある。これにより、本実施の形態における電子装置を構成する構造体ＰＯＰ２の信頼性を向上することができる。
例えば、構造体ＰＯＰ２の小型化を図る観点からは、高速メモリが形成された半導体チップをベアチップ状態で再配線層ＲＤＬ１上に配置する構成が考えられる。ただし、この場合、ベアチップ状態の半導体チップは、電気的特性検査は実施されるものの、初期不良を検出するバーンイン検査（スクリーニング検査）は実施されていない。このため、電気的特性検査はパスした半導体チップが、ベアチップ状態で再配線層ＲＤＬ１上に配置され、その後、電子装置の初期動作でベアチップ状態の半導体チップが初期不良に至ることも考えられる。この場合、電子装置が故障することになり、電子装置の信頼性低下を招くことになる。これに対し、本実施の形態では、図４に示すように、半導体装置ＭＰ１（ＭＰ２）が、パッケージ構造体の状態で再配線層ＲＤＬ１上に配置されている。このとき、パッケージ構造体の半導体装置ＭＰ１（ＭＰ２）は、電気的特性検査だけでなく、初期不良を検出するバーンイン検査が実施される。このため、電気的特性検査だけでなく、バーンイン検査もパスした半導体装置ＭＰ１（ＭＰ２）が、パッケージ構造体の状態で再配線層ＲＤＬ１上に配置されることになる。この結果、図４に示す本実施の形態における構造体ＰＯＰ２からなる電子装置の信頼性を向上することができる。
＜電子装置の製造方法＞
続いて、本実施の形態における電子装置の製造方法について、図面を参照しながら説明することにする。まず、図６に示すように、支持部材ＣＲ上に再配線層ＲＤＬ１を形成する。再配線層ＲＤＬ１は、例えば、支持基板ＣＲ上にポリイミド樹脂膜を塗布した後、フォトリソグラフィ技術を使用することにより、ポリイミド樹脂膜に開口部を形成する。その後、開口部の内部にめっき法を使用することにより銅膜を形成する。この結果、ポリイミド樹脂膜の開口部の内部に銅膜からなる銅配線を形成することができる。そして、上述した銅配線を形成する工程を繰り返すことにより、多層配線層からなる再配線層ＲＤＬ１を形成することができる。
次に、再配線層ＲＤＬ１上にレジスト膜を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜に開口部を形成する。その後、めっき法を使用することにより、この開口部の内部に銅膜を形成する。なお、銅膜上に半田膜を形成してもよい。そして、図７に示すように、レジスト膜を除去して、銅ポストＣＰを形成する。このようにして、再配線層ＲＤＬ１から突出し、かつ、再配線層ＲＤＬ１と電気的に接続される銅ポスト（突出部）ＣＰを再配線層ＲＤＬ１上に形成することができる。
続いて、図８に示すように、再配線層ＲＤＬ１上に、接続端子ＥＴ１が形成された半導体チップＣＨＰ１を搭載する。具体的に、平面視において、銅ポストＣＰから離間した再配線層ＲＤＬ１上に半導体チップＣＨＰ１が搭載される。そして、図９に示すように、半導体チップＣＨＰ１と再配線層ＲＤＬ１との間の隙間にアンダーフィルＵＦを充填する。
その後、図１０に示すように、半導体チップＣＨＰ１および銅ポストＣＰを覆うように、樹脂ＭＲを形成する。そして、半導体チップＣＨＰ１の上面および銅ポストＣＰの上面を露出させる。これにより、再配線層ＲＤＬ１上に半導体チップＣＨＰ１を封止した封止体ＳＳ２を形成することができる。このとき、銅ポストＣＰは、封止体ＳＳ２を貫通する貫通ビアＴＶ１となる。
次に、図１１に示すように、貫通ビアＴＶ１と半導体チップＣＨＰ１と電気的に接続され、かつ、再配線層ＲＤＬ１よりも厚さの薄い再配線層ＲＤＬ２を封止体ＳＳ２上に形成する。このとき、再配線層ＲＤＬ２には、貫通ビアＴＶ１と電気的に接続される配線パターンＷＰ１と、半導体チップＣＨＰ１と同程度の平面積を有する幅広パターンからなる配線パターンＷＰ２とが形成される。このとき、平面視において、配線パターンＷＰ２は、半導体チップＣＨＰ１と重なる位置に形成される。
続いて、図１２に示すように、支持部材ＣＲから再配線層ＲＤＬ１を分離する。そして、図１３に示すように、封止体ＳＳ２の下側に再配線層ＲＤＬ２が配置されるように、再配線層ＲＤＬ１と再配線層ＲＤＬ２とを形成した封止体ＳＳ２を反転させる。その後、再配線層ＲＤＬ２に半田ボールＳＢを接続する。
そして、図４に示すように、再配線層ＲＤＬ１と電気的に接続される半導体装置ＭＰ１（ＭＰ２）を再配線層ＲＤＬ１上に搭載する。以上のようにして、本実施の形態における電子装置を構成する構造体ＰＯＰ２を製造することができる。
＜電子機器の製造方法＞
本実施の形態における電子機器の製造方法では、上述したようにして製造された構造体ＰＯＰ２を準備した後、図５に示すように、再配線層ＲＤＬ２をマザーボード（実装基板）ＭＢに対向させた状態で、半田ボールＳＢを介して、構造体ＰＯＰ２をマザーボードＭＢ上に搭載する。これにより、本実施の形態における電子機器を製造することができる。
＜変形例１＞
図１４は、本変形例１における電子装置を構成する構造体ＰＯＰ２の模式図である。図１４において、本変形例１における構造体ＰＯＰ２は、半導体装置ＭＰ１と半導体装置ＭＰ２との間の再配線層ＲＤＬ１上に、半導体チップＣＨＰ１と電気的に接続されるコンデンサＣＡＰが搭載されている。このコンデンサＣＡＰは、例えば、半導体チップＣＨＰ１に形成された集積回路に電源電位を供給する電源線と、半導体チップＣＨＰ１に形成された集積回路にグランド電位（基準電位）を供給するグランド線との間に設けられている。これにより、本変形例における構造体ＰＯＰ２によれば、半導体チップＣＨＰ１に供給される電源電位およびグランド電位の安定性を向上することができる。
そして、図１４に示すように、本変形例１における構造体ＰＯＰ２では、半導体チップＣＨＰ１の中央部の上方にコンデンサＣＡＰが配置されている。この結果、コンデンサＣＡＰを挟むように配置されている半導体装置ＭＰ１と半導体装置ＭＰ２は、発熱量の多い半導体チップＣＨＰ１の中央部を避けて配置されることになる。したがって、本変形例１における構造体ＰＯＰ２によれば、半導体チップＣＨＰ１で発生した熱によって、半導体装置ＭＰ１および半導体装置ＭＰ２に悪影響が及ぶことを抑制することができる。
また、図１４に示すように、本変形例１における構造体ＰＯＰ２によれば、発熱量の多い半導体チップＣＨＰ１の中央部の上方にスペースが設けられるため、このスペースからの熱の放散効果も期待することができる結果、放熱効率の向上を図ることができる。
＜変形例２＞
図１５は、本変形例２における電子装置を構成する構造体ＰＯＰ２の模式図である。図１５において、本変形例２における構造体ＰＯＰ２は、封止体ＳＳ２を貫通する貫通ビアＴＶ１の他にも、封止体ＳＳ２を貫通する放熱用貫通ビアＴＶ２が形成されている。具体的に、図１５において、貫通ビアＴＶ１は、主に、再配線層ＲＤＬ１に含まれる配線と、再配線層ＲＤＬ２に含まれる配線とを電気的に接続する機能を有する。これに対し、放熱用貫通ビアＴＶ２は、主に、封止体ＳＳ２に封止された半導体チップＣＨＰ１から発生した熱を放散させる機能を有する。このような放熱用貫通ビアＴＶ２を設けることにより、半導体チップＣＨＰ１で発生した熱を構造体ＰＯＰ２の外部へ効率良く放散させることができる。特に、図１５に示すように、半導体チップＣＨＰ１から発生した熱を効率良く構造体ＰＯＰ２の外部に放散させる観点からは、放熱用貫通ビアＴＶ２を貫通ビアＴＶ１よりも半導体チップＣＨＰ１に近い位置に形成することが望ましい。すなわち、本変形例２における構造体ＰＯＰ２の放熱効率を向上する観点からは、半導体チップＣＨＰ１と放熱用貫通ビアＴＶ２との間の距離を、半導体チップＣＨＰ１と貫通ビアＴＶ１との間の距離よりも小さくすることが望ましい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、以下の形態を含む。
（付記１）
（ａ）支持部材上に第１配線部を形成する工程、
（ｂ）前記第１配線部から突出し、かつ、前記第１配線部と電気的に接続される突出部を前記第１配線部上に形成する工程、
（ｃ）前記（ｂ）工程の後、平面視において前記突出部から離間した前記第１配線部上に第１半導体チップを搭載する工程、
（ｄ）前記（ｃ）工程の後、前記突出部と前記第１半導体チップとを封止する封止体を前記第１配線部上に形成する工程、
（ｅ）前記（ｄ）工程の後、前記突出部と前記第１半導体チップと電気的に接続され、かつ、前記第１配線部よりも厚さの薄い第２配線部を前記封止体上に形成する工程、
（ｆ）前記（ｅ）工程の後、前記支持部材から前記第１配線部を分離する工程、
（ｇ）前記（ｆ）工程の後、前記第１配線部と電気的に接続される半導体装置を前記第１配線部上に搭載する工程、
を備える、電子装置の製造方法。
（付記２）
（ａ）第１上面と、前記第１上面の反対側に位置する第１下面と、を有し、かつ、内部に第１半導体チップを封止する封止体と、
前記第１上面に形成された第１配線部と、
前記第１下面に形成された第２配線部と、
前記封止体を貫通し、前記第１配線部と前記第２配線部とを電気的に接続する貫通部と、
前記第１配線部上に搭載された半導体装置と、
を備え、
前記第１半導体チップは、前記第１配線部と電気的に接続され、
前記第１半導体チップは、前記第２配線部と電気的に接続され、
前記半導体装置は、前記第１配線部と電気的に接続され、
前記第２配線部の厚さは、前記第１配線部の厚さよりも薄い、電子装置を用意する工程、
（ｂ）前記（ａ）工程の後、前記第２配線部を実装基板に対向させた状態で、前記電子装置を前記実装基板上に搭載する工程、
を備える、電子機器の製造方法。
ＢＳ 下面
ＣＡＰ コンデンサ
ＣＨＰ１ 半導体チップ
ＥＴ１ 接続端子
ＥＴ２ａ 外部端子
ＥＴ２ｂ 外部端子
ＭＢ マザーボード
ＭＰ１ 半導体装置
ＭＰ２ 半導体装置
ＲＤＬ１ 再配線層
ＲＤＬ２ 再配線層
ＳＢ 半田ボール
ＳＳ 封止体
ＳＶ サーマルビア
ＴＶ 貫通ビア
ＴＶ１ 貫通ビア
ＴＶ２ 放熱用貫通ビア
ＵＳ 上面
ＷＰ１ 配線パターン
ＷＰ２ 配線パターン

Claims (20)

  1. 第１上面と、前記第１上面の反対側に位置する第１下面と、を有し、かつ、内部に第１半導体チップを封止する封止体と、
    前記第１上面に形成された第１配線部と、
    前記第１下面に形成された第２配線部と、
    前記封止体を貫通し、前記第１配線部と前記第２配線部とを電気的に接続する貫通部と、
    前記第１配線部上に搭載された半導体装置と、
    を備え、
    前記第１半導体チップは、前記第１配線部と電気的に接続され、
    前記第１半導体チップは、前記第２配線部と電気的に接続され、
    前記半導体装置は、前記第１配線部と電気的に接続され、
    前記第２配線部の厚さは、前記第１配線部の厚さよりも薄い、電子装置。
  2. 請求項１に記載の電子装置において、
    前記第２配線部は、
    前記貫通部と接続される第１パターンと、
    前記第１半導体チップと接続され、かつ、前記第１パターンよりも平面積の大きな第２パターンと、
    を有する、電子装置。
  3. 請求項１に記載の電子装置において、
    前記第１配線部における配線層の数は、前記第２配線部における配線層の数よりも多い、電子装置。
  4. 請求項３に記載の電子装置において、
    前記第１配線部は、多層配線から構成され、
    前記第２配線部は、単層配線から構成される、電子装置。
  5. 請求項１に記載の電子装置において、
    前記第１半導体チップと前記第１配線部とは、接続端子を介して接続され、
    前記第１半導体チップと前記半導体装置との間の電気的な接続は、前記接続端子と前記第１配線部とによってのみ行なわれている、電子装置。
  6. 請求項１に記載の電子装置において、
    前記第１半導体チップと前記半導体装置との間の電気的な接続経路には、前記貫通部と前記第２配線部とが含まれない、電子装置。
  7. 請求項１に記載の電子装置において、
    前記電子装置は、前記第１配線部上に搭載された複数の半導体装置を含む、電子装置。
  8. 請求項７に記載の電子装置において、
    前記複数の半導体装置は、
    第１半導体装置と、
    前記第１配線部上に前記第１半導体装置と並んで離間配置された第２半導体装置と、
    を含む、電子装置。
  9. 請求項８に記載の電子装置において、
    前記第１半導体装置と前記第２半導体装置との間の前記第１配線部上には、前記第１半導体チップと電気的に接続されるコンデンサが搭載されている、電子装置。
  10. 請求項１に記載の電子装置において、
    前記封止体は、前記貫通部とは異なる放熱用貫通部を有する、電子装置。
  11. 請求項１０に記載の電子装置において、
    前記第１半導体チップと前記放熱用貫通部との間の距離は、前記第１半導体チップと前記貫通部との間の距離よりも小さい、電子装置。
  12. 請求項１に記載の電子装置において、
    前記半導体装置は、
    第２半導体チップと、
    前記第２半導体チップと電気的に接続された外部端子と、
    を含み、
    前記外部端子は、前記第１配線部と接続されている、電子装置。
  13. 請求項１に記載の電子装置において、
    前記半導体装置は、情報を記憶する半導体記憶装置であり、
    前記第１半導体チップは、前記半導体記憶装置の動作を制御する制御回路を有する、電子装置。
  14. 請求項１に記載の電子装置において、
    前記第２配線部は、実装基板と対向可能な対向面を有し、
    前記第２配線部の前記対向面には、前記第２配線部と接続されるボール端子が配置されている、電子装置。
  15. （ａ）第１上面と、前記第１上面の反対側に位置する第１下面と、を有し、かつ、内部に第１半導体チップを封止する封止体と、
    前記第１上面に形成された第１配線部と、
    前記第１下面に形成された第２配線部と、
    前記封止体を貫通し、前記第１配線部と前記第２配線部とを電気的に接続する貫通部と、
    前記第１配線部上に搭載された半導体装置と、
    を備え、
    前記第１半導体チップは、前記第１配線部と電気的に接続され、
    前記第１半導体チップは、前記第２配線部と電気的に接続され、
    前記半導体装置は、前記第１配線部と電気的に接続され、
    前記第２配線部の厚さは、前記第１配線部の厚さよりも薄い、電子装置と、
    （ｂ）前記電子装置を搭載する実装基板と、
    を含み、
    前記電子装置は、前記第２配線部を前記実装基板に対向させた状態で、前記実装基板上に搭載されている、電子機器。
  16. 請求項１５に記載の電子機器において、
    前記実装基板は、平面視において前記第１半導体チップと重なる位置に、前記第１半導体チップから発生した熱を放散させるための放熱構造を有する、電子機器。
  17. 請求項１５に記載の電子機器において、
    前記実装基板には、前記第１半導体チップに形成された制御回路によって動作が制御される電子部品が搭載されている、電子機器。
  18. 請求項１５に記載の電子機器において、
    前記第１半導体チップは、
    前記半導体装置の動作を制御する第１制御回路と、
    前記実装基板に配置された電子部品の動作を制御する第２制御回路と、
    を有する、電子機器。
  19. 請求項１８に記載の電子機器において、
    前記半導体装置の動作速度は、前記電子部品の動作速度よりも速い、電子機器。
  20. 請求項１８に記載の電子機器において、
    前記第１半導体チップと前記電子部品との間の電気的な接続は、前記第１配線部と前記貫通部と前記第２配線部とを介して行なわれる、電子機器。
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