JP2014514766A - フリップチップ、フェイスアップワイヤボンド、およびフェイスダウンワイヤボンドの組み合わせパッケージ - Google Patents

Abstract

超小型電子アセンブリ１０は、第１および第２の表面３４，３２間に延在する開口３９と、第１の表面における基板接点４１と、第２の表面における端子３６とを有する基板３０を備えている。超小型電子アセンブリ１０は、第１の表面３４と向き合う前面１６を有する第１の超小型電子素子１２と、第１の超小型電子素子と向き合う前面２２を有する第２の超小型電子素子１４と、第２の超小型電子素子の接点２６を端子３６に電気的に接続するリード５０と、を備えている。第２の超小型電子素子１４の接点２６は、第１の超小型電子素子１２の縁２９を超えて前面２２に露出している。第１の超小型電子素子１２は、端子３６において超小型電子アセンブリ１０によって受信された少なくともいくつかの信号を再生し、前記信号を第２の超小型電子素子１４に転送するように構成されているとよい。

Description

［関連出願の相互参照］
本願は、２０１１年４月２１日に出願された米国仮特許出願第６１／４７７，８３３号および２０１１年１１月２９日に出願された米国特許出願第１３／３０６，１８２号の出願日の利得を主張するものであり、これらの開示内容は、参照することによって、ここに含まれるものとする。以下の本願の譲渡人に譲渡された出願：いずれも２０１１年４月２１日に出願された米国仮特許出願第６１／４７７，８２０号、第６１／４７７，８７７号、および第６１／４７７，９６７号も、参照することによって、ここに含まれるものとする。

［発明の分野］
本発明は、積層超小型電子アセンブリ、このようなアセンブリを製造する方法、およびこのようなアセンブリに有用な構成要素に関する。

半導体チップは、一般的に、個々の予めパッケージ化されたユニットとして供給されている。標準的なチップは、チップの内部回路に接続された接点を有する大きな前面を備える平坦な矩形体を有している。各チップは、典型的には、パッケージ内に実装され、該パッケージが、印刷回路基板のような回路パネルに実装され、チップの接点が回路パネルの導体に接続されることになる。多くの従来設計では、チップパッケージは、チップ自体の面積よりも著しく大きい回路パネルの面積を占めている。本開示において前面を有する平坦なチップに関して用いられる「チップの面積」という用語は、前面の面積を指すと理解されたい。「フリップチップ」設計では、チップの前面は、パッケージ基板、すなわち、チップキャリアの面と向き合っており、チップの接点は、半田ボールまたは他の接続要素によって、チップキャリアの接点に直接接合されるようになっている。次いで、このチップキャリアは、チップの前面の上に位置する端子を介して回路パネルに接合されることになる。「フリップチップ」設計は、比較的コンパクトな配置をもたらし、各チップは、例えば、本願の譲渡人に譲渡された特許文献１，２，３のいくつかの実施形態に開示されているように、チップの前面の面積と等しいかまたはいくらか大きい回路パネルの面積を占めることになる。なお、これらの文献の開示内容は、参照することによって、それらの全体がここに含まれるものとする。

いくつかの革新的な実装技術が、従来のフリップチップボンディングのコンパクト性に近いかまたは等しいコンパクト性をもたらしている。単一チップをチップ自体の面積と等しいかまたはいくらか大きい回路パネルの面積内に収容するパッケージは、一般的に、「チップサイズパッケージ」と呼ばれている。

超小型電子アセンブリによって占有される回路パネルの平面面積を最小化することに加えて、回路パネルの全高さ、すなわち、回路パネルの面と直交する全寸法を短縮するチップパッケージを製造することも望まれている。このような薄い超小型電子パッケージによって、パッケージが実装された回路パネルを隣接する構造体に近接して配置し、これによって、該回路パネルを含む製品の全体の寸法を短縮することができる。単一パッケージまたは単一モジュール内に複数のチップを実装する種々の提案がなされてきている。従来の「マルチチップモジュール」では、チップは、単一パッケージ基板上に並んで実装され、次いで、該パッケージ基板が回路パネルに実装されるようになっている。しかし、この手法では、チップによって占有される回路パネルの総面積の縮小に限りがある。総面積は、依然として、モジュール内の個々のチップの全表面積よりも大きくなっている。

複数のチップを「積層」配置に、すなわち、複数のチップを上下に重ねる配置にパッケージ化することも提案されてきている。積層配置では、いくつかのチップをこれらのチップの全面積よりも小さい回路パネルの面積内に実装することができる。いくつかの積層チップ配置が、例えば、特許文献１，３，４のいくつかの実施形態に開示されている。これらの開示内容は、参照することによって、それらの全体がここに含まれるものとする。特許文献５は、チップを上下に積層し、チップに付随して設けられた、所謂、「配線フィルム」の導体によって、チップを相互接続するようになっている装置を開示している。この開示内容も、参照することによって、ここに含まれるものとする。

米国特許第５，１４８，２６５号明細書 米国特許第５，１４８，２６６号明細書 米国特許第５，６７９，９７７号明細書 米国特許第５，３４７，１５９号明細書 米国特許第４，９４１，０３３号明細書

当技術分野におけるこれらの努力にも関わらず、チップの中央領域に実質的に配置された接点を有するチップに対するマルチチップパッケージにおけるさらなる改良が望まれている。いくつかの半導体チップ、例えば、いくつかのメモリチップは、一般的に、チップの中心軸に実質的に沿って配置された１列または２列の接点を有するものとして作製されている。

本発明の一態様によれば、超小型電子アセンブリは、互いに反対側を向く第１および第２の表面および第１および第２の表面間に延在する少なくとも１つの開口を有する基板であって、第１の表面における基板接点および第２の表面における端子を有している、基板を備えている。この超小型電子アセンブリは、第１の表面と向き合う前面を有する第１の超小型電子素子と、第１の超小型電子素子と向き合う前面を有する第２の超小型電子素子と、第２の超小型電子素子の接点を端子に電気的に接続するリードと、を備えているとよい。第１の超小型電子素子は、前面から遠く離れた裏面、および前面と裏面との間に延在する縁を有しているとよい。第１の超小型電子素子は、前面に複数の接点を有し、該複数の接点は、基板接点の対応するものと向き合い、かつ接合されているとよい。第２の超小型電子素子は、第１の超小型電子素子の縁を超えて第２の超小型電子素子の前面に露出した複数の接点を有しているとよい。第２の超小型電子素子は、任意の他の機能よりもメモリ記憶アレイ機能をもたらす極めて多数の能動素子から構成されているとよい。リードは、少なくとも１つの開口と真っ直ぐに並んだ部分を有しているとよい。第１の超小型電子素子は、端子において超小型電子アセンブリによって受信された少なくともいくつかの信号を再生し、前記信号を第２の超小型電子素子に転送するように構成されているとよい。

例示的な実施形態では、第１の超小型電子素子は、超小型電子アセンブリの外部のコンポーネントと第２の超小型電子素子との間でデータの転送を制御するように構成されている。一実施形態では、第１の超小型電子素子は、外部コンポーネントと第２の超小型電子素子との間に信号のバッファリングをもたらすように構成されている。特定の実施形態では、第１の超小型電子素子は、論理機能を主に果たすように構成されている。

一実施形態では、アセンブリは、第２の超小型電子素子に少なくとも部分的に重なる第３の超小型電子素子も備えている。第３の超小型電子素子は、その前面に露出した複数の接点を有しているとよく、該複数の接点は、第２の超小型電子素子の縁を超え、基板接点の少なくともいくつかに電気的に接続されているとよい。アセンブリは、第３の超小型電子素子の接点を端子に電気的に接続する第２のリードであって、少なくとも１つの開口と真っ直ぐに並んだ部分を有している、第２のリードも備えているとよい。一実施形態では、第２および第３の超小型電子素子は、各々、不揮発性フラッシュメモリを含んでいる。特定の実施形態では、第１の超小型電子素子は、メモリ記憶アレイをもたらす以外の優先的機能を有している。特定の実施形態では、第２の超小型電子素子の接点は、第２の超小型電子素子の縁に隣接して配置されており、第３の超小型電子素子の接点は、第３の超小型電子素子の縁に隣接して配置されている。

特定の実施形態では、第２の超小型電子素子の接点は、その前面の中央領域内に配置されている。中央領域は、第２の超小型電子素子の互いに向き合った第１および第２の縁から離間しているとよい。一実施形態では、基板は、第１および第２の基板表面を画定する第１および第２の表面を有する誘電体要素を含んでいる。誘電体要素の第１または第２の表面の少なくとも１つに沿って少なくとも１つの開口の縁を超えて延在するリードは、第２の超小型電子素子の接点に接合されているとよい。例示的な実施形態では、基板は、７ｐｐｍ／℃未満の熱膨張係数を有している。特定の実施形態では、リードは、少なくとも１つの開口内を通って、基板の第２の表面のボンディング接点に延在するワイヤボンドを含んでいる。

一実施形態では、アセンブリは、基板または第１の超小型電子素子の少なくとも１つから延在する実質的に剛性の導電ポストをさらに備えている。一実施形態では、アセンブリは、第２の超小型電子素子の前面と基板の第１の表面との間にスペーサ要素も備えている。例示的な実施形態では、アセンブリは、前面およびそこから遠く離れた裏面を有する第３の超小型電子素子であって、裏面は、第１の超小型電子素子の裏面と向き合っている、第３の超小型電子素子も備えている。第３の超小型電子素子は、その前面に露出した複数の接点を有しているとよく、複数のリードが、第３の超小型電子素子の接点を基板接点の少なくともいくつかに電気的に接続するようになっているとよい。

例示的な実施形態では、第３の超小型電子素子の接点を基板接点の少なくともいくつかに接続するリードは、ワイヤボンドを含んでいる。特定の実施形態では、第３の超小型電子素子の接点を基板接点の少なくともいくつかに接続するリードは、第３の超小型電子素子の縁を超えて延在するリードボンドを含んでいる。第３の超小型電子素子の縁は、第３の超小型電子素子の前面と裏面との間に延在しているとよい。一実施形態では、アセンブリは、誘電体要素と向き合う前面およびそこから遠く離れた裏面を有する第４の超小型電子素子をさらに備えている。第４の超小型電子素子は、その前面に露出した複数の接点を有しているとよく、該複数の接点は、第１の導電要素の少なくともいくつかに電気的に接続されているとよい。第２の超小型電子素子は、第４の超小型電子素子に少なくとも部分的に重なっているとよい。

特定の実施形態では、アセンブリは、基板と向き合う前面およびそこから遠く離れた裏面を有する第３の超小型電子素子も備えている。第３の超小型電子素子は、その前面に露出した複数の接点を有しているとよく、該複数の接点は、基板接点の少なくともいくつかに電気的に接続されているとよい。第２の超小型電子素子は、第３の超小型電子素子に少なくとも部分的に重なっているとよい。例示的な実施形態では、第３の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる。

本発明の他の態様によれば、超小型電子アセンブリは、互いに反対側を向く第１および第２の表面および第１および第２の表面間に延在する第１の開口を有する基板であって、その上に複数の導電要素をさらに有している、基板を備えている。アセンブリは、基板の第１の表面と向き合う表面を有する第１の超小型電子素子と、第１の超小型電子素子と向き合う前面を有する第２の超小型電子素子と、第２の超小型電子素子に接続され、第１の開口を通って、基板上の導電要素の少なくともいくつかに延在する信号リードと、基板の第１の表面と第２の超小型電子素子の前面との間に配置された能動回路要素を有する少なくとも１つの電力調整コンポーネントと、をさらに備えているとよい。第１の超小型電子素子は、前面から遠く離れた他の表面およびその表面間に延在する縁を有しているとよい。第２の超小型電子素子は、その前面に露出した複数の接点を有しているとよい。第２の超小型電子素子は、第１の超小型電子素子の縁を超えて突出しているとよい。

一例では、基板は、第１および第２の表面間に延在する第２の開口を備えている。超小型電子アセンブリは、第１の超小型電子素子を基板上の導電要素に電気的に接続する付加的な信号リードをさらに備えているとよい。付加的な信号リードは、第２の開口と真っ直ぐに並んだ部分を有しているとよい。特定の例では、少なくとも動力調整コンポーネントは、オン／オフスイッチを含んでいる。本発明のさらに他の態様では、本発明の前述の態様による超小型電子アセンブリと、該アセンブリに電気的に接続された他の電子コンポーネントと、を含むシステムをもたらしている。例えば、システムは、携帯ハウジングとすることができる単一ハウジング内に配置および／または実装されているとよい。本発明のこの態様における好ましい実施形態によるシステムは、同等の従来のシステムよりも小形化することができる。

以下、添付の図面を参照して、本発明の種々の実施形態について説明する。これらの図面は、本発明のいくつかの実施形態しか示しておらず、それ故、本発明の範囲を制限するとみなされるべきではないことを理解されたい。

本発明の一実施形態による積層超小型電子アセンブリの略横断立面図である。 図１に示されている超小型電子アセンブリの平面図である。 図１に示されている積層超小型電子アセンブリの一部を示す断面図である。 図３Ａの一部を示す分解断面図である。 図１に示されている実施形態の変更形態による積層超小型電子アセンブリの一部を示す断面図である。 図４Ａの一部を示す断面図である。 本発明の実施形態による積層超小型電子アセンブリの略横断立面図である。 本発明の他の実施形態による積層超小型電子アセンブリの略横断立面図である。 本発明の他の実施形態による積層超小型電子アセンブリの略横断立面図である。 本発明の一実施形態によるシステムの概略図である。

図１，２を参照すると、本発明の一実施形態による積層超小型電子アセンブリ１０は、フェイスダウン配置またはフリップチップ配置された第１の超小型電子素子１２と、フェイスダウン配置された第２の超小型電子素子１４と、を備えている。いくつかの実施形態では、第１および第２の超小型電子素子１２，１４は、その前面１６に接点を有する半導体チップまたは半導体チップを含む素子であるとよい。半導体チップは、シリコンまたはガリウムヒ素のような半導体材料の薄い平板であり、個々の予めパッケージ化されたユニットとして供給されるようになっている。半導体チップは、能動回路素子、とりわけ、トランジスタまたはダイオード、または受動回路素子、とりわけ、レジスタ、キャパシタ、またはインダクタ、または能動回路素子と受動回路素子との組合せから構成されているとよい。「能動」半導体チップでは、各超小型電子素子における能動回路素子は、典型的には、互いに電気的に接続されており、１つまたは複数の「集積回路」をもたらしている。第１および第２の超小型電子素子は、いずれも、以下に詳細に説明するように、基板３０に電気的に接続されている。一実施形態では、この基板３０が、印刷回路基板のような回路パネルに電気的に接続されるようになっている。特定の実施形態では、超小型電子アセンブリ１０は、回路パネル、とりわけ、印刷回路基板の面上の対応する接点に電気的に接続されるように構成された端子を有する超小型電子「パッケージ」であるとよい。

特定の実施形態では、基板は、例えば、ポリマー材料またはセラミックまたはガラスのような無機材料からなる種々の構造の誘電体要素とすることができる。基板は、その上に端子のような導電要素、トレースおよび基板接点のような導電要素、または端子に電気的に接続される他の導電要素を有している。他の例では、基板は、シリコンのような半導体材料から本質的になっていてもよいし、または代替的に、半導体材料の層および１つまたは複数の誘電体層を含んでいてもよい。このような基板は、１℃当たり７パーツ・パー・ミリオン（７ｐｐｍ／℃）未満の熱膨張係数を有しているとよい。さらに他の実施形態では、基板は、リードフィンガーを有するリードフレームであってもよく、この場合、端子がリードフィンガーの一部、例えば、リードフィンガーの端部分であってもよい。

第１の超小型電子素子１２は、論理機能を果たすように主に構成された半導体チップ、とりわけ、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、現場プログラム可能ゲートアレイ（ＦＰＧＡ）、または他の論理チップを含むことができる。他の例では、第１の超小型電子素子１２は、フラッシュ（ＮＯＲまたはＮＡＮＤ）メモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタテックランダムアクセスメモリ（ＳＲＡＭ）チップのようなメモリチップを含むことができ、またはそのようなチップであってもよく、またはいくつかの他の機能を果たすように主に構成されていてもよい。一例では、第１の超小型電子素子１２は、他のどの機能よりもメモリ記憶アレイをもたらす極めて多数の能動素子から構成されていてもよい。第１の超小型電子素子１２は、前面１６、そこから遠く離れた裏面１８、および前面と裏面との間に延在する第１および第２の縁２７、２９を有している。

特定の実施形態では、第１の超小型電子素子１２は、メモリ記憶アレイ以外に優先的機能を有することができる。一例では、第１の超小型電子素子１２は、超小型電子アセンブリの外部のコンポーネントと第２の超小型電子素子との間のデータの転送を制御するように構成されているとよい。例示的な実施形態では、第１の超小型電子素子１２は、積層超小型電子アセンブリ１０内において、外部コンポーネントと他の超小型電子素子、例えば、第２の超小型電子素子１４または複数の第２の超小型電子素子（例えば、図７に示されている第２の超小型電子素子７１４）との間に信号のバッファリングをもたらすように構成されていてもよい。一例では、第１の超小型電子素子１２は、端子３６において超小型電子アセンブリ１０によって受信された少なくともいくつかの信号を再生し、前記信号を第２の超小型電子素子１４に転送するように構成されていてもよい。このような第１の超小型電子素子１２は、超小型電子アセンブリ１０の外部のコンポーネントに対して第２の超小型電子素子１４にインピーダンス分離をもたらすのを助長するように構成されていてもよい。

他の例では、超小型電子アセンブリ１０は、固体メモリドライブとして機能するように構成されていてもよい。このような例では、第１の超小型電子素子１２は、論理機能を果たすように主に形成された半導体チップ、例えば、固体ドライブコントローラを含んでいるとよく、第２の超小型電子素子１４は、非揮発性フラッシュメモリのようなメモリ記憶素子を含んでいるとよい。第１の超小型電子素子１２は、システム１１００（図８）のようなシステムの中央処理ユニットが第２の超小型電子素子１４内に含まれるメモリ記憶素子に対するデータの転送の管理をしなくても済むように構成された専用プロセッサを含むことができる。固体ドライブコントローラを含むこのような第１の超小型電子素子１２は、システム１１００のようなシステムのマザーボード（例えば、図８に示されている回路パネル１１０２）上のデータバスへの直接的なメモリアクセスをもたらすことができる。

電気接点２０が、第１の超小型電子素子１２の前面１６に露出している。この開示に用いられる「導電要素が構造体の表面に「露出している（exposed）」」という記述は、該導電要素が、構造体の外側から表面に向かって該表面と直交する方向に移動する理論点との接触に利用できることを示している。従って、構造体の表面に露出した端子または他の導電要素は、このような表面から突出していてもよいし、このような表面と同一面をなしていてもよいし、またはこのような表面に対して窪んでいるが、構造体の孔または凹みを通して露出していてもよい。電気接点２０は、ボンドパッド、またはバンプ、ポストなどのような導電構造を含んでいる。ボンドパッドは、銅、ニッケル、金、アルミニウムのような一種または複数種の金属から構成されているとよく、約０．５μｍの厚みを有しているとよい。ボンドパッドの大きさは、デバイスの形式によって変更可能であるが、典型的には、片側において１０μｍ−１００μｍの大きさを有している。

第２の超小型電子素子１４は、前面２２、そこから遠く離れた裏面２４、前面と裏面との間に延在する第１および第２の縁３５，３７、および前面２２に露出した接点２６を有している。図１に示されているように、第１および第２の超小型電子素子１２，１４は、第２の超小型電子素子１４の少なくとも一部が第１の超小型電子素子１２の少なくとも一部に重なるように、かつ第２の超小型電子素子１４の接点２６が第１の超小型電子素子１２の第２の縁２９を超えて配置されるように、互いに積層されている。

図１に示されているような特定の実施形態では、第２の超小型電子素子１４の前面２２は、第１および第２の端領域２１、２３および第１および第２の端領域２１，２３間に延在する中央領域１９を備えている。第１の端領域２１は、中央領域１９と第１の縁３５との間に延在しており、第２の端領域２３は、中央領域１９と第２の縁３７との間に延在している。中央領域は、第２の超小型電子素子１４の第１および第２の端領域３５，３７間の距離の３分の１にわたって延在しており、第１および第２の端領域も、各々、これらの縁３５，３７間の距離の３分の１にわたって延在している。電気接点２６が、第２の超小型電子素子１４の前面２２に露出している。例えば、接点２６は、前面２２の中心に隣接して１列または互いに平行の２列に配置されている。第２の超小型電子素子１４は、ＤＲＡＭチップを含んでいてもよいし、またはＤＲＡＭチップであってもよい。一例では、第２の超小型電子素子１４は、任意の他の機能以外のメモリ記憶アレイ機能をもたらす極めて多数の能動素子から構成されているとよい。第２の超小型電子素子１４の中央領域の少なくとも一部は、第２の超小型電子素子の接点２６が第１の超小型電子素子１２の第２の縁２９を超えて露出するように、第１の超小型電子素子１２の第２の縁２９を超えて突出している。

前述したように、一実施形態では、基板３０は、互いに反対側を向く第１および第２の表面３４，３２を有する誘導体要素を含んでいる。１つまたは複数の導電要素または端子３６が、誘電体要素３０の第２の表面３２に露出している。特定の実施形態では、端子３６のいくつかまたは全てが、第１および／または第２の超小型電子素子１２，１４に対して移動可能になっているとよい。

基板は、その互いに向き合った第１および第２の表面との間、例えば、誘電体要素３０の互に反対側を向いた第１および第２の表面間に延在する１つまたは複数の開口をさらに備えている。図１に示されている実施形態では、基板は、開口３９を備えており、接点２６の少なくともいくつかは、誘電体要素の開口３９と真っ直ぐに並んでいる。複数のリードが、第２の超小型電子素子の接点２６を超小型電子アセンブリの端子３６に電気的に接続している。リードは、開口３９と真っ直ぐに並んだ部分を有している。例えば、リードは、基板接点に接合されたワイヤボンド５０を含んでおり、該基板接点は、半導体素子または誘電体要素３０に沿って延在する金属トレースのようなリードの他の一部を介して、端子３６に接続されており、またはもし基板がリードフレームから構成されているなら、リードは、そのリードフィンガーの一部であってもよい。

図１に示されているように、基板３０は、第１の超小型電子素子１２の第１の縁２７および第２の超小型電子素子１４の第２の縁３５を超えて延在している。一例では、「誘電体要素」３０とも呼ばれる、誘電体材料を含む基板は、任意の適切な誘電体材料から部分的または全体的に作製されているとよい。例えば、誘電体要素３０は、柔軟材料の層、例えば、ポリイミド、ＢＴ樹脂、またはテープ自動ボンディング（ＴＡＢ）テープを作製するのに一般的に用いられる他の誘電体材料の層から構成されているとよい。代替的に、誘電体要素３０は、繊維強化エポキシの厚い層のような比較的剛性のボード状材料、例えば、Ｆｒ−４またはＦｒ−５ボードから構成されていてもよい。用いられる材料に関わらず、誘電体要素３０は、誘電体材料の単層または複層を含んでいるとよい。

誘電体要素３０の第１の表面３４は、第１の超小型電子素子１２の前面１６と並置されているとよい。図１，２に示されているように、誘電体要素３０は、第２の表面３２に露出した導電要素４０および導電トレース２５を備えている。導電トレース２５は、導電要素４０を端子３６に電気的に連結するものである。トレースおよび導電要素４０は、本願の譲渡人に譲渡された米国特許出願公開第２００５／０１８１５４４号に示されている方法を用いて作製することができる。この開示内容は、参照することによって、その全体がここに含まれるものとする。誘電体要素３０は、第１の表面３４に露出した導電要素４８をさら備えている。

図１に戻ると、スペーサ要素または支持要素３１が、第２の超小型電子素子１４の第１の端領域２１と誘電体要素３０の一部との間に配置されている。スペーサ要素３１は、第２の超小型電子素子を基板３０の上方に支持するのを助長するものである。このようなスペーサ要素３１は、例えば、二酸化珪素などの誘電体材料、シリコンのような半導体材料、または１つまたは複数の層からなる接着剤または他のポリマー材料から作製されているとよい。特定の実施形態では、スペーサ要素は、金属を含んでいてもよいし、または金属から作製されていてもよい。もしスペーサ要素が接着剤を含んでいるなら、該接着剤は、第２の超小型電子素子１４を基板３０に接続することができる。一実施形態では、スペーサ要素３１は、基板の第１の表面３４と実質的に直交する垂直方向において、第１の超小型電子素子１２の前面１６と裏面１８との間の厚みと実質的に同じ厚みを有している。図１に示されているように、もしスペーサ要素３１が接着剤を含んでいるなら、該接着剤は、第２の超小型電子素子１４を誘電体要素３０に接続することができる。図１に示されているように、第２の超小型電子素子１４の第２の端領域２３は、熱伝導性を有する接着剤６０のような接合材料６０によって、第１の超小型電子素子１２の第２の端領域１７に接合されている。同様に、任意選択的に熱伝導性を有する接着剤が、第２の超小型電子素子の第１の端領域をスペーサ要素３１に接合している。同様に、スペーサ要素６１が、第２の超小型電子素子１４およびスペーサ要素３１を互いに接合するための接着剤を含んでいてもよい。特定の実施形態では、接合材料６０，６１またはその両方が、ダイ取付け接着剤から部分的または全体的に作製されているとよく、特定の例では、シリコーンエラストマーのような低弾性係数材料から構成されているとよい。しかし、接合材料６０，６１またはその両方は、もし超小型電子素子１２，１４が同一の材料から形成された従来の半導体チップであるなら、高弾性係数接着剤または半田から全体的または部分的に作製されていてもよい。何故なら、これらの超小型電子素子は、温度変化に応じて、均一に膨張および収縮する傾向にあるからである。用いられる材料に関わらず、スペーサ要素３１，６０の各々は、単層または複層を備えているとよい。

図１を参照すると、超小型電子アセンブリは、ボンドワイヤ５０を備えている。ボンドワイヤ５０は、第２の超小型電子素子１２の接点２６を基板の端子３６に電気的に接続するものである。一実施形態では、リードは、ワイヤボンドのような接合要素５０を含んでおり、このワイヤボンドは、開口３９内を通って延在し、超小型電子素子の接点２６および基板の接点４０に接続されるようになっている。接合要素５０は、誘電体要素３０の開口３９と少なくとも部分的に真っ直ぐに並んでいる。ボンドワイヤ５０は、第２の超小型電子素子１４のいくつかの接点を導電要素４０に電気的に接続する多重ワイヤボンド５２，５４を含んでいてもよい。ワイヤボンド５２，５４は、開口３９内を通って延在している。ワイヤボンド５２，５４の各々は、接点２６を誘電体要素３０の対応する導電要素４０に電気的に連結している。ボンドワイヤ５０は、「熱特性が改良された中央接点を有する拡張された積層超小型電子アセンブリ」と題して２０１０年１０月１９日に出願された米国特許出願第１２／９０７，５２２号に記載されているような多重ワイヤボンド構造を含んでいてもよい。この開示内容は、参照することによって、その全体がここに含まれるものとする。図１に示されているように、代替的または付加的に、リードボンド４９のようなリードが、図示されているように誘電体要素３０の第１の表面３４に沿ってまたは第２の表面に沿って、開口３９内に延在し、接点２６に電気的に接続されていてもよい。リードボンド４９は、必ずしも誘電体要素３０の開口３９内を貫通する必要がないが、少なくとも部分的に開口と真っ直ぐに並んでいる。

超小型電子アセンブリ１０は、少なくとも第１の超小型電子素子１２および第２の超小型電子素子１４を覆うオーバモールド材または封止材１１をさらに備えている。図１に示されているように、オーバモールド材１１は、第１の超小型電子素子１２の第１の縁２７および第２の超小型電子素子１４の第１の縁３５を超えて延在する誘電体要素３０の部分も覆っている。その結果、オーバモールド材１１は、少なくとも第１の超小型電子素子１２の第１の縁２７、第２の超小型電子素子１４の第１の縁３５、および誘電体要素３０の第１の表面３４に接触している。オーバモールド材１１は、エポキシなどを含むどのような適切な材料から作製されていてもよい。

超小型電子アセンブリ１０は、「熱特性が改良された中央接点を有する拡張された積層超小型電子アセンブリ」と題して２０１０年１０月１９日に出願された米国特許出願第１２／９０７，５２２号に記載されているような、第１または第２の超小型電子素子１２，１４の１つまたは複数の裏面に取り付けられたヒートスプレッダまたはヒートシンクを追加的に備えていてもよい。なお、この開示内容は、参照することによって、その全体がここに含まれるものとする。いくつかの実施形態では、超小型電子アセンブリ１０は、第１および／または第２の超小型電子素子１２，１４に熱的に連結されたヒートスプレッダを備えているが、オーバモールド材１１を備えていないようになっている。

加えて、超小型電子アセンブリ１０は、誘電体要素３０の第２の表面３２上の端子３６に取り付けられた接合ユニット８１をさらに備えている。接合ユニット８１は、半田ボールであってもよいし、他の金属、例えば、錫、インジウム、またはその組合せの塊であってもよく、超小型電子アセンブリ１０を印刷回路基板のような回路パネルに接合し、電気的に接続するように適合されている。

図２，３Ａを参照すると、誘電体要素３０は、その第１の表面３４上に接触パッドのような導電要素４１および導電トレース２５も備えている。導電要素４１は、誘電体要素３０の内部に延在している。従って、この開示に用いられる「第１の特徴部が第２の特徴部の「上」に配置される」という表現は、第１の特徴部が第２の特徴の表面上に位置していると必ずしも理解されるべきではない。

図３Ａをさらに参照すると、フリップ―チップ相互接続部４３が、第１の超小型電子素子１２の前面１６上の電気接点２０を誘電体要素３０の第１の表面３４上の導電要素４１に電気的に接続している。例示的な実施形態では、第１の超小型電子素子１２の前面１６における複数の電気接点２０は、誘電体要素３０の導電要素４１の対応するものと向き合って、かつ接合されている。フリップ―チップ相互接続部は、半導体チップ上のボンドパッドを基板上の接触パッドに導電的に接続するために一般的に用いられる手法である。フリップチップ相互接続部において、金属のバンプが、典型的には、各ボンドパッド上に配置されている。超小型電子素子を反転させ、これによって、金属バンプは、超小型電子素子の接点（例えば、ボンドパッド）と誘電体要素との間の電気経路をもたらすと共に、誘電体要素に対する超小型電子素子の機械的な取付けをもたらすことになる。フリップチッププロセスには多くの変更形態があるが、１つの一般的な構成では、半田が金属バンプとして用いられ、この場合、半田をボンドパッドおよび基板に固定するための方法として、該半田を熔融させるようになっている。熔融すると、半田は、流動し、切頭球を形成することになる。

フリップチップ相互接続部は、ワイヤボンドを介して誘電体要素に接続された他の超小型電子素子と比較して、第１の超小型電子素巣１２に極めて多数の（入力／出力）Ｉ／Ｏをもたらすことができる。加えて、フリップチップ相互接続部は、第２の超小型電子素子１４と誘電体要素３０との間のワイヤボンド経路を最小限にし、これによって、ワイヤボンドのインピーダンスを低減させることができる。

図２に示されている実施形態では、フリップチップ相互接続部４３は、第１の超小型電子素子１２と誘電体要素３０との間に配置された半田ボールのような複数の固体金属バンプ４５を備えている。各固体金属バンプ４５は、第１の超小型電子素子１２の電気接点２０と誘電体材料３０の導電要素４１との間に配置され（かつ接触し）、これによって、電気接点２０と導電要素４１との間に電気接続をもたらすことになる。金属バンプ４５は、接合金属または任意の他の適切な接合材料から本質的になっている。

アンダーフィル４７が、第１の超小型電子素子１２を誘電体材料３０に付着させるために固体金属バンプ４５を包囲している。アンダーフィル４７は、特に、第１の超小型電子素子１２を誘電体要素３０に連結するために、第１の超小型電子素子１２の前面１６と誘電体要素３０の第１の表面３４との間に配置されている。アンダーフィル４７として、どのような適切な接着剤が用いられてもよい。例えば、アンダーフィル４７は、エポキシ樹脂のようなポリマー接着剤から全体的または部分的に作製されているとよい。しかし、いくつかの実施形態では、アンダーフィル４７が全体的に省略されている。

図４Ａ，４Ｂを参照すると、本発明による実施形態の変更形態では、フリップチップ相互接続部４３’は、２００８年９月２６日に出願された米国特許出願公開第２００９／０１４６３０３号に詳細に記載されているように、第１の超小型電子素子１２および誘電体要素３０を接合する複数の実質的に剛性の導電カラム１０６を備えている。この文献の開示内容は、参照することによって、その全体がここに含まれているものとする。導電カラム１０６は、誘電体要素３０の第１の表面３４から第１の超小型電子素子１２の方に突出する導電バンプまたはポスト１０８を含んでいる。各ポスト１０８は、第１の超小型電子素子１２の前面から誘電体要素３０に向かって突出する導電バンプまたはポスト１１０と実質的に真っ直ぐに並んでいる。導電カラム１０６は、超小型電子素子１２と誘電体要素３０との間のスタンドオフ、すなわち、垂直距離を延ばすことによって、チップオンボードパッケージの高さを大きくし、同時に導電カラム１０６間の中心間の水平距離、すなわち、ピッチＰを短くすることができる。誘電体要素３０と超小型電子素子１２との間の距離を延ばすことによって、導電カラムの応力の低減が助長され、アンダーフィル４７の適用が容易になり、かつ様々のアンダーフィルの使用が可能になる。特定の一実施形態では、カラム１０６は、超小型電子素子１２の前面１６と誘電体要素３０の第１の表面３４との間の離間距離を少なくとも４０％延ばしている。この４０％の離間距離によって、導電カラム１０６の応力が低減し、アンダーフィル４７の適用が容易になり、様々のアンダーフィルの使用が可能になる。

固体金属バンプまたは導電ポスト１０８は、誘電体要素３０の第１の表面３４から延在しており、これによって、導電カラム１０６の第１の部分を形成している。導電ポスト１０８は、上面１１６および縁面１１３を有している。縁面１１３は、縁面１１３が誘電体要素３０の第１の表面３４と交差する箇所にはっきりとした角度が生じるように、誘電体材料３０の上面から離れる方にかなりの角度で傾斜して延在している。例えば、図示されている実施形態では、誘電体要素３０の第１の表面３４と導電ポスト１０８の縁面１１３との間に９０°よりも大きい角度が生じている。この角度は、導電ポスト１０８の形状に基づいて、異なることになる。例えば、円筒ポストは、誘電体要素３０の第１の表面３４と導電ポスト１０８との間に９０°の角度を有することになる。例示的なプロセスおよびポストは、「チップキャパシタ埋設ＰＷＢ」と題する米国特許出願公開第２０１０／００７１９４４号、「相互接続ビアを有する多層基板および該多層基板を製造する方法」と題する米国特許出願公開第２００９／００７１７０７号、および「メッキによって形成されたポストを有する相互接続要素」と題する米国特許出願公開第２００９／０１４５６４５号に記載されている。これらの開示内容は、いずれも、参照することによって、それらの全体がここに含まれるものになる。例えば、導電ポスト１０８は、ここでさらに詳細に説明するように、エッチングプロセスによって形成されるとよい。代替的に、導電ポスト１０８は、電気メッキによって形成されてもよい。この場合、フォトレジスト層のような誘電体層にパターン化された開口を通して金属を基部金属層上にメッキすることによって、ポスト１０８が形成されることになる。

導電ポスト１０８の寸法は、大幅に変更されてもよいが、最も典型的には、誘電体要素３０の第１の表面３４から延在する各導電ポスト１０８の高さＨ１は、少なくとも５０μｍであり、最大３００μｍとすることができる。これらの導電ポスト１０８は、その直径または幅Ｗ１よりも大きい高さＨ１を有しているとよい。しかし、高さＨ１は、幅Ｗ１より小さくてもよく、例えば、幅Ｗ１の大きさの少なくとも半分であってもよい。

導電ポスト１０８は、どのような導電材料、例えば、銅、銅合金、金、およびその組合せから作製されていてもよい。導電ポスト１０８は、半田によって湿潤可能な少なくとも露出した金属層を含んでいるとよい。例えば、ポストは、該ポストの表面に金の層を有する銅から構成されているとよい。追加的に、導電ポスト１０８は、該ポストが接合される半田の融点よりも高い融点を有する金属の少なくとも１層を含んでいてもよい。例えば、このような導電ポスト１０８は、銅の層を含んでいてもよいし、または全体が銅から形成されていてもよい。

また、導電ポスト１０８は、多くの異なる形状、例えば、切頭円錐の形状を取ることができる。導電ポスト１０８の各々の基部１１４および上面１１６は、実質的に円形であってもよいし、または種々の形状、例えば、楕円であってもよい。導電ポスト１０８の基部１１４は、典型的には、約５０−３００μｍの直径を有しており、上面１１６は、典型的には、約２５−２００μｍの直径を有している。各導電ポスト１０８は、誘電体基板３０に隣接する基部１１４および誘電体要素から遠く離れた上面１１６を有している。付加的に、（任意の半田マスク１１８を含む）誘電体要素３０の第１の表面３４からの導電ポストの高さＨ１は、典型的には、わずかに３０μｍから最大２００μｍまでの範囲内にある。図３Ｂに示されているように、半田マスク１１８は、誘電体要素の上方において導電ポスト１０８に隣接して配置されているとよい。半田マスク１１８は、リフロー過程における半田のオーバフローおよび互いに隣接するカラム間の橋掛けを阻止するのに役立つものである。

前述したように、フリップチップ相互接続部４３’は、第１の超小型電子素子１２の前面１３から延在する導電ポスト１１０も備えている。超小型電子素子などから延在することができる例示的な導電ポストおよび該導電ポストを作製する方法が、Advanpakに譲渡された米国特許第６，６８１，９８２号、第６，５９２，１０９号、および第６，５７８，７５４号に記載されている。これらの開示内容は、いずれも、参照することによって、それらの全体がここに含まれるものとする。例えば、導電ポスト１１０は、エッチングプロセスによって形成されてもよい。代替的に、導電ポスト１１０は、電気メッキによって形成されてもよい。この場合、ポスト１１０は、フォトレジト層にパターン化された開口を通して金属を基部金属層上にメッキすることによって、形成されることになる。誘電体要素３０から延在する導電ポスト１０８と同様、超小型電子素子１２から延在するポスト１１０は、上面１２８および縁面１１７を有しているとよい。縁面１１７は、超小型電子素子と導電ポストとの間にはっきりとした角度が生じるように、超小型電子素子の前面１６から離れる方にかなり角度で傾斜して延在しているとよい。

導電ポスト１１０と超小型電子素子１２との間に金属接触をもたらすために、アンダーバンプ金属化層１２０が、超小型電子素子１２の前面１６上に設けられるとよい。アンダーバンプ金属化層１２０は、典型的には、チタン、チタン−タングステン、クロムを含む材料から構成されている。アンダーバンプ金属化層１２０は、導電バンプ１０６に対する導電金属接点として作用する。不働態化層１１９が、当技術分野において周知の方法を用いて、超小型電子素子１２とアンダーダンプ金属化層１２０との間において超小型電子素子１２の前面１６に設けられてもよい。

超小型電子素子１２から延在する導電ポスト１１０の寸法は、大幅に変更可能であるが、最も典型的には、各導電ポスト１１０の高さＨ２は、５０μｍ未満である。導電ポスト１１０は、その幅Ｗ２よりも大きい高さＨ２を有しているとよい。しかし、この高さは、幅Ｗ２よりも小さくなっていてもよく、例えば、幅の大きさの少なくとも半分であってもよい。

導電ポスト１１０は、銅または銅合金から作製されているとよいが、他の導電材料、例えば、金または金と銅との組合せを含んでいてもよい。付加的に、導電ポスト１１０は、該ポストが接合される半田の融点よりも高い融点を有する金属の少なくとも１つの層を含んでいてもよい。例えば、このような導電ポストは、銅の層を含んでいてもよいし、または銅から全体的に形成されていてもよい。

特定の実施形態では、導電ポスト１１０は、円筒であってもよい。この場合、ポストの基部１２６およびポストの上面１２８のそれぞれの直径は、実質的に等しい。一実施形態では、導電ポストの基部１２６および上面１２８は、約３０−１５０μｍの直径を有している。各導電ポスト１１０は、超小型電子素子１２に隣接する基部１２６および超小型電子素子１２から遠く離れた上面１２８を有している。代替的に、導電ポスト１１０は、種々の形状、例えば、切頭円錐、矩形、またはバー形状を取ることもできる。

半田の被膜またはキャップ（図示せず）が、超小型電子素子１２に付着されることなく、導電ポスト１１０の上面１２８または導電ポストの一部に付着されているとよい。半田のキャップは、導電ポスト１１０の延長部となるために、導電ポスト１１０と同じ直径または幅Ｗ２を有しているとよい。一例では、半田のキャップは、略２５−８０μｍの範囲内の高さＨ３を有しているとよい。

超小型電子素子１２の前面１６から延在する導電ポスト１１０の高さＨ２は、誘電体要素３０の第１の表面３４から延在する導電ポスト１０８の高さＨ１と等しくなっているとよいことを理解されたい。しかし、これらの高さは、代替的に変更されてもよい。例えば、導電ポスト１１０の高さＨ２は、導電ポスト１０８の高さＨ１よりも小さくてもよいし、または大きくてもよい。図示されている特定の例では、超小型電子素子１２から延在する導電ポスト１１０が５０μｍの高さＨ２を有し、導電体要素３０から延在する導電ポスト１０８が５５μmの高さＨ１を有するようになっている。

超小型電子素子１２および誘電体要素３０を一緒に導電的に接続するために、超小型電子素子１２上の導電ポスト１１０が、誘電体要素３０上の導電ポスト１０８に接続されねばならない。超小型電子素子１２の導電ポスト１１０および誘電体要素３０の導電ポスト１０８が互いに真っ直ぐに並びかつ近接するように、超小型電子素子１２が反転されることになる。超小型電子素子１２上の半田のキャップがリフローされ、該半田が超小型電子素子１２上の導電ポスト１１０および誘電体要素３０上の導電ポスト１０８のそれぞれの表面を濡らすことになる。半田は、導電ポストの露出した表面を濡らし、超小型電子素子１２から誘電体要素３０に延在する導電カラム１０６をもたらすことになる。半田が接合された超小型電子素子１２および誘電体要素３０上の導電カラム１０８，１１０の表面積の増大は、半田界面の電流密度の低減に役立つことになる。このような電流密度の低減は、電子移動の低減を助長し、耐久性を高めることができる。

導電カラム１０６は、それぞれの導電ポストを導電的に相互接続する半田を備えている。超小型電子素子から延在する導電ポストの基部と基板から延在する基部の露出した部分との間に延在する導電カラムのスタンドオフ、すなわち、高さＨは、一例では、８０−１００μｍの範囲内にある。

導電カラム１０６の壁１３２は、凸状または樽状の形状を有しているとよい。具体的には、導電カラムの中間領域Ｍ１（すなわち、超小型電子素子の導電ポスト１１０と誘電体要素３０の導電ポスト１０８との間の中間領域Ｍ１）は、導電カラム１０６の（誘電体要素３０の第１の表面３４および超小型電子素子１２の前面１６のそれぞれに隣接する）部分の幅Ｗ１，Ｗ２よりも大きい幅Ｗを有している。

図４Ａにさらに示されているように、誘電体要素３０から離れる方に延在する下側ポスト１０８および下側接触パッド１１７は、２００８年６月２８日に公開された国際出願公開第２００８／０７６４２８号に開示されているような個別のエッチングステップによって形成されてもよい。これらの開示内容は、参照することによって、その全体がここに含まれるものとする。例えば、上側および下側金属層１２３と中間エッチング停止層または内部金属層１２１とを有する三層金属基板を用いて、導電ポスト１０８および接触パッド４１を作製してもよい。このような１つのプロセスでは、３層以上の層状金属構造の露出した金属層をフォトリグラフィックによってパターン化されたフォトレジスト層に従ってエッチングし、導電ポスト１０８を形成するが、このエッチングプロセスは、該構造の内部金属層１２１で停止することになる。内部金属層１２１は、上側層および下側層１２３と異なる一種または複数種の金属を含んでおり、この内部金属層は、上側金属層１２３をエッチングするのに用いられるエッチング液によって侵食されないような組成物である。例えば、導電ポスト１０８をエッチングによって形成するための上側金属層１２３は、本質的に銅からなっており、底側金属層１２３も本質的に銅からなっており、内部金属層１２１は、本質的にニッケルからなっている。ニッケルは、銅に対する良好な選択性を有しており、ニッケル層が導電ポスト１０８を形成するためにエッチングされる金属層と共に侵食されるのを避けることができる。接触パッド４１を形成するために、他のエッチングステップが、他のフォトリグラフィックによってパターン化されたフォトレジスト層に従って、行われることになる。ポスト１０８は、ビア１１５のような他の導電特徴部とさらに相互接続されてもよく、該ビアが他の導電特徴部（図示せず）とさらに相互接続されることになる。

超小型電子アセンブリ１０は、代替的に、他の種類のフリップチップ相互接続部を備えていてもよい。他の種類のフリップチップ相互接続部は、２００８年９月２６日に出願された米国特許出願公開第２００９／０１４６３０３号、および「二重または多重エッチングされたフリップコネクタを有する超小型電子パッケージ」と題する２０１０年７月８日に出願された米国特許出願第１２／８３２，３７６号に記載されている。これらの開示内用は、いずれも、参照することによって、それらの全体がここに含まれるものとする。

図５は、図１に示されている超小型電子アセンブリの変更形態を示している。図５に示されている超小型電子アセンブリ１０’は、図１に示されている超小型電子アセンブリ１０と同様である。この変更形態では、図１に示されているスペーサ要素３１に代わって、第３の超小型電子素子６２が、第２の超小型電子素子１４の第１の端領域２１と誘電体要素３０の一部との間に配置されている。第３の超小型電子素子６２は、第２の超小型電子素子１４の第２の縁３５を超えて延在しており、論理機能を有するチップ、例えば、マイクロプロセッサ、またはフラッシュ（ＮＯＲまたはＮＡＮＤ）メモリチップ、ＤＲＡＭまたはＳＲＡＭアレイのようなメモリチップであるとよい。さらに、第３の超小型電子素子６２は、前面６６、そこから遠く離れた裏面６８、および前面と裏面との間に延在する第１および第２の縁６７，６９を有している。電気接点６３が第３の超小型電子素子６２の前面６６に露出している。前述したフリップチップ相互接続部のいずれか、例えば、相互接続部４３が、第３の超小型電子素子６２の前面６６上の電気接点６３を誘電体要素３０の第１の表面３４上の導電要素４１に電気的に接続している。

前述の接合材料（図１）のような接合材料６１が、第２の超小型電子素子１４と第３の超小型電子素子６２の裏面６８との間に配置されているとよい。

超小型電子アセンブリ１０’は、代替的または付加的に、フェイスアップ位置で第１の超小型電子素子１２の上に配置された他の超小型電子素子７２をさらに備えていてもよい。この超小型電子素子７２は、論理機能を果たすように主に構成されたチップ、とりわけ、マイクロプロセッサ、コプロセッサ、グラフィックプロセッサまたは信号プロセッサ、特定用途向け集積回路チップ（ＡＳＩＣ）、または現場プログラム可能なゲートアレイ（ＦＰＧＡ）チップであるとよい。代替的に、この超小型電子素子７２は、多くの可能性のある種類の内、メモリチップ、例えば、フラッシュ（ＮＯＲまたはＮＡＮＤ）メモリアレイ、ＤＲＡＭまたはＳＲＡＭアレイであってもよい。超小型電子素子７２は、裏面７６、そこから離れた前面７８、および前面と裏面との間に延在する第１および第２の縁８７，７９を有している。第４の超小型電子素子７２の前面７８は、第１および第２の端領域７５，７７および第１および第２の端領域７５，７７間に位置する中央領域７３を備えている。第１の端領域７５は、中央領域７３と第１の縁８７との間に延在しており、第２の端領域７７は、中央領域７３と第２の縁７９との間に延在している。ボンドパッドのような電気接点８０が、超小型電子素子７２の前面７８に露出している。電気接点８０は、前面７８の第１の端領域７５、第２の端領域７７、および／または中央領域７３に配置されているとよい。図示されている実施形態では、電気接点８０は、前面７８の第１の端領域７５内に配置されている。超小型電子素子７２の第１の縁８７は、第１の超小型電子素子１２の第１の縁２７と真っ直ぐに並んでいるとよい。

第１の超小型電子素子１４の前面は、接着剤６０によって、第２の超小型電子素子１２の裏面に取り付けられている。超小型電子素子７２の裏面も、接着剤によって、超小型電子素子１２の裏面に取り付けられている。接着層は、第２の超小型電子素子１４の第２の端領域２３と第１の超小型電子素子１２の第２の端領域１７との間、および第１の超小型電子素子１２の第１の端領域１５と第４の超小型電子素子７２との間に配置されている。従って、スペーサ要素６０が、第２の超小型電子素子１４の第１の縁３７を超えて延在し、第４の超小型電子素子７２の第１の縁８７で終端していてもよい。もしスペーサ要素６０が接着剤を含んでいるなら、該接着剤は、第１の超小型電子素子１２を第４の超小型電子素子７２に接続することになる。

１つまたは複数の電気接続部またはリード９０が、第４の超小型電子素子７２の裏面７８上の接点８０を誘電体要素３０の第１の表面３４上のいくつかの導電要素４１に電気的に接続している。電気接続部９０は、第４の超小型電子素子７２のいくつかの接点を誘電体要素３０の第１の表面３４上の導電要素４１に電気的に接続する１つまたは複数のワイヤボンド９２を含んでいるとよい。代替的または付加的に、電気接続部９０は、リードボンドを含んでいてもよい。ワイヤボンド９２は、第４の超小型電子素子７２の第１の縁８７および第１の超小型電子素子１２の第２の縁２７の周りに延在することができる。ワイヤボンド９２の各々は、接点８０を超小型電子素子３０の第１の表面３４に露出した対応する導電要素４８に電気的に接続している。電気接続部９０は、「熱特性が改良された中央接点を有する拡張された積層超小型電子素子アセンブリ」と題する２０１０年１０月１９日に出願された米国特許出願第１２／９０７，５２２号に記載されているような多重ワイヤボンド構造を含んでいてもよい。この開示内容は、参照することによって、その全体がここに含まれるものとする。

超小型電子アセンブリ１０’または本明細書に記載されている任意の他の超小型電子アセンブリは、図５に示されているように、接合ユニット８１を介して、印刷回路基板のような回路パネル３００に接続されるとよい。

超小型電子アセンブリ１０’’は、第２の超小型電子素子１４の第１の端領域２１と誘電体要素３０’’の一部との間に配置された１つまたは複数の電力調整コンポーネントおよび／または超小型電気機械システム（ＭＥＭＳ）２００をさらに備えているとよい。このシステム２００は、追加的に、超小型電子素子１４の前面を基板の表面３４’’の上方に所定距離だけ離間させるのに役立っている。電力調整コンポーネントは、能動回路素子を有しており、特にモバイルデバイスのような電力感応用途において超小型電子アセンブリ１０’’の性能を向上させることができ、１つまたは複数のオン／オフスイッチ、例えば、トランジスタ、または電源から生じる電力を調整するのに適する他のコンポーネントであるとよい。例えば、いくつかの実施形態では、電力調整コンポーネント２００は、第１または第２の超小型電子素子１２’’，１４への電力の供給を制御することができる電力管理集積回路チップまたはマイクロコントローラであるとよい。電力調整コンポーネント２００は、例えば、第１の超小型電子素子１２’’への電力供給を常に可能とし、高電力用途にあるときにのみ、第２の超小型電子素子１４’’への電力供給を開始するようになっているとよい。このような実施形態では、低電力用途にあるとき、電力は、第１の超小型電子素子１２’’にのみ供給されることになる。

図１に示されている超小型電子アセンブリ１０のスペーサ要素３１が、１つまたは複数の電力調整コンポーネントおよび／またはＭＥＭＳ２００と置き換えられてもよい。同様に、図４に示されている超小型電子アセンブリ１０の第３の超小型電子素子６２が、１つまたは複数の電力調整コンポーネントおよび／またはＭＥＭＳ２００と置き換えられてもよい。ＭＥＭＳ２００は、１つまたは複数の圧力センサおよび／または加速センサを含んでいてもよい。

図７は、代替的構成を有する図１の超小型電子アセンブリ１０の変更形態を示している。図７に示されている超小型電子アセンブリ７１０は、以下の点、すなわち、超小型電子アセンブリ７１０が、第１の超小型電子要素７１２に重なる第２の超小型電子素子７１４のスタックを備えている点を除けば、前述の超小型電子アセンブリ１０と同じである。

図１に示されている実施形態と同様、第１の超小型電子素子７１２は、フリップチップ接続部７４３によって、誘電体要素７３０にフリップチップ接合されている。具体的には、フリップチップ相互接続部７４３は、第１の超小型電子素子７１２の前面７１６上の電気接点７２０を誘電体要素の第１の表面７３４上の導電要素７４１に電気的に接続している。

図示されている例では、第２の超小型電子素子７１４ａの第１の縁７３５は、第１の超小型電子素子７１２の第２の縁７２９を超えて延在しており、これによって、第２の超小型電子素子７１４ａの前面７２２に露出した１つまたは複数の導電接点７２６は、第１の超小型電子素子の第２の縁７２９を超えて配置されていることになる。同様に、第２の超小型電子素子７１４ｂ，７１４ｃ，７１４ｄの各々の第１の縁７３５は、その前面に隣接して配置された第２の超小型電子素子の第１の縁を超えて延在しており、これによって、第２の超小型電子素子７１４ｂ，７１４ｃ，７１４ｄの各々の前面７２２に露出した１つまたは複数の導電接点７２６は、その前面に隣接して配置された第２の超小型電子素子の第１の縁を超えて配置されていることになる。

複数のリードが、第２の超小型電子素子の各々の接点７２６を超小型電子アセンブリ７１０の端子７３６に電気的に接続している。リードは、誘電体要素７３０を貫通する少なくとも１つの開口７３９と真っ直ぐに並んだ部分を有している。例えば、リードは、第２の超小型電子素子７１４の各々の接点７２６と誘電体要素７３０の第２の表面７３２に露出した導電接点７４０との間に延在するワイヤボンド７５０を含んでおり、導電接点７４０は、誘電体要素７３０に沿って延在する金属トレースのようなリードの他の部分を介して端子７３６に接続されるようになっている。

超小型電子アセンブリ７１０は、誘電体要素７３０を貫通する少なくとも１つの開口７３９を有するものとして、図７に示されているが、代替例では、誘電体要素は、開口７３９を有していなくてもよい。このような実施形態では、誘電体要素７３０は、単一領域７３０ａを有し、領域７３０ｂが省略されることになる。この例では、もし領域７３０ｂが省略されているなら、第２の超小型電子素子７１４の接点７２６と誘電体要素７３０の接点７４０との間に延在するリードの部分（例えば、ワイヤボンド７５０）は、誘電体要素の周縁となる誘電体要素の縁７３０ｃの周りに延在することになる。

超小型電子アセンブリ７１０は、誘電体要素７３０の第２の表面７３２に露出した端子７３６に取り付けられた接合ユニット７８１（例えば、半田ボール）を備えている。このような接合ユニット７８１は、超小型電子アセンブリ７１０を外部コンポーネント、例えば、印刷回路基板のような回路パネルに接合し、かつ電気的に連結するように適合されている。

例示的な実施形態では、超小型電子アセンブリ７１０は、固体メモリドライブとして機能するように構成されているとよい。このような例では、第１の超小型電子素子７１２は、論理機能を果たすように主に構成された半導体チップ、例えば、固体ドライブコントローラを含むことができ、第２の超小型電子素子７１４の各々は、不揮発性フラッシュメモリのようなメモリ記憶素子を含むことができる。第１の超小型電子素子７１２は、システム１１００（図８）のようなシステムの中央処理ユニットが第２の超小型電子素子７１４に含まれるメモリ記憶素子に対するデータの転送の管理をしなくて済むように構成された専用プロセッサを含むことができる。固体ドライブコントローラを含むこのような第１の超小型電子素子７１２は、システム１１００のようなシステムのマザーボード（例えば、図８に示されている回路パネル１１０２）上のデータバスに対して直接メモリアクセスをもたらすことができる。

特定の実施形態では、第１の超小型電子素子７１２は、バッファリング機能を有していてもよい。このような第１の超小型電子素子７１２は、超小型電子アセンブリ７１０の外部のコンポーネントに対して第２の超小型電子素子７１４の各々にインピーダンス分離をもたらすのを助長するように構成されているとよい。

前述の超小型電子アセンブリは、図８に示されているような種々の電子システムの構築に用いることができる。例えば、本発明のさらに他の実施形態によるシステム１１００は、前述の超小型電子アセンブリ１１０６を他の電子コンポーネント１１０８，１１１０と併用することができる。図示されている例では、コンポーネント１１０８は、半導体チップであり、コンポーネント１１１０は、ディスプレイであるが、どのような他のコンポーネントが用いられてもよい、勿論、説明を明瞭にするために、図８には２つの追加的なコンポーネントしか示されていないが、システムは、どのような数のこのようなコンポーネントを備えていてもよい。超小型電子アセンブリ１１０６は、前述のアセンブリのいずれであってもよい。さらに他の変更形態では、どのような数のこのような超小型電子アセンブリが用いられてもよい。超小型電子アセンブリ１１０６およびコンポーネント１１０８，１１１０は、破線によって概略的に示されている共通ハウジング１１０１内に実装されており、必要に応じて、互いに電気的に相互接続され、所望の回路を形成するようになっている。例示的なシステムでは、該システムは、柔軟な印刷回路基板のような回路パネル１１０２を備えており、該回路パネルは、コンポーネントを相互接続する多数の導体１１０４を備えている。図８には、これらの導体１１０４の１つのみが示されている。しかし、これは、例示にすぎず、電気的接続部をもたらすどのような適切な構造が用いられてもよい。ハウジング１１０１は、例えば、携帯電話または携帯情報端末に用いられる形式の携帯ハウジングとして描かれており、スクリーン１１１０がハウジングの表面に露出している。構造体１１０６が撮像チップのような光感応素子を含む場合、レンズ１１１１または他の光学素子が光を構造体に導くために設けられてもよい。ここでも、図８に示されている簡素化されたシステムは、例示にすぎず、前述の構造体を用いて、デスクトップコンピュータ、ルーターなどのような定置構造と一般的に見なされるシステムを作製することも可能である。

本発明をここでは特定の実施形態を参照して説明してきたが、これらの実施形態は、本発明の原理および用途の単なる例示にすぎないことを理解されたい。従って、例示的な実施形態に対して多くの修正がなされてもよいこと、および添付の請求項に記載される本発明の精神および範囲から逸脱することなく、他の構成が考案されてもよいことを理解されたい。

種々の従属請求項およびそこに記載される特徴は、元の請求項に記載されるのと異なる方法によって組み合わされてもよいことを理解されたい。また、個々の実施形態に関連して記載された特徴は、記載された実施形態の他の特徴と共有されてもよいことを理解されたい。

Claims (27)

1. 互いに反対側を向く第１および第２の表面および前記第１および第２の表面間に延在する少なくとも１つの開口を有する基板であって、前記第１の表面における基板接点および前記第２の表面における端子を有している基板と、
   前記第１の表面と向き合う前面、そこから遠く離れた裏面、および前記前面と前記裏面との間に延在する縁を有する第１の超小型電子素子であって、前記第１の超小型電子素子は、前記前面に複数の接点を有しており、該複数の接点は、前記基板接点の対応するものと向き合い、かつ接合されている第１の超小型電子素子と、
   前記第１の超小型電子素子と向き合う前面を有する第２の超小型電子素子であって、前記第１の超小型電子素子の前記縁を超えて前記第２の超小型電子素子の前記前面に露出した複数の接点を有しており、任意の他の機能よりもメモリ記憶アレイ機能をもたらす極めて多数の能動素子から構成されている第２の超小型電子素子と、
   前記第２の超小型電子素子の前記接点を前記端子に電気的に接続するリードであって、前記少なくとも１つの開口と真っ直ぐに並んだ部分を有しているリードと、
   を備えており、
   前記第１の超小型電子素子は、前記端子において前記超小型電子アセンブリによって受信された少なくともいくつかの信号を再生し、前記信号を前記第２の超小型電子素子に転送するように、構成されている超小型電子アセンブリ。
2. 前記第１の超小型電子素子は、前記超小型電子アセンブリの外部のコンポーネントと前記第２の超小型電子素子との間でデータの転送を制御するように構成されている請求項１に記載の超小型電子アセンブリ。
3. 前記第１の超小型電子素子は、前記外部コンポーネントと前記第２の超小型電子素子との間に信号のバッファリングをもたらすように構成されている請求項２に記載の超小型電子アセンブリ。
4. 前記第１の超小型電子素子は、論理機能を主に果たすように構成されている請求項１に記載の超小型電子アセンブリ。
5. 前記第２の超小型電子素子に少なくとも部分的に重なる第３の超小型電子素子であって、前記第３の超小型電子素子は、その前面に露出した複数の接点を有しており、該複数の接点は、前記第２の超小型電子素子の縁を超えており、前記基板接点の少なくともいくつかに電気的に接続されている第３の超小型電子素子と、
   前記第３の超小型電子素子の前記接点を前記端子に電気的に接続する第２のリードであって、前記少なくとも１つの開口と真っ直ぐに並んだ部分を有している第２のリードと、
   をさらに備えている請求項１に記載の超小型電子アセンブリ。
6. 前記第２および第３の超小型電子素子は、各々、不揮発性フラッシュメモリを含んでいる請求項５に記載の超小型電子アセンブリ。
7. 前記第１の超小型電子素子は、メモリ記憶アレイをもたらす以外の優先的機能を有している請求項５に記載の超小型電子アセンブリ。
8. 前記第２の超小型電子素子の前記接点は、前記第２の超小型電子素子の前記縁に隣接して配置されており、前記第３の超小型電子素子の前記接点は、前記第３の超小型電子素子の前記縁に隣接して配置されている請求項５に記載の超小型電子アセンブリ。
9. 前記第２の超小型電子素子の前記接点は、その前記前面の中央領域内に配置されており、前記中央領域は、前記第２の超小型電子素子の互いに向き合った第１および第２の縁から離間している請求項１に記載の超小型電子アセンブリ。
10. 前記基板は、前記第１および第２の基板表面を画定する第１および第２の表面を有する誘電体要素を含んでおり、前記誘電体要素の前記第１または第２の表面の少なくとも１つに沿って前記少なくとも１つの開口の縁を超えて延在する前記リードは、前記第２の超小型電子素子の前記接点に接合されている請求項１に記載の超小型電子アセンブリ。
11. 前記基板は、７ｐｐｍ／℃未満の熱膨張係数を有している請求項１に記載の超小型電子アセンブリ。
12. 前記リードは、前記少なくとも１つの開口内を通って、前記基板の前記第２の表面のボンディング接点に延在するワイヤボンドを含んでいる請求項１に記載の超小型電子アセンブリ。
13. 前記基板または前記第１の超小型電子素子の少なくとも１つから延在する実質的に剛性の導電ポストをさらに備えている請求項１に記載の超小型電子アセンブリ。
14. 前記第２の超小型電子素子の前記前面と前記基板の前記第１の表面との間にスペーサ要素をさらに備えている請求項１に記載の超小型電子アセンブリ。
15. 前面およびそこから遠く離れた裏面を有する第３の超小型電子素子であって、前記裏面は、前記第１の超小型電子素子の前記裏面と向き合っており、前記第３の超小型電子素子は、その前記前面に露出した複数の接点を有している、前記第３の超小型電子素子と、前記第３の超小型電子素子の前記接点を前記基板接点の少なくともいくつかに電気的に接続する複数のリードと、をさらに備えている請求項１に記載の超小型電子アセンブリ。
16. 前記第３の超小型電子素子の前記接点を前記基板接点の少なくともいくつかに接続する前記リードは、ワイヤボンドを含んでいる請求項１５に記載の超小型電子アセンブリ。
17. 前記第３の超小型電子素子の前記接点を前記基板接点の少なくともいくつかに接続する前記リードは、前記第３の超小型電子素子の縁を超えて延在するリードボンドを含んでおり、前記第３の超小型電子素子の前記縁は、前記第３の超小型電子素子の前記前面と前記裏面との間に延在している請求項１５に記載の超小型電子アセンブリ。
18. 前記誘電体要素と向き合う前面およびそこから遠く離れた裏面を有する第４の超小型電子素子をさらに備えており、前記第４の超小型電子素子は、その前記前面に露出した複数の接点を有しており、該複数の接点は、前記第１の導電要素の少なくともいくつかに電気的に接続されており、前記第２の超小型電子素子は、前記第４の超小型電子素子に少なくとも部分的に重なっている請求項１５に記載の超小型電子アセンブリ。
19. 前記基板と向き合う前面およびそこから遠く離れた裏面を有する第３の超小型電子素子をさらに備えており、前記第３の超小型電子素子は、その前記前面に露出した複数の接点を有しており、該複数の接点は、前記基板接点の少なくともいくつかに電気的に接続されており、前記第２の超小型電子素子は、前記第３の超小型電子素子に少なくとも部分的に重なっている請求項１に記載の超小型電子アセンブリ。
20. 前記第３の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる請求項１９に記載の超小型電子アセンブリ。
21. 請求項１に記載のアセンブリと、前記アセンブリに電気的に接続された１つまたは複数の他の電子コンポーネントとを備えるシステム。
22. ハウジングをさらに備えており、前記アセンブリおよび前記他の電子コンポーネントは、前記ハウジングに実装されている請求項２１に記載のシステム。
23. 互いに反対側を向く第１および第２の表面および前記第１および第２の表面間に延在する第１の開口を有する基板であって、その上に複数の導電要素をさらに有している基板と、
    前記基板の前記第１の表面と向き合う表面、そこから遠く離れた他の表面、およびその前記表面間に延在する縁を有する第１の超小型電子素子と、
    前記第１の超小型電子素子と向き合う前面を有する第２の超小型電子素子であって、前記第２の超小型電子素子は、その前記前面に露出した複数の接点を有しており、前記第２の超小型電子素子は、前記第１の超小型電子素子の前記縁を超えて突出している第２の超小型電子素子と、
    前記第２の超小型電子素子に接続され、前記第１の開口を通って、前記基板上の前記導電要素の少なくともいくつかに延在する信号リードと、
    前記基板の前記第１の表面と前記第２の超小型電子素子の前記前面との間に配置された能動回路要素を有する少なくとも１つの電力調整コンポーネントと、
    を備えている超小型電子アセンブリ。
24. 前記基板は、前記第１および第２の表面間に延在する第２の開口を備えており、前記超小型電子アセンブリは、前記第１の超小型電子素子を前記基板上の前記導電要素に電気的に接続する付加的な信号リードをさらに備えており、前記付加的な信号リードは、前記第２の開口と真っ直ぐに並んだ部分を有している請求項２３に記載の超小型電子アセンブリ。
25. 前記少なくとも動力調整コンポーネントは、オン／オフスイッチを含んでいる請求項２３に記載の超小型電子アセンブリ。
26. 請求項２３に記載のアセンブリと、前記アセンブリに電気的に接続された１つまたは複数の他の電子コンポーネントとを備えるシステム。
27. ハウジングをさらに備えており、前記アセンブリおよび前記他の電子コンポーネントは、前記ハウジングに実装されている請求項２６に記載のシステム。
    

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