KR20100132834A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20100132834A
KR20100132834A KR1020090051622A KR20090051622A KR20100132834A KR 20100132834 A KR20100132834 A KR 20100132834A KR 1020090051622 A KR1020090051622 A KR 1020090051622A KR 20090051622 A KR20090051622 A KR 20090051622A KR 20100132834 A KR20100132834 A KR 20100132834A
Authority
KR
South Korea
Prior art keywords
borland
base substrate
connection terminals
ball
semiconductor chip
Prior art date
Application number
KR1020090051622A
Other languages
English (en)
Inventor
조상귀
박지용
배광진
임소영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090051622A priority Critical patent/KR20100132834A/ko
Priority to US12/794,027 priority patent/US8304892B2/en
Publication of KR20100132834A publication Critical patent/KR20100132834A/ko
Priority to US13/616,618 priority patent/US8828795B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H01L2224/49173—Radial fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명의 실시예들은 반도체 패키지의 제조 방법에 관한 것이다. 접속단자와 이격된 거리에 위치하는 볼랜드를 연결하는 도선의 하부에 절연막이 위치한다. 도선이 그 하부의 다른 볼랜드와 접하지 않아 원치않는 단락이 야기되지 않는다.
반도체 패키지, 솔더볼, 볼랜드

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 떠오르고 있다. 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모 기판(mother board)에 대한 실장 면적을 축소할 수 있고, 전기적 특성이 우수하다는 장점들이 있다.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임(lead frame) 대신에 인쇄회로기판을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면을 외부접속단자인 솔더 볼(solder ball)들의 형성 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다.
상기 솔더볼은 상기 패키지 기판과 인쇄회로기판 사이에 격자 형태로 배열될 수 있다. 이러한 솔더볼은 상기 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결시킬 뿐 아니라 이들을 물리적으로도 결합시킬 수 있다.
그러나, 일반적인 반도체 패키지는 온도 변화 및 물리적인 외부 충격 등에 의해 솔더볼이 쉽게 손상될 수 있다. 예를 들면, 기판의 휘어짐과 같은 물리적인 외부 충격이 기판에 가해지면, 이러한 외부 충격에 의해 솔더볼에 균열(crack)이 발생하거나, 솔더볼의 이탈로 인한 접속패드 및 기판에 형성된 배선이 기판 표면으로부터 떨어져 나가는 현상이 발생될 수 있다. 이 경우, 상기 솔더볼을 통해 상기 반도체 칩과 상기 기판 간에 전기적 신호가 전달될 수 없으므로, 상기 솔더볼의 솔더 접합 신뢰성(Solder Joint Reliability : SJR)이 저하된다.
따라서 본 발명이 해결하고자 하는 과제는 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
또한 본 발명이 해결하고자 하는 과제는 단층 인쇄회로기판의 제한된 면적 상에서 도선들 간의 전기적 단락을 방지할 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 예에 따른 반도체 패키지는, 베이스 기판; 상기 베이스 기판 상에 실장되며, 본딩 패드들을 포함하는 반도체 칩; 상기 베이스 기판 상에서 상기 반도체 칩에 인접하도록 배치되며, 상기 패드들과 전기적으로 연결되는 제 1 및 제 2 접속단자들; 상기 베이스 기판 상에서 배치되며 상기 제 1 접속단자와 전기적으로 연결되는 제 1 볼 랜드(ball land); 상기 제 1 볼 랜드를 사이에 두고 상기 접속단자들과 이격된 제 2 볼랜드; 상기 제 1 볼 랜드를 덮되 상기 제 2 볼 랜드를 일부 노출시키는 절연막; 및 상기 절연막을 가로질러 상기 제 2 접속단자와 상기 제 2 볼 랜드를 연결하는 도선을 포함한다.
본 발명의 일 예에 따르면 상기 제 1 볼랜드와 상기 제 1 접속단자는 직접 접할 수 있다. 또는 상기 제 1 볼랜드와 상기 제 1 접속단자 사이에 도전 패턴이 개재될 수 있다.
본 발명의 다른 예에 있어서, 상기 절연막은 제 1 절연막에 대응하고 상기 도선은 제 1 도선에 대응할 수 있다. 이 경우, 상기 반도체 패키지는, 상기 제 1 볼랜드와 상기 제 2 볼랜드를 사이에 두고 상기 접속단자들과 이격된 제 3 볼랜드; 상기 제 3 볼랜드와 전기적으로 연결되는 제 3 접속단자; 상기 제 1 절연막, 상기 제 1 도선 및 상기 제 2 볼랜드를 덮되 상기 제 3 볼랜드의 일부를 노출시키는 제 2 절연막; 및 상기 제 2 절연막을 가로질러 상기 제 3 접속단자와 상기 제 3 볼랜드를 연결하는 제 2 도선을 더 포함할 수 있다.
상기 반도체 패키지는 상기 접속단자들 하부에서 상기 베이스 기판을 관통하여 상기 접속단자들과 접하는 솔더볼을 더 포함할 수 있다.
상기 절연막은 완충기능도 할 수 있다.
본 발명의 또 다른 예에 따르면, 상기 반도체 칩의 본딩 패드와 상기 접속단자들은 직접 접할 수 있다. 또는 상기 반도체 칩의 본딩 패드는 와이어 본딩을 통해 상기 접속 단자들과 전기적으로 연결될 수 있다.
상기 제 1 접속단자들은 상기 반도체 칩의 둘레에서 상기 반도체 칩으로부터 일정거리 이격되도록 위치할 수 있으며, 상기 절연막은 상기 제 1 볼랜드들을 연결하며 덮을 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 반도체 칩이 실장되는 영역을 포함하는 베이스 기판을 준비하는 단계; 상기 베이스 기판 상에 상기 영역에 인접한 접속단자들과 상기 영역으로부터 이격된 볼랜드들을 형성하는 단계; 상기 볼랜드들 중 상기 접속단자들에 인접한 볼랜드들을 덮는 절연막을 형성하는 단계; 및 상기 접속단자와 상기 절연막에 의해 노출되는 볼랜드를 연결하는 도선을 형성하는 단계를 포함할 수 있다.
상기 절연막을 형성하는 단계는, 스크린 프린팅(Screen printing) 또는 잉크제팅(Ink jetting) 방법을 포함할 수 있다.
상기 방법은 상기 베이스 기판을 펀칭하여 상기 볼랜드들과 중첩되는 홀을 형성하는 단계; 및 상기 홀을 통해 상기 볼랜드와 접하는 솔더볼을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 패키지는 접속단자와 이격된 거리에 위치하는 볼랜드를 연결하는 도선 하부에 절연막이 위치하므로 도선이 그 하부의 다른 볼랜드와 접하지 않아 원치않는 단락이 야기되지 않는다. 또한 패키지를 모 기판에 실장하거나, 패키지가 온도변화를 겪을 때, 솔더볼 상의 볼랜드 상에 절연막이 완충기능을 하여, 솔더볼의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1a는 본 발명의 일 예에 따른 반도체 패키지의 레이아웃이다. 도 1b는 도 1a를 I-I'선으로 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 본 실시예에 따른 반도체 패키지에서는 베이스 기판(1)의 중심부에 반도체칩(11)이 배치된다. 상기 베이스 기판(1)은 예를 들면 폴리이미드나 에폭시계열의 수지로 형성될 수 있다. 상기 반도체 칩(11)의 가장자리에는 본딩 패드(13)가 위치한다. 상기 본딩 패드(13)와 중첩되는 위치의 또는 그 주변의 상기 베이스 기판(1) 상에는 복수의 접속단자(5p1, 5p2)들이 배치될 수 있으며, 상기 접속단자(5p1, 5p2)는 상기 본딩 패드(13)와 중첩될 수 있다. 상기 접속단자(5p1, 5p2)는 도전성 물질로 이루어질 수 있으며, 예를 들면 구리 및/또는 주석을 포함할 수 있다. 상기 본딩패드(13)와 상기 접속단자(5p1, 5p2)가 직접 닿 는 플립-칩 본딩(flip-chip bonding) 방식으로 상기 반도체칩(11)은 상기 베이스 기판(1) 상에 고정될 수 있다. 상기 접속단자(5p1, 5p2)에 인접한 상기 베이스 기판(1)에는 복수개의 홀들(3)이 배치된다. 상기 홀들(3)과 중첩되도록 상기 베이스 기판(1) 상에는 볼랜드들(5a,5b)이 배치된다. 상기 볼랜드들(5a, 5b)은 상기 접속단자(5p1, 5p2)와 동일한 물질로 형성될 수 있다. 상기 볼랜드들(5a, 5b)은 상기 반도체 칩(11)에 인접하는 제 1 볼랜드(5a)와, 상기 제 1 볼랜드(5a)를 사이에 두고 상기 접속단자(5p1, 5p2)와 이격된 제 2 볼랜드(5b)를 포함한다. 상기 접속단자(5p1, 5p2)는 상기 제 1 볼랜드(5a)와 접하는 제 1 접속단자(5p1)과 상기 제 2 볼랜드(5b)와 전기적으로 연결되는 제 2 접속단자(5p2)를 포함한다. 상기 제 2 접속단자(5p2)는 상기 제 1 볼랜드(5a)와 상기 제 2 볼랜드(5b)와 접하지 않고 이격되어 있다. 상기 제 1 접속단자(5p1)과 상기 제 2 접속단자(5p2)는 교대로 배치될 수 있다. 본 실시예에서와 같이 상기 제 1 볼랜드(5a)와 상기 제 1 접속단자(5p1)는 직접 접할 수도 있고 둘 사이에 도전 패턴을 개재하여 접할 수도 있다. 복수의 솔더볼(18)들이 상기 홀(3)을 통하여 상기 볼랜드들(5a, 5b)과 접한다.
계속해서, 상기 제 1 볼랜드(5a)를 덮되 상기 제 2 볼랜드(5b)의 적어도 일부를 노출시키는 절연막(7)이 배치된다. 상기 절연막(7)은 상기 반도체칩(11) 주변이 상기 제 1 볼랜드들(5a)을 연결하여 덮어 전체적으로 사각형 형태를 가질 수 있다. 상기 절연막(7)은 예를 들면 열경화성 절연성 수지로 이루어질 수 있으며, 바람직하게는 낮은 탄성도를 가진다. 상기 탄성도는 예를 들면 20MPa 이하이며, 예를 들면 실리콘계 수지일 수 있다. 상기 절연막(7) 상을 가로지르는 도선(9)은 상기 제 1 볼랜드(5a)와 접하지 않는 제 2 접속단자(5p2)와 상기 제 2 볼랜드(5b)를 연결한다. 따라서 상기 절연막(7)은 상기 도선(9)이 상기 제 1 볼랜드(5a)와 접하지 않도록 절연하는 기능을 한다. 또한 상기 절연막(7)은 20MPa 이하의 탄성을 가져 상기 반도체 패키지를 모기판 상에 실장할 때, 상기 솔더볼(18)에 가해지는 응력을 흡수하여 솔더 접합 신뢰성을 향상시킨다. 상기 도선(9), 상기 절연막(7), 상기 제 2 볼랜드(5b), 상기 반도체 칩(11) 및 상기 베이스 기판(1)은 성형수지(15)로 덮인다.
도 1a 및 도 1b를 참조하여 설명된 반도체 패키지에서는 절연막(7)을 이용하여 도선(9)이 원하지 않는 볼랜드와 접하여 단락되는 것을 방지할 수 있으므로, 도선(9)의 위치를 디자인하기가 수월하다.
도 1a 및 도 1b의 반도체 패키지를 제조하는 과정을 이하에서 설명하기로 한다. 도 2a, 3a, 4a, 5a, 및 6a는 각각 도 1a의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 상부 평면도들이다. 도 2b, 3b, 4b, 5b 및 6b는 각각 도 2a, 3a, 4a, 5a, 및 6a를 I-I'선으로 자른 단면도들을 나타낸다.
도 2a 및 도 2b를 참조하면, 먼저 베이스 기판(1)을 준비한다. 상기 베이스 기판(1)은 폴리이미드 계열이나 에폭시 수지 계열의 물질로 형성될 수 있다. 상기 베이스 기판(1)을 펀칭(punching)하여 복수개의 홀(3)들을 형성한다. 상기 홀들(3)은 반도체 칩이 실장되는 영역의 주변에 형성된다. 도시하지는 않았지만 상기 베이스 기판(1)의 상부면에 에폭시 계열의 접착제가 코팅되어 있을 수 있다.
도 3a 및 도 3b를 참조하면, 상기 홀(3)이 형성된 상기 베이스 기판(1) 상에 라미네이션(lamination) 공정으로 도전막(5)을 형성할 수 있다. 예를 들면 이 단계는 상기 도전막(5)으로 구리 및/또는 주석으로 이루어진 판을 상기 베이스 기판(1) 상에 부착시킴으로써 진행될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 도전막(5) 상에 포토리소그라피 공정을 이용하여 포토레지스트 패턴을 형성한다. 그리고 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 도전막(5)을 패터닝하여, 상기 베이스기판(1)의 중심인 반도체 칩이 실장되는 실장 영역의 가장 자리에 접속단자들(5p1, 5p2)이 형성되고, 상기 접속단자들과 상기 베이스 기판(1)의 가장자리 사이에, 제 1 볼랜드(5a) 및 제 2 볼랜드(5b)를 형성한다. 상기 제 1 볼랜드(5a)는 상기 접속단자들(5p1, 5p2)에 인접하고, 상기 제 2 볼랜드(5b)는 상기 베이스 기판(1)의 가장자리에 인접한다. 이때 상기 제 1 볼랜드(5a)는 제 1 접속 단자(5p1)와 직접 접할 수 있다. 상기 제 1 볼랜드(5a)와 접하는 제 1 접속단자(5p1)는 상기 제 1 볼랜드(5a)와 연결된 하나의 패턴 형태를 가질 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제 1 볼랜드(5a)를 덮으면서 상기 제 2 볼랜드(5b)를 적어도 일부 그리고 상기 접속단자들(5p1, 5p2)과 상기 실장 영역을 모두 노출시키는 절연막(7)을 형성한다. 상기 절연막(7)은 스크린 프린팅(Screen printing) 또는 잉크제팅(Ink jetting) 방법으로 형성될 수 있다. 상기 절연막(7)은 상기 제 1 볼랜드(5a)들을 연결하도록 형성된다. 상기 절연막(7)은 열경화성, 절연성 및 탄성의 성질을 가지는 물질로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제 1 볼랜드(5a)와 접하지 않는 제 2 접속 단자(5p2)와, 상기 절연막(7)에 의해 노출된 상기 제 2 볼랜드(5b)를 연결하는 도선(9)을 형성한다. 이때 상기 제 1 볼랜드들(5a)은 상기 절연막(7)에 의해 덮였으므로, 상기 도선(9)은 상기 제 1 볼랜드(5a)를 피할 필요가 없어, 상기 도선(9)의 형태는 자유롭게 형성될 수 있다. 상기 도선(9)은 도전성 물질로 잉크제팅 방법에 의해 형성될 수 있다.
이와 같이 본 실시예에 따른 상기 절연막(7)을 형성하여 상기 도선(9)이 상기 제 1 볼랜드(5a)와 접하는 단락을 방지하는 방법은, 다층으로 적층된 인쇄회로기판을 이용하는 방법에 비해 보다 경제적이고 공정이 간단하다. 왜냐하면, 상기 인쇄회로기판을 다층으로 적층할 경우, 각층의 인쇄회로 기판에 도전패턴들을 형성해야 하므로 이를 위한 사진식각 공정들이 필요하며, 또한 상기 도전패턴들의 연결을 위해 각 인쇄회로기판에 비아를 형성해야하기 때문이다.
다시 도 1a 및 도 1b를 참조하면, 이와 같이 각각의 볼랜드들(5a, 5b)에 접속단자들을 연결한 후에, 반도체 칩(11)을 상기 베이스 기판(1)의 실장 영역 상에 실장한다. 이때, 상기 반도체칩(11)은 상기 베이스 기판(1) 상에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다. 즉, 상기 반도체 칩(11)의 본딩 패드(13)와 상기 접속단자(5p1, 5p2)가 직접 닿으며 융착될 수 있다. 그리고 후속으로, 상기 베이스 기판(1) 하부에 솔더볼(18)을 부착시킨다. 상기 반도체 칩(11)이 실장된 상기 베이스 기판(1)의 상부면들을 성형수지(15)로 덮는다. 상기 성형수지(15)는 예를 들면 에폭시 몰드 화합물 수지로 형성할 수 있으며, 몰드 공정 및 베이크 공정을 통해 형성될 수 있다. 상기 반도체칩(11)과 상기 베이스 기판(1) 사 이는 상기 성형수지(15)로 채워질 수 있다. 이로써, 도 1a 및 도 1b의 반도체 패키지를 완성할 수 있다.
<실시예 2>
반도체칩(11)은 베이스 기판(1) 상에 도 7a 및 도 7b에서처럼 와이어 본딩 방식으로 실장될 수 있다. 즉, 상기 반도체칩(11)의 본딩패드(13)들은 윗쪽으로 향하고 상기 본딩패드(13)가 형성되지 않은 면이 상기 베이스 기판(1) 상에 접착제(12)에 의해 부착된다. 그리고 상기 본딩패드(13)들은 접속단자들(5p1, 5p2)과 와이어(14)로 연결된다. 그외의 구성은 실시예 1과 같다.
<실시예 3>
도 8a는 본 발명의 또 다른 예에 따른 반도체 패키지의 레이아웃이다. 도 8b는 도 8a를 I-I'선으로 자른 단면도이다. 도 8c는 도 8a를 II-II'선으로 자른 단면도이다. 도 8d는 도 8a를 III-III'선으로 자른 단면도이다.
도 8a, 8b, 8c 및 도 8d를 참조하면, 베이스 기판(1) 상에 반도체칩이 실장되는 영역(100) 주변을 접속단자들(5p1, 5p2, 5p3)이 둘러싸도록 배치되고, 상기 접속단자들(5p1, 5p2, 5p3)로부터 바깥쪽으로 제 1 볼랜드들(5a), 제 2 볼랜드들(5b) 및 제 3 볼랜드들(5c)이 배치된다. 상기 베이스 기판(1)에 각각의 볼랜드들(5a, 5b, 5c)에 대응하도록 홀(3)들이 배치된다. 상기 접속단자들(5p1, 5p2, 5p3)은 상기 제 1 볼랜드(5a)와 전기적으로 연결되는 제 1 접속단자(5p1), 상기 제 2 볼랜드(5b)와 전기적으로 연결되는 제 2 접속단자(5p2), 및 상기 제 3 볼랜드(5c)와 전기적으로 연결되는 제 3 접속단자(5p3)을 포함한다. 상기 제 1 접속단 자(5p1)과 상기 제 1 볼랜드(5a)는 하부도선(5pa)으로 연결된다. 상기 볼랜드들(5a, 5b, 5c) 및 상기 하부도선(5pa)은 같은 물질로 이루어질 수 있다. 상기 제 1 볼랜드(5a)는 제 1 절연막(7)으로 덮인다. 상기 제 1 절연막(7)은 이웃하는 제 1 볼랜드들(5a)을 연결하며 덮는다. 상기 제 1 볼랜드(5a)와 연결되지 않는 제 2 접속단자(5p2)는 제 1 도선(9)에 의해 상기 제 2 볼랜드(5b)와 연결된다. 상기 제 1 도선(9), 상기 제 1 절연막(7) 및 상기 제 2 볼랜드(5b)는 제 2 절연막(17)으로 덮인다. 그리고 상기 제 1 볼랜드(5a)와 제 2 볼랜드(5b)와 연결되지 않는 제 3 접속단자(5p3)는 제 2 도선(19)에 의해 상기 제 3 볼랜드(5c)에 연결된다.
도 8a, 8b, 8c 및 도 8d에 도시하지는 않았지만, 상기 홀들(3)을 통해 상기 볼랜드들(5a, 5b, 5c)과 접하는 솔더볼들이 배치되고, 상기 반도체 실장영역(100)에는 반도체칩이 플립칩 본딩 또는 와이어 본딩방식으로 실장된다.
다음은 본 실시예에 따른 반도체 패키지의 형성과정을 도 9a, 9b, 9c, 9d, 10a, 10b, 10c 및 10d를 참조하여 설명하기로 한다. 도 9a 및 도 10a는 도 8a의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 상부 평면도들이다. 도 9b 및 10b는 도 9a 및 도 10a를 각각 I-I'선으로 자른 단면도들을 나타낸다. 도 9c 및 10c는 도 9a 및 도 10a를 각각 II-II'선으로 자른 단면도들을 나타낸다. 도 9d 및 10d는 도 9a 및 도 10a를 각각 III-III'선으로 자른 단면도들을 나타낸다.
도 9a 내지 9d를 참조하면, 베이스 기판(1)의 반도체칩이 실장되는 영역(100) 주변을 펀칭하여 복수개의 홀(3)들을 형성한다. 그리고 도전판을 상기 베이스 기판(1) 상에 부착시키고, 사진식각공정으로 상기 베이스 기판(1) 상에 레지 스트 패턴들을 형성한다. 상기 레지스트 패턴들을 식각마스크로 이용하여 상기 도전판을 식각하여 상기 반도체칩이 실장되는 영역(100) 주변의 제 1, 제 2 및 제 3접속단자들(5p1, 5p2, 5p3), 제 1 볼랜드들(5a), 제 2 볼랜드들(5b), 제 3 볼랜드들(5c), 그리고 제 1 접속단자(5p1)와 상기 제 1 볼랜드들(5a)을 연결하는 하부 도선(5pa)을 형성한다.
도 10a 내지 10d를 참조하면, 상기 제 1 볼랜드(5a)를 덮고 제 2 볼랜드(5b)의 적어도 일부, 상기 실장 영역 및 상기 접속단자들(5p1, 5p2, 5p3)를 노출시키는 제 1 절연막(7)을 형성한다. 상기 제 1 절연막(7)은 스크린 프린팅 또는 잉크제팅 방법으로 형성될 수 있다. 상기 제 1 절연막(7) 상에 제 2 접속단자(5p2)와 제 2 볼랜드(5b)를 연결하는 제 1 도선(9)을 잉크제팅 방법으로 형성한다.
그리고, 다시 도 8a 및 8b를 참조하여, 상기 제 1 도선(9), 상기 제 1 절연막(7) 및 상기 제 2 볼랜드(5b)를 덮되 제 3 볼랜드(5c)를 적어도 일부 노출시키는 제 2 절연막(17)을 형성한다. 그리고 상기 제 2 절연막(17)을 가로질러 제 3 접속단자(5p3)와 상기 제 3 볼랜드(5c)를 연결하는 제 2 도선(19)을 형성한다.
후속으로 반도체칩을 플립-칩 본딩 또는 와이어 본딩 방식으로 상기 반도체칩이 실장되는 영역(100) 상에 실장한다. 그리고 상기 홀들(3) 안에 솔더볼을 형성하고, 상기 베이스 기판(1)의 상부면을 성형수지로 덮는다.
본 실시예에서 다른 구성 및 형성 과정은 실시예 1 및 2에서와 동일할 수 있다.
본 실시예에서는 접속단자의 볼랜드 갯수에 상관없이 절연막을 이용하여 도 선들의 단락을 방지하는 것을 보여준다. 본 실시예에서는 반도체 실장 영역(100)으로부터 각각 제 1 거리, 제 2 거리, 및 제 3 거리에 있는 제 1 볼랜드(5a), 제 2 볼랜드(5b), 및 제 3 볼랜드(5c)들 간의 단락을 방지하기 위하여 제 1 절연막(7)과 제 2 절연막(17)이 사용되었다. 본 발명은 단지 두개의 절연막에 한정되지 않고, 반도체 실장 영역으로부터의 이격 거리가 먼 볼랜드들 간의 단락을 방지하기 위해 세개 이상의 절연막이 사용될 수 있음은 당업자에게 자명한 것이다. 또한 하나의 절연막이 단지 반도체 실장 영역으로부터 특정 거리에 있는 볼랜드만을 덮지 않고 두개 이상의 둘레에 배치된 볼랜드들을 덮을 수도 있다. 즉, 예를 들면 하나의 제 1 절연막이 반도체 실장 영역으로부터 제 1 거리와 제 2 거리에 있는 볼랜드들을 덮고, 그 다음 제 2 절연막이 제 3 거리와 제 4 거리에 있는 볼랜드들을 덮을 수도 있음은 자명한 것이다.
<실시예 4>
본 실시예에서는 멀티칩 모듈에 본 발명의 반도체 패키지 기술이 적용되는 것을 도 11을 참조하여 설명한다.
도 11을 참조하면, 하나의 베이스 기판(1)에, 도 1a를 참조하여 설명된 반도체 패키지 4개가 실장된 모습을 볼 수 있다. 본 실시예에서는 하나의 베이스 기판(1)에 4개의 반도체칩이 실장되는 것 외에 다른 구성은 실시예 1과 동일할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 12를 참조하면, 패키지 모듈(200)은 반도체 집적회로 칩(220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(220, 230)을 기판(210)에 설치함으로써, 상기 패키지 모듈(200)이 형성될 수 있다. 상기 패키지 모듈(200)은 기판(210) 일측에 구비된 외부연결단자(240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 13은 본 발명의 기술이 적용된 반도체 소자를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 13을 참조하면, 전자 시스템(300)은 제어기(310), 입출력 장치(320) 및 기억 장치(330)를 포함할 수 있다. 상기 제어기(310), 입출력 장치(320) 및 기억 장치(330)는 버스(350, bus)를 통하여 결합될 수 있다. 상기 버스(350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(310) 및 기억 장치(330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(330)는 데이터 및/또는 상기 제어기(310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(330)는 휘발성 기억 소자 및/또는 비 휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(340)를 더 포함할 수 있다. 상기 인터페이스(340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 14는 본 발명의 기술이 적용된 반도체 소자를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 14를 참조하면, 메모리 카드(400)는 비휘발성 기억 소자(410) 및 메모리 제어기(420)를 포함할 수 있다. 상기 비휘발성 기억 장치(410) 및 상기 메모리 제어기(420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1a는 본 발명의 일 예에 따른 반도체 패키지의 레이아웃이다.
도 1b는 도 1a를 I-I'선으로 자른 단면도이다.
도 2a, 3a, 4a, 5a, 및 6a는 각각 도 1a의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 상부 평면도들이다.
도 2b, 3b, 4b, 5b 및 6b는 각각 도 2a, 3a, 4a, 5a, 및 6a를 I-I'선으로 자른 단면도들을 나타낸다.
도 7a는 본 발명의 다른 예에 따른 반도체 패키지의 레이아웃이다.
도 7b는 도 7a를 I-I'선으로 자른 단면도이다.
도 8a는 본 발명의 또 다른 예에 따른 반도체 패키지의 레이아웃이다.
도 8b는 도 8a를 I-I'선으로 자른 단면도이다.
도 8c는 도 8a를 II-II'선으로 자른 단면도이다.
도 8d는 도 8a를 III-III'선으로 자른 단면도이다.
도 9a 및 도 10a는 도 8a의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 상부 평면도들이다.
도 9b 및 10b는 도 9a 및 도 10a를 각각 I-I'선으로 자른 단면도들을 나타낸다.
도 9c 및 10c는 도 9a 및 도 10a를 각각 II-II'선으로 자른 단면도들을 나타낸다.
도 9d 및 10d는 도 9a 및 도 10a를 각각 III-III'선으로 자른 단면도들을 나 타낸다.
도 11은 본 발명의 또 다른 예에 따른 반도체 패키지의 상부 평면도이다.
도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 13은 본 발명의 기술이 적용된 반도체 소자를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 14는 본 발명의 기술이 적용된 반도체 소자를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.

Claims (10)

  1. 베이스 기판;
    상기 베이스 기판 상에 실장되며, 본딩 패드들을 포함하는 반도체 칩;
    상기 베이스 기판 상에서 상기 반도체 칩에 인접하도록 배치되며, 상기 패드들과 전기적으로 연결되는 제 1 및 제 2 접속단자들을 포함하는 접속부;
    상기 베이스 기판 상에서 배치되며 상기 제 1 접속단자와 전기적으로 연결되는 제 1 볼 랜드(ball land);
    상기 제 1 볼 랜드를 사이에 두고 상기 접속단자들과 이격된 제 2 볼 랜드;
    상기 제 1 볼 랜드를 덮되 상기 제 2 볼 랜드를 적어도 일부 노출시키는 절연막; 및
    상기 절연막 상으로 연장되고 상기 제 2 접속단자와 상기 제 2 볼 랜드를 연결하는 도선을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 볼랜드와 상기 제 1 접속단자는 직접 접하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 접속부는 제 1 및 제 2 접속단자들과 이격된 제 3 접속단자를 더 포함 하고,
    상기 제 1 볼랜드와 상기 제 2 볼랜드를 사이에 두고 상기 접속단자들과 이격된 제 3 볼랜드;
    상기 절연막, 상기 도선 및 상기 제 2 볼랜드를 덮되 상기 제 3 볼랜드의 일부를 노출시키는 다른 절연막; 및
    상기 다른 절연막을 가로질러 상기 제 3 접속단자와 상기 제 3 볼랜드를 연결하는 다른 도선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 베이스 기판을 관통하여 상기 접속단자들과 접하는 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 절연막은 탄성을 가지는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 반도체 칩의 본딩 패드와 상기 접속단자들은 직접 접하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 볼랜드는 복수개로 존재하고 상기 반도체 칩의 둘레에서 상기 반도체 칩으로부터 일정거리 이격되도록 위치하며,
    상기 절연막은 상기 제 1 볼랜드들을 연결하며 덮는 것을 특징으로 하는 반도체 패키지.
  8. 반도체 칩이 실장되는 실장 영역을 포함하는 베이스 기판을 준비하는 단계;
    상기 베이스 기판 상에 상기 실장 영역에 인접한 접속단자들과, 상기 실장 영역으로부터 이격된 볼랜드들을 형성하는 단계;
    상기 볼랜드들 중 상기 접속단자들에 인접한 볼랜드를 덮는 절연막을 형성하는 단계; 및
    상기 절연막에 의해 노출되는 볼랜드와 상기 접속단자들 중 하나를 연결하는 도선을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 베이스 기판을 펀칭하여 상기 볼랜드들과 중첩되는 홀을 형성하는 단계; 및
    상기 홀을 통해 상기 볼랜드와 접하는 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 절연막은 상기 접속단자들에 인접한 볼랜드들을 연결하여 덮도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020090051622A 2009-06-10 2009-06-10 반도체 패키지 및 그 제조 방법 KR20100132834A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090051622A KR20100132834A (ko) 2009-06-10 2009-06-10 반도체 패키지 및 그 제조 방법
US12/794,027 US8304892B2 (en) 2009-06-10 2010-06-04 Semiconductor package having substrate with solder ball connections and method of fabricating the same
US13/616,618 US8828795B2 (en) 2009-06-10 2012-09-14 Method of fabricating semiconductor package having substrate with solder ball connections

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090051622A KR20100132834A (ko) 2009-06-10 2009-06-10 반도체 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20100132834A true KR20100132834A (ko) 2010-12-20

Family

ID=43305731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090051622A KR20100132834A (ko) 2009-06-10 2009-06-10 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8304892B2 (ko)
KR (1) KR20100132834A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261740A (ja) 1997-03-18 1998-09-29 Shinko Electric Ind Co Ltd 半導体装置
JP3914654B2 (ja) * 1999-03-17 2007-05-16 株式会社ルネサステクノロジ 半導体装置
KR200291282Y1 (ko) * 1999-04-14 2002-10-14 앰코 테크놀로지 코리아 주식회사 반도체패키지용 인쇄회로기판
JP3416737B2 (ja) * 1999-05-20 2003-06-16 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージの製造方法
US20030082845A1 (en) * 2000-01-14 2003-05-01 Amkor Technology, Inc. Package for multiple integrated circuits and method of making
JP3488888B2 (ja) * 2000-06-19 2004-01-19 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ用回路基板の製造方法及びそれを用いた半導体パッケージ用回路基板
TW577152B (en) * 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
KR20040069513A (ko) 2003-01-29 2004-08-06 삼성전자주식회사 신뢰성 높은 볼 그리드 어레이 패키지와 그 제조 방법
KR20060133804A (ko) 2005-06-21 2006-12-27 주식회사 하이닉스반도체 Ｆｂｇａ 패키지

Also Published As

Publication number Publication date
US8304892B2 (en) 2012-11-06
US8828795B2 (en) 2014-09-09
US20130005092A1 (en) 2013-01-03
US20100314760A1 (en) 2010-12-16

Similar Documents

Publication Publication Date Title
KR101601847B1 (ko) 반도체 패키지
KR102157551B1 (ko) 반도체 패키지 및 그 제조 방법
KR101695846B1 (ko) 적층형 반도체 패키지
US8729710B1 (en) Semiconductor package with patterning layer and method of making same
KR20110083969A (ko) 반도체 패키지 및 그 제조 방법
US20150357269A1 (en) Semiconductor package and method for manufacturing the same
CN103383927A (zh) 半导体封装及其形成方法
KR20140142967A (ko) 반도체 패키지
KR20120041010A (ko) 반도체 패키지 및 그 제조 방법
US8338941B2 (en) Semiconductor packages and methods of fabricating the same
KR101904926B1 (ko) 반도체 패키지
US9305912B2 (en) Stack package and method for manufacturing the same
US20160197057A1 (en) Semiconductor packages
KR20140048468A (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
US9620492B2 (en) Package-on-package type stack package and method for manufacturing the same
JP2012094800A (ja) 半導体記憶装置およびその製造方法
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
KR100923542B1 (ko) 이형재를 이용한 임베디드 반도체 패키지 장치 및 그 제조 방법
US7884465B2 (en) Semiconductor package with passive elements embedded within a semiconductor chip
US9905540B1 (en) Fan-out packages including vertically stacked chips and methods of fabricating the same
JP5166903B2 (ja) 半導体装置
US8304892B2 (en) Semiconductor package having substrate with solder ball connections and method of fabricating the same
US9236337B2 (en) Semiconductor package including a substrate having a vent hole
KR101169688B1 (ko) 반도체 장치 및 적층 반도체 패키지
US8872340B2 (en) Substrate for semiconductor package which can prevent the snapping of a circuit trace despite physical deformation of a semiconductor package and semiconductor package having the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid