KR20130016755A - 반도체 패키지 및 이를 갖는 적층 반도체 패키지 - Google Patents

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Abstract

반도체 패키지 및 이를 갖는 적층 반도체 패키지가 개시되어 있다. 개시된 반도체 패키지는, 일면, 상기 일면과 대향하는 타면 및 상기 일면 및 타면을 연결하는 관통홀을 포함하는 반도체 칩; 상기 일면 및 타면 중 적어도 어느 하나 상에 형성되며 상기 반도체 칩과 접합되는 제1 면과 대향하는 제2 면의 상기 관통홀 주변에 홈이 마련된 절연막; 상기 관통홀을 충진하는 관통 전극;및 상기 관통 전극 및 상기 관통 전극 주변의 상기 절연막 상에 형성되며 상기 홈을 매립하는 범프를 포함한다.

Description

반도체 패키지 및 이를 갖는 적층 반도체 패키지{SEMICONDUCTOR PACKAGE AND STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 패키지 및 이를 갖는 적층 반도체 패키지에 관한 것이다.
반도체 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지(stacked semiconductor package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
적층 반도체 패키지의 한 예로, 관통 전극(Through Silicon Via, TSV)를 이용한 구조가 제안되었다. 관통 전극을 이용한 적층 반도체 패키지는, 전기적인 연결이 관통 전극을 통하여 이루어짐으로써 반도체 장치의 동작 속도를 향상시킬 수 있고 소형화가 가능한 장점을 갖는다. 관통 전극을 이용한 적층 반도체 패키지에서는 관통 전극을 통해 신호 전달이 이루어지므로 접합 신뢰성이 매우 중요하다.
적층되는 반도체 패키지들을 전기적으로 연결하기 위해서 반도체 칩의 전면 또는/및 후면에 관통 전극과 연결되는 범프를 형성하게 되는데, 패키지 제조 및 적층 과정에서 열이 가해지게 되면 열팽창계수(Coefficient of Thermal Expansion, CET)가 실리콘에 비해 최대 수 배에 달하는 금속 재질로 이루어진 관통 전극 및 범프가 열에 의해 변형되어 관통 전극과 범프간 계면에 크랙이 발생하거나 심한 경우 범프와 관통 전극이 분리된다. 즉, 범프와 관통 전극간 계면 전단 신뢰성이 매우 취약하다.
한편, 적층되는 반도체 패키지들간 물리적인 접착을 위하여 반도체 패키지들 사이에 형성하는 접착부재가 상부 반도체 패키지의 관통 전극(또는 범프)과 하부 반도체 칩의 범프(또는 관통 전극) 사이에 트랩(trap)됨에 따라서 반도체 패키지 적층 이후에 상, 하 반도체 패키지간 전기적인 연결이 끊어지게 되어 전기적 신뢰성이 매우 취약하다.
본 발명은, 향상된 신뢰성을 갖는 반도체 패키지 및 이를 이용한 적층 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 반도체 패키지는, 일면, 상기 일면과 대향하는 타면 및 상기 일면 및 타면을 연결하는 관통홀을 포함하는 반도체 칩; 상기 일면 및 타면 중 적어도 어느 하나 상에 형성되며 상기 반도체 칩과 접합되는 제1 면과 대향하는 제2 면의 상기 관통홀 주변에 홈이 마련된 절연막; 상기 관통홀을 충진하는 관통 전극;및 상기 관통 전극 및 상기 관통 전극 주변의 상기 절연막 상에 형성되며 상기 홈을 매립하는 범프를 포함한다.
상기 반도체 칩은 상기 일면에 데이터 저장 및 처리를 위한 회로부를 더 포함할 수 있다.
상기 홈은 단면상에서 보았을 때 삼각 이상의 다각형 또는 반구형의 프로파일을 가질 수 있다.이와 달리, 상기 홈은 단면상에서 보았을 때 입구에서보다 그 아래쪽에서 더 큰 폭을 가질 수도 있다. 예를 들어, 상기 홈은 단면상에서 보았을 때 상기 입구로부터 아래로 내려갈수록 증가되는 폭을 갖는 사다리꼴 형상을 가질 수도 있고, 수직한 프로파일을 갖는 넥 패턴과 상기 넥 패턴 하부에 연장되는 구형 패턴으로 이루어진 벌브형 구조를 가질 수도 있다.
상기 홈은 평면상에서 보았을 때 상기 관통 전극을 둘러싸는 폐루프 형상을 가질 수 있다. 이와 달리, 상기 홈은 평면상에서 보았을 때 상기 관통 전극의 주변에 다수개로 분리되어 형성될 수도 있다.
상기 범프는 상면 중심부가 가장자리보다 돌출될 수 있다.
상기 범프의 상면 중심부 상에 형성되는 추가 범프를 더 포함할 수도 있다.
상기 절연막은 산화막, 폴리머막 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 다른 견지에 따른 적층 반도체 패키지는, 일면, 상기 일면과 대향하는 타면 및 상기 일면 및 타면을 연결하는 관통홀을 포함하는 반도체 칩, 상기 일면 및 타면 중 적어도 어느 하나 상에 형성되며 상기 반도체 칩과 접합되는 제1 면과 대향하는 제2 면의 상기 관통홀 주변에 홈이 마련된 절연막, 상기 관통홀을 충진하는 관통 전극 및 상기 관통 전극 및 상기 관통 전극 주변의 상기 절연막 상에 형성되며 상기 홈을 매립하는 범프를 각각 포함하며, 상기 각각의 상기 관통 전극들 및 범프들이 상호 연결되도록 적층되는 다수의 반도체 패키지들; 및 적층되는 상기 반도체 패키지들의 상기 범프들과 관통 전극들을 전기적으로 연결하는 연결 부재를 포함할 수 있다.
상기 반도체 칩은 상기 일면에 데이터 저장 및 처리를 위한 회로부를 더 포함할 수 있다.
상기 홈은 단면상에서 보았을 때 삼각 이상의 다각형 또는 반구형의 프로파일을 가질 수 있다. 이와 달리, 상기 홈은 단면상에서 보았을 때 입구에서보다 그 아래쪽에서 더 큰 폭을 가질 수도 있다. 예를 들어, 상기 홈은 단면상에서 보았을 때 상기 입구로부터 아래로 내려갈수록 증가되는 폭을 갖는 사다리꼴 형상을 가질 수도 있고, 수직한 프로파일을 갖는 넥 패턴과 상기 넥 패턴 하부에 연장되는 구형 패턴으로 이루어진 벌브형 구조를 가질 수도 있다.
상기 홈은 평면상에서 보았을 때 상기 관통 전극을 둘러싸는 폐루프 형상을 가질 수 있다. 이와 달리, 상기 홈은 평면상에서 보았을 때 상기 관통 전극의 주변에 다수개로 분리되어 형성될 수도 있다.
상기 범프는 상면 중심부가 가장자리보다 돌출될 수 있다.
상기 각각의 반도체 패키지는 상기 범프의 상면 중심부 상에 형성되는 추가 범프를 더 포함할 수도 있다.
상기 절연막은 산화막, 폴리머막 중 적어도 어느 하나를 포함할 수 있다.
상기 적층된 다수의 반도체 패키지들 중 최하부 반도체 패키지 상에 상기 관통 전극을 노출하도록 형성되는 제1 절연층; 상기 제1 절연층 상에 형성되며 상기 노출된 관통 전극과 전기적으로 연결되는 재배선; 및 상기 재배선을 포함하는 상기 제1 절연층 상에 형성되며 상기 재배선의 일부를 노출하는 제2 절연층을 더 포함할 수 있다. 그 외에, 상기 제2 절연층에 의해 노출된 상기 재배선 상에 형성되는 외부접속단자를 더 포함할 수도 있다.
상기 적층된 다수의 반도체 패키지들을 지지하며 상기 적층된 다수의 반도체 패키지들 중 최하부 반도체 패키지의 상기 관통 전극과 전기적으로 연결되는 접속 패드를 갖는 기판을 더 포함할 수도 있다.
본 발명에 따르면, 범프 하부의 절연막에 홈이 형성되어 범프와 하부층간 계면에 가해지는 응력이 완화되므로 범프와 관통 전극간 계면의 전단 신뢰성이 향상된다. 게다가, 범프의 상면 중심부가 볼록한 형상을 가지므로 반도체 패키지 적층시 범프와 관통 전극(또느 범프) 사이에 접착부재가 트랩되는 현상이 방지되어 반도체 패키지를 이용한 적층 반도체 패키지의 신뢰성이 향상된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1에서 홈의 단면 구조가 변경된 제1 변형예를 도시한 단면도이다.
도 3은 도 1에서 홈의 단면 구조가 변경된 제2 변형예를 도시한 단면도이다.
도 4는 도 1에 도시된 관통 전극, 범프 및 홈을 도시한 평면도이다.
도 5는 도 4에서 홈의 평면 구조가 변경된 예를 도시한 평면도이다.
도 6는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 11은 본 발명에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 12는 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 의한 반도체 패키지(10)는 반도체 칩(100), 절연막(200), 관통 전극(300) 및 범프(400)를 포함한다.
반도체 칩(100)은 일면(110), 타면(120), 측면(130)들, 관통홀(through hole, 140), 본딩 패드(150), 회로부(160) 및 을 포함한다.
일면(110)은 타면(120)과 대향하며, 측면(130)들은 일면(110) 및 타면(120)을 연결한다. 본딩 패드(150)는 일면(110)에 형성된다. 회로부(160)는 일면(110)에 배치되며 본딩 패드(150)와 전기적으로 연결된다. 회로부(160)는, 예를 들어 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함한다.
관통홀(140)은 반도체 칩(100)의 일면(110) 및 타면(120)을 관통한다. 본 실시예에서, 관통홀(140)은 일면(110)에 형성된 본딩 패드(150)을 관통한다. 이와 달리, 관통홀(140)은 본딩 패드(150)를 관통하지 않고, 회로부(160)의 본딩 패드(150)와 전기적으로 연결된 부분을 관통할 수도 있다.
관통홀(140)은 평면상에서 보았을 때, 원형의 형상을 가질 수 있다. 이와 다르게, 관통홀(140)은 타원형, 사각형, 오각형 등의 다양한 형상을 가질 수 있다. 관통홀(140)에 의하여 형성된 반도체 칩(100)의 내측면에는 절연막 측벽(170)이 배치된다. 절연막 측벽(170)은 산화막 또는 질화막일 수 있다. 이와 다르게, 절연막 측벽(170)은 유기막일 수 있다.
본 실시예에서, 절연막(200)은 반도체 칩(100)의 타면(120) 상에 형성되며, 반도체 칩(100)과 접합되는 제1 면(210), 제1 면(210)과 대향하는 제2 면(220), 제2 면(220)의 관통홀(140) 주변에 형성되는 홈(230)을 갖는다. 절연막(200)은 산화막 또는 폴리머막 중 어느 하나를 포함할 수 있다.
도 4를 참조하면, 홈(230)은 평면상에서 보았을 때 관통 전극(300) 주변에 관통 전극(300)을 둘러싸는 폐루프 형태로 형성될 수 있다. 이와 달리, 도 5에 도시된 바와 같이, 홈(230)은 관통 전극(300) 주변에 다수개로 분리되어 형성될 수도 있다.
본 실시예에서, 홈(230)은 단면상에서 보았을 때 직사각형 형상을 갖는다. 비록, 본 실시예에서는 홈(230)의 단면이 직사각형 형상을 갖는 경우만을 도시 및 설명하였으나, 본 발명은 이에 제한되지 않는다. 예컨데, 홈(230)의 단면은 삼각 이상의 다각형 형상 또는 반원 형상을 가질 수도 있다. 그 외에, 도 2 및 도 3에 도시된 같이, 홈(230)은 단면상에서 보았을 때 입구에서보다 그 아래쪽에서 더 큰 폭을 가질 수도 있다. 예컨데, 홈(230)의 단면은 도 2에 도시된 바와 같이 입구로부터 아래로 내려갈수록 증가되는 폭을 갖는 사다리꼴 형상을 가질 수도 있고, 도 3에 도시된 바와 같이 수직한 프로파일을 갖는 넥 패턴(230A)과 상기 넥 패턴(230A) 하부에 연장되며 구형 패턴(230B)으로 이루어진 벌브형 구조를 가질 수도 있다.
관통 전극(300)은 관통홀(140)을 충진한다. 관통 전극(300)의 재료로는 구리 또는 텅스텐이 사용될 수 있다.
범프(400)는 관통 전극(300) 및 그 주변의 절연막(200) 상에 형성되며 홈(230)을 매립한다. 범프(400)는 관통 전극(300)과 동일한 재료, 예컨데 구리 또는 텅스텐으로 형성된다. 본 실시예에서와 같이, 회로부(160)가 형성된 일면(110)과 대향하는 타면(120) 상에 형성되는 범프(400)를, 소위 '백사이드 범프(back-side bump)'라 부른다.
범프(400)는 관통 전극(300) 및 절연막(200) 상에 도금 공정으로 금속층을 형성하고, 사진 식각 공정으로 관통 전극(300) 및 그 주변의 절연막(200) 상에 남도록 금속층을 패터닝하여 형성할 수 있다. 이때, 절연막(200)에 형성된 홈(230)의 영향으로, 절연막(200) 상부의 범프(400) 가장자리 부분이 관통 전극(300) 상부의 범프(400) 중심부보다 아래로 꺼지게 되며, 이에 따라서 범프(400)의 상면은 중심부가 가장자리보다 돌출된 형상을 갖게 된다. 범프(400)의 상면 중심부가 가장자리보다 더욱 돌출되도록 하기 위해서 범프(400)를 약하게 에칭하는 공정이 추가로 수행될 수도 있다.
상기 범프(400) 하부에 형성된 홈(230)에 의하여 범프(400)와 하부층간 계면에 가해지는 응력이 완화되며, 이에 따라 범프(400)와 관통 전극(300)간 계면의 전단 신뢰성이 향상된다. 특히, 도 2 및 도 3에 도시된 바와 같이, 홈(230)이 입구에서보다 그 아래쪽에서 더 큰 폭으로 형성되는 경우 인장 및 압축 응력뿐만 아니라, 관통 전극(300)의 길이 방향으로 가해지는 응력도 감소된다.
도 6은 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 제2 실시예에 따른 반도체 패키지는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 패키지에 추가 범프(500)가 추가된 구성을 갖는다. 따라서, 추가 범프(500)를 제외하면 앞서 설명된 제1 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 6을 참조하면, 본 발명의 제2 실시예에 의한 반도체 패키지(10)는 반도체 칩(100), 절연막(200), 관통 전극(300), 범프(400) 및 추가 범프(500)를 포함한다.
추가 범프(500)는 범프(400) 상면의 중심부 상에 형성된다. 본 실시예에서, 추가 범프(500)는 범프(400)와 동일한 재료, 예컨데 구리 또는 텅스텐으로 형성된다.
본 실시예에서는, 범프(400) 상면의 중심부에 추가 범프(500)가 더 형성되어 중심부가 보다 더 볼록해지므로, 반도체 패키지 적층시 접착 부재의 트랩으로 인한 접합 불량이 보다 효과적으로 억제된다.
도 7은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 제3 실시예에 따른 반도체 패키지는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 패키지와 달리 절연막(200) 및 범프(400)가 반도체 칩(100)의 일면(110) 상에 형성되는 구성을 갖는다. 따라서, 절연막(200) 및 범프(400)를 제외하면 앞서 설명된 제1 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 7을 참조하면, 본 실시예에서, 절연막(200)은 회로부(160)가 형성된 반도체 칩(100)의 일면(110) 상에 형성되며, 반도체 칩(100)과 접합되는 제1 면(210), 제1 면(210)과 대향하는 제2 면(220), 제2 면(220)의 관통홀(140) 주변에 형성되는 홈(230)을 갖는다.
범프(400)는 관통 전극(300) 및 그 주변의 절연막(200) 상에 형성되며 홈(230)을 매립한다. 본 실시예에서와 같이, 회로부(160)가 형성된 일면(110) 상에 형성되는 범프(400)를, 소위 '프런트 사이드 범프(front-side bump)'라 부른다.
도 8은 본 발명의 제4 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 제4 실시예에 따른 반도체 패키지는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 패키지와 달리 절연막(200) 및 범프(400)가 반도체 칩(100)의 일면(110) 및 타면(120) 상에 형성된 구성을 갖는다. 따라서, 절연막(200) 및 범프(400)를 제외하면 앞서 설명된 제1 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 7을 참조하면, 본 실시예에서, 절연막(200)들은 회로부(160)가 형성된 반도체 칩(100)의 일면(110) 및 일면(110)과 대향하는 타면(120) 상에 각각 형성되며, 각각의 절연막(200)은 반도체 칩(100)과 접합되는 제1 면(210), 제1 면(210)과 대향하는 제2 면(220), 제2 면(220)의 관통홀(140) 주변에 형성되는 홈(230)을 갖는다.
각각의 범프(400)는 관통 전극(300) 및 그 주변의 절연막(200) 상에 형성되며 홈(230)을 매립한다.
도 9는 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 9를 참조하면, 관통 전극(300), 관통 전극(300) 주변에 홈(230)이 마련된 절연막(200) 및 관통 전극(300) 및 그 주변의 절연막(200) 상에 형성되며 홈을(230)을 매립하는 범프(400)를 갖는 반도체 패키지(10)가 마련된 후, 반도체 패키지(10)의 범프(400)와 다른 반도체 패키지(10)의 관통 전극(300)이 연결 부재(20)를 매개로 연결된다. 이러한 방식으로 다수개, 예컨데 3개의 반도체 패키지(10)들이 적층된다. 적층되는 반도체 패키지(10)들 사이에는 접착 부재(30)가 형성된다. 연결 부재(20)는 솔더를 포함할 수 있고, 접착 부재(30)는 비전도성 페이스트(Non-Conductive Paste)를 포함할 수 있다.
그리고, 적층된 반도체 패키지(10)들 중 최하부에 위치하는 최하부 반도체 패키지(10)에는 관통 전극(300)을 노출하는 제1 절연층(40)이 형성된다. 그리고, 제1 절연층(40) 상에는 최하부 반도체 패키지(10)의 관통 전극(300)과 전기적으로 연결되는 재배선(50)이 형성되고, 재배선(50)을 포함한 제1 절연층(40) 상에는 재배선(50)의 일부를 노출시키는 제2 절연층(60)이 형성된다. 그리고, 제2 절연층(60)에 의해 노출된 재배선(50)에는 외부접속단자(70)가 부착된다.
도 10은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 10을 참조하면, 관통 전극(300), 관통 전극(300) 주변에 홈(230)이 마련된 절연막(200) 및 관통 전극(300) 및 그 주변의 절연막(200) 상에 형성되며 홈을(230)을 매립하는 범프(400)를 갖는 반도체 패키지(10)가 마련된 후, 반도체 패키지(10)의 범프(400)와 다른 반도체 패키지(10)의 관통 전극(300)이 연결 부재(20)를 매개로 연결된다. 이러한 방식으로 다수개, 예컨데 3개의 반도체 패키지(10)들이 적층된다. 적층되는 반도체 패키지(10)들 사이에는 접착부재(30)가 형성된다. 연결 부재(20)는 솔더를 포함할 수 있고, 접착 부재(30)는 비전도성 페이스트를 포함할 수 있다.
그리고, 적층된 반도체 패키지(10)들은, 최하부에 위치하는 최하부 반도체 패키지(10)의 관통 전극(300)이 기판(80)의 접속 패드(81)와 전기적으로 연결되도록, 기판(80) 상에 실장된다.
최하부 반도체 패키지(10)의 관통 전극(300)과 기판(80)의 접속 패드(81)는 연결 부재(90)에 의하여 전기적으로 연결된다. 조인트부의 신뢰성을 향상시키기 위하여 최하부 반도체 패키지(10)와 기판(80) 사이에는 언더필 부재(92)가 충진된다.
그리고, 적층된 반도체 패키지(10)들을 포함한 기판(80) 상면에는 몰드부(94)가 형성된다.
상술한 반도체 패키지 및 적층 반도체 패키지는 다양한 패키지 모듈에 적용될 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 반도체 패키지는 신뢰성 측면에서 우수하므로, 전자 장치(1000)의 불량 개선에 유리하다. 전자 장치는 도 11에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 12는 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 12를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용2칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 칩
230 : 홈
300 : 관통 전극
400 : 범프

Claims (25)

  1. 일면, 상기 일면과 대향하는 타면 및 상기 일면 및 타면을 연결하는 관통홀을 포함하는 반도체 칩;
    상기 일면 및 타면 중 적어도 어느 하나 상에 형성되며 상기 반도체 칩과 접합되는 제1 면과 대향하는 제2 면의 상기 관통홀 주변에 홈이 마련된 절연막;
    상기 관통홀을 충진하는 관통 전극;및
    상기 관통 전극 및 상기 관통 전극 주변의 상기 절연막 상에 형성되며 상기 홈을 매립하는 범프를 포함하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩은 상기 일면에 데이터 저장 및 처리를 위한 회로부를 더 포함하는 것은 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서, 상기 홈은 단면상에서 보았을 때 삼각 이상의 다각형 또는 반구형의 프로파일을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서, 상기 홈은 단면상에서 보았을 때 입구에서보다 그 아래쪽에서 더 큰 폭을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제 4항에 있어서, 상기 홈은 단면상에서 보았을 때 상기 입구로부터 아래로 내려갈수록 증가되는 폭을 갖는 사다리꼴 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제 4항에 있어서, 상기 홈은 단면상에서 보았을 때 수직한 프로파일을 갖는 넥 패턴과 상기 넥 패턴 하부에 연장되는 구형 패턴으로 이루어진 벌브형 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  7. 제 1항에 있어서, 상기 홈은 평면상에서 보았을 때 상기 관통 전극을 둘러싸는 폐루프 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제 1항에 있어서, 상기 홈은 평면상에서 보았을 때 상기 관통 전극의 주변에 다수개로 분리되어 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제 1항에 있어서, 상기 범프는 상면 중심부가 가장자리보다 돌출되는 것을 특징으로 하는 반도체 패키지.
  10. 제 1항에 있어서, 상기 범프의 상면 중심부 상에 형성되는 추가 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 1항에 있어서, 상기 절연막은 산화막, 폴리머막 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 일면, 상기 일면과 대향하는 타면 및 상기 일면 및 타면을 연결하는 관통홀을 포함하는 반도체 칩, 상기 일면 및 타면 중 적어도 어느 하나 상에 형성되며 상기 반도체 칩과 접합되는 제1 면과 대향하는 제2 면의 상기 관통홀 주변에 홈이 마련된 절연막, 상기 관통홀을 충진하는 관통 전극 및 상기 관통 전극 및 상기 관통 전극 주변의 상기 절연막 상에 형성되며 상기 홈을 매립하는 범프를 각각 포함하며, 상기 각각의 상기 관통 전극들 및 범프들이 상호 연결되도록 적층되는 다수의 반도체 패키지들;및
    적층되는 상기 반도체 패키지들의 상기 범프들과 관통 전극들을 전기적으로 연결하는 연결 부재를 포함하는 적층 반도체 패키지.
  13. 제 12항에 있어서, 상기 반도체 칩은 상기 일면에 데이터 저장 및 처리를 위한 회로부를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  14. 제 12항에 있어서, 상기 홈은 단면상에서 보았을 때 삼각 이상의 다각형 또는 반구형의 프로파일을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제 12항에 있어서, 상기 홈은 단면상에서 보았을 때 입구에서보다 그 아래쪽에서 더 큰 폭을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제 15항에 있어서, 상기 홈은 단면상에서 보았을 때 상기 입구로부터 아래로 내려갈수록 증가되는 폭을 갖는 사다리꼴 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제 15항에 있어서, 상기 홈은 단면상에서 보았을 때 수직한 프로파일을 갖는 넥 패턴과 상기 넥 패턴 하부에 연장되는 구형 패턴으로 이루어진 벌브형 구조를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  18. 제 12항에 있어서, 상기 홈은 평면상에서 보았을 때 상기 관통 전극을 둘러싸는 폐루프 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  19. 제 12항에 있어서, 상기 홈은 평면상에서 보았을 때 상기 관통 전극의 주변에 다수개로 분리되어 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  20. 제 12항에 있어서, 상기 범프는 상면 중심부가 가장자리보다 돌출되는 것을 특징으로 하는 적층 반도체 패키지.
  21. 제 12항에 있어서, 상기 각각의 반도체 패키지는 상기 범프의 상면 중심부 상에 형성되는 추가 범프를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  22. 제 12항에 있어서, 상기 절연막은 산화막, 폴리머막 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  23. 제 12항에 있어서, 상기 적층된 다수의 반도체 패키지들 중 최하부 반도체 패키지 상에 상기 관통 전극을 노출하도록 형성되는 제1 절연층;
    상기 제1 절연층 상에 형성되며 상기 노출된 관통 전극과 전기적으로 연결되는 재배선; 및
    상기 재배선을 포함하는 상기 제1 절연층 상에 형성되며 상기 재배선의 일부를 노출하는 제2 절연층을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  24. 제 23항에 있어서, 상기 제2 절연층에 의해 노출된 상기 재배선 상에 형성되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  25. 제 12항에 있어서, 상기 적층된 다수의 반도체 패키지들을 지지하며 상기 적층된 다수의 반도체 패키지들 중 최하부 반도체 패키지의 상기 관통 전극과 전기적으로 연결되는 접속 패드를 갖는 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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