TW201911492A - 包括多個層疊的晶粒的半導體封裝 - Google Patents

包括多個層疊的晶粒的半導體封裝 Download PDF

Info

Publication number
TW201911492A
TW201911492A TW107112414A TW107112414A TW201911492A TW 201911492 A TW201911492 A TW 201911492A TW 107112414 A TW107112414 A TW 107112414A TW 107112414 A TW107112414 A TW 107112414A TW 201911492 A TW201911492 A TW 201911492A
Authority
TW
Taiwan
Prior art keywords
semiconductor package
die
package according
base
layer
Prior art date
Application number
TW107112414A
Other languages
English (en)
Inventor
權亨哲
金培用
朴鍾爀
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW201911492A publication Critical patent/TW201911492A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體封裝包括核心晶粒和囊封物層。核心晶粒層疊在基礎晶粒上以暴露基礎晶粒的邊緣區域。囊封物層被設置為覆蓋核心晶粒的側表面以及基礎晶粒的暴露的邊緣區域的表面。基礎晶粒的邊緣區域的表面包括由囊封物層至少部分地填充的凹/凸狀結構。

Description

包括多個層疊的晶粒的半導體封裝
本公開總體上涉及半導體封裝技術，更具體地，涉及包括多個層疊的晶粒的半導體封裝。
相關申請的交叉引用
本申請主張2017年8月3日提交的韓國申請第10-2017-0098672號的優先權，其整體通過引用併入本文。
在電子行業，隨著多功能電子系統的發展以及較小的電子系統或產品的要有更大的儲存容量，越來越需要在三維半導體封裝中垂直地層疊多個半導體晶粒的技術。另外，需要高頻寬記憶體(HBM)解決方案技術以獲得快速的信號傳送速率。即使在半導體封裝中層疊多個半導體晶粒，大量努力仍集中於減小半導體封裝的尺寸。因此，半導體封裝的囊封物的外側表面與半導體晶粒的層疊物的側表面之間的距離已被減小，這導致半導體封裝的囊封物從半導體晶粒脫離的脫層現象。
根據實施方式，一種半導體封裝包括核心晶粒和囊封物層。核心晶粒被層疊在基礎晶粒上以暴露基礎晶粒的邊緣區域。囊封物層被設置為覆蓋核心晶粒的側表面以及基礎晶粒的暴露的邊緣區域的表面。基礎晶粒的邊緣區域的表面包括由囊封物層至少部分地填充的凹/凸狀結構。
根據另一實施方式，一種半導體封裝包括第一半導體封裝、互連 結構化層和半導體裝置。第一半導體封裝包括：核心晶粒，其層疊在基礎晶粒上以暴露基礎晶粒的邊緣區域；以及第一囊封物層，其被設置為覆蓋核心晶粒的側表面以及基礎晶粒的暴露的邊緣區域的表面。基礎晶粒的邊緣區域的表面包括由囊封物層至少部分地填充的凹/凸狀結構。第一半導體封裝被安裝在互連結構化層上。半導體裝置被設置在互連結構化層上以位於第一半導體封裝旁邊。第二囊封物層被設置為覆蓋第一半導體封裝和半導體裝置。
10‧‧‧半導體封裝
20‧‧‧半導體封裝
100‧‧‧基礎晶粒
100E‧‧‧邊緣區域
100S‧‧‧側表面
101‧‧‧第一表面
101E‧‧‧邊緣表面
102‧‧‧第二表面
105‧‧‧主動層
109‧‧‧轉角部分
110‧‧‧第一通孔
121‧‧‧第二連接端子
122‧‧‧第一連接端子
150‧‧‧凹/凸狀結構
151‧‧‧凹部
151L‧‧‧網格狀凹部
151S‧‧‧側表面
153‧‧‧凸部
155‧‧‧溝槽
155A‧‧‧溝槽
155B‧‧‧溝槽
155C‧‧‧溝槽
155D‧‧‧溝槽
155E‧‧‧溝槽
155F‧‧‧溝槽
155G‧‧‧溝槽
200‧‧‧核心晶粒
200C‧‧‧層疊物
200S‧‧‧側表面
200T‧‧‧最上核心晶粒
200TS‧‧‧頂表面
205‧‧‧凸塊連接結構
210‧‧‧第二通孔
251‧‧‧第四連接端子
252‧‧‧第三連接端子
253‧‧‧第二導電黏合層
300‧‧‧囊封物層
300S‧‧‧外側表面
305‧‧‧突起
400‧‧‧非導電黏合層
2200‧‧‧互連結構化層
2201‧‧‧第一信號路徑
2203‧‧‧第二信號路徑
2205‧‧‧第三信號路徑
2207‧‧‧第六連接端子
2300‧‧‧半導體裝置
2307‧‧‧第五連接端子
2400‧‧‧第二囊封物層
2500‧‧‧封裝基板
2507‧‧‧第七連接端子
7800‧‧‧記憶卡
7810‧‧‧記憶體
7820‧‧‧記憶體控制器
7830‧‧‧主機
8710‧‧‧電子系統
8711‧‧‧控制器
8712‧‧‧輸入/輸出裝置
8713‧‧‧記憶體
8714‧‧‧介面
鑒於附圖和所附詳細描述，本公開的各種實施方式將變得更顯而易見，附圖中：圖1和圖2是示出根據實施方式的半導體封裝的橫截面圖；圖3是示出根據實施方式的半導體封裝的平面圖；圖4是示出根據另一實施方式的半導體封裝的橫截面圖；圖5是示出採用包括根據一些實施方式的至少一個半導體封裝的記憶卡的電子系統的區塊圖；以及圖6是示出包括根據一些實施方式的至少一個半導體封裝的另一電子系統的區塊圖。
本文所使用的術語可對應於考慮其在實施方式中的功能而選擇的詞語，術語的含義可被解釋為根據實施方式所屬領域的普通技術人員而不同。如果詳細定義，則可根據定義來解釋術語。除非另外定義，否則本文所使用的術語(包括技術術語和科學術語)具有實施方式所屬領域的普通技術人員通常理解的相同含義。
將理解，儘管本文中可使用術語第一、第二、第三等來描述各種元件，但是這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一 元件相區分，而非用於限定元件本身或者意指特定順序。
半導體封裝可包括諸如半導體晶片或半導體晶粒的電子裝置。半導體晶片或半導體晶粒可通過使用劃片製程將諸如晶圓的半導體基板分離成多片來獲得。半導體晶片可對應於記憶體晶片、邏輯晶片(包括特殊應用積體電路(ASIC)晶片)或系統單晶片(SoC)。記憶體晶片可包括整合在半導體基板上的動態隨機存取記憶體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、反及(NAND)型快閃記憶體電路、反或(NOR)型快閃記憶體電路、磁隨機存取記憶體(MRAM)電路、電阻式隨機存取記憶體(ReRAM)電路、鐵電隨機存取記憶體(FeRAM)電路或相變隨機存取記憶體(PcRAM)電路。邏輯晶片可包括整合在半導體基板上的邏輯電路。半導體封裝可用在諸如行動電話的通信系統、與生物技術或保健關聯的電子系統或可穿戴電子系統中。
貫穿說明書，相同的標號表示相同的元件。因此，即使參照一幅圖沒有提及或描述標號，也可參照另一幅圖提及或描述該標號。另外，即使在一幅圖中未示出標號，也可參照另一幅圖提及或描述該標號。
圖1是示出根據實施方式的半導體封裝10的結構的橫截面圖。圖2是示出圖1的部分“A”的放大圖。圖3是示出圖1的半導體封裝10的平面圖。
參照圖1，半導體封裝10可包括基礎晶粒100以及層疊在基礎晶粒100上的核心晶粒200。基礎晶粒100的寬度可大於核心晶粒200的寬度。核心晶粒200可具有基本上相同的尺寸，例如，核心晶粒200可具有相同的寬度。基礎晶粒100的邊緣區域100E可從核心晶粒200的側表面橫向地突出。核心晶粒200可垂直地層疊在基礎晶粒100的(與背側表面對應的)第一表面101上以暴露基礎晶粒100的邊緣區域100E的邊緣表面101E。基礎晶粒100的邊緣表面101E可以是基礎晶粒100的第一表面101的部分。
半導體封裝10還可包括囊封物層300。囊封物層300可被設置為覆 蓋基礎晶粒100的邊緣表面101E和核心晶粒200的層疊物200C的側表面200S。囊封物層300可被設置為暴露核心晶粒層疊物200C的最上核心晶粒200T的頂表面200TS。由於囊封物層300暴露最上核心晶粒200T的頂表面200TS，所以通過核心晶粒200的操作而生成的熱可被有效地發射，以使得半導體封裝10的性能不降低。囊封物層300可覆蓋基礎晶粒100的暴露的邊緣區域100E的表面。在一些實施方式中，囊封物層300可在頂表面200TS上延伸以覆蓋核心晶粒層疊物200C的頂表面200TS和側表面200S。
隨著半導體封裝10的尺寸減小，囊封物層300的寬度S也可減小。囊封物層300的寬度S可對應於核心晶粒層疊物200C的側表面200S與囊封物層300的外側表面300S之間的距離。囊封物層300的外側表面300S可與基礎晶粒100的側表面100S垂直地對齊。囊封物層300的外側表面300S和基礎晶粒100的側表面100S可構成半導體封裝10的側表面。因此，囊封物層300的寬度S可對應於基礎晶粒100的邊緣區域100E的寬度。基礎晶粒100的邊緣區域100E的寬度可小於基礎晶粒100的總寬度。結果，與基礎晶粒100的總寬度相比，囊封物層300的寬度S可較窄。
通常，基礎晶粒100的邊緣表面101E具有平坦的外形。在這種情況下，囊封物層300與基礎晶粒100的邊緣表面101E之間的介面表面的平面面積可能被最小化，從而減小了囊封物層300與基礎晶粒100之間的黏合強度。如果囊封物層300與基礎晶粒100之間的黏合強度減小，則囊封物層300沒有牢固地緊固到基礎晶粒100。因此，基礎晶粒100可能在不恰當的時間從囊封物層300脫離。
根據實施方式，基礎晶粒100的邊緣表面101E可具有凹/凸狀結構150。凹/凸狀結構150可增加邊緣表面101E的表面積。因此，囊封物層300與基礎晶粒100的邊緣表面101E之間的介面面積可增加，以增強囊封物層300與基礎晶粒100之間的黏合強度。
如圖2所示，凹/凸狀結構150可包括凹部151和凸部153。各個凹部151可對應於凹陷在邊緣表面101E中的凹槽。因此，各個凹部151可凹陷在基礎晶粒100的邊緣區域100E的表面中，並且凹/凸狀結構150可由囊封物層300至少部分地填充。各個凸部153可對應於兩個相鄰凹部151之間的突起。即，凸部153可由凹部151限定。位於凹部151之間的凸部153可從凹部151的底表面突出。
凹部151的側表面151S可從邊緣表面101E朝著基礎晶粒100的內側區域延伸。此外，囊封物層300的部分可突出到凹部151中以例如填充凹部151。因此，與邊緣表面101E具有平坦外形的情況相比，囊封物層300與基礎晶粒100的邊緣表面101E之間的介面面積(即，接觸面積)可增加凹部151的側表面151S的總面積那麼多。因此，囊封物層300與基礎晶粒100的邊緣表面101E之間的黏合強度可增加以防止或抑制囊封物層300從基礎晶粒100抬起和/或分離。
囊封物層300可延伸到凹部151的中空空間中以提供囊封物層300的突起305。囊封物層300的突起305可充當將囊封物層300固定到基礎晶粒100的釘或錨。因此，囊封物層300與基礎晶粒100之間的黏合強度可增強。
各個凹部151的寬度W可根據基礎晶粒100的邊緣區域100E的寬度來確定。各個凹部151的寬度W可根據凹部151的數量來確定。各個凹部151的寬度W可被設定在大約幾微米至幾十微米的範圍內。各個凹部151的深度D可根據基礎晶粒100的厚度來確定。基礎晶粒100越厚，各個凹部151可越深。各個凹部151的深度D可被設定在大約幾微米至幾十微米的範圍內。
如圖2和圖3所示，各個凹部151可被形成為具有溝槽形狀。具有溝槽形狀的凹部151可被設置在基礎晶粒100的邊緣區域100E中。在圖3的平面圖中，凹部151可以是在與核心晶粒層疊物200C的各個側表面200S平行的方向上延伸的溝槽155。在圖3的平面圖中，各個溝槽155可具有與核心晶粒層疊物200C的側表面200S平行延伸的直線形狀。溝槽155A、155B、155C、155D、155E、155F、 155G可彼此平行。在圖3的平面圖中，具有溝槽形狀的凹部151可在與基礎晶粒100的各個側表面100S(或者囊封物層300的各個外側表面300S)平行的方向上延伸。在圖3的平面圖中，具有溝槽形狀的凹部151可沿著核心晶粒層疊物200C的四個側表面200S延伸。在圖3的平面圖中，具有溝槽形狀的凹部151可延伸以包圍核心晶粒層疊物200C。
具有溝槽形狀的凹部151可通過去除基礎晶粒100的邊緣區域100E的部分來形成。例如，具有溝槽形狀的凹部151可通過使用鋸切製程或雷射製程去除基礎晶粒100的邊緣區域100E的部分來形成。核心晶粒層疊物200C可與基礎晶粒100的邊緣區域100E相鄰設置。因此，如果在圖3的平面圖中凹部151被形成為與核心晶粒層疊物200C的側表面200S垂直延伸，則在用於形成凹部151的鋸切製程中使用的刀片可能損壞核心晶粒層疊物200C。因此，在圖3的平面圖中，本公開可在一些情況下不包括形成為在與核心晶粒層疊物200C的側表面200S垂直的方向上延伸的凹部151。
如圖3所示，具有溝槽形狀的凹部151可在基礎晶粒100的各個轉角部分109中彼此交叉。因此，在平面圖中，凹/凸狀結構150可包括可設置在基礎晶粒100的各個轉角部分109中的網格狀凹部151L。結果，在基礎晶粒100的各個轉角部分109中可提供島狀凸部153L以彼此隔離。即，各個島狀凸部153L可由網格狀凹部151L限定並包圍。如果設置網格狀凹部151L以提供島狀凸部153L，則與沒有島狀凸部153L和網格狀凹部151L的情況相比，囊封物層300與基礎晶粒100之間的介面面積可增加以顯著增強囊封物層300與基礎晶粒100之間的黏合強度。具體地，如果在基礎晶粒100的轉角部分109中形成凹部151以提供網格狀凹部151L，則由於導致囊封物層300的脫層現象的應力集中在基礎晶粒100的轉角部分109而不是非轉角部分中，所以轉角部分109中的網格狀凹部151L可非常有效地抑制囊封物層300從基礎晶粒100脫離的現象。
再參照圖1，基礎晶粒100可包括多個矽通孔(TSV)。基礎晶粒100可包括半導體主體層，並且電路元件可被整合在半導體主體層中或半導體主體層上。在這種情況下，第一通孔110可被設置為垂直地穿透基礎晶粒100的半導體主體層(例如，矽層)。用於將基礎晶粒100電連接到外部裝置的第一連接端子122可設置在基礎晶粒100的與核心晶粒層疊物200C相對的第二表面102上。第二連接端子121可設置在基礎晶粒100的第一表面101上。第二連接端子121可將基礎晶粒100電連接到核心晶粒層疊物200C。
設置有第一連接端子122的表面可不同於設置有第二連接端子121的表面。第一連接端子122可被設置為分別與第一通孔110交疊。第二連接端子121也可被設置為分別與第一通孔110交疊。在平面圖中，第一連接端子122可被設置為分別與第二連接端子121交疊。第一連接端子122可分別電連接到第一通孔110。第二連接端子121也可分別電連接到第一通孔110。因此，可提供包括第一連接端子122、第一通孔110和第二連接端子121的信號路徑。信號路徑可被設置為穿過基礎晶粒100。
第一連接端子122可以是從基礎晶粒100的第二表面102突出的凸塊。與第一連接端子122對應的各個凸塊可包括銅。第一導電黏合層123可被設置在第一連接端子122的與基礎晶粒100相對的端部上。第一導電黏合層123可包括焊料層。用作第一導電黏合層123的焊料層可包括錫(Sn)和銀(Ag)的合金材料。可在第一導電黏合層123與第一連接端子122之間另外設置諸如鎳層的阻擋層。第二連接端子121可以是從基礎晶粒100的第一表面101突出的銅凸塊。
基礎晶粒100可包括與第二表面102相鄰的主動層105以具有構成積體電路的電路元件。各個核心晶粒200可具有與形成在基礎晶粒100中的積體電路的功能不同的功能。例如，核心晶粒200可以是記憶體裝置，並且基礎晶粒100的積體電路可包括用於控制核心晶粒200的操作的控制器。如果核心晶粒200 是具有基本上相同的特徵和功能的記憶體裝置，則半導體封裝10可具有大容量的記憶體。
半導體封裝10可被配置為具有高頻寬記憶體(HBM)結構。基礎晶粒100和核心晶粒200可構成HBM結構。在這種情況下，各個核心晶粒200可以是包括存儲資料的存儲體(bank)的DRAM裝置，並且基礎晶粒100可包括用於測試核心晶粒200的電路以及用於軟修復核心晶粒200的電路。即，基礎晶粒100可輸出位址和命令以用於執行核心晶粒200(例如，DRAM裝置)的寫操作和讀操作。基礎晶粒100可包括具有實體層(PHY)的介面以用於基礎晶粒100與核心晶粒200之間或者基礎晶粒100與外部裝置之間的信號傳輸。基礎晶粒100可通過被設置為穿透核心晶粒200和基礎晶粒100的TSV而電連接到核心晶粒200。
第二通孔210可被設置為垂直地穿透各個核心晶粒200。第三連接端子252和第四連接端子251可分別設置在各個第二通孔210的兩端。如果第三連接端子252設置在核心晶粒200中的特定晶粒的一個表面上，則第四連接端子251可設置在核心晶粒200中的該特定晶粒的另一表面上。因此，可在核心晶粒層疊物200C中提供包括第三連接端子152、第二通孔210和第二連接端子151的信號路徑。信號路徑可被設置為穿過核心晶粒200。第三連接端子152和第四連接端子151中的每一個可以是包括銅的凸塊。
基礎晶粒100和核心晶粒層疊物200C中的最下核心晶粒200可通過凸塊連接結構205彼此連接。各個凸塊連接結構205可被配置為包括一個第二連接端子121和一個第四連接端子251。在這種情況下，可在第二連接端子121與第四連接端子251之間另外設置第二導電黏合層253。核心晶粒200也可通過凸塊連接結構205彼此電連接。
非導電黏合層400可設置在基礎晶粒100與核心晶粒200之間。非 導電黏合層400可包括非導電膜(NCF)。
至少一個半導體封裝10可用在另一半導體封裝中。例如，半導體封裝10可被包括在系統封裝(SIP)中。
圖4是示出根據另一實施方式的與系統封裝對應的半導體封裝20的橫截面圖。
參照圖4，半導體封裝20可包括與半導體封裝20的第一半導體封裝對應的至少一個半導體封裝10。第一半導體封裝10可充當嵌入在單個SIP中的內嵌封裝。第一半導體封裝10可被安裝在互連結構化層2200上。互連結構化層2200可對應於中介件(interposer)。半導體裝置2300可被設置在互連結構化層2200上。半導體裝置2300可以是半導體晶粒或半導體封裝。
第一半導體封裝10和半導體裝置2300可並排設置在互連結構化層2200的表面上。另一第一半導體封裝10可設置在互連結構化層2200上。在這種情況下，半導體裝置2300可設置在一對第一半導體封裝10之間。各個第一半導體封裝10可充當HBM裝置。半導體裝置2300可包括系統單晶片(SoC)。半導體裝置2300可以是通過高頻寬介面以快速的信號傳送速率與第一半導體封裝10通信的處理器晶粒。充當半導體裝置2300的處理器晶片可以是包括中央處理單元(CPU)或圖形處理單元(GPU)的特殊應用積體電路(ASIC)晶片、微處理器或微控制器、應用處理器(AP)、數位信號處理核心以及用於信號傳輸的介面。
半導體裝置2300可通過第五連接端子2307連接到互連結構化層2200。各個第五連接端子2307可包括凸塊。第一半導體封裝10可通過第一連接端子(圖1的122)連接到互連結構化層2200。第二囊封物層2400可設置在互連結構化層2200上以覆蓋與第一半導體封裝10的囊封物層(圖1的300)對應的第一囊封物層。第二囊封物層2400也可延伸以覆蓋半導體裝置2300。
互連結構化層2200可通過第六連接端子2207連接到封裝基板2500。各個第六連接端子2207可包括直徑大於第五連接端子2307的直徑的凸塊。第七連接端子2507可設置在封裝基板2500的與互連結構化層2200相對的表面上。第七連接端子2507可將封裝基板2500電連接到外部裝置。第七連接端子2507可以是焊球。
互連結構化層2200可包括第一信號路徑2201，通過第一信號路徑2201直接發送第一半導體封裝10與半導體裝置2300之間的信號。第一信號路徑2201可以是在互連結構化層2200中水平地設置的水平信號路徑。互連結構化層2200可包括將半導體裝置2300電連接到封裝基板2500的第二信號路徑2203。第二信號路徑2203可以是被設置為垂直地穿透互連結構化層2200的垂直信號路徑。互連結構化層2200可包括將第一半導體封裝10電連接到封裝基板2500的第三信號路徑2205。第三信號路徑2205可以是被設置為垂直地穿透互連結構化層2200的垂直信號路徑。
圖5是示出包括採用根據實施方式的至少一個半導體封裝的記憶卡7800的電子系統的區塊圖。記憶卡7800包括諸如非揮發性記憶體裝置的記憶體7810以及記憶體控制器7820。記憶體7810和記憶體控制器7820可存儲資料或者讀出所存儲的資料。記憶卡7800可被配置為包括根據實施方式的半導體封裝(圖1的10和圖4的20)中的至少一個。
記憶體7810可包括應用了本公開的實施方式的技術的非揮發性記憶體裝置。記憶體控制器7820可控制記憶體7810，使得回應於來自主機7830的讀/寫請求，讀出所存儲的資料或者存儲資料。
圖6是示出包括根據實施方式的至少一個封裝的電子系統8710的區塊圖。電子系統8710可包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可通過提供資料移動的路徑的匯 流排8715來彼此耦接。
在實施方式中，控制器8711可包括微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯裝置中的一個或更多個。控制器8711和記憶體8713可被配置為包括根據本公開的實施方式的半導體封裝(圖1的10和圖4的20)中的至少一個。輸入/輸出裝置8712可包括從鍵區、鍵盤、顯示裝置、觸控式螢幕等當中選擇的至少一個。記憶體8713可以是用於存儲資料的裝置。記憶體8713可存儲要由控制器8711執行的資料和/或命令等。
記憶體8713可包括諸如DRAM的揮發性記憶體裝置和/或諸如快閃記憶體的非揮發性記憶體裝置。例如，快閃記憶體可被安裝到諸如移動終端或桌上型電腦的資訊處理系統。快閃記憶體可構成固態硬碟(SSD)。在這種情況下，電子系統8710可在快閃記憶體系統中穩定地存儲大量資料。
電子系統8710還可包括被配置為向通信網路發送資料以及從通信網路接收資料的介面8714。介面8714可為有線或無線型。例如，介面8714可包括天線或者有線或無線收發器。
電子系統8710可被實現為移動系統、個人電腦、工業電腦或者執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中的任一個。
如果電子系統8710可以是能夠執行無線通訊的設備，則電子系統8710可用在使用CDMA(分碼多重進接)、GSM(全球移動通信系統)、NADC(北美數位行動電話)、E-TDMA(增強分時多重進接)、WCDAM(寬頻分碼多重進接)、CDMA2000、LTE(長期演進)或Wibro(無線寬頻互聯網)的技術的通信系統中。
出於例示性目的公開了本公開的實施方式。本領域技術人員將理 解，在不脫離本公開和所附請求項的範圍和精神的情況下，可進行各種修改、添加和替換。

Claims (20)

  1. 一種半導體封裝，所述半導體封裝包括：核心晶粒，所述核心晶粒層疊在基礎晶粒上以暴露所述基礎晶粒的邊緣區域；以及囊封物層，所述囊封物層被設置為覆蓋所述核心晶粒的側表面以及所述基礎晶粒的暴露的所述邊緣區域的表面，其中，所述基礎晶粒的所述邊緣區域的所述表面包括由所述囊封物層至少部分地填充的凹/凸狀結構。
  2. 根據請求項1所述的半導體封裝，其中，所述凹/凸狀結構包括從所述基礎晶粒的所述邊緣區域的所述表面凹陷的凹部以及位於所述凹部之間以從所述凹部的底表面突出的凸部。
  3. 根據請求項2所述的半導體封裝，其中，在平面圖中，所述凹部是在與所述核心晶粒的所述側表面平行的方向上延伸的溝槽。
  4. 根據請求項3所述的半導體封裝，其中，在平面圖中，各個所述溝槽具有與所述核心晶粒的所述側表面平行地延伸的直線形狀。
  5. 根據請求項3所述的半導體封裝，其中，所述溝槽彼此平行。
  6. 根據請求項2所述的半導體封裝，其中，所述囊封物層延伸到所述凹部的中空空間中以提供所述囊封物層的突起。
  7. 根據請求項1所述的半導體封裝，其中，在平面圖中，所述凹/凸狀結構包括分別位於所述基礎晶粒的轉角部分處的網格狀凹部。
  8. 根據請求項1所述的半導體封裝，其中，所述基礎晶粒的側表面分別與所述囊封物層的外側表面垂直地對齊。
  9. 根據請求項1所述的半導體封裝，其中，所述基礎晶粒和所述核心晶粒構成高頻寬記憶體(HBM)裝置。
  10. 根據請求項1所述的半導體封裝，其中，所述基礎晶粒和所述核心晶粒通過矽通孔(TSV)彼此電連接。
  11. 一種半導體封裝，所述半導體封裝包括：第一半導體封裝，所述第一半導體封裝包括層疊在基礎晶粒上以暴露所述基礎晶粒的邊緣區域的核心晶粒以及被設置為覆蓋所述核心晶粒的側表面以及所述基礎晶粒的暴露的所述邊緣區域的表面的第一囊封物層，其中，所述基礎晶粒的所述邊緣區域的所述表面包括由所述囊封物層至少部分地填充的凹/凸狀結構；互連結構化層，所述第一半導體封裝被安裝在所述互連結構化層上；半導體裝置，所述半導體裝置被設置在所述互連結構化層上以位於所述第一半導體封裝旁邊；以及第二囊封物層，所述第二囊封物層覆蓋所述第一半導體封裝和所述半導體裝置。
  12. 根據請求項11所述的半導體封裝，其中，所述凹/凸狀結構包括從所述基礎晶粒的所述邊緣區域的所述表面凹陷的凹部以及位於所述凹部之間以從所述凹部的底表面突出的凸部。
  13. 根據請求項12所述的半導體封裝，其中，在平面圖中，所述凹部是在與所述核心晶粒的所述側表面平行的方向上延伸的溝槽。
  14. 根據請求項12所述的半導體封裝，其中，所述第一囊封物層延伸到所述凹部的中空空間中以提供所述囊封物層的突起。
  15. 根據請求項11所述的半導體封裝，其中，在平面圖中，所述凹/凸狀結構包括分別位於所述基礎晶粒的轉角部分處的網格狀凹部。
  16. 根據請求項11所述的半導體封裝，其中，所述基礎晶粒和所述核心晶粒構成高頻寬記憶體(HBM)裝置。
  17. 根據請求項11所述的半導體封裝，其中，所述基礎晶粒和所述核心晶粒通過矽通孔(TSV)彼此電連接。
  18. 根據請求項11所述的半導體封裝，其中，所述半導體裝置包括系統單晶片(SoC)。
  19. 根據請求項11所述的半導體封裝，其中，所述互連結構化層包括中介件。
  20. 根據請求項11所述的半導體封裝，其中，所述互連結構化層包括將所述第一半導體封裝直接連接到所述半導體裝置的水平信號路徑。
TW107112414A 2017-08-03 2018-04-11 包括多個層疊的晶粒的半導體封裝 TW201911492A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2017-0098672 2017-08-03
KR1020170098672A KR20190015661A (ko) 2017-08-03 2017-08-03 복수의 다이들이 적층된 반도체 패키지

Publications (1)

Publication Number Publication Date
TW201911492A true TW201911492A (zh) 2019-03-16

Family

ID=65231127

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107112414A TW201911492A (zh) 2017-08-03 2018-04-11 包括多個層疊的晶粒的半導體封裝

Country Status (4)

Country Link
US (1) US20190043833A1 (zh)
KR (1) KR20190015661A (zh)
CN (1) CN109390294A (zh)
TW (1) TW201911492A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985151B2 (en) * 2019-04-19 2021-04-20 Nanya Technology Corporation Semiconductor package and method for preparing the same
US20200357766A1 (en) * 2019-05-09 2020-11-12 Nanya Technology Corporation Semiconductor packages with adhesion enhancement layers
US11233010B2 (en) * 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure

Also Published As

Publication number Publication date
CN109390294A (zh) 2019-02-26
US20190043833A1 (en) 2019-02-07
KR20190015661A (ko) 2019-02-14

Similar Documents

Publication Publication Date Title
US9153557B2 (en) Chip stack embedded packages
TWI732985B (zh) 包含堆疊晶片的半導體封裝
TWI718313B (zh) 具有不對稱晶片堆疊結構的半導體封裝
US10090252B2 (en) Package-on-package type semiconductor device including fan-out memory package
TWI810380B (zh) 包括橋接晶粒的系統級封裝件
US20150311182A1 (en) Semiconductor package and method for manufacturing the same
US9941253B1 (en) Semiconductor packages including interconnectors and methods of fabricating the same
TW201628139A (zh) 包含內插器的半導體封裝
US9324688B2 (en) Embedded packages having a connection joint group
US10903131B2 (en) Semiconductor packages including bridge die spaced apart from semiconductor die
TW201537700A (zh) 薄堆疊封裝
US9345136B1 (en) Package substrates, semiconductor packages including the same, electronic systems including the same, and memory cards including the same
TW202010085A (zh) 包括橋接晶粒的堆疊封裝
TW201903998A (zh) 半導體封裝及製造其之方法
TWI768119B (zh) 包含晶片堆疊的半導體封裝
KR20130016755A (ko) 반도체 패키지 및 이를 갖는 적층 반도체 패키지
TW201911492A (zh) 包括多個層疊的晶粒的半導體封裝
US20220208737A1 (en) Stack packages including a hybrid wire bonding structure
TWI699860B (zh) 包含具有階梯狀邊緣的模製層疊晶粒的半導體封裝
US10361141B2 (en) Semiconductor packages relating to thermal transfer plate and methods of manufacturing the same
US9209161B2 (en) Stacked package and method for manufacturing the same
US10998294B2 (en) Semiconductor packages having stacked chip structure
CN110931469B (zh) 包括层叠的半导体晶片的层叠封装
US20230068842A1 (en) Semiconductor package including stacked semiconductor chips
TW202029423A (zh) 包括橋接晶粒的半導體封裝