KR20230100752A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20230100752A
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KR
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resin layer
layer
semiconductor device
semiconductor
semiconductor element
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KR1020237021329A
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테이지 야마모토
마사유키 아오이케
히로유키 나가이
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

특성을 향상할 수 있도록 한 반도체 장치 및 반도체 장치의 제조 방법을 제공한다. 반도체 장치는 제 1 면과, 제 1 면의 반대측에 위치하는 제 2 면을 갖는 기판과, 제 1 면측에 형성되는 제 1 소자와, 상기 제 1 면측에 형성되며, 또한 평면으로부터 볼 때 제 1 소자의 주위에 형성되는 제 1 수지층을 구비한다. 기판은 배선층을 갖는다. 제 1 소자는 반도체층과, 반도체층에 있어서 기판과 대향하는 면측에 위치하는 전극부와, 반도체층을 사이에 두고 전극부의 반대측에 위치하는 절연층을 갖는다. 전극부는 배선층에 접속한다. 제 1 수지층의 제 1 면으로부터의 높이는 제 1 소자의 제 1 면으로부터의 높이보다 높다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체층과, 절연층과, 지지 기판를 포함하는 SOI(Silicon on Insulator) 기판이 알려져 있다. SOI 기판의 반도체층에 MOS 트랜지스터 등이 설치된 반도체 디바이스가 알려져 있다(예를 들면, 특허문헌 1 참조).
국제공개 제2011/008894호
SOI 기판에서는 절연층을 사이에 두고 반도체층과 지지 기판 사이에 기생 용량이 발생한다. 또한, SOI 기판에서는 반도체층과 절연층의 계면에 전하 축적층이 존재할 가능성도 있다. 상기 기생 용량이나 전계 축적층에 의해 반도체 디바이스의 특성의 향상이 방해될 가능성이 있다.
본 발명은 상기를 감안하여 이루어진 것이며, 특성을 향상할 수 있도록 한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
일실시형태에 의한 반도체 장치는 제 1 면과, 상기 제 1 면의 반대측에 위치하는 제 2 면을 갖는 기판과, 상기 제 1 면측에 형성되는 제 1 소자와, 상기 제 1 면측에 형성되며, 또한 평면으로부터 볼 때 상기 제 1 소자의 주위에 형성되는 제 1 수지층을 구비하고, 상기 기판은 배선층을 갖고, 상기 제 1 소자는 반도체층과, 상기 반도체층에 있어서 상기 기판과 대향하는 면측에 위치하는 전극부와, 상기 반도체층을 사이에 두고 상기 전극부의 반대측에 위치하는 절연층을 갖고, 상기 전극부는 상기 배선층에 접속하고, 상기 제 1 수지층의 상기 제 1 면으로부터의 높이는 상기 제 1 소자의 상기 제 1 면으로부터의 높이보다 높다.
일실시형태에 의한 반도체 장치의 제조 방법은 지지 기판과, 상기 지지 기판의 일방의 면측에 형성된 절연층과, 상기 절연층을 사이에 두고 상기 지지 기판의 반대측에 형성된 반도체층과, 상기 반도체층을 사이에 두고 상기 절연층의 반대측에 형성된 전극부를 갖는 소자를 사용하여 반도체 장치를 제조하는 방법이며, 상기 반도체층을 기판의 제 1 면에 대향시켜서 상기 전극부를 상기 기판이 갖는 배선층에 접속하는 공정과, 상기 기판의 제 1 면측에 상기 제 1 수지층을 형성하여 상기 소자를 덮는 공정과, 상기 제 1 수지층을 연삭하여 상기 지지 기판을 노출시키는 공정과, 상기 제 1 수지층으로부터 노출된 상기 지지 기판을 에칭하여 제거하는 공정을 포함한다.
(발명의 효과)
본 발명에 의하면 특성을 향상할 수 있도록 한 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 실시형태 1에 의한 반도체 장치의 구성예를 나타내는 평면도이다.
도 2는 도 1에 나타낸 평면도를 II-II'선으로 절단한 단면도이다.
도 3은 실시형태 1에 의한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 4는 실시형태 1에 의한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5는 실시형태 1의 변형예 1에 의한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6은 실시형태 1의 변형예 2에 의한 반도체 장치와 그 제조 방법을 나타내는 단면도이다.
도 7은 실시형태 1의 변형예 3에 의한 반도체 장치와 그 제조 방법을 나타내는 단면도이다.
도 8은 실시형태 1의 변형예 4에 의한 반도체 장치를 나타내는 단면도이다.
도 9는 실시형태 1의 변형예 5에 의한 반도체 장치를 나타내는 단면도이다.
도 10은 실시형태 2에 의한 반도체 장치의 구성예를 나타내는 단면도이다.
도 11은 실시형태 2에 의한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 12는 실시형태 2에 의한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
이하, 본 발명을 실시하기 위한 형태(실시형태)에 대해 도면을 참조하면서 상세하게 설명한다. 또한, 이하의 실시형태에 기재된 내용에 의해 본 발명이 한정되는 것은 아니다. 또한, 이하에 기재된 구성 요소에는 당업자가 용이하게 상정할 수 있는 것, 실질적으로 동일한 것이 포함된다. 또한, 이하에 기재된 구성 요소는 적당히 조합하는 것이 가능하다. 또한, 본 명세서와 각 도면에 있어서 기출된 도면에 관해서 상술한 것과 마찬가지의 요소에는 동일 부호를 붙여서 상세한 설명을 적당히 생략하는 경우가 있다.
(실시형태 1)
도 1은 실시형태 1에 의한 반도체 장치의 구성예를 나타내는 평면도이다. 도 2는 도 1에 나타낸 평면도를 II-II'선으로 절단한 단면도이다. 반도체 장치(100)는, 예를 들면 고주파의 입력 신호를 증폭해서 출력하는 고주파 용도의 반도체 디바이스이다. 일례를 들면 반도체 장치(100)는 휴대전화 등의 이동체 통신기에 있어서 음성, 데이터 등의 각종 신호를 기지국으로 송신하기 위해서 사용되는 송신 유닛이다. 도 1 및 도 2에 나타내는 바와 같이 실시형태 1에 의한 반도체 장치(100)는 회로 기판(1)과, 복수의 외부 접속 단자(5)와, 제 1 수지층(7)과, 제 2 수지층(9)과, 제 1 반도체 소자(10)와, 제 2 반도체 소자(50)와, 제 1 표면 실장 부품(이하, SMD(Surface Mount Device) 부품이라고 한다)(60)과, 제 2 SMD 부품(70)을 구비한다.
회로 기판(1)은 유전체 재료와 금속으로 형성되는 기판이며, 예를 들면 배선층(3)을 갖는 유리 에폭시 기판이다. 회로 기판(1)은 표면(1a)과, 표면(1a)의 반대측에 위치하는 이면(1b)을 갖는다. 본 개시에서는 이면(1b)을 제 1 면이라고 하고, 표면(1a)을 제 2 면이라고 하는 경우도 있다. 배선층(3)은 표면(1a)에 형성된 제 1 배선층(3a)과, 이면(1b)에 형성된 제 2 배선층(3b)과, 표면(1a)과 이면(1b) 사이에 형성된 제 3 배선층(3c)을 포함한다. 제 3 배선층(3c)은 단층이어도 좋고, 복수의 층이어도 좋다. 제 1 배선층(3a)의 일부는 제 3 배선층(3c)을 통해서 제 2 배선층(3b)의 일부에 접속해 있다.
제 1 반도체 소자(10)는 회로 기판(1)의 이면(1b)측에 표면 실장되어 있다. 본 개시에서는 제 1 반도체 소자(10)는 제 1 소자라고 하는 경우도 있다. 제 1 반도체 소자(10)는 반도체층(11)과, 절연층(12)과, 범프 전극(15)을 갖는다. 반도체층(11)에는 집적 회로(Integrated Circuit: IC)가 형성되어 있다. 집적 회로는 트랜지스터 등의 능동 소자나, 저항, 커패시터 등의 수동 소자로 구성되어 있다. 반도체층(11)은, 예를 들면 단결정의 실리콘층(Si)이다. 반도체층(11)은 활성층이라고도 불린다. 절연층(12)은 반도체층(11)에 있어서 범프 전극(15)과 대향하는 면의 반대측에 형성되어 있다. 즉, 절연층(12)은 반도체층(11)을 사이에 두고 범프 전극(15)의 반대측에 위치한다. 절연층(12)은 반도체층(11)을 구성하는 반도체의 산화물이며, 예를 들면 실리콘 산화막(SiO2)이다. 절연층(12)은 BOX층이라고도 불린다.
범프 전극(15)은 반도체층(11)과 회로 기판(1) 사이에 위치하고, 회로 기판(1)의 제 2 배선층(3b)에 접속해 있다. 범프 전극(15)은 회로 기판(1)으로부터 제 1 반도체 소자(10)로의 전원 입력이나 신호 입력에 사용된다. 또한, 범프 전극(15)은 제 1 반도체 소자(10)로부터 회로 기판(1)으로의 신호 출력에도 사용된다. 범프 전극(15)은, 예를 들면 땜납 등의 금속 재료로 구성되어 있다.
또한, 후술하는 바와 같이 제 1 반도체 소자(10)는, 예를 들면 SOI 기판의 지지 기판(13)(도 3 참조)을 제거함으로써 형성된다. 이에 따라 제 1 반도체 소자(10)는 제 2 반도체 소자(50)보다 두께가 얇다. 이 때문에 제 1 반도체 소자(10)는 박층 반도체 소자라고 할 수도 있다.
외부 접속 단자(5)는 회로 기판(1)의 이면(1b)측에 부착되어 있으며, 회로 기판(1)의 이면(1b)의 제 2 배선층(3b)에 접속해 있다. 외부 접속 단자(5)는 금속층(51)과, 금속층(51)을 덮는 도금층(52)을 갖는다. 예를 들면, 금속층(51)은 구리(Cu)로 구성되어 있다. 도금층(52)은 금속층(51)측으로부터 니켈(Ni), 금(Au)이 이 순서로 적층된 구조를 갖는다.
제 1 수지층(7)은 회로 기판(1)의 이면(1b)측에 형성되어 있다. 제 1 수지층(7)은 제 1 반도체 소자(10)의 주위를 간극 없이 둘러싸고 있다. 예를 들면, 제 1 수지층(7)은 평면으로부터 볼 때 제 1 반도체 소자(10)의 주위를 빈틈 없이 둘러싸고 있다. 또한, 제 1 수지층(7)은 제 1 반도체 소자(10)의 측면(10s) 전체에 밀착해 있다. 이에 따라 제 1 반도체 소자(10)는 제 1 수지층(7)에 의해 주위로부터 지지되어 있다. 또한, 제 1 반도체 소자(10)의 반도체층(11)은 제 1 수지층(7)에 의해 밀폐되어 있다. 또한, 본 명세서에 있어서 평면으로부터 볼 때란 회로 기판(1)의 이면(1b)의 법선 방향으로부터 보는 것을 의미한다.
또한, 제 1 수지층(7)은 복수의 외부 접속 단자(5)의 주위를 각각 간극 없이 둘러싸고 있다. 예를 들면, 제 1 수지층(7)은 평면으로부터 볼 때 외부 접속 단자(5)의 주위를 빈틈 없이 둘러싸고 있다. 또한, 제 1 수지층(7)은 외부 접속 단자(5)의 측면(5s)에 밀착해 있다. 이에 따라 외부 접속 단자(5)는 제 1 수지층(7)에 의해 주위로부터 지지되어 있다.
또한, 제 1 수지층(7)은 제 1 반도체 소자(10)와 회로 기판(1) 사이에 충전되어 있으며, 범프 전극(15)의 측면을 덮고 있다. 이에 따라 제 1 반도체 소자(10)는 제 1 수지층(7)에 의해 회로 기판(1)측으로부터도 지지되어 있다. 제 1 수지층(7)은 비유전율이 4 이하인 저유전율 재료로 구성되어 있다. 예를 들면, 제 1 수지층(7)은 열경화형의 에폭시 수지이다.
이하, 제 1 수지층(7) 중 제 1 반도체 소자(10)의 주위에 위치하는 부분을 수지 댐이라고도 한다. 도 2에 나타내는 바와 같이 절연층(12)에 있어서 회로 기판(1)과 대향하는 면의 반대측의 면(이하, 상면)(12b)과 외부 접속 단자(5)의 도금층(52)은 수지 댐으로부터 노출되어 있다.
제 1 반도체 소자(10)의 이면(1b)으로부터의 높이를 T10으로 하고, 수지 댐의 이면(1b)으로부터의 높이를 T7로 하고, 외부 접속 단자(5)의 이면(1b)으로부터의 높이를 T5로 한다. 수지 댐의 이면(1b)으로부터의 높이(T7)는 제 1 반도체 소자(10)의 이면(1b)으로부터의 높이(T10)보다 높게 되어 있다. 또한, 외부 접속 단자(5)의 이면(1b)으로부터의 높이(T5)는 수지 댐의 이면(1b)으로부터의 높이(T7)와 동일하게 또는 높이(T7)보다 높게 되어 있다. 즉, 본 실시형태에서는 높이(T10, T7, T5)의 대소 관계는 T10<T7≤T5로 되어 있다.
상기 대소 관계에 의해 제 1 수지층(7)에는 수지 댐으로 둘러싸인 오목부(함몰)(H1)가 존재한다. 오목부(H1)의 저부에서는 절연층(12)의 상면(12b)이 노출되어 있다. 예를 들면, 오목부(H1)의 저면이 절연층(12)의 상면(12b)으로 되어 있다. 또한, 외부 접속 단자(5)의 도금층(52)은 수지 댐과 동일 높이, 또는 수지 댐으로부터 돌출되어 있다.
도 2에 나타내는 바와 같이 제 2 반도체 소자(50)는 회로 기판(1)의 표면(1a)측에 표면 실장되어 있다. 본 개시에서는 제 2 반도체 소자(50)는 제 2 소자라고 하는 경우도 있다. 제 2 반도체 소자(50)는 반도체 기판(55)과, 범프 전극(56)을 갖는다. 반도체 기판(55)은, 예를 들면 단결정의 Si 기판이며, 집적 회로가 형성되어 있다. 범프 전극(56)은 반도체 기판(55)과 회로 기판(1) 사이에 위치하고, 회로 기판(1)의 제 1 배선층(3a)에 접속해 있다. 범프 전극(56)은 회로 기판(1)으로부터 제 2 반도체 소자(50)로의 전원 입력이나 신호 입력에 사용된다. 또한, 범프 전극(56)은 제 2 반도체 소자(50)로부터 회로 기판(1)으로의 신호 출력에도 사용된다. 범프 전극(56)은, 예를 들면 땜납 등의 금속 재료로 구성되어 있다.
제 1 SMD 부품(60) 및 제 2 SMD 부품(70)은 회로 기판(1)의 표면(1a)측에 각각 실장되어 있다. 본 개시에서는 제 1 SMD 부품(60) 및 제 2 SMD 부품(70) 중 적어도 1개는 제 2 소자라고 하는 경우도 있다. 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)은 각각 전자 부품이며, 그 종류는 특별히 한정되지 않는다. 예를 들면, 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)은 각각 디스크리트 반도체이다. 디스크리트 반도체로서 콘덴서, 트랜지스터, 다이오드, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor) 등이 예시된다. 또는, 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)은 각각 커패시터 소자 또는 저항 소자이어도 좋다. 또한, 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)은 Si계의 반도체 디바이스에 한정되지 않는다. 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)은 화합물계의 반도체 디바이스이어도 좋고, MEMS 센서계의 전자 부품이어도 좋다. 또한, 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)은 Integrated passive Device(IPD)이어도 좋다.
제 2 수지층(9)은 회로 기판(1)의 표면(1a)측에 형성되어 있다. 제 2 수지층(9)은 제 2 반도체 소자(50)와 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)을 덮고 있다. 제 2 수지층(9)은 비유전율이 4 이하인 저유전율 재료로 구성되어 있다. 예를 들면, 제 2 수지층(9)은 열경화형의 에폭시 수지이다.
도 1 및 도 2에 나타낸 반도체 장치(100)는 도시하지 않은 기판 등에 실장된다. 예를 들면, 회로 기판(1)의 이면(1b)이 도시하지 않은 기판에 대향한 상태로 반도체 장치(100)의 외부 접속 단자(5)가 도시하지 않은 기판의 배선층에 접합된다.
이어서, 도 1 및 도 2에 나타낸 반도체 장치(100)의 제조 방법을 설명한다. 도 3 및 도 4는 실시형태 1에 의한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 도 3 및 도 4에 나타내는 바와 같이 실시형태 1에 의한 반도체 장치(100)는 스텝(ST1~ST6)의 각 공정을 거쳐 완성된다. 또한, 도 3 및 도 4와 후술하는 도 5~도 12에서는 회로 기판(1)이 갖는 배선층(3)의 도시를 생략하고 있다.
도 3의 스텝(ST1)에 있어서 제조 장치(도시하지 않음)는 회로 기판(1)의 이면(1b)에 외부 접속 단자(5)를 형성한다. 본 개시에 있어서 외부 접속 단자(5)의 형성 방법은 특별히 한정되지 않는다. 예를 들면, 제조 장치는 회로 기판(1)의 이면(1b) 상에 마스크(도시하지 않음)를 배치하고, 마스크로부터 노출되어 있는 영역에 구리(Cu) 등의 도전성 부재를 인쇄 또는 도금함으로써 금속층(51)을 형성한다. 금속층(51)의 형성 후 제조 장치는 회로 기판(1)의 이면(1b) 상으로부터 마스크를 제거한다.
이어서, 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 반도체 소자(10A)를 표면 실장한다(스텝(ST2)). 제 1 반도체 소자(10A)는 지지 기판(13)과, 절연층(12)과, 반도체층(11)과, 범프 전극(15)을 갖는다. 절연층(12)은 지지 기판(13)의 일방의 면측에 형성되어 있다. 반도체층(11)은 절연층(12)을 사이에 두고 지지 기판(13)의 반대측에 형성되어 있다. 범프 전극(15)은 반도체층(11)을 사이에 두고 절연층(12)의 반대측에 설치되어 있다. 예를 들면, 지지 기판(13), 절연층(12), 및 반도체층(11)은 SOI(Silicon on Insulator) 기판을 구성하고 있다. 지지 기판(13)은 단결정의 Si 기판이며, 절연층(12)은 실리콘 산화막이다. 반도체층(11)은, 예를 들면 산화막으로 덮인 Si 웨이퍼끼리의 접합과 스마트 커트 기술이나 고밀도 연삭 연마 기술 등에 의해 형성된 극박 단결정 실리콘층이다.
이어서, 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 수지층(7)을 형성한다. 예를 들면, 제조 장치는 제 1 수지층(7)을 트랜스퍼 몰드 기술에 의해 형성한다. 이에 따라 제 1 반도체 소자(10A)와 금속층(51)은 제 1 수지층(7)에 의해 덮여서 밀봉된다. 이때 제 1 반도체 소자(10A)와 회로 기판(1) 사이에도 제 1 수지층(7)이 충전된다.
이어서, 제조 장치는 제 1 수지층(7)의 표면을 연삭하여 제 1 수지층(7)으로부터 지지 기판(13)과 금속층(51)을 노출시킨다(스텝(ST3)). 이 연삭에 사용되는 제조 장치는, 예를 들면 숫돌을 갖는 그라인더이다. 그라인더는 제 1 수지층(7)에 대해서 숫돌을 상대적으로 회전 운동시킴으로써 제 1 수지층(7)의 표면을 연삭한다. 또한, 제 1 수지층(7)의 연삭은 그라인더를 사용한 방법에 한정되지 않는다. 예를 들면, 제 1 수지층(7)의 연삭은 CMP(Chemical Mechanical Polishing)로 행해도 좋다.
이어서, 제조 장치는 지지 기판(13) 상에 마스크(M1)를 형성한다(스텝(ST4)). 마스크(M1)는, 예를 들면 수지 재료이다. 지지 기판(13)에 있어서 제 1 수지층(7)으로부터 노출되어 있는 면은 모두 마스크(M1)로 덮인다. 이어서, 제조 장치는 금속층(51)에 대해서 금속을 도금함으로써 도금층(52)을 형성한다. 예를 들면, 제조 장치는 지지 기판(13)이 마스크(M1)로 덮이며, 또한 금속층(51)이 마스크(M1)로부터 노출되어 있는 상태로 Ni와 Au를 이 순서로 도금한다. 이에 따라 금속층(51) 상에만 도금층(52)이 형성되고, 금속층(51)과 도금층(52)을 갖는 외부 접속 단자(5)가 완성된다. 도금층(52)의 형성 후 제조 장치는 지지 기판(13) 상으로부터 마스크(M1)를 제거한다.
이어서, 제조 장치는 제 1 수지층(7) 및 절연층(12)보다 지지 기판(13) 쪽이 에칭되기 쉬운 조건에서 지지 기판(13)을 에칭하여 제거한다(스텝(ST5)). 이에 따라 제조 장치는 제 1 반도체 소자(10A)로부터 지지 기판(13)이 제거된 제 1 반도체 소자(10)를 형성함과 아울러, 제 1 반도체 소자(10) 상에 오목부(H1)를 형성한다.
또한, 지지 기판(13)의 에칭은 하지인 절연층(12)으로의 대미지를 가능한 한 작게 하기 위해서 웨트 에칭으로 행하는 것이 바람직하다. 이 경우 에칭액에는 절연층(12)에서 에칭이 선택적으로 스톱하는 것 같은 약제와 액온을 선택한다. 예를 들면, 에칭액으로서 TMAH(수산화테트라메틸암모늄) 수용액을 들 수 있다. 농도가 10질량%(wt%)이며, 액온이 80℃인 TMAH 수용액은 SiO2로 이루어지는 절연층 Si를 에칭스토퍼로 하여 Si로 이루어지는 지지 기판(13)만을 에칭할 수 있다. 상기 TMAH 수용액은 제 1 수지층(7), 도금층(52), 및 금속층(51)을 에칭하는 일은 없고, 부식시키는 일도 없다.
이어서, 제조 장치는 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)을 회로 기판(1)의 표면(1a)측에 실장한다(스텝(ST6)). 이어서, 제조 장치는 회로 기판(1)의 표면(1a)측에 제 2 수지층(9)을 형성한다. 예를 들면, 제조 장치는 제 2 수지층(9)을 트랜스퍼 몰드 기술에 의해 형성한다. 이에 따라 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)은 제 2 수지층(9)에 의해 덮여서 밀봉된다. 그 후 제조 장치는 반도체 장치(100)의 최종적인 두께를 조정하기 위해서 도 4의 점선으로 나타내는 바와 같이 제 2 수지층(9)의 표면을 연삭한다. 이상의 공정을 거쳐 반도체 장치(100)가 완성된다.
이상, 설명한 바와 같이 실시형태 1에 의한 반도체 장치(100)는 회로 기판(1)과, 회로 기판(1)의 이면(1b)측에 형성되는 제 1 반도체 소자(10)와, 회로 기판(1)의 이면(1b)측에 형성되어 제 1 반도체 소자(10)를 둘러싸는 제 1 수지층(7)을 구비한다. 즉, 도 1에 나타내는 바와 같이 회로 기판(1)의 상방에는 평면으로부터 볼 때 제 1 수지층(7)이 제 1 반도체 소자(10)의 주위에 형성되어 있다. 회로 기판(1)은 배선층(3)을 갖는다. 제 1 반도체 소자(10)는 반도체층(11)과, 반도체층(11)에 있어서 회로 기판(1)과 대향하는 면측에 위치하는 범프 전극(15)과, 반도체층(11)을 사이에 두고 범프 전극(15)의 반대측에 위치하는 절연층(12)을 갖는다. 범프 전극(15)은 배선층(3)에 접속한다. 제 1 수지층(7)의 이면(1b)으로부터의 높이(T7)는 제 1 반도체 소자(10)의 이면(1b)으로부터의 높이(T10)보다 높다.
이것에 의하면 제 1 반도체 소자(10) 상에 수지 댐으로 둘러싸인 오목부(H1)가 존재한다. 오목부(H1)에는 공기층을 배치할 수 있다. 이에 따라 반도체 장치(100)는 반도체층(11)의 기생 용량을 저감할 수 있으므로 제 1 반도체 소자(10)의 고주파 특성을 향상시킬 수 있다. 또한, 제 1 반도체 소자(10)에서 발생하는 열은 절연층(12)을 통해서 공기층으로 방산된다. 이 때문에 반도체 장치(100)는 제 1 반도체 소자(10)의 방열성을 높일 수 있다.
여기에서 본 실시형태와 비교되는 기술에 대해서 설명한다. 일반적으로 고주파 용도의 반도체 디바이스는 트랜지스터가 형성되는 활성층과, 활성층을 지지하는 지지 기판을 구비한다. 지지 기판의 저항률이나 유전율은 반도체 디바이스의 고주파 특성에 영향을 준다. 예를 들면, 지지 기판의 저항률이나 유전율은 반도체 디바이스의 고주파 특성의 향상을 방해하고, 고주파 특성의 열화의 요인으로도 된다. 이와 같은 영향을 저감하기 위해서 활성층과 지지 기판 사이에 저유전율의 절연층(SiO2)을 삽입한 SOI 기판이나 지지 기판에 1㏀·㎝의 고저항 기판을 채용하는 방법이 생각된다. 그러나 이들 방법으로는 기판이 고가가 된다. 또한, SOI 기판에 있어서 절연층을 더 두껍게 하거나, 지지 기판을 10㏀·㎝까지 고저항화하거나, 절연층과 지지 기판의 계면에 트랩 리치(Trap-rich)층을 삽입하거나 하는 방법도 생각된다. 그러나 이들 방법은 난이도가 높거나 공수가 증가하거나 하는 등 고가인 기술이다.
이에 대해서 본 실시형태에 의한 반도체 장치(100)는 표면 실장(플립 칩 실장), 수지 밀봉, 연삭, 에칭이라는 반도체 장치의 일반적인 양산 기술에 의해 실현되는 구조이다. 이 때문에 반도체 장치(100)는 고주파 특성의 향상을 저렴하게 실현할 수 있다.
또한, 본 실시형태에 의한 반도체 장치에서는 회로 기판(1)에 제 1 반도체 소자(10A), 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)이 각각 실장되기 전에 미리 이들 각 소자, 각 부품 각각에 대해서 프로브 검사나 외관 검사를 행할 수 있다. 이에 따라 프로브 검사나 외관 검사에서 양품으로 판정된 제 1 반도체 소자(10A), 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)만을 회로 기판(1)에 실장할 수 있다. 이에 따라 반도체 장치(100)의 수율을 높일 수 있고, 반도체 장치(100)의 염가화에 기여할 수 있다.
또한, 제 1 반도체 소자(10)는 제 1 반도체 소자(10)보다 이면(1b)으로부터의 높이가 높은 수지 댐에 의해 둘러싸여 있다. 이에 따라 수지 댐은 외부의 기판이나 외부의 기기와의 접촉, 충돌로부터 제 1 반도체 소자(10)를 보호할 수 있고, 제 1 반도체 소자(10)가 손상되는 것을 방지할 수 있다. 예를 들면, 수지 댐은 제 1 반도체 소자(10)에 스크래치가 생기는 것을 방지할 수 있고, 스크래치를 원인으로 하는 마이크로 크랙이나 칩 파단이 제 1 반도체 소자(10)에 발생할 가능성을 저감할 수 있다.
또한, 제 1 반도체 소자(10)에 있어서 반도체층(11)은 절연층(12)으로 덮여 있다. 이에 따라 절연층(12)은 실리콘 재료 중을 확산하기 쉬운 금속(예를 들면, Cu, Fe 등)이 반도체층(11)에 접촉하는 것을 방지할 수 있다. 따라서, 제 1 반도체 소자(10)는 상기 금속과의 접촉이 원인으로 고주파 특성이 변동되는 것을 방지할 수 있다.
수지 댐은 제 1 반도체 소자(10)의 측면(10s)에 밀착해 있다. 이것에 의하면 수지 댐은 제 1 반도체 소자(10)를 간극 없이 둘러쌀 수 있다. 이에 따라 수지 댐은 회로 기판(1)을 측방으로부터 지지할 수 있고, 회로 기판(1)에 대한 제 1 반도체 소자(10)의 부착의 강도(이하, 소자 강도라고 한다)를 향상시킬 수 있다. 또한, 수지 댐은 제 1 반도체 소자(10)의 측면(10s)에 밀착함으로써 제 1 반도체 소자(10)의 외부로부터 내부(예를 들면, 반도체층(11))로의 액체 등의 침입을 방지할 수 있다.
제 1 수지층(7)은 제 1 반도체 소자(10)와 회로 기판(1) 사이에 충전되어 있다. 이것에 의하면 제 1 수지층(7)은 제 1 반도체 소자(10)와 회로 기판(1)의 밀착성을 높일 수 있으므로 소자 강도를 더 향상시킬 수 있다.
제 1 수지층(7)의 비유전율은 4 이하이다. 이것에 의하면 반도체 장치(100)는 제 1 반도체 소자(10)와 제 1 수지층(7) 사이의 기생 용량을 낮게 억제할 수 있다.
제 1 수지층(7)은 열경화형 수지이다. 이것에 의하면 제 1 수지층(7)의 재료로서 충전 시에는 액체 등 유동체이며, 후에 열처리에 의해 경화되는 것을 사용할 수 있다. 예를 들면, 제 1 수지층(7)으로서 열경화형의 에폭시 수지를 사용할 수 있다. 제조 장치는 제 1 수지층(7)을 트랜스퍼 몰드 기술로 형성할 수 있고, 제 1 수지층(7)을 제 1 반도체 소자(10)의 측면에 밀착시키거나 제 1 수지층(7)을 제 1 반도체 소자(10)와 회로 기판(1) 사이에 충전하거나 하는 것이 용이해진다.
반도체 장치(100)는 회로 기판(1)의 이면(1b)측에 형성되는 외부 접속 단자(5)를 더 구비한다. 외부 접속 단자(5)의 이면(1b)으로부터의 높이(T5)는 수지 댐의 이면(1b)으로부터의 높이(T7)와 동일하거나 또는 높이(T7)보다 높다. 이것에 의하면 회로 기판(1)의 이면(1b)측을 외부의 기판에 대향시킨 상태로 반도체 장치(100)를 외부의 기판에 표면 실장할 수 있다.
반도체 장치(100)는 회로 기판(1)의 표면(1a)측에 형성되는 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)과, 회로 기판(1)의 표면(1a)측에 형성되어 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)을 덮는 제 2 수지층(9)을 더 구비한다. 이것에 의하면 회로 기판(1)의 표면(1a)측도 소자의 실장 영역이 된다. 이 때문에 반도체 장치(100)는 회로 기판(1)에 있어서의 소자의 실장 밀도를 높일 수 있다.
실시형태 1에 의한 반도체 장치의 제조 방법은 지지 기판(13)과, 지지 기판(13)의 일방의 면측에 형성된 절연층(12)과, 절연층(12)을 사이에 두고 지지 기판(13)의 반대측에 형성된 반도체층(11)과, 반도체층(11)을 사이에 두고 절연층(12)의 반대측에 설치된 범프 전극(15)을 갖는 제 1 반도체 소자(10A)를 사용한다. 실시형태 1에 의한 반도체 장치의 제조 방법은 반도체층(11)을 회로 기판(1)의 이면(1b)에 대향시켜서 범프 전극(15)을 회로 기판(1)이 갖는 배선층(3)에 접속하는 공정과, 회로 기판(1)의 이면(1b)측에 제 1 수지층(7)을 형성하여 제 1 반도체 소자(10A)를 덮는 공정과, 제 1 수지층(7)을 연삭하여 지지 기판(13)을 노출시키는 공정과, 제 1 수지층(7)으로부터 노출된 지지 기판(13)을 에칭하여 제거하는 공정을 포함한다.
이것에 의하면 제조 장치는 제 1 반도체 소자(10A)로부터 제 1 반도체 소자(10)를 형성할 수 있다. 또한, 제조 장치는 제 1 반도체 소자(10) 상에 오목부(H1)를 형성함과 아울러, 제 1 수지층(7)을 제 1 반도체 소자(10) 및 오목부(H1)를 둘러싸는 댐형상으로 형성할 수 있다.
또한, 지지 기판(13)의 에칭 에리어는 제조 장치가 제 1 수지층(7)을 연삭하여 지지 기판(13)의 표면을 노출시킴으로써 자기 정합적으로 정해진다. 에칭 에리어를 정하기 위해서 지지 기판(13)의 주위에 마스크가 배치될 필요는 없고, 그러므로 에칭 에리어에 대한 마스크의 위치 어긋남은 없다. 이 때문에 제조 장치는 오목부(H1)를 공정수 적게, 또한 제 1 반도체 소자(10)에 대해서 위치 정밀도 좋게 형성할 수 있다. 또한, 오목부(H1)의 형성에 있어서 지지 기판(13) 하의 절연층(12)은 에칭 스토퍼로서 기능한다. 이 때문에 오목부(H1)의 깊이는 지지 기판(13)의 에칭 전의 두께에 의해 자동적으로 정해진다. 오목부(H1)의 깊이의 제어가 용이하다.
지지 기판(13)의 저항률은 1㏀·㎝ 미만이다. 지지 기판(13)은 저항률이 1㏀·㎝ 미만인 Si 기판이어도 좋다. 이것에 의하면 제조 장치는 비교적 저렴한 범용의 SOI 기판을 사용하여 반도체 장치(100)를 제조할 수 있다. 반도체 장치(100)의 제조 비용의 저감에 기여할 수 있다.
(변형예 1)
상기 실시형태 1에서는 오목부(H1)의 형성 후 회로 기판(1)의 표면(1a)측에 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)이 실장되는 것을 설명했다. 그러나 본 실시형태에 있어서 반도체 장치(100)를 제조하기 위한 공정 순서는 상기에 한정되지 않는다. 예를 들면, 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)의 실장 후에 오목부(H1)가 형성되어도 좋다.
도 5는 실시형태 1의 변형예 1에 의한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 도 5의 스텝(ST11)에 있어서 제조 장치는 회로 기판(1)의 이면(1b)측에 금속층(51)을 형성한다. 이어서, 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 반도체 소자(10A)를 실장한다. 이어서, 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 수지층(7)을 형성한다. 이어서, 제조 장치는 회로 기판(1)의 표면(1a)측에 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)을 각각 실장한다. 그 후 제조 장치는 회로 기판(1)의 표면(1a)측에 제 2 수지층(9)을 형성한다.
이어서, 제조 장치는 제 1 수지층(7)의 표면을 연삭하여 제 1 수지층(7)으로부터 지지 기판(13)과 금속층(51)을 노출시킨다(스텝(ST12)). 이어서, 제조 장치는 지지 기판(13) 상에 마스크(M1)를 형성한다. 이어서, 제조 장치는 금속층(51)에 대해서 금속을 도금함으로써 도금층(52)을 형성한다. 도금층(52)의 형성 후 제조 장치는 지지 기판(13) 상으로부터 마스크(M1)를 제거한다.
이어서, 제조 장치는 제 1 수지층(7) 및 절연층(12)보다 지지 기판(13) 쪽이 에칭되기 쉬운 조건에서 지지 기판(13)을 에칭하여 제거한다. 이에 따라 제조 장치는 제 1 반도체 소자(10A)로부터 지지 기판(13)이 제거된 제 1 반도체 소자(10)를 형성함과 아울러, 제 1 반도체 소자(10) 상에 오목부(H1)를 형성한다. 그 후 제조 장치는 반도체 장치(100)의 최종적인 두께를 조정하기 위해서 제 2 수지층(9)의 표면을 연삭한다.
이와 같은 방법이어도 제조 장치는 실시형태 1에 의한 반도체 장치(100)를 형성할 수 있다. 또한, 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)의 실장 공정이나 제 2 수지층(9)의 형성 공정에서는 절연층(12)은 지지 기판(13)으로 덮여 있다. 이 때문에 본 변형예 1에 의한 제조 방법에서는 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)의 실장 공정이나 제 2 수지층(9)의 형성 공정에서 제 2 수지층(9)에 스크래치가 생기지 않도록 보호할 수 있다.
(변형예 2)
상술한 실시형태 1에서는 회로 기판(1)의 이면(1b)측에 외부 접속 단자(5)가 형성되어 있는 것을 설명했다. 그러나 본 실시형태에 있어서 외부 접속 단자(5)는 회로 기판(1)의 이면(1b)측에 없어도 좋다.
도 6은 실시형태 1의 변형예 2에 의한 반도체 장치와 그 제조 방법을 나타내는 단면도이다. 도 6에 나타내는 바와 같이 실시형태 1의 변형예 2에 의한 반도체 장치(100A)에서는 회로 기판(1)의 이면(1b)측에 외부 접속 단자(5)는 형성되어 있지 않다. 반도체 장치(100A)의 제조 방법은 외부 접속 단자(5)의 형성 공정을 제외하고, 도 5에 나타낸 반도체 장치(100)의 제조 방법과 동일하다.
구체적으로는 도 6의 스텝(ST21)에 있어서 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 반도체 소자(10A)를 실장한다. 이어서, 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 수지층(7)을 형성한다. 이어서, 제조 장치는 회로 기판(1)의 표면(1a)측에 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)을 각각 실장한다. 그 후 제조 장치는 회로 기판(1)의 표면(1a)측에 제 2 수지층(9)을 형성한다.
이어서, 제조 장치는 제 1 수지층(7)의 표면을 연삭하여 제 1 수지층(7)으로부터 지지 기판(13)을 노출시킨다(스텝(ST22)). 이어서, 제조 장치는 제 1 수지층(7) 및 절연층(12)보다 지지 기판(13) 쪽이 에칭되기 쉬운 조건에서 지지 기판(13)을 에칭하여 제거한다. 이에 따라 제조 장치는 제 1 반도체 소자(10A)로부터 지지 기판(13)이 제거된 제 1 반도체 소자(10)를 형성함과 아울러, 제 1 반도체 소자(10) 상에 오목부(H1)를 형성한다. 그 후 제조 장치는 반도체 장치(100)의 최종적인 두께를 조정하기 위해서 제 2 수지층(9)의 표면을 연삭한다. 이상의 공정을 거쳐 반도체 장치(100A)가 완성된다.
상기 반도체 장치(100)와 마찬가지로 반도체 장치(100A)도 제 1 반도체 소자(10) 상에 오목부(H1)를 갖는다. 이에 따라 반도체 장치(100A)는 제 1 반도체 소자(10)의 고주파 특성을 향상시킬 수 있다. 또한, 반도체 장치(100A)에 있어서도 제 1 반도체 소자(10)는 수지 댐으로 둘러싸여 있다. 이에 따라 수지 댐은 외부의 기판이나 외부의 기기와의 접촉, 충돌로부터 제 1 반도체 소자(10)를 보호할 수 있고, 제 1 반도체 소자(10)가 손상되는 것을 방지할 수 있다.
또한, 도시하지 않지만 본 실시형태에서는 회로 기판(1)의 표면(1a)측 및 회로 기판(1)의 측면측 중 적어도 일방에 외부 접속 단자가 형성되어 있어도 좋다.
(변형예 3)
본 실시형태 1에서는 회로 기판(1)의 이면(1b)측에 SMD 부품이나 반도체 소자가 형성되어 있어도 좋다. 그리고 SMD 부품이나 반도체 소자가 수지 댐으로 덮여 있어도 좋다. 즉, 수지 댐 내부에 SMD 부품이나 반도체 소자가 내장되어 있어도 좋다.
도 7은 실시형태 1의 변형예 3에 의한 반도체 장치(100B)와 그 제조 방법을 나타내는 단면도이다. 도 7에 나타내는 바와 같이 실시형태 1의 변형예 3에 의한 반도체 장치(100B)에서는 회로 기판(1)의 이면(1b)측에 제 3 반도체 소자(80)가 표면 실장되어 있다. 제 3 반도체 소자(80)는 제 2 반도체 소자(50)와 마찬가지로 반도체 기판(85)과 범프 전극(86)을 갖는다. 본 개시에서는 제 3 반도체 소자(80)는 제 3 소자라고 하는 경우도 있다. 반도체 기판(85)은, 예를 들면 단결정의 Si 기판이며, 집적 회로가 형성되어 있다. 범프 전극(86)은 반도체 기판(85)과 회로 기판(1) 사이에 위치하고, 회로 기판(1)의 제 2 배선층(3b)(도 2 참조)에 접속해 있다.
또한, 반도체 장치(100B)에서는 회로 기판(1)의 이면(1b)측에 제 3 SMD 부품(90)이 실장되어 있다. 제 3 SMD 부품(90)은 전자 부품이며, 그 종류는 특별히 한정되지 않는다. 본 개시에서는 제 3 SMD 부품(90)은 제 3 소자라고 하는 경우도 있다. 예를 들면, 제 3 SMD 부품(90)은 디스크리트 반도체, 커패시터 소자 또는 저항 소자이다. 또한, 제 3 SMD 부품(90)은 Si계의 반도체 디바이스에 한정되지 않는다. 제 3 SMD 부품(90)은 화합물계의 반도체 디바이스이어도 좋고, MEMS 센서계의 전자 부품이어도 좋다. 또한, 제 3 SMD 부품(90)은 Integrated passive Device(IPD)이어도 좋다.
반도체 장치(100B)에 있어서 제 1 반도체 소자(10)의 높이(T10)(도 2 참조)는 제 3 반도체 소자(80)의 높이(T80)보다 낮고, 제 3 SMD 부품(90)의 높이(T90)보다 낮다. 즉, 제 1 반도체 소자(10)는 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)보다 두께가 얇은 박층 반도체 소자이다.
반도체 장치(100B)의 제조 방법은 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)의 실장 공정을 제외하고, 도 6에 나타낸 반도체 장치(100A)의 제조 방법과 동일하다. 구체적으로는 도 7의 스텝(ST31)에 있어서 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 반도체 소자(10A), 제 3 반도체 소자(80), 및 제 3 SMD 부품(90)을 실장한다.
제 1 반도체 소자(10A)의 이면(1b)으로부터의 높이를 T10A로 하고, 제 3 반도체 소자(80)의 이면(1b)으로부터의 높이를 T80으로 하고, 제 3 SMD 부품(90)의 이면(1b)으로부터의 높이를 T90으로 한다. 제 1 반도체 소자(10A)의 이면(1b)으로부터의 높이(T10A)는 제 3 반도체 소자(80)의 이면(1b)으로부터의 높이(T80)보다 높게 되어 있다. 또한, 제 1 반도체 소자(10A)의 이면(1b)으로부터의 높이(T10A)는 제 3 SMD 부품(90)의 이면(1b)으로부터의 높이(T90)보다 높게 되어 있다. 즉, 본 실시형태에서는 높이(T10A, T80, T90)의 대소 관계는 T10A>T80이며, 또한 T10A>T90으로 되어 있다. 또한, 높이(T80)와 높이(T90)는 서로의 동일한 값이어도 좋고, 상이한 값이어도 좋다.
이어서, 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 수지층(7)을 형성한다. 이에 따라 제 1 반도체 소자(10A), 제 3 반도체 소자(80), 및 제 3 SMD 부품(90)은 제 1 수지층(7)으로 덮인다. 이어서, 제조 장치는 회로 기판(1)의 표면(1a)측에 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)을 각각 실장한다. 그 후 제조 장치는 회로 기판(1)의 표면(1a)측에 제 2 수지층(9)을 형성한다.
이어서, 제조 장치는 제 1 수지층(7)의 표면을 연삭하여 제 1 수지층(7)으로부터 지지 기판(13)만을 노출시킨다(스텝(ST32)). 상술한 바와 같이 T10A>T80이며, 또한 T10A>T90으로 되어 있기 때문에 제조 장치는 지지 기판(13)이 노출되고, 또한 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)은 노출되지 않은 상태로 연삭을 멈출 수 있다.
이어서, 제조 장치는 제 1 수지층(7) 및 절연층(12)보다 지지 기판(13) 쪽이 에칭되기 쉬운 조건에서 지지 기판(13)을 에칭하여 제거한다. 상술한 바와 같이 에칭액에는 TMAH 수용액을 사용한다. 이에 따라 제조 장치는 제 1 반도체 소자(10A)로부터 지지 기판(13)이 제거된 제 1 반도체 소자(10)를 형성함과 아울러, 제 1 반도체 소자(10) 상에 오목부(H1)를 형성한다. 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)은 제 1 수지층(7)으로 덮여 있기 때문에 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)이 에칭될 일은 없다. 그 후 제조 장치는 반도체 장치(100B)의 최종적인 두께를 조정하기 위해서 제 2 수지층(9)의 표면을 연삭한다. 이상의 공정을 거쳐 반도체 장치(100B)가 완성된다.
상기 반도체 장치(100)와 마찬가지로 반도체 장치(100B)는 제 1 반도체 소자(10) 상에 오목부(H1)를 갖는다. 이에 따라 반도체 장치(100B)는 제 1 반도체 소자(10)의 고주파 특성을 향상시킬 수 있다. 또한, 반도체 장치(100B)는 제 1 반도체 소자(10)를 둘러싸는 수지 댐을 구비한다. 수지 댐은 외부의 기판이나 외부의 기기와의 접촉, 충돌로부터 제 1 반도체 소자(10)를 보호할 수 있고, 제 1 반도체 소자(10)가 손상되는 것을 방지할 수 있다.
또한, 반도체 장치(100B)는 회로 기판(1)의 이면(1b)측에 형성된 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)을 구비한다. 이것에 의하면 반도체 장치(100B)는 회로 기판(1)의 이면(1b)측에 있어서의 소자의 실장 밀도를 높일 수 있다. 또한, 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)은 수지 댐으로 덮여 있다. 즉, 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)은 수지 댐에 내장되어 있다. 이에 따라 수지 댐은 외부의 기판이나 외부의 기기와의 접촉, 충돌로부터 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)을 보호할 수 있고, 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)이 손상되는 것을 방지할 수 있다.
반도체 장치(100B)의 제조 방법에 의하면 제 1 반도체 소자(10A)의 높이(T10A)는 제 3 반도체 소자(80)의 높이(T80)보다 높고, 제 3 SMD 부품(90)의 높이(T90)보다 높다(T10A>T80이며, 또한 T10A>T90). 즉, 제 1 반도체 소자(10A)의 두께는 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)의 각 두께보다 크다. 제 1 수지층(7)의 연삭 공정에서는 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)이 노출되기 전에 제 1 반도체 소자(10A)의 지지 기판(13)이 노출된다. 제 3 반도체 소자(80) 및 제 3 SMD 부품(90)이 제 1 수지층(7)으로 덮인 상태로 지지 기판(13)이 에칭, 제거된다.
이에 따라 제조 장치는 제 1 반도체 소자(박층 반도체 소자)(10)와, 제 1 반도체 소자(10)보다 두께가 작은 제 3 반도체 소자(80), 및 제 3 SMD 부품(90)을 회로 기판(1)의 이면(1b)에 혼재할 수 있다.
(변형예 4)
도 8은 실시형태 1의 변형예 4에 의한 반도체 장치를 나타내는 단면도이다. 도 8에 나타내는 바와 같이 실시형태 1의 변형예 4에 의한 반도체 장치(100C)는 회로 기판(1)의 이면(1b)측에 형성된 외부 접속 단자(이하, 제 1 외부 접속 단자라고 한다)(5)와 회로 기판(1)의 표면(1a)측에 형성된 제 2 외부 접속 단자(6)를 갖는다. 제 2 외부 접속 단자(6)는 금속층(61)과 금속층(61)을 덮는 도금층(62)을 갖는다. 도금층(62)은 제 2 수지층(9)의 표면(도 8에서는 하측의 면)으로부터 돌출되어 있다.
제 2 외부 접속 단자(6)는 제 1 외부 접속 단자(5)와 마찬가지의 방법으로 형성할 수 있다. 예를 들면, 제조 장치는 회로 기판(1)의 표면(1a)측에 금속층(61)을 형성하는 공정과, 회로 기판(1)의 표면(1a)측에 제 1 SMD 부품(60) 및 제 2 SMD 부품(70)을 각각 실장하는 공정과, 회로 기판(1)의 표면(1a)측에 제 2 수지층(9)을 형성하여 금속층(61), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)을 덮는 공정과, 제 2 수지층(9)의 표면을 연삭하여 금속층(61)만을 노출시키는 공정과, 금속층(61)에 대해서 금속을 도금함으로써 도금층(62)을 형성하는 공정을 이 순서로 실행한다. 이에 따라 제조 장치는 제 2 외부 접속 단자(6)를 형성할 수 있다.
상기 반도체 장치(100)와 마찬가지로 반도체 장치(100C)는 제 1 반도체 소자(10) 상에 오목부(H1)를 갖는다. 이에 따라 반도체 장치(100C)는 제 1 반도체 소자(10)의 고주파 특성을 향상시킬 수 있다. 또한, 반도체 장치(100C)는 제 1 반도체 소자(10)를 둘러싸는 수지 댐을 구비한다. 수지 댐은 외부의 기판이나 외부의 기기와의 접촉, 충돌로부터 제 1 반도체 소자(10)를 보호할 수 있고, 제 1 반도체 소자(10)가 손상되는 것을 방지할 수 있다.
또한, 반도체 장치(100C)는 제 1 외부 접속 단자(5)를 통해서 도시하지 않은 외부의 제 1 기판에 접속할 수 있다. 또한, 반도체 장치(100C)는 제 2 외부 접속 단자(6)를 통해서 도시하지 않은 외부의 제 2 기판에 접속할 수 있다. 이 때문에 반도체 장치(100C)는 외부의 제 1 기판과 제 2 기판에 끼워진 구조를 채용할 수 있다.
(변형예 5)
도 9는 실시형태 1의 변형예 5에 의한 반도체 장치를 나타내는 단면도이다. 도 9에 나타내는 바와 같이 실시형태 1의 변형예 5에 의한 반도체 장치(100D)는 회로 기판(1)의 이면(1b)측에 외부 접속 단자(5), 제 1 반도체 소자(10), 및 제 1 수지층(7)이 형성되어 있다. 회로 기판(1)의 표면(1a)측에는 반도체 소자나 전자 부품은 실장되어 있지 않고, 이들을 덮는 수지층도 형성되어 있지 않다.
상기 반도체 장치(100)와 마찬가지로 반도체 장치(100D)는 제 1 반도체 소자(10) 상에 오목부(H1)를 갖는다. 이에 따라 반도체 장치(100D)는 제 1 반도체 소자(10)의 고주파 특성을 향상시킬 수 있다. 또한, 반도체 장치(100D)는 제 1 반도체 소자(10)를 둘러싸는 수지 댐을 구비한다. 수지 댐은 외부의 기판이나 외부의 기기와의 접촉, 충돌로부터 제 1 반도체 소자(10)를 보호할 수 있고, 제 1 반도체 소자(10)가 손상되는 것을 방지할 수 있다.
(실시형태 2)
상기 실시형태 1에서는 제 1 수지층(7)에 오목부(H1)가 형성되는 것을 설명했다. 본 실시형태에서는 오목부(H1)에 제 3 수지층이 형성되어 있어도 좋다.
도 10은 실시형태 2에 의한 반도체 장치의 구성예를 나타내는 단면도이다. 도 10에 나타내는 바와 같이 실시형태 2에 의한 반도체 장치(200)는 회로 기판(1)과, 복수의 외부 접속 단자(5)와, 제 1 수지층(7)과, 제 2 수지층(9)과, 제 1 반도체 소자(10)와, 제 2 반도체 소자(50)와, 제 1 SMD(Surface Mount Device) 부품(60)과, 제 2 SMD 부품(70)과, 제 3 수지층(16)을 구비한다.
제 3 수지층(16)의 비유전율은 Si의 비유전율보다 낮은 것이 바람직하다. Si의 비유전율은, 예를 들면 11.9이다. 또한, 제 3 수지층(16)의 저항률은 Si의 저항률보다 높은 것이 바람직하다. Si의 저항률은, 예를 들면 1㏀·㎝이다. 또한, 제 3 수지층(16)의 열전도율은 SiO2의 열전도율보다 높은 것이 바람직하다. SiO2의 열전도율은, 예를 들면 156W/(m·K)이다. 이들 3조건 중 적어도 1개 이상의 조건을 충족하는 제 3 수지층(16)으로서, 예를 들면 BCB(벤조시클로부텐) 수지, PI(폴리이미드) 수지 또는 AIN, SiC 다이아몬드 등 파우더가 들어간 수지 등이 나타내어진다.
제 3 수지층(16)과 제 1 수지층(7)은 동일 높이로 되어 있다. 즉, 제 3 수지층과 제 1 수지층 사이에 단차는 없다.
이어서, 도 10에 나타낸 반도체 장치(200)의 제조 방법을 설명한다. 도 11 및 도 12는 실시형태 2에 의한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 도 11 및 도 12에 나타내는 바와 같이 실시형태 2에 의한 반도체 장치(200)는 스텝(ST41~ST48)의 각 공정을 거쳐 완성된다. 또한, 도 11 및 도 12에서는 회로 기판(1)이 갖는 배선층(3)의 도시를 생략하고 있다.
도 11의 스텝(ST41)에 있어서 제조 장치(도시하지 않는다)는 회로 기판(1)의 이면(1b)에 외부 접속 단자(5)를 형성한다. 이어서, 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 반도체 소자(10A)를 표면 실장한다(스텝(ST42)). 이어서, 제조 장치는 회로 기판(1)의 이면(1b)측에 제 1 수지층(7)을 형성한다. 이에 따라 제 1 반도체 소자(10A)와 금속층(51)은 제 1 수지층(7)에 의해 덮여서 밀봉된다.
이어서, 제조 장치는 제 1 수지층(7)의 표면을 연삭하여 제 1 수지층(7)으로부터 지지 기판(13)을 노출시킨다(스텝(ST43)). 이어서, 제조 장치는 제 1 수지층(7) 및 절연층(12)보다 지지 기판(13) 쪽이 에칭되기 쉬운 조건에서 지지 기판(13)을 에칭하여 제거한다(스텝(ST44)). 이에 따라 제조 장치는 제 1 반도체 소자(10A)로부터 지지 기판(13)이 제거된 제 1 반도체 소자(10)를 형성함과 아울러, 제 1 반도체 소자(10) 상에 오목부(H1)를 형성한다.
제 1 실시형태와 마찬가지로 제 2 실시형태에 있어서도 지지 기판(13)의 에칭은 하지인 절연층(12)으로의 대미지를 가능한 한 작게 하기 위해서 웨트 에칭으로 행하는 것이 바람직하다. 예를 들면, 제조 장치는 에칭액으로서 농도가 10질량%(wt%)이며, 액온이 80℃인 TMAH 수용액을 사용한다. 이에 따라 제조 장치는 SiO2로 이루어지는 절연층 Si를 에칭 스토퍼로서 Si로 이루어지는 지지 기판(13)만을 에칭할 수 있다.
이어서, 제조 장치는 오목부(H1) 내에 제 3 수지층(16)의 재료를 충전한다(스텝(ST45)). 제 3 수지층(16)의 재료에는 충전 시에는 액체 등 유동체이며, 후에 열처리나 UV 처리에 의해 경화되는 것을 사용하는 것이 바람직하다. 이에 따라 제 3 수지층(16)을 오목부(H1) 내에 간극 없이 배치하는 것이 용이해진다. 또한, 제조 장치는 제 3 수지층(16)의 재료의 충전 방법으로서 스크린 인쇄, 시린지, 회전 도포, 스프레이 도포 등의 방법을 채용할 수 있다. 예를 들면, 스크린 인쇄에 의하면 제 3 수지층(16)의 재료를 오목부(H1)에만 배치할 수 있기 때문에 회전 도포 등에 비해서 재료의 낭비가 적고, 재료 효율을 높게 유지할 수 있다. 제 3 수지층(16)의 재료로서, 예를 들면 BCB를 포함하는 용제, PI를 포함하는 용제 또는 AIN, SiC, 다이아몬드 등 파우더가 들어간 수지 페이스트가 나타내어진다.
이어서, 제조 장치는 오목부(H1) 내에 제 3 수지층(16)의 재료에 열처리나 UV 처리를 실시하여 재료를 경화시킨다. 이에 따라 제조 장치는 오목부(H1) 내에 제 3 수지층(16)을 형성한다. 또한, 본 실시형태에서는 제 3 수지층(16)은 시트형상이어도 좋다. 이 경우 제조 장치는 래미네이트 공법에 의해 시트형상의 재료를 오목부(H1)에 배치해도 좋다.
이어서, 제조 장치는 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)을 회로 기판(1)의 표면(1a)측에 실장한다(스텝(ST46)). 이어서, 제조 장치는 회로 기판(1)의 표면(1a)측에 제 2 수지층(9)을 형성한다(스텝(ST47)). 이에 따라 제 2 반도체 소자(50), 제 1 SMD 부품(60), 및 제 2 SMD 부품(70)은 제 2 수지층(9)에 의해 덮여서 밀봉된다.
이어서, 제조 장치는 제 1 수지층(7) 및 제 3 수지층(16)의 각 표면을 연삭하여 제 1 수지층(7)으로부터 금속층(51)을 노출시킨다(스텝(ST48)). 이 연삭에 사용되는 제조 장치는, 예를 들면 숫돌을 갖는 그라인더이다. 그라인더는 제 1 수지층(7) 및 제 3 수지층(16)에 대해서 숫돌을 상대적으로 회전 운동시킴으로써 제 1 수지층(7) 및 제 3 수지층(16)의 각 표면을 연삭한다. 또한, 제 1 수지층(7) 및 제 3 수지층(16)의 연삭은 그라인더를 사용한 방법에 한정되지 않는다. 예를 들면, 제 1 수지층(7) 및 제 3 수지층(16)의 연삭은 CMP로 행해도 좋다.
이어서, 제조 장치는 금속층(51)에 대해서 금속을 도금함으로써 도금층(52)을 형성한다. 예를 들면, 제조 장치는 Ni와 Au를 이 순서로 도금한다. 이에 따라 금속층(51) 상에만 도금층(52)이 형성되고, 금속층(51)과 도금층(52)을 갖는 외부 접속 단자(5)가 완성된다. 그 후 제조 장치는 반도체 장치(200)의 최종적인 두께를 조정하기 위해서 제 2 수지층(9)의 표면을 연삭한다. 이상의 공정을 거쳐 반도체 장치(200)가 완성된다.
이상, 설명한 바와 같이 실시형태 2에 의한 반도체 장치(200)는 실시형태 1에 의한 반도체 장치(100)와 마찬가지로 회로 기판(1)과, 복수의 외부 접속 단자(5)와, 제 1 수지층(7)과, 제 2 수지층(9)과, 제 1 반도체 소자(10)와, 제 2 반도체 소자(50)와, 제 1 SMD 부품(60)과, 제 2 SMD 부품(70)을 구비한다. 이에 따라 반도체 장치(200)는 제 1 반도체 소자(10)의 고주파 특성을 향상시킬 수 있고, 제 1 반도체 소자(10)의 방열성을 높일 수 있다.
또한, 반도체 장치(200)는 제 1 반도체 소자(10) 상에 형성되는 제 3 수지층(16)을 더 구비하고, 제 1 수지층(7)(수지 댐)은 제 3 수지층(16)을 둘러싸고 있다. 예를 들면, 제 3 수지층(16)은 제 1 반도체 소자(10) 상의 오목부(H1) 내에 배치되어 있다. 이것에 의하면 제 1 반도체 소자(10)를 제 3 수지층(16)으로 보호할 수 있다.
제 1 수지층(7)과 제 3 수지층(16)은 동일 높이로 되어 있다. 이것에 의하면 회로 기판(1)의 이면(1b)측의 평탄성을 높일 수 있다. 이에 따라 반도체 장치(200)는 회로 기판(1)의 이면(1b)측을 외부의 회로 기판(1)에 대향시킨 상태로 외부의 기판에 표면 실장되는 것이 용이해진다.
제 3 수지층(16)의 비유전율은 Si의 비유전율보다 낮다. 이에 따라 반도체 장치(200)는 절연층(12) 상에 지지 기판(13)이 남겨져 있는 경우에 비해서 제 1 반도체 소자(10)의 고주파 특성을 향상시킬 수 있다.
제 3 수지층(16)의 저항률은 Si의 저항률보다 높다. 이에 따라 반도체 장치(200)는 절연층(12) 상에 지지 기판(13)이 남겨져 있는 경우에 비해서 제 1 반도체 소자(10)의 고주파 특성을 향상시킬 수 있다.
제 3 수지층(16)의 열전도율은 SiO2의 열전도율보다 높다. 이에 따라 반도체 장치(200)는 절연층(12) 상에 SiO2가 배치되어 있는 경우(예를 들면, SiO2로 이루어지는 절연층(12)이 제 3 수지층(16)과 동일 정도로 두꺼운 경우)에 비해서 제 1 반도체 소자(10)의 방열성을 높일 수 있다.
1: 회로 기판(기판의 일례) 1a: 표면(제 2 면의 일례)
1b: 이면(제 1 면의 일례) 3: 배선층
5, 6: 외부 접속 단자 7: 제 1 수지층
9: 제 2 수지층
10: 제 1 반도체 소자(제 1 소자의 일례)
10A: 제 1 반도체 소자(소자의 일례) 11: 반도체층
12: 절연층 13: 지지 기판
15: 범프 전극(전극부의 일례) 16: 제 3 수지층
50: 제 2 반도체 소자(제 2 소자의 일례) 51, 61: 금속층
52, 62: 도금층 55, 85: 반도체 기판
56, 86: 범프 전극
60: 제 1 SMD 부품(제 2 소자의 일례)
70: 제 2 SMD 부품(제 2 소자의 일례)
80: 제 3 반도체 소자(제 3 소자의 일례)
90: 제 3 SMD 부품(제 3 소자의 일례)
100, 100A, 100B, 100C, 100D, 200: 반도체 장치

Claims (13)

  1. 제 1 면과, 상기 제 1 면의 반대측에 위치하는 제 2 면을 갖는 기판과,
    상기 제 1 면측에 형성되는 제 1 소자와,
    상기 제 1 면측에 형성되며, 또한 평면으로부터 볼 때 상기 제 1 소자의 주위에 형성되는 제 1 수지층과,
    상기 제 1 소자 상에 설치되고 상기 제 1 수지층과 다른 재료로 이루어지는 제 3 수지층을 구비하고,
    상기 기판은 배선층을 갖고,
    상기 제 1 소자는,
    반도체층과,
    상기 반도체층에 있어서 상기 기판과 대향하는 면측에 위치하는 전극부와,
    상기 반도체층을 사이에 두고 상기 전극부의 반대측에 위치하는 절연층을 갖고,
    상기 전극부는 상기 배선층에 접속하고,
    상기 제 1 수지층의 상기 제 1 면으로부터의 높이는 상기 제 1 소자의 상기 제 1 면으로부터의 높이보다 높고,
    상기 제 2 면측에 설치되는 제 2 소자와,
    상기 제 2 면측에 설치되고, 상기 제 2 소자를 덮는 제 2 수지층과,
    상기 제 1 면측에 설치되는 외부 접속 단자를 더 포함하고,
    상기 외부 접속 단자의 높이는 상기 제 3 수지층의 상기 제 1 면으로부터의 높이보다 높은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 수지층은 상기 제 1 소자의 측면에 밀착해 있는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 수지층은 상기 제 1 소자와 상기 기판 사이에 충전되어 있는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 수지층의 비유전율은 4 이하인 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 수지층은 열경화형 수지인 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 외부 접속 단자의 상기 제 1 면으로부터의 높이는 상기 제 1 수지층의 상기 제 1 면으로부터의 높이보다 높은 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 면측에 형성되는 제 3 소자를 더 구비하고,
    상기 제 3 소자는 상기 제 1 수지층으로 덮이는 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 수지층은 상기 제 3 수지층을 둘러싸는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 수지층과 상기 제 3 수지층은 동일 높이로 되어 있는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 3 수지층의 비유전율은 Si의 비유전율보다 낮은 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제 3 수지층의 저항률은 Si의 저항률보다 높은 반도체 장치.
  12. 제 8 항에 있어서,
    상기 제 3 수지층의 열전도율은 SiO2의 열전도율보다 높은 반도체 장치.
  13. 지지 기판과,
    상기 지지 기판의 일방의 면측에 형성된 절연층과,
    상기 절연층을 사이에 두고 상기 지지 기판의 반대측에 형성된 반도체층과,
    상기 반도체층을 사이에 두고 상기 절연층의 반대측에 형성된 전극부를 갖는 소자를 사용하여 반도체 장치를 제조하는 방법으로서,
    상기 반도체층을 기판의 제 1 면에 대향시키고, 상기 전극부를 상기 기판이 갖는 배선층에 접속하는 공정과,
    상기 기판의 제 1 면측에 제 1 수지층을 형성하여 상기 소자를 덮는 공정과,
    상기 제 1 수지층을 연삭하여 상기 지지 기판을 노출시키는 공정과,
    상기 제 1 수지층으로부터 노출된 상기 지지 기판을 에칭하여 제거하는 공정과,
    상기 지지 기판을 에칭함으로써 형성된 오복부에 상기 제 1 수지층과는 다른 재료로 이루어지는 제 3 수지층을 충전하는 공정을 포함하며,
    상기 제 2 면측에 설치되는 제 2 소자와,
    상기 제 2 면측에 설치되고, 상기 제 2 소자를 덮는 제 2 수지층과,
    상기 제 1 면측에 설치되는 외부 접속 단자를 더 포함하고,
    상기 외부 접속 단자의 높이는 상기 제 3 수지층의 상기 제 1 면으로부터의 높이보다 높은 반도체 장치의 제조 방법.
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