JP2006173474A - 半導体装置およびその製造方法 - Google Patents

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Abstract


【課題】 回路要素のキャパシタを備え、小型で冗長な配線を持たないＩＣチップを搭載した低コストの半導体装置、およびその製造方法を提供すること。
【解決手段】 所定の厚さに裏面研削されたＩＣチップ１のシリコン基板１１の表面の電極または配線１２を平行平板電極の一方の電極とし、一方の電極と対向して、シリコン基板１１の裏面にパッケージ基板２の表面の電極または配線２２を密接させ他方の電極とすると共に、ＩＣチップ１とパッケージ基板２との間の電極または配線２２を除く部分に接着樹脂４を適用して、パッケージ基板２上にＩＣチップ１をフェイスアップに搭載する。これによって、シリコン基板１１を誘電体層とし、一方の電極１２と他方の電極２２とからなるキャパシタ８を形成させる。
【選択図】 図１

Description

本発明は半導体装置およびその製造方法に関するものであり、更に詳しくは、ＩＣチップ内に回路要素としてのキャパシタを備えており、小型であって冗長な配線がなく低コストである半導体装置およびその製造方法に関するものである。
ＩＣチップを搭載した半導体装置では、必要な電圧の波形もしくは電流の波形に対して、外来の、または半導体装置の回路自体の物理的制約等による不要な電圧波形または電流波形が重畳し、目的とする機能や動作を阻害する場合がある。
その重畳した不要な電圧波形、電流波形を取り除くか、もしくは必要な波形のみを取り出すために、コンデンサなどの受動部品を回路要素として実装する場合がある。
図４は配線基板１７０の配線１７２にＩＣパッケージ１１０とチップ・キャパシタ１８０とを実装した半導体装置１００の縦断面図であり、チップ・キャパシタ１８０の高周波特性を利用したフィルタ回路、またはチップ・キャパシタ１８０と他部品との複合によるフィルタ回路を形成し、電流または電圧の波形に含まれる必要な波形、不要な波形の取捨選択を行っている。この半導体装置１００は、配線基板１７０に機能部品であるＩＣパッケージ１１０を実装し、チップ・キャパシタ１８０等の部品を追加、実装したものである。同様なことは、ＣＰＵ（中央演算装置）等に利用されているセラミック製のＩＣパッケージのほか、マルチチップ・パッケージにおいても行われている。
そのほか、チップ・キャパシタを配線基板に実装するのではなく、ＭＭＩＣ（モノリシック・マイクロ波集積回路）においては、半導体基板に半導体素子と回路要素のキャパシタとが同時に作り込まれている。図５はそのような集積回路２１０におけるキャパシタＣとその周辺の断面図であり、ビアホール２３２を備えた半導体基板２２０の表面２２４に、例えば（Ｔｉ／Ｐｔ／Ａｕ）の第１導電層２３６と、窒化シリコン（Ｓｉ3 Ｎ4 ）の誘電体層２４０と、（Ｔｉ／Ｐｔ／Ａｕ）の第２導電体層２４４とからなるＭＩＭ（金属−絶縁体−金属）構成のキャパシタＣが形成されている。そして、第１導電層２３６は半導体基板２２０の裏面に形成されたグランド層２２８と接続されている（例えば特許文献１を参照）。 また、同様なＭＩＭ構成のキャパシタをアルミナ基板上に形成した混成集積回路が開示されている（例えば特許文献２を参照）。 そのほか、最近ではＬＴＣＣ（低温共焼成セラミック）などにおいて、セラミック製基板の焼成と同時に、半導体素子と、キャパシタ、インダクタ等の回路素子とを同時に焼成することも行われている。
米国特許５，２０８，７２６号 特開平８−２６４７２０号公報
上記のチップ・キャパシタ１８０を実装した半導体装置１００は、配線基板１７０にＩＣパッケージ１１０を実装する面積のほかに、チップ・キャパシタ１８０等の部品を実装する面積を必要とし、そのことは最終製品である半導体装置１００の小型化、低価格化を妨げる要因となっている。また、ＩＣパッケージ１１０の電極とチップ・キャパシタ１８０の電極とを極力短い配線で接続しても、その配線に基づく寄生インダクタンス、寄生容量、および抵抗を無視することができず、チップ・キャパシタ１１０単体の特性と併せて回路特性を考慮する必要があることから回路設計の難度を高くしており、また回路自体の物理的制約を受けた特性となる。
また、特許文献１のモノリッシック・マイクロ波集積回路２１０では、形成させるキャパシタＣに一定値以上の静電容量を得るためには、誘電体層２４０を特別に薄膜にするか又は誘電体層２４０に高誘電率材料を使用するかを必要とし、基板製造プロセスを複雑化させ、高コストの半導体装置となる。そのほか、半導体素子を形成させる半導体基板２２０の表面２２４側にキャパシタＣを形成するので、その分だけ表面２２４の面積が大きい半導体基板２２０を要し、製造される集積回路２１０の小型化を困難化させる。
本発明は上述の問題に鑑みてなされ、回路要素のキャパシタを備え、小型で冗長な配線がなく、低コストのＩＣチップを搭載した半導体装置、およびその製造方法を提供することを課題とする。 なお、特許請求の範囲および明細書において「電極または配線」なる語句を使用しているが、これは「電極、または電極に接続されている配線」を意味する。
請求項１の半導体装置は、所定の厚さに裏面加工したＩＣチップの半導体基板を誘電体として、前記半導体基板の表面の前記ＩＣチップの電極または配線を平行平板電極の一方の電極とし、前記一方の電極と対向して、前記半導体基板の裏面に密接させる他の電極または配線を他方の電極として形成される回路要素のキャパシタを備えた前記ＩＣチップが搭載されている半導体装置である。
このような半導体装置は、半導体基板を誘電体として、半導体基板の表面の一方の電極と、一方の電極に対向して、通常は使用されない裏面に密接させる他方の電極とからなる回路要素のキャパシタが設けられていることから、キャパシタの形成に半導体基板の表面の面積の拡大を必要とせず小型であり、誘電体も一般的な半導体基板を使用し得ることから低コストである。
請求項１に従属する請求項２の半導体装置は、前記他方の電極が、前記ＩＣチップをフェイスアップにパッケージするパッケージ基板の面に形成された電極または配線である半導体装置である。
このような回路要素のキャパシタを備えたＩＣチップのパッケージである半導体装置は小型であり、低コストである。
請求項１に従属する請求項３の半導体装置は、前記他方の電極が、前記ＩＣチップをフェイスアップに搭載するインターポーザの面、または他の被搭載ＩＣチップの半導体基板の面に形成された電極または配線である半導体装置である。
このような回路要素のキャパシタを備えたＩＣチップをフェイスアップに搭載したインターポーザまたは他の被搭載ＩＣチップからなる半導体装置は小型であり、低コストである。
請求項１に従属する請求項４の半導体装置は、前記他方の電極が、インターポーザまたは他の被搭載ＩＣチップの半導体基板にフェイスダウンに取り付けた前記ＩＣチップの裏面に形成される電極または配線である半導体装置である。
このような回路要素のキャパシタを備えたＩＣチップをフェイスダウンに搭載したインターポーザまたは他の被搭載ＩＣチップからなる半導体装置は小型であり、低コストである。
請求項５の半導体装置の製造方法は、ＩＣチップの電極または配線が表面に形成された半導体基板の裏面を加工して所定の厚さにする工程と、前記表面の電極または配線を平行平板電極の一方の電極とし、前記一方の電極に対向して、前記裏面に他の電極または配線を密接させて他方の電極とする工程、および前記ＩＣチップを接着樹脂によって配線基板に取り付ける工程と、により誘電体としての前記半導体基板と前記一方の電極と前記他方の電極とから形成される回路要素のキャパシタを備えた前記ＩＣチップを前記配線基板に搭載する半導体装置の製造方法である。
このような半導体装置の製造方法は、所定の厚さに裏面加工した半導体基板を誘電体とし、半導体基板の表面の一方の電極と、通常は使用されない裏面に密接される他方の電極とからなる回路要素のキャパシタが形成されることから、キャパシタの形成に半導体基板の表面の面積を増大させることを必要とせず、かつ製造コストを増大させない。
請求項５に従属する請求項６の半導体装置の製造方法は、前記他方の電極として、前記ＩＣチップをフェイスアップに搭載するパッケージ基板の面に形成されている電極または配線を使用する製造方法である。
このような半導体装置の製造方法は、ＩＣチップと回路要素のキャパシタとのパッケージを小型化させ、かつ製造コストを増大させない。
請求項５に従属する請求項７の半導体装置の製造方法は、前記他方の電極として、前記ＩＣチップをフェイスアップに搭載するインターポーザの面、または他の被搭載ＩＣチップの半導体基板の面に形成されている電極または配線を使用する製造方法である。
このような半導体装置の製造方法は、ＩＣチップと回路要素のキャパシタとを搭載するインターポーザまたは他の被搭載ＩＣチップからなる半導体装置を小型化させ、かつ製造コストを増大させない。
請求項５に従属する請求項８の半導体装置の製造方法は、前記他方の電極として、インターポーザの面または他の被搭載ＩＣチップの半導体基板の面にフェイスダウンに取り付けた前記ＩＣチップの裏面に形成される電極または配線を使用する製造方法である。
このような半導体装置の製造方法は、回路要素のキャパシタとＩＣチップとを搭載するインターポーザまたは他の被搭載ＩＣチップからなる半導体装置を小型化させ、かつ製造コストを増大させない。
請求項１の半導体装置によれば、設けた回路要素のキャパシタによって半導体基板の面積の拡大を要していないので、半導体装置は大型化されない。 また、誘電体として裏面加工（例えば裏面研削）した半導体基板を使用しているので、キャパシタの静電容量は電極面積を考慮した半導体基板の厚さによって任意に設定したものとなっており、低コストである。そして設けたキャパシタとＩＣチップとを接続する配線は極めて短いので、それによる寄生インダクタンス、寄生容量、抵抗を持たない。更には、他方の電極としている裏面の配線の一部に高透磁率材料を使用してインダクタを形成し得るので、キャパシタと合わせてＬＣ直列共振回路を設けることも可能である。
請求項２の半導体装置によれば、回路要素のキャパシタを備えたＩＣチップがパッケージ基板にフェイスアップにパッケージされているので、半導体装置は小型であり低コストである。また、キャパシタは任意の静電容量を有し、かつ不要な配線による寄生インダクタンス、寄生容量、抵抗を持たない。更にはＬＣ直列共振回路を持つものとすることができる。
請求項３の半導体装置によれば、回路要素のキャパシタを備えたＩＣチップがフェイスアップとしてインターポーザまたは他の被搭載ＩＣチップの半導体基板に搭載されているので、半導体装置は小型であり低コストである。また、キャパシタは任意の静電容量を有し、かつ不要な配線による寄生インダクタンス、寄生容量、抵抗を持たない。 更にはＬＣ直列共振回路を持つものとすることができる。
請求項４の半導体装置によれば、回路要素のキャパシタを備えたＩＣチップがフェイスダウンとしてインターポーザまたは他の被搭載ＩＣチップの半導体基板に搭載されているので、半導体装置は小型であり低コストである。また、キャパシタは任意の静電容量を有し、かつ不要な配線による寄生インダクタンス、寄生容量、抵抗を持たない。 更にはＬＣ直列共振回路を持つものとすることができる。
請求項５の半導体装置の製造方法によれば、ＩＣチップと共に回路要素のキャパシタを設けるに際して半導体基板の表面積を拡げることを必要としないので、半導体装置を大型化させない。 また、誘電体として裏面加工(例えば裏面研削)した半導体基板を使用するので、キャパシタの静電容量は、電極面積を考慮して半導体基板の厚さを決めることにより任意に設定することができる。また、キャパシタの形成に高価な誘電材料を使用せず、複雑な処理加工を施すこともないので低コストである。そして設けたキャパシタとＩＣチップとを接続する配線は極めて短くて済むので、冗長な配線による寄生インダクタンス、寄生容量、抵抗を生じない。更には、他方の電極としている裏面の配線の一部に高透磁率材料を使用してインダクタを形成することにより、キャパシタと合わせてＬＣ直列共振回路を設けることができる。
請求項６の半導体装置の製造方法によれば、フェイスアップのＩＣチップと回路要素のキャパシタとのパッケージを小型化させ、キャパシタの静電容量は任意に設定でき、かつ製造コストを増大させない。また、キャパシタの接続に冗長な配線を要せず、寄生インダクタンス、寄生容量、不要な抵抗を生じない。そして、キャパシタの裏面の他方の電極の配線の一部をインダクタとして、ＬＣ直列共振回路の形成も可能である。
請求項７の半導体装置の製造方法によれば、フェイスアップのＩＣチップとキャパシタとをインターポーザまたは他の被搭載ＩＣチップの半導体基板に搭載した半導体装置を小型化させ、キャパシタの静電容量は任意に設定でき、かつ製造コストを増大させない。また、キャパシタの接続に冗長な配線を要せず、寄生インダクタンス、寄生容量、不要な抵抗を生じない。そして、キャパシタの裏面の他方の電極の配線の一部をインダクタとして、ＬＣ直列共振回路の形成も可能である。
請求項８の半導体装置の製造方法によれば、フェイスダウンのＩＣチップとキャパシタとをインターポーザまたは他の被搭載ＩＣチップの半導体基板に搭載した半導体装置を小型化させ、キャパシタの静電容量は任意に設定でき、かつ製造コストを増大させない。また、キャパシタの接続に冗長な配線を要せず、寄生インダクタンス、寄生容量、不要な抵抗を生じない。そして、キャパシタの裏面の他方の電極の配線の一部をインダクタとして、ＬＣ直列共振回路の形成も可能である。
上述したように、本発明の請求項１に係る半導体装置は、所定の厚さに裏面加工、例えば裏面研削したＩＣチップの半導体基板を誘電体として、半導体基板の表面のＩＣチップの電極または配線を平行平板電極の一方の電極とし、一方の電極と対向して、半導体基板の裏面に密接させる他の電極または配線を他方の電極として形成される回路要素のキャパシタを備えたＩＣチップが搭載されている半導体装置である。
また、本発明の請求項５に係る半導体装置の製造方法は、ＩＣチップの電極または配線が表面に形成された半導体基板の裏面を加工して、例えば裏面研削して所定の厚さにする工程と、表面の電極または配線を平行平板電極の一方の電極とし、一方の電極に対向して、裏面に他の電極または配線を密接させて他方の電極とする工程、およびＩＣチップを接着樹脂によって配線基板に取り付ける工程とによって、誘電体としての半導体基板と一方の電極と他方の電極とから形成される回路要素のキャパシタを備えたＩＣチップを配線基板に搭載する半導体装置の製造方法である。
半導体基板としては、多用されている比誘電率が１２程度のシリコン（Ｓｉ）基板やガリウム・砒素（ＧａＡｓ）基板を使用することができる。勿論、半導体基板はこれら以外の材料による基板であってもよく、 好ましくは比誘電率が更に大きいゲルマニウム（Ｇｅ）、インジウム・アンチモン（ＩｎＳｂ）などによる半導体基板も使用することができる。半導体基板の表面に形成されているＩＣチップの電極または配線は半導体基板に作り込まれているトランジスタ、ダイオード類の電極または配線であり、それらは本来の目的のための接続用配線が施されているものである。
表面にＩＣチップの電極または配線が形成されている裏面加工前の半導体基板の厚さは、一般的には０．７ｍｍ程度であるが、その半導体基板の裏面加工、例えば裏面研削は、電極面積を考慮して、得たいキャパシタの静電容量によって定まる厚さが得られるまで半導体基板の裏面研削することによって行われる。裏面研削は常法により裏面研削装置を使用して行われる。裏面研削時に注意を要することは半導体基板に割れや欠けを発生させないことにあり、ＩＣチップの電極が形成されている半導体基板の表面に保護テープを貼り合わせるか、または半導体基板の表面をワックスでガラス台に固定するなどによる割れ防止対策を施すことにより、割れや欠けを生ずることなく半導体基板を３０μｍ 以下の厚さに裏面研削することが可能である。
キャパシタの静電容量Ｃは、（式１）に示すように、平行平板電極の電極面積Ｓと誘電体の誘電率εとに比例し、電極間の距離ｄ に反比例する。なお、誘電率εは誘電体の比誘電率εr と真空中の誘電率ε0 （定数）との積である。
Ｃ ＝ εＳ／ｄ （式１）
上記の（式１）から、一定の静電容量Ｓのキャパシタを得るに必要な研削後の半導体基板の厚さｄ は、誘電体となる半導体基板の材料が有する比誘電率εr と一方の電極および他方の電極を平行平板電極とする電極面積Ｓとから算出される。
図１は実施例１による半導体装置１０、すなわち、シリコン基板１１にトランジスタ等が形成されているＩＣチップ１がパッケージ基板２に搭載されているボールグリッドアレイ・パッケージ１０の構成を示す断面図である。プリント配線基板の技術によって作成される表裏で導通した電極または配線２２を備えたパッケージ基板２上に、裏面研削してシリコン基板１１を所定の厚さとしたＩＣチップ１をフェイスアップとして位置決めし、ＩＣチップ１の表面の電極１２と対向するように、シリコン基板１１の裏面にパッケージ基板２の電極または配線２２を密接させると共に、ＩＣチップ１とパッケージ基板２との間の電極または配線２２を除く部分に接着樹脂４を適用して、パッケージ基板２にＩＣチップ１を取り付けたものである。このようにすることにより、ＩＣチップ１のシリコン基板１１を誘電体層として、ＩＣチップ１の電極１２を平行平板電極の一方の電極とし、パッケージ基板２の表面の電極または配線２２を他方の電極とするキャパシタ８が形成される。
上記のキャパシタ８の形成に際しては、パッケージ基板２の表面の電極または配線２２と、ＩＣチップ１のシリコン基板１１の裏面との間に空気を挟み込まないように隙間なく密着させることが肝要であり、そのためには接着時に加圧することを要する。密着は接着樹脂４の硬化時の収縮によって促進される。形成されるキャパシタ８の静電容量を計算値通りに発現させ、また製造される半導体装置１０のキャパシタ８の間で、静電容量のバラツキを無くすには、パッケージ基板２の電極または配線２２の面を予めバフ研磨などを施して凹凸を無くしておくことが好ましい。そのほか、ＩＣチップ１のシリコン基板１１の裏面にスパッタリング技術によって予め金属薄膜を形成させておくことも好ましい選択である。勿論、設計仕様が許容するのであれば、上記のような密着性の向上策を施さなくとも、寄生インダクタンスなどの影響が排除され、電気特性に優れたキャパシタを作成することができる。
図１において、ＩＣチップ１の電極または配線１２、１３とパッケージ基板２の表面の電極または配線２２、２３とは本来の目的のための配線、例えばボンディング・ワイヤ３による配線が何等の支障を伴うことなく施される。また、ＩＣチップ１およびボンディング・ワイヤ３を含めて、パッケージ基板２の表面は封止樹脂５によって封止されている。他方、パッケージ基板２の裏面の配線もしくは電極２２、２３の面には、接続箇所２４となる部分を露出させるようにソルダーレジスト２５がパターニングして形成され、露出された接続箇所２４には外部と接続するための半田バンプ６が形成される。 半田バンプ６には接地されるもの、図示しない配線基板の端子に接続されるものとからなる。その後、捺印、検査などの工程を経て製品としてのパッケージとしての半導体装置１０が完成される。
このように製造される実施例１のパッケージ１０に搭載されたＩＣチップ１のシリコン基板１１は厚さｄが２０μｍ となるように裏面研削されたものである。 従って、ＩＣチップ１の電極１２の面積を２００μｍ ・２００μｍ とすると、シリコン基板１１を誘電体層とし、ＩＣチップ１の電極または配線１２とパッケージ基板２の表面の電極または配線２２とを対向電極として形成されるキャパシタ８の静電容量は約０．２ｐＦと算出される。そして形成されたキャパシタ８はＩＣチップ１の電極または配線１２、またはパッケージ基板２の電極または配線２２との間に冗長な配線を持たないので、冗長な配線による寄生インダクタンス、寄生容量、不要な抵抗による影響を排除した回路設計が可能である。
図２は本発明の実施例２による半導体装置２０の構成を示す断面図である。この半導体装置２０は実施例１のパッケージ基板２に代えてインターポーザ（変換基板）９上に、裏面研削してシリコン基板１１を所定の厚さとしたＩＣチップ１をフェイスアップに搭載したものである。 すなわち、平行平板電極の一方の電極となるＩＣチップ１のシリコン基板１１の表面の電極または配線１２に対向するように、シリコン基板１１の裏面に、インターポーザ９の電極または配線９２を密接させて平行平板電極の他方の電極としたものであり、シリコン基板１１を誘電体層とするキャパシタ８が形成されている。
上記の構成は、平行平板電極の他方の電極となるインターポーザ９の電極または配線９２に対し、一方の電極となるＩＣチップ１の表面の電極または配線１２を対向させるように、アップフェイスとしたＩＣチップ１を位置決めして、シリコン基板１１の裏面をインターポーザ９の電極または配線９２に密接させると共に、ＩＣチップ１とインターポーザ９との間の電極または配線９２を除く部分に接着樹脂４を適用して、インターポーザ９にＩＣチップ１を搭載して得られる。 なお、インターポーザ９の面には上記の電極または配線９２以外に、キャパシタ８とは関連していない電極または配線９３が設けられているが、前者の電極または配線９２と区別するために、後者の電極または配線９３は厚さを小にして表示している。
インターポーザ９にＩＣチップ１を搭載した後、インターポーザ９上にＩＣチップ１を覆って第１再配線層１４が形成されている。第１再配線層１４とは、絶縁層１４ａと、ＩＣチップ１の電極または配線１２、１３を引き出して絶縁層１４ａの面で再配線されている電極または配線１４ｂとを含む。そして第１再配線層１４の上へ更に第２再配線層１５が形成されており、上記の再配線用の電極または配線１４ｂはそれぞれ第２再配線層１５の絶縁層１５ａに設けたビアホール１５ｂ内の導体を介して半田バンプ６と接続されており外部と接続される。なお上記のインターポーザ９に代えて、他の被搭載ＩＣチップの半導体基板の表面または裏面にＩＣチップ１を搭載することができる。
図３は実施例３による半導体装置３０の構成を示す断面図である。この半導体装置３０は、実施例２の半導体装置２０と同様、インターポーザ９上に、シリコン基板１１を裏面研削したＩＣチップ１を搭載したものである。実施例２と共通する部分には同一の符号を付して説明は省略する。実施例３の半導体装置３０が実施例２の半導体装置２０と異なるところは、ＩＣチップ１がフェイスダウンに搭載されていることにある。すなわち、インターポーザ９上に裏面研削したＩＣチップ１をフェイスダウンに配して、平行平板電極の一方の電極となるＩＣチップ１のシリコン基板１１の表面の電極または配線１２をインターポーザ９の電極または配線９２に、ＩＣチップ１の電極または配線１３をインターポーザ９の電極または配線９３に対し、ＩＣチップ１またはインターポーザ９の何れかに形成されたバンプ９４を介して接続すると共に、接続箇所以外の部分に接着樹脂４を適用してＩＣチップ１をインターポーザ９上に取り付ける。
そして、インターポーザ９上のＩＣチップ１を除く部分に第１再配線層１４を形成し、シリコン基板１１の表面の一方の電極１２に対向するように、シリコン基板１１の裏面に平行平板電極の他方の電極となる電極または配線１４ｂを形成する。図３においては、電極または配線１４ａを第１再配線層１４の絶縁層１４ａの面まで延在させているが、これは後述するビアホール１５ｂ内の導体の形成に余裕をもたせるためであり本質的なことではない。上記によって、ＩＣチップ１のシリコン基板１１を誘電体層とし、一方の電極１２と他方の電極１４ｂとからなるキャパシタ８が形成される。続いて、ＩＣチップ１の表面の電極または配線１２、１３に接続されているインターポーザ９の電極または配線９２、９３をそれぞれ第１再配線層１４の絶縁層１４ａの面に引き出して再配線用の電極または配線１４ｂ、１４ｃを形成し、更に、第１再配線層１４の上に第２再配線層１５を形成して、第２再配線層１５の絶縁層１５ａに設けたビアホール１５ｂ内の導体を介して半田バンプ６が形成したものである。なお、上記のインターポーザ９に代えて、他の被搭載ＩＣチップの半導体基板の表面または裏面にＩＣチップ１を搭載することができることは実施例２の場合と同様である。
以上、本発明の半導体装置を実施例によって説明したが、勿論、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
例えば実施例１の図１におけるパッケージ基板２の電極または配線２２、実施例２の図２におけるインターポーザ９の電極または配線９２や、実施例３の図３における再配線層１４上の再配線用の電極または配線１４ｂは、一般的にはＣｕまたはＡｌを材料とするものであるが、これらの電極または配線のうち、キャパシタの他方の電極を構成しない部分を比透磁率の大きい材料、例えばＮｉによるものとしてインダクタを形成し、上述したキャパシタ８と組み合わせて、ＬＣ直列共振回路を形成させてもよい。
実施例１の半導体装置の構成を示す断面図である。 実施例２の半導体装置の構成を示す断面図である。 実施例３の半導体装置の構成を示す断面図である。 ＩＣチップとチップ・キャパシタとを配線基板の一面に実装した従来例のハイブリッド半導体装置の構成を示す断面図である。 先行技術のモノリシック・マイクロ波集積回路における半導体基板の表面に形成されたキャパシタを示す断面図である。
符号の説明
１ ＩＣチップ、 ２ パッケージ基板、
３ ボンディング・ワイヤ、 ４ 接着樹脂、
５ 封止樹脂、 ６ 半田バンプ、
８ キャパシタ、 ９ インターポーザ、
１０ 実施例１の半導体装置、 １１ シリコン基板、
１２ ＩＣチップの電極または配線、 １３ ＩＣチップの電極または配線、
１４ 第１再配線層、 １４ａ 再配線層の絶縁層、
１４ｂ 絶縁層面の電極または配線、 １５ 第２再配線層、
１５ａ 第２再配線層の絶縁層、 １５ｂ ビアホール、
２０ 実施例２の半導体装置、
２２、２３ パッケージ基板の電極または配線、
２５ ソルダーレジスト、 ３０ 実施例３の半導体装置、
９２、９３ インターポーザの電極または配線、

Claims (8)

  1. 所定の厚さに裏面加工したＩＣチップの半導体基板を誘電体として、前記半導体基板の表面の前記ＩＣチップの電極または配線を平行平板電極の一方の電極とし、前記一方の電極と対向して、前記半導体基板の裏面に密接させる他の電極または配線を他方の電極として形成される回路要素のキャパシタを備えた前記ＩＣチップが搭載されている
    ことを特徴とする半導体装置。
  2. 前記他方の電極が、前記ＩＣチップをフェイスアップにパッケージするパッケージ基板の面に形成された電極または配線である
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記他方の電極が、前記ＩＣチップをフェイスアップに搭載するインターポーザの面、または他の被搭載ＩＣチップの半導体基板の面に形成された電極または配線である
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記他方の電極が、インターポーザまたは他の被搭載ＩＣチップの半導体基板にフェイスダウンに取り付けた前記ＩＣチップの裏面に形成される電極または配線である
    ことを特徴とする請求項１に記載の半導体装置。
  5. ＩＣチップの電極または配線が表面に形成された半導体基板の裏面を加工して所定の厚さにする工程と、
    前記表面の電極または配線を平行平板電極の一方の電極とし、前記一方の電極に対向して、前記裏面に他の電極または配線を密接させて他方の電極とする工程、および
    前記ＩＣチップを接着樹脂によって配線基板に取り付ける工程と、により誘電体としての前記半導体基板と前記一方の電極と前記他方の電極とから形成される回路要素のキャパシタを備えた前記ＩＣチップを前記配線基板に搭載する
    ことを特徴とする半導体装置の製造方法。
  6. 前記他方の電極として、前記ＩＣチップをフェイスアップに搭載するパッケージ基板の面に形成されている電極または配線を使用する
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記他方の電極として、前記ＩＣチップをフェイスアップに搭載するインターポーザの面、または他の被搭載ＩＣチップの半導体基板の面に形成されている電極または配線を使用する
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記他方の電極として、インターポーザの面または他の被搭載ＩＣチップの半導体基板の面にフェイスダウンに取り付けた前記ＩＣチップの裏面に形成される電極または配線を使用する
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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CN105529277A (zh) * 2014-10-20 2016-04-27 英飞凌科技股份有限公司 用于将电路载体与载体板焊接的方法

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