KR101843397B1 - 반도체 장치 및 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것이다. 본 발명의 반도체 패키지는, 패키지 기판, 패키지 기판 상에 적층되는 복수의 다이들, 복수의 다이들 상에 제공되는 패키지 상판, 그리고 패키지 기판과 패키지 상판의 사이에서 복수의 다이들을 둘러싸는 패키지 측벽을 포함한다. 복수의 다이들은 각각 체커 모듈 및 둘 이상의 록스텝 모듈들을 형성한다. 체커 모듈을 형성하는 다이는 기판 위에 적층된 적어도 하나의 다이의 위에 적층되는 반도체 패키지.

Description

반도체 장치 및 반도체 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR PACKAGE}
본 발명은 반도체에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 패키지에 관한 것이다.
반도체 제조 기술이 발전하면서, 반도체 회로의 집적도가 높아지고, 그리고 반도체 회로를 구성하는 구성 요소들의 사이즈가 감소하고 있다. 반도체 회로의 구성 요소들, 예를 들어 트랜지스터들의 사이즈가 감소함에 따라, 외부의 환경 요인의 간섭에 의해 에러가 발생할 확률이 증가하고 있다.
예를 들어, 환경에 자연적으로 존재하는 방사성 동위원소들로부터 알파 입자들(alpha particles)이 방사될 수 있다. 트랜지스터들의 사이즈가 감소하면서, 환경으로부터 발생된 알파 입자들이 트랜지스터들에 의해 제어되는 전압 또는 전류 값들에 영향을 줄 수 있다. 알파 입자들의 영향에 의해 전압 또는 전류 값들이 변화되어 일시적으로 발생하는 에러는 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등으로 불린다. 이러한 일시적인 에러는 반도체 회로를 영구적으로 손상하지는 않지만, 반도체 회로가 잘못된 동작 결과 또는 연산 결과를 도출하게 한다. 따라서, 일시적인 에러에 강한 반도체 장치 및 반도체 패키지에 대한 연구가 요구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 반도체 장치 및 반도체 패키지를 제공하는 데에 있다.
본 발명의 실시 예들에 따른 반도체 패키지는, 패키지 기판, 패키지 기판 상에 적층되는 복수의 다이들, 복수의 다이들 상에 제공되는 패키지 상판, 그리고 패키지 기판과 패키지 상판의 사이에서 복수의 다이들을 둘러싸는 패키지 측벽을 포함한다. 복수의 다이들은 각각 체커 모듈 및 둘 이상의 록스텝 모듈들을 형성한다. 체커 모듈을 형성하는 다이는 기판 위에 적층된 적어도 하나의 다이의 위에 적층된다.
실시 예로서, 체커 모듈을 형성하는 다이는 상기 복수의 다이들 중에서 중앙에 적층된다.
실시 예로서, 복수의 다이들 중에서 체커 모듈을 형성하는 다이와 패키지 기판 사이에 적층되는 다이들의 수는 체커 모듈을 형성하는 다이와 패키지 상판 사이에 적층되는 다이들의 수보다 많다.
실시 예로서, 체커 모듈을 형성하는 다이는 복수의 다이들 중에서 패키지 상판에 가장 인접하게 적층된다.
실시 예로서, 복수의 다이들 중에서 패키지 상판에 가장 인접하게 적층되는 다이의 기판의 두께는 나머지 다이들 각각의 기판의 두께보다 두껍다.
실시 예로서, 둘 이상의 록스텝 모듈들은 동일한 데이터에 기반하여 동일한 연산을 수행하도록 구성되고, 체커 모듈은 둘 이상의 록스텝 모듈들로부터 수신되는 연산 결과들을 비교하여 둘 이상의 록스텝 모듈들의 에러를 체크하도록 구성된다.
실시 예로서, 체커 모듈을 형성하는 다이는 알파 입자의 수가 가장 적은 위치에 적층된다.
실시 예로서, 복수의 다이들 각각은, 기판; 상기 기판 상에 형성된 활성층; 그리고 상기 활성층 상에 형성된 금속층을 포함한다. 복수의 다이들 각각은 상기 금속층이 상기 패키지 기판에 인접하게, 그리고 상기 기판이 상기 패키지 상판에 인접하게 적층된다.
본 발명의 실시 예들에 따른 반도체 장치는, 동일한 데이터에 기반하여 동일한 연산들을 수행하도록 구성되는 둘 이상의 록스텝 모듈들을 형성하는 둘 이상의 제1 다이들, 그리고 둘 이상의 록스텝 모듈들의 둘 이상의 연산 결과들을 비교하여 둘 이상의 록스텝 모듈들의 에러를 체크하도록 구성되는 체커 모듈을 형성하는 제2 다이를 포함한다. 제2 다이는 적어도 하나의 제1 다이의 위에 적층된다.
본 발명의 실시 예들에 따르면, 복수의 록스텝 모듈들의 연산 결과들을 비교하는 체커 모듈은 알파 입자가 감쇠되어 에러율이 낮은 위치에 배치된다. 따라서, 향상된 신뢰성을 갖는 반도체 장치 및 반도체 패키지가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 보여준다.
도 2는 제1 내지 제5 다이들에서 알파 입자들이 방사되는 예를 보여준다.
도 3는 본 발명의 실시 예들에 따른 체커 모듈 및 록스텝 모듈들을 보여주는 블록도이다.
도 4는 반도체 다이들이 적층되는 응용 예를 보여준다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지(100)를 보여준다. 도 1을 참조하면, 반도체 패키지는 제1 내지 제n 다이들(111~11n)을 포함한다. 제1 내지 제n 다이들(111~11n) 각각은 실리콘 웨이퍼(또는 비소 갈륨 웨이퍼) 상에서 복수의 다이들 중 하나로 형성되고, 실리콘 웨이퍼(또는 비소 갈륨 웨이퍼)로부터 절단되어 생성될 수 있다. 제1 내지 제n 다이들(111~11n) 각각은 복수의 트랜지스터들, 다이오드들과 같은 반도체 소자들을 포함하며, 반도체 소자들의 레이아웃 또는 연결 관계들에 부합하는 연산 또는 동작을 수행하는 반도체 집적 회로일 수 있다.
제1 다이(111)는 제1 기판(111_1), 제1 기판(111_1) 상에 형성되는 제1 활성층(111_2), 그리고 제1 활성층(111_3) 상에 형성되는 제1 금속층(111_3)을 형성할 수 있다. 제1 활성층(111_2)은 제1 기판(111_1) 상에 불순물들을 도핑하거나, 제1 기판(111_1) 상에 필요한 물질을 증착하거나, 또는 제1 기판(111_1) 상의 물질을 식각함으로써 형성될 수 있다. 제1 활성층(111_2)은 트랜지스터들, 다이오드들 등과 같은 다양한 반도체 소자들을 형성할 수 있다. 제1 금속층(111_3)은 제1 활성층(111_2)의 반도체 소자들을 서로 연결하는 금속 배선들을 포함할 수 있다.
마찬가지로, 제2 다이(112)는 제2 기판(112_1), 제2 기판(112_1) 상의 제2 활성층(112_2), 그리고 제2 활성층(112_2) 상의 제2 금속층(112_3)을 포함할 수 있다. 제n 다이(11n)는 제n 기판(11n_1), 제n 기판(11n_1) 상의 제n 활성층(11n_2), 그리고 제n 활성층(11n_2) 상의 제n 금속층(11n_3)을 포함할 수 있다.
제1 내지 제n 다이들(111~11n)은 패키지 기판(131) 상에서 패키지 기판(131)과 수직한 방향으로 순차적으로 적층될 수 있다. 예를 들어, 제1 다이(111)는 제1 금속층(111_3)이 패키지 기판(131)과 인접하고 그리고 제1 기판(111_1)이 패키지 상판(133)과 인접하도록 패키지 기판(131) 상에 적층될 수 있다. 제2 다이(112)는 제2 금속층(112_3)이 패키지 기판(131) 또는 제1 다이(111)의 제1 기판(111_1)과 인접하고 그리고 제2 기판(112_1)이 패키지 상판(133)과 인접하도록 제1 다이(111) 상에 적층될 수 있다. 제n 다이(11n)는 제n 금속층(11n_3)이 패키지 기판(131) 또는 제2 다이(112)의 제2 기판(112_1)과 인접하고 그리고 제n 기판(11n_1)이 패키지 상판(133)과 인접하도록 제2 다이(112) 상에 적층될 수 있다.
예시적으로, 제1 내지 제n 다이들(111~11n)은 관통 실리콘 비아들(TSV, Through Silicon Vias)을 통해 서로 연결될 수 있다. 예를 들어, 제2 다이(112)의 제2 금속층(112_3)은 제1 기판(111_1)을 관통하는 관통 실리콘 비아들을 통해 제1 다이(111)의 제1 활성층(111_2) 또는 제1 금속층(111_3)과 연결될 수 있다. 마찬가지로, 제3 다이(미도시)의 제3 금속층(미도시)은 제2 다이(112)의 제2 기판(112_1)을 관통하는 관통 실리콘 비아들을 통해 제2 다이(112)의 제2 활성층(112_2) 또는 제2 금속층(112_3)과 연결될 수 있다. 마찬가지로, 제n 다이(11n)의 제n 금속층(11n_3)은 제'n-1' 다이(미도시)의 제'n-1 기판(미도시)을 관통하는 관통 실리콘 비아들을 통해 제'n-1' 다이(미도시)의 제'n-1' 활성층(미도시) 또는 제'n-1' 금속층(미도시)과 연결될 수 있다. 즉, 제1 내지 제n 다이들(111~11n)은 관통 실리콘 비아들을 통해 상호 동작하도록 구성될 수 있다.
도 1에서, 제n 다이(11n)의 제n 기판(11n_1)의 두께는 나머지 제1 및 제2 다이들(111, 112)의 제1 및 제2 기판들(111_1, 112_1) 각각의 두께보다 두꺼운 것으로 도시되어 있다. 실리콘 웨이퍼(또는 비소 갈륨 웨이퍼) 상에서 반도체 다이들이 생성된 후에, 반도체 다이들은 제n 기판(11n_1)과 유사한 두께를 가질 수 있다. 생성된 반도체 다이들에 관통 실리콘 비아들을 형성하려면, 생성된 반도체 다이들의 기판들에 비아 홀들이 생성되어야 한다. 생성된 반도체 다이들의 기판들에 비아 홀들을 생성하는 것을 용이하게 하기 위하여, 관통 실리콘 비아들이 형성되는 다이들의 기판들은 더 얇은 두께들을 갖도록 식각될 수 있다. 따라서, 도 1에 도시된 바와 같이, 관통 실리콘 비아들이 형성되지 않는 제n 다이(11n)의 제n 기판(11n_1)의 두께는 나머지 제1 및 제2 다이들(111, 112)의 제1 및 제2 기판들(111_1, 112_1) 각각의 두께보다 두꺼울 수 있다.
제n 기판(11n_1)의 위에 패키지 기판(131)과 평행하게 배치되는 패키지 상판(133)이 제공될 수 있다. 패키지 기판(131) 및 패키지 상판(133)의 사이에서, 패키지 기판(131) 또는 패키지 상판(133)과 평행하게 배치되며, 제1 내지 제n 다이들(111~11n)을 둘러싸는 패키지 측벽(135)이 제공될 수 있다.
패키지 기판(131)의 하부에 외부 연결층(140)이 제공될 수 있다. 외부 연결층(140)은 패키지 기판(131) 및 외부 장치 사이의 연결을 제공할 수 있다. 예를 들어, 외부 연결층(140)은 BGA (Ball Grid Array), PGA (Pin Grid Array) 등과 같은 다양한 도전 경로들(conductive paths)을 포함할 수 있다.
반도체 패키지(100)가 제조된 후에, 패키지(100)의 구성 요소들에 자연적으로 존재하는 방사성 동위원소들로부터 알파 입자들이 생성될 수 있다. 패키지 기판(131), 패키지 상판(133) 및 패키지 측벽(135)을 포함하는 패키지 몰딩(package molding)에서 생성되는 알파 입자들의 수가 반도체 패키지(100)의 다른 구성 요소들에서 생성되는 알파 입자들의 수보다 많은 것으로 확인된다. 또한, 제1 내지 제n 다이들(111~11n)이 패키지 기판(131) 및 패키지 상판(133)에 평행하게 배치되고 패키지 측벽(135)에 수직하게 배치되므로, 패키지 기판(131) 및 패키지 상판(133)에서 생성되는 알파 입자들이 패키지 측벽(135)에서 생성되는 알파 입자들보다 더 제1 내지 제n 다이들(111~11n)에 영향을 준다. 즉, 반도체 패키지(100)가 제조된 때에, 제1 내지 제n 다이들(111~11n)에 영향을 주는 알파 입자들의 주요 원천(source)은 패키지 기판(131) 및 패키지 상판(133)이다.
제1 내지 제n 다이들(111~11n)에 형성된 반도체 소자들의 사이즈가 감소함에 따라, 패키지 기판(131) 및 패키지 상판(133)으로부터 방사되는 알파 입자들은 제1 내지 제n 다이들(111~11n)에서 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등을 유발할 수 있다. 반도체 패키지(100)가 자동차의 전자 제어부(ECU, Electronic Control Unit)와 같이 인명 또는 재산에 치명적인 손실을 입힐 수 있는 장치에 적용된 경우, 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등은 인명 또는 재산에 치명적인 손실을 유발할 수 있다.
이와 같은 문제를 방지하기 위하여, 본 발명의 실시 예들에 따른 반도체 패키지(100)의 제1 내지 제n 다이들(111~11n)은 각각 복수의 록스텝(lockstep) 모듈들 및 체커 모듈로 동작하며, 체커 모듈로 동작하는 다이는 방사된 알파 입자가 가장 적게 도달하는 위치에 배치된다. 반도체 패키지(100)와 연관된 록스텝 모듈들 및 체커 모듈은 첨부된 도면들을 참조하여 후술된다.
도 2는 제1 내지 제5 다이들(111~115)에서 알파 입자들이 방사되는 예를 보여준다. 도 1 및 도 2를 참조하면, 패키지 기판(131) 및 패키지 상판(133)으로부터 방사되어 제1 내지 제5 다이들(111~115)을 통해 전달되는 알파 입자들은 제1 내지 제7 화살표들(A1~A7)로 표시된다. 예시적으로, 제1 내지 제7 화살표들(A1~A7)의 상대적인 사이즈들은 알파 입자들의 개수(또는 밀도)의 상대적인 비율들에 대응할 수 있다.
패키지 기판(131)으로부터 방사되는 알파 입자들은 제1 화살표(A1)로 표시된다. 제1 화살표(A1)로 표시된 알파 입자들이 제1 다이(111)의 제1 금속층(111_3), 제1 활성층(111_2) 및 제1 기판(111_1)을 통해 진행하는 동안, 알파 입자들의 일부가 흡수 또는 회절되어 감쇠될 수 있다. 따라서, 제1 다이(111)를 통과하여 제2 다이(112)로 입사되는 알파 입자들은 제2 화살표(A2)로 표시되며, 제2 화살표(A2)의 사이즈는 제1 화살표(A1)보다 작다.
제2 화살표(A2)로 표시된 알파 입자들이 제2 다이(112)의 제2 금속층(112_3), 제2 활성층(112_2) 및 제2 기판(112_1)을 통해 진행하는 동안, 알파 입자들의 일부가 흡수 또는 회절되어 감쇠될 수 있다. 따라서, 제2 다이(112)를 통과하여 제3 다이(113)의 제3 금속층(113_3)으로 입사되는 알파 입자들은 제3 화살표(A3)로 표시되며, 제3 화살표(A3)의 사이즈는 제2 화살표(A2)의 사이즈보다 작다.
패키지 상판(133)으로부터 방사되는 알파 입자들은 제4 화살표(A4)로 표시된다. 예시적으로, 제4 화살표(A4)의 사이즈는 제1 화살표(A1)의 사이즈와 같거나 유사할 수 있다. 도 2에 도시된 바와 같이, 제5 다이(115)의 제5 기판(115_1)의 두께는 나머지 다이들(111~114)의 기판들(111_1~114_1) 각각의 두께보다 두껍다. 따라서, 제4 화살표(A4)로 표시된 알파 입자들이 제5 기판(115_1)을 통과하는 동안에, 알파 입자들의 일부가 흡수 또는 회절되어 감쇠될 수 있다. 따라서, 제5 다이(115)의 제5 기판(115_1)을 통과하여 제5 다이(115)의 제5 활성층(115_2)으로 입사되는 알파 입자들은 제5 화살표(A5)로 표시되며, 제5 화살표(A5)의 사이즈는 제4 화살표(A4)의 사이즈보다 작다.
제5 화살표(A5)로 표시된 알파 입자들이 제5 다이(115)의 제5 활성층(115_2) 및 제5 금속층(115_3), 그리고 제4 다이(114)의 제4 기판(114_1)을 통해 진행하는 동안, 알파 입자들의 일부가 흡수 또는 회절되어 감쇠될 수 있다. 따라서, 제5 다이(115)의 제5 활성층(115_2) 및 제5 금속층(115_3), 그리고 제4 다이(114)의 제4 기판(114_1)을 통과하여 제4 다이(114)의 제4 활성층(114_2)으로 입사되는 알파 입자들은 제6 화살표(A6)로 표시되며, 제6 화살표(A6)의 사이즈는 제5 화살표(A5)의 사이즈보다 작다.
제6 화살표(A6)로 표시된 알파 입자들이 제4 다이(114)의 제4 활성층(114_2) 및 제4 금속층(114_3), 그리고 제3 다이(113)의 제3 기판(113_1)을 통해 진행하는 동안, 알파 입자들의 일부가 흡수 또는 회절되어 감쇠될 수 있다. 따라서, 4 다이(114)의 제4 활성층(114_2) 및 제4 금속층(114_3), 그리고 제3 다이(113)의 제3 기판(113_1)을 통과하여 제3 다이(113)의 제3 활성층(113_2)으로 입사되는 알파 입자들은 제7 화살표(A7)로 표시되며, 제7 화살표(A7)의 사이즈는 제6 화살표(A6)의 사이즈보다 작다.
즉, 패키지 기판(131)으로부터 방사되는 알파 입자들은 패키지 기판(131)과 수직한 방향을 따라 다이들을 통해 진행하는 동안 점차적으로 감쇠된다. 또한, 패키지 상판(133)으로부터 방사되는 알파 입자들은 패키지 상판(133)과 수직한 방향을 따라 다이들을 통해 진행하는 동안 점차적으로 감쇠된다. 따라서, 적층된 다이들 중에서 외곽에 위치한 다이들은 상대적으로 알파 입자들의 영향을 더 받고, 중앙에 위치한 다이들은 상대적으로 알파 입자들의 영향을 덜 받을 수 있다.
이와 같은 특징에 기반하여, 본 발명의 실시 예에 따르면, 중앙에 위치한 제3 다이(113)는 체커 모듈(CM)로 동작하고(또는 체커 모듈(CM)로 구성된 반도체 다이가 중앙에 배치되고), 체커 모듈(CM)로 동작하는 다이의 상부 및 하부의 다이들(111, 112, 114, 115)은 각각 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)로 동작한다(또는 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)로 구성된 반도체 다이들이 체커 모듈(CM)로 구성된 반도체 다이의 상부 및 하부에 배치된다).
도 5는 본 발명의 실시 예들에 따른 체커 모듈(CM) 및 록스텝 모듈들(LSM1~LSM4)을 보여주는 블록도이다. 도 2 및 도 3을 참조하면, 체커 모듈(CM) 및 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)은 서로 다른 반도체 다이들(111~115)에 형성된다. 체커 모듈(CM)을 형성하는 제3 다이(113)는 알파 입자들의 밀도(또는 개수)가 가장 적은 위치에 적층될 수 있다.
제1 내지 제4 록스텝 모듈들(LSM1~LSM4)은 동일한 입력(IN)을 수신할 수 있다. 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)은 동일한 입력(IN)에 기반하여 동일한 연산 또는 동일한 동작을 수행할 수 있다. 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)은 동일한 연산 또는 동일한 동작의 결과를 각각 제1 내지 제4 결과들(R1~R4)로 출력할 수 있다.
체커 모듈(CM)은 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)로부터 제1 내지 제4 결과들(R1~R4)을 수신한다. 체커 모듈(CM)은 제1 내지 제4 결과들(R1~R4)을 서로 비교할 수 있다. 예를 들어, 제1 내지 제4 결과들(R1~R4)이 일치하는 경우, 체커 모듈(CM)은 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)에서 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등이 발생하지 않은 것으로 판단할 수 있다. 따라서, 체커 모듈(CM)은 제1 내지 제4 결과들(R1~R4) 중 하나를 올바른 결과로 선택할 수 있다.
예를 들어, 제1 내지 제4 결과들(R1~R4)이 서로 일치하지 않는 경우, 체커 모듈(CM)은 투표(voting)를 실시할 수 있다. 투표의 결과에 따라, 체커 모듈(CM)은 제1 내지 제4 결과들(R1~R4) 중 더 많은 수의 결과를 올바른 결과로 선택할 수 있다. 예를 들어, 제1 결과(R1)가 제1 값을 가리키고 제2 내지 제4 결과들(R2~R4)이 동일한 제2 값을 가리킬 때에, 체커 모듈(CM)은 제2 값을 올바른 결과로 선택할 수 있다. 또한, 체커 모듈(CM)은 올바르지 않은 결과를 출력한 제1 록스텝 모듈(LSM1)에서 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등이 발생한 것으로 판단할 수 있다. 체커 모듈(CM)은 제1 록스텝 모듈(LSM1)에 대해, 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등을 방지하기 위한 후속 제어를 수행할 수 있다.
상술된 바와 같이, 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)은 동일한 동작들을 수행하도록 구성된다. 체커 모듈(CM)은 제1 내지 제4 록스텝 모듈들(LSM1~LSM4)의 동작들의 결과들을 비교하여, 올바른 결과를 판단하도록 구성된다.
도 1에 도시된 반도체 패키지(100)의 구조에서, 체커 모듈(CM)이 알파 입자들의 영향을 받는 경우, 체커 모듈(CM)의 판단 동작 또는 판단 결과에서 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등이 발생할 수 있다. 이는 체커 모듈(CM)의 신뢰성을 저하시키며, 체커 모듈(CM)의 신뢰성을 보장하기 위한 추가 수단을 필요로한다. 그러나, 도 2에 도시된 바와 같이 체커 모듈(CM)이 알파 입자들의 밀도(또는 개수)가 가장 적은 위치에 적층되면, 체커 모듈(CM)에서 알파 입자들에 의한 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등이 발생할 확률이 극적으로 감소한다. 따라서, 체커 모듈(CM)의 신뢰성이 보장되며, 체커 모듈(CM)의 신뢰성을 증가하기 위한 추가적인 장치 또는 수단이 요구되지 않는다.
도 2에 도시된 적층 구조에서, 패키지 기판(131, 도 1 참조)으로부터 방사되는 알파 입자들의 약 4% 정도가 제1 다이(111)를 통과하여 제2 다이(112)로 전달된다. 또한, 패키지 상판(133, 도 1 참조)으로부터 방사되는 알파 입자들의 약 4% 정도가 제5 다이(115)의 제5 기판(115_1)을 통과하여 제5 다이(115)의 활성층(115_2)으로 전달된다. 따라서, 도 2에 도시된 바와 같이 체커 모듈(CM)을 형성하는 제3 다이(113)가 적층된 다이들(111~115) 중 중앙에 배치되면, 알파 입자들로 인하 체커 모듈(CM)에서 순간 결함(transient fault), 소프트 에러 업셋(SEU, Soft Error Upset), 단일 이벤트 업셋(SEU, Single Event Upset) 등이 발생하는 것이 방지된다.
도 4는 반도체 다이들이 적층되는 응용 예를 보여준다. 도 2와 비교하면, 도 4에서 제1 내지 제4 다이들(111~114)이 도시되어 있다. 제3 다이(113)는 체커 모듈(CM)을 형성하고, 제1, 제2 및 제4 다이들(111, 112, 114)은 각각 제1 내지 제3 록스텝 모듈들(LSM1~LSM3)을 형성한다.
하나의 체커 모듈(CM)을 형성하는 하나의 다이(113) 및 홀수개의 록스텝 모듈들(LSM1~LSM3)을 각각 형성하는 홀수개의 다이들(111, 112, 114)이 적층되는 때에, 체커 모듈(CM)을 형성하는 다이(113)와 패키지 기판(131, 도 1 참조) 사이의 다이들(111, 112)의 개수는 체커 모듈(CM)을 형성하는 다이(113)와 패키지 상판(133, 도 1 참조) 사이의 다이들(114)의 개수보다 많을 수 있다. 예시적으로, 패키지 상판(133)에 가장 인접한 다이(114)의 기판(114_1)의 두께는 나머지 다이들(111~113)의 기판들(111_1~113_1) 각각의 두께보다 두껍다. 즉, 패키지 상판(133)에 가장 인접한 다이(114)의 기판(114_1)에서 감쇠되는 알파 입자들의 비율은 나머지 다이들(111~113) 각각에서 감쇠되는 알파 입자들의 비율과 유사하거나 그보다 높을 수 있다. 패키지 상판(133)으로부터 방사되는 알파 입자들은 제4 기판(114_1)에 의해 충분히 감쇠되므로, 체커 모듈(CM)을 형성하는 다이(113)와 패키지 기판(131)의 사이에 더 많은 수의 다이들이 적층될 수 있다.
도 5는 반도체 다이들이 적층되는 응용 예를 보여준다. 도 4와 비교하면, 도 5에서 제1 내지 제3 다이들(111~113)이 도시되어 있다. 제3 다이(113)는 체커 모듈(CM)을 형성하고, 제1 및 제2 다이들(111, 112)은 각각 제1 및 제2 록스텝 모듈들(LSM1, LSM2)을 형성한다.
예시적으로, 체커 모듈(CM)을 형성하는 다이(113)는 패키지 상판(133)에 가장 인접하게 배치될 수 있다. 예시적으로, 패키지 상판(133)에 가장 인접한 다이(113)의 기판(113_1)의 두께는 나머지 다이들(111, 112)의 기판들(111_1, 112_1) 각각의 두께보다 두껍다. 즉, 패키지 상판(133)에 가장 인접한 다이(113)의 기판(113_1)에서 감쇠되는 알파 입자들의 비율은 나머지 다이들(111, 112) 각각에서 감쇠되는 알파 입자들의 비율과 유사하거나 그보다 높을 수 있다. 패키지 상판(133)으로부터 방사되는 알파 입자들은 제3 기판(113_1)에 의해 충분히 감쇠되므로, 체커 모듈(CM)을 형성하는 다이(113)는 패키지 상판(133)과 가장 인접한 위치에 적층될 수 있다.
상술된 바와 같이, 본 발명의 실시 예들은 패키지 기판(131), 패키지 상판(133) 및 패키지 측벽(135)을 포함하는 패키지 몰딩(package molding)에 자연적으로 존재하는 방사성 동위원소들로부터 방사되는 알파 입자들을 고려하여 반도체 패키지를 형성한다.
본 발명의 기술적 사상에 따라, 록스텝 모듈들과 비교하여 더 높은 신뢰성이 요구되는 체커 모듈이 록스텝 모듈들과 분리된 별도의 반도체 다이에 형성된다. 별도의 다이에 형성된 체커 모듈은 알파 입자들의 밀도(또는 개수)가 가장 적은(또는 상대적으로 적은) 위치에 배치될 수 있다. 예를 들어, 다른 반도체 다이들보다 두꺼운 기판을 갖는 반도체 다이에 체커 모듈이 생성될 수 있다. 다른 예로서, 체커 모듈을 형성하는 다이는 록스텝 모듈들을 형성하는 다른 다이들의 중앙에 적층될 수 있다. 체커 모듈을 록스텝 모듈들과 분리된 별도의 다이에 형성하고, 체커 모듈을 알파 입자들로부터 안전한 위치에 배치함으로써, 체커 모듈(CM)의 판단 동작 및 판단 결과의 신뢰성이 향상되고, 결과적으로 반도체 다이들이 형성하는 반도체 장치, 반도체 다이들을 포함하는 반도체 패키지, 그리고 반도체 패키지를 포함하는 전자 장치의 신뢰성 및 안전성이 향상된다.
도 1에서, 반도체 패키지(100)가 참조되었다. 그러나, 반도체 패키지(100)의 구성은 도 1에 한정되지 않는다. 예를 들어, 도 1의 반도체 패키지(100)에 새로운 구성 요소들이 추가될 수 있다. 예를 들어, 도 1의 반도체 패키지(100)의 패키지 상판(133)의 위에 열 분산기(heat spreader) 및 히트 싱크(heat sink)가 추가될 수 있다. 또한, 다이들(111~11n)의 사이에, 다이들 사이의 도전 경로(conductive path)를 제공하고, 다이들 사이의 결합을 지원하는 경계층이 제공될 수 있다. 또한, 제1 다이(111)와 패키지 기판(131)의 사이에서 도전 경로(conductive path)를 제공하고 결합을 지원하는 경계층이 제공될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 반도체 패키지
111~11n; 다이들
111_1~11n_1; 기판들
111_2~11n_2; 활성층들
111_3~11n_3; 금속층들
131; 패키지 기판
133; 패키지 상판
135; 패키지 측벽
140; 외부 연결층
CM; 체커 모듈
LSM1~LSM4; 록스텝 모듈들

Claims (9)

  1. 패키지 기판;
    상기 패키지 기판 상에 적층되는 복수의 다이들;
    상기 복수의 다이들 상에 제공되는 패키지 상판; 그리고
    상기 패키지 기판과 상기 패키지 상판의 사이에서 상기 복수의 다이들을 둘러싸는 패키지 측벽을 포함하고,
    상기 복수의 다이들은 각각 체커 모듈 및 둘 이상의 록스텝 모듈들을 형성하고,
    상기 체커 모듈을 형성하는 다이는 상기 기판 위에 적층된 적어도 하나의 다이의 위에 적층되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 체커 모듈을 형성하는 다이는 상기 복수의 다이들 중에서 중앙에 적층되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 복수의 다이들 중에서 상기 체커 모듈을 형성하는 다이와 상기 패키지 기판 사이에 적층되는 다이들의 수는 상기 체커 모듈을 형성하는 다이와 상기 패키지 상판 사이에 적층되는 다이들의 수보다 많은 반도체 패키지.
  4. 제1 항에 있어서,
    상기 체커 모듈을 형성하는 다이는 상기 복수의 다이들 중에서 상기 패키지 상판에 가장 인접하게 적층되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 복수의 다이들 중에서 상기 패키지 상판에 가장 인접하게 적층되는 다이의 기판의 두께는 나머지 다이들 각각의 기판의 두께보다 두꺼운 반도체 패키지.
  6. 제1 항에 있어서,
    상기 둘 이상의 록스텝 모듈들은 동일한 데이터에 기반하여 동일한 연산을 수행하도록 구성되고,
    상기 체커 모듈은 상기 둘 이상의 록스텝 모듈들로부터 수신되는 연산 결과들을 비교하여 상기 둘 이상의 록스텝 모듈들의 에러를 체크하도록 구성되는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 체커 모듈을 형성하는 다이는 알파 입자의 수가 가장 적은 위치에 적층되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 복수의 다이들 각각은,
    기판;
    상기 기판 상에 형성된 활성층; 그리고
    상기 활성층 상에 형성된 금속층을 포함하고,
    상기 복수의 다이들 각각은 상기 금속층이 상기 패키지 기판에 인접하게, 그리고 상기 기판이 상기 패키지 상판에 인접하게 적층되는 반도체 패키지.
  9. 동일한 데이터에 기반하여 동일한 연산들을 수행하도록 구성되는 둘 이상의 록스텝 모듈들을 형성하는 둘 이상의 제1 다이들; 그리고
    상기 둘 이상의 록스텝 모듈들의 둘 이상의 연산 결과들을 비교하여 상기 둘 이상의 록스텝 모듈들의 에러를 체크하도록 구성되는 체커 모듈을 형성하는 제2 다이를 포함하고,
    상기 제2 다이는 적어도 하나의 제1 다이의 위에 적층되는 반도체 장치.
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