KR101072077B1 - 집적회로의 소프트 에러율 감소를 위한 방법 및 구조체 - Google Patents

집적회로의 소프트 에러율 감소를 위한 방법 및 구조체 Download PDF

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Abstract

집적회로에서 소프트 에러율을 감소시키는 구조체 및 방법을 제공한다. 구조체는 반도체 기판과, 최저 배선 레벨로부터 최고 배선 레벨- 상기 최저 배선 레벨은 상기 최고 배선 레벨에 비하여 상기 반도체 기판에 더 가까이 있음 -까지 적층된 하나 이상의 배선 레벨의 스택과, 하나 이상의 배선 레벨 중 최고 배선 레벨의 상부 표면상의 알파 입자 차단층을 포함하고, 상기 알파 입자 차단층은 금속 배선과 유전체 재료를 포함하며, 상기 알파 입자 차단층은 상기 알파 입자 차단층에 충격을 가하는 선택된 에너지 이하의 미리 정해진 백분율의 알파 입자가 하나 이상의 배선 레벨의 스택 또는 기판에 침투하는 것을 정지시키기에 충분한, 차단층의 두께 및 차단층의 금속 배선의 체적%의 조합을 갖는다.

Description

집적회로의 소프트 에러율 감소를 위한 방법 및 구조체{METHOD AND STRUCTURE FOR REDUCTION OF SOFT ERROR RATES IN INTEGRATED CIRCUITS}
본 발명은 집적회로 분야에 관한 것이고, 특히, 집적회로에서 소프트 에러율 감소를 위한 방법 및 구조체에 관한 것이다.
집적회로의 소프트 에러율(soft error rate)은 집적회로의 반도체 재료를 통과하는 알파 입자 등의 이온화 방사선에 의해 야기된다. 논리 회로와 메모리 회로가 둘 다 영향을 받을 수 있다. 이 에러는 일반적으로 집적회로 기능의 다음 사이클까지만 존속하기 때문에 "소프트"라고 부른다. 알파 입자가 반도체 재료를 통과할 때, 정공-전자 쌍의 "클라우드"가 그 경로 부근에서 발생된다. 집적회로에 존재하는 전계는 정공과 전자가 반대 방향으로 이주하게 하여서 과잉의 전하가 특정한 회로 노드에 도달하게 하고 집적회로의 기능을 업셋(upset)시킨다.
집적회로 장치가 계속하여 확대(scale)됨에 따라, 커패시터 셀 사이즈 및 동작 전압은 계속하여 감소하고 회로 밀도는 증가한다. 이것은 집적회로가 소프트 에러를 받을 확률을 증가시킨다. 그러므로, 집적회로에서 소프트 에러율을 감소시키기 위한 개선된 방법 및 구조체가 필요하게 된다.
본 발명의 제1 양태는 반도체 기판 및 최저 배선 레벨(wiring level)로부터 최고 배선 레벨- 상기 최저 배선 레벨은 상기 최고 배선 레벨에 비하여 상기 반도체 기판에 더 가까이 있음 -까지 적층된 하나 이상의 배선 레벨의 스택(stack)을 포함한 집적회로와; 하나 이상의 배선 레벨 중 최고 배선 레벨의 상부 표면상의 알파 입자 차단층을 포함하고, 상기 알파 입자 차단층은 금속 배선과 유전체 재료를 포함하고, 상기 알파 입자 차단층은 상기 알파 입자 차단층에 충돌하는(strike) 선택된 에너지 이하의 미리 정해진 백분율의 알파 입자가 하나 이상의 배선 레벨의 스택에 침투하는 것을 정지시키기에 충분한, 차단층의 두께 및 차단층의 금속 배선의 체적%(volume percent)의 조합을 갖는 구조체이다.
본 발명의 제2 양태는, 본 발명의 제1 양태의 구조체에 있어서, 차단층이 단자 패드(terminal pad)를 포함하고, 각 단자 패드는 최고 배선 레벨에서 대응하는 배선에 접속되는 구조체이다.
본 발명의 제3 양태는, 본 발명의 제1 양태의 구조체에 있어서, 차단층은 더미 단자 패드를 더 포함하고, 더미 단자 패드에 단자 패드가 산재되어 있으며, 서로 간에 또는 임의의 단자 패드에 또는 최고 배선 레벨에서 임의의 배선에 접속되지 않은 구조체이다.
본 발명의 제4 양태는, 본 발명의 제1 양태의 구조체에 있어서, 차단층은 개구부를 가진 금속 실드를 더 포함하고, 단자 패드가 상기 개구부 내에 위치되며, 단자가 실드에 전기적으로 접촉하지 않은 구조체이다.
본 발명의 제5 양태는, 본 발명의 제1 양태의 구조체에 있어서, 알파 입자의 미리 정해진 백분율은 선택된 에너지의 알파 입자의 약 99% 이상이고, 선택된 에너지는 약 10 MeV 이하인 구조체이다.
본 발명의 제6 양태는, 본 발명의 제1 양태의 구조체에 있어서, 금속 배선은 다마신 배선(damascene wire), 다마신 비아, 다마신 단자 패드, 하나 이상의 통합 비아를 가진 이중 다마신 배선, 하나 이상의 통합 비아를 가진 이중 다마신 단자 패드 및 이들의 조합으로 이루어진 그룹으로부터 선택된 구조체를 포함하는 구조체이다.
본 발명의 제7 양태는, 본 발명의 제1 양태의 구조체에 있어서, 금속 배선은 Ta, TaN, Ti, TiN, W, WN, Ru, Cu 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료를 포함하고, 유전체 재료는 실리콘 디옥사이드, 플루오르화 실리콘 디옥사이드, 폴리이미드, 4 이하의 유전율을 가진 저유전체(low K) 재료, 하이드로젠 실세스퀴옥산 중합체, 메틸 실세스퀴옥산 중합체, 폴리페닐렌 올리고머, SiOx(CH3)y, 오가노실리케이트 글래스, SiCOH, 다공성 SiCOH, 다이아몬드형 탄소 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것인 구조체이다.
본 발명의 제8 양태는, 본 발명의 제1 양태의 구조체에 있어서, 상기 알파 입자 차단층의 상기 두께 및 상기 알파 입자 차단층의 금속 배선의 상기 체적%의 조합은 상기 알파 입자 차단층에 충돌하는 상기 선택된 에너지 이하의 상기 미리 정해진 백분율의 알파 입자가 상기 최저 배선 레벨로 침투하는 것을 정지시키기에 충분한 것인 구조체이다.
본 발명의 제9 양태는, 본 발명의 제1 양태의 구조체에 있어서, 상기 알파 입자 차단층의 상기 두께 및 상기 알파 입자 차단층의 금속 배선의 상기 체적%의 조합은 상기 알파 입자 차단층에 충돌하는 상기 선택된 에너지 이하의 상기 미리 정해진 백분율의 알파 입자가 상기 기판에 침투하는 것을 정지시키기에 충분한 것인 구조체이다.
본 발명의 제10 양태는, 본 발명의 제1 양태의 구조체에 있어서, 차단층의 두께 및 차단층의 금속 배선의 체적%의 조합은 차단층에 충돌하는 상기 선택된 에너지 이하의 미리 정해진 백분율의 알파 입자가 집적회로 칩에 형성된 반도체 재료를 포함한 구조체로 침투하는 것을 정시시키기에 충분한 것인 구조체이다.
본 발명의 특징적 구성은 청구범위에서 정의된다. 그러나, 본 발명 자체는 첨부 도면과 함께하는 양호한 실시예에 관한 이하의 상세한 설명으로부터 가장 잘 이해될 것이다.
도 1은 실리콘 디옥사이드 층에서 구리 체적%의 함수로서 2개의 에너지의 알파 입자를 정지시키는데 필요한 알파 입자 차단층의 두께에 관한 챠트이다.
도 2는 예시적인 기판에 탑재된 본 발명의 플립 칩의 임의의 실시예에 따라 제조된 알파 입자 차단층을 가진 집적회로 칩을 나타내는 도이다.
도 3a는 본 발명의 제1 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 3b는 도 3a의 선 3B-3B를 따라 취한 단면도이다.
도 4a는 본 발명의 제2 실시예에 따른 알파 입자 차단층으로 제조된 집적회 로 칩의 평면도이고 도 4b는 도 4a의 선 4B-4B를 따라 취한 단면도이다.
도 5a는 본 발명의 제3 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 5b는 도 5a의 선 5B-5B를 따라 취한 단면도이다.
도 6a는 본 발명의 제4 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 6b는 도 6a의 선 6B-6B를 따라 취한 단면도이다.
도 7a는 본 발명의 제5 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 7b는 도 7a의 선 7B-7B를 따라 취한 단면도이다.
도 8a는 본 발명의 제6 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 8b는 도 8a의 선 8B-8B를 따라 취한 단면도이다.
도 9a는 본 발명의 제7 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 9b는 도 9a의 선 9B-9B를 따라 취한 단면도이다.
도 10a는 본 발명의 제8 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 10b는 도 10a의 선 10B-10B를 따라 취한 단면도이다.
도 11a는 본 발명의 제9 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 11b는 도 11a의 선 11B-11B를 따라 취한 단면도이다.
도 12a는 본 발명의 제10 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 12b는 도 12a의 선 12B-12B를 따라 취한 단면도이다.
도 13a는 본 발명의 제11 실시예에 따른 알파 입자 차단층으로 제조된 집적회로 칩의 평면도이고 도 13b는 도 13a의 선 13B-13B를 따라 취한 단면도이다.
도 14a는 본 발명의 제12 실시예에 따른 알파 입자 차단층으로 제조된 집적 회로 칩의 평면도이고 도 14b는 도 14a의 선 14B-14B를 따라 취한 단면도이다.
도 15a는 이중 다마신 구조체를 사용하는 본 발명의 실시예를 이용할 수 있는 대안적인 비아 구조체의 평면도이고 도 15b는 도 15a의 선 15B-15B를 따라 취한 단면도이다.
도 16은 본 발명의 모든 실시예에서 사용할 수 있는 제1 땜납 범프 구조물의 단면도이다.
도 17은 본 발명의 모든 실시예에서 사용할 수 있는 제2 땜납 범프 구조물의 단면도이다.
도 18a 내지 도 18f는 본 발명의 실시예에 따른 알파 입자 차단층을 제조하는 방법을 나타내는 단면도들이다.
도 19는 본 발명의 실시예에 따른 알파 입자 차단층의 두께/금속 체적%를 결정하기 위한 방법을 나타내는 도이다.
도 20은 본 발명의 실시예에 따른 알파 입자 차단층의 두께/금속 체적%를 결정하기 위한 다른 방법을 나타내는 도이다.
도 21은 본 발명의 실시예에 따른 알파 입자 차단층을 설계하는 방법을 설명하는 흐름도이다.
단일 다마신 처리(또는 단순히 '다마신 처리'라고 한다)는 배선 트렌치 또는 비아 개구부(via opening)가 유전체 층에 형성되고, 도전체가 트렌치를 채우도록 충분한 두께로 유전체의 상부 표면상에 증착되며, 화학-기계 연마(CMP) 공정에 의 해 과잉의 도전체를 제거하고 도전체의 표면을 유전체 층의 표면과 동일평면이 되게 하여 다마신 배선(또는 다마신 비아)을 형성하는 처리이다.
이중 다마신 처리는 비아 개구부가 유전체 층의 전체 두께를 관통하여 형성되고, 그 다음에 임의의 주어진 단면 형상으로 유전체 층을 관통하는 경로의 트렌치 부분을 형성하는 처리이다. 대안적으로, 트렌치가 먼저 형성될 수 있다. 모든 비아 개구부는 위의 통합 배선 트렌치에 의해 또는 아래의 배선 트렌치에 의해 교차되지만, 모든 트렌치가 비아 개구부와 교차할 필요는 없다. 도전체는 트렌치 및 비아 개구부를 채우도록 충분한 두께로 유전체의 상부 표면상에 증착되고, CMP 처리를 수행하여 트렌치 내의 도체의 표면을 유전체 층의 표면과 동일평면이 되게 하여 이중 다마신 배선, 및 통합 이중 다마신 비아를 가진 이중 다마신 배선들을 형성한다.
본 발명은 다마신 또는 이중 다마신 처리에 의해 형성된 알파 입자 차단층(들)(이하, 차단층(들)이라고 한다)을 이용한다. 예시적인 이중 다마신 처리는 도 18a 내지 도 18f에 도시되어 있고, 뒤에서 설명된다.
도 1은 실리콘 디옥사이드 층에서 구리 체적%의 함수로서 2개 에너지의 알파 입자를 정지시키는데 필요한 알파 입자 차단층의 두께의 챠트이다. 차단층에서 도체의 체적%는 차단층을 제조하는데 사용된 배선 마스크 및 비아 마스크의 패턴 밀도와, 유전체 층상의 차단층의 두께 및 배선과 비아의 두께에 대한 지식으로부터 결정될 수 있다.
동일한 에너지의 알파 입자가 재료의 표면을 두드려서 재료 내로 들어갈 때, 알파 입자들은 그들이 이동을 정지할 때까지 재료 내의 원자들과 충돌로 인하여 점차적으로 에너지가 낮아지고 방향을 변경한다. 재료 내에서 이동하는 주어진 에너지의 알파 입자의 평균 거리는 범위(range)라고 한다. 이 평균 거리에서 1σ 분포는 스트래글링(straggling)이라고 한다. 약 99%의 알파 입자는 상기 스트래글의 3배와 상기 범위의 합이 되는 거리에서 정지한다. 스트래글의 3배와 상기 범위의 합은 총 범위(total range)라고 한다. 도 1에서, 곡선 A는 5.5 MeV 알파 입자의 (구리 체적%의 함수로서 실리콘 디옥사이드(SiO2) 내 구리(Cu) 층의 두께로서 표현된) 총 범위의 플롯이다. 1 MeV(메가 볼트)는 1 MV의 전압에 의해 가속화될 때 1 전자 단위(electron unit; eu) 또는 약 1.602×10-19 쿨롱의 전하를 가진 하전 입자에 부여되는 에너지, 즉 E=qV이다.
곡선 B는 8.8 MeV 알파 입자의 (구리 체적%의 함수로서 실리콘 디옥사이드 내 구리층의 두께로서 표현된) 총 범위의 플롯이다. 층 내에서 알파 입자의 미리 정해진 백분율을 규정하는 임의의 알파 입자 에너지의 유사한 곡선들은 임의 수의 이용가능한 시뮬레이션 모델들을 이용하여 준비될 수 있다. 시뮬레이션 모델의 일 예는 "The Stopping and Range of Ions in Matter"(SRIM); ⓒ 2003 J.F.Ziegler, J.P.Biersack(SRIM.com)이다. 이 모델에 대한 입력은 이온의 종류(즉, He), 에너지(MeV), 목표 성분(즉, SiO2와 Cu)이고, 그 출력은 투영 범위(um) 및 스트래글(um)이다. 이 모델은 구리가 SiO2 유전체 전체에 걸쳐 균일하게 분포된 것을 가정한다.
도 1의 챠트를 이용하는 하나의 예는 다음과 같다. 기판 표면상에서 실리콘 디옥사이드 내에 30%의 구리를 가진 차단층의 예에서, 그 차단층 내에서 5.5 MeV 알파 입자를 정지시키기 위해서는 약 22 마이크론의 두께가 필요하고(곡선 A), 8.8 MeV 알파 입자를 정지시키기 위해서는 약 44 마이크론의 두께가 필요하다(곡선 B). 그러나, 만일 실리콘 디옥사이드 차단층에서 30체적%의 구리가 실리콘 디옥사이드 배선 레벨에서 30체적%의 구리의 약 10 마이크론의 총 두께로 이루어진 집적회로 칩의 최종 즉 최고 배선 레벨의 상부에 형성되어야 한다면, 차단층은 차단층 또는 배선 레벨 내에서 5.5 MeV 및 8.8 MeV 알파 입자를 정지시키기 위해 약 34 마이크론 두께로 되어야 한다. 다시 말하면, 정상적인 배선 레벨은 알파 입자의 일부를 차단할 수 있다.
곡선 A와 B의 끝점을 살펴보면, 기판상에 형성된 100% 실리콘 디옥사이드층은 차단층 내에서 5.5 MeV 알파 입자를 정지시키기 위하여 약 36 마이크론으로 되어야 하고 차단층 내에서 8.8 MeV 알파 입자를 정지시키기 위하여 약 73 마이크론 두께로 되어야 한다는 것을 알 수 있다. 곡선 A와 B의 다른 끝점에서, 기판상에 형성된 100% 구리층은 차단층 내에서 5.5 MeV 알파 입자를 정지시키기 위하여 약 12 마이크론 두께로 되어야 하고 8.8 MeV 알파 입자를 정지시키기 위하여 약 24 마이크론 두께로 되어야 한다는 것을 알 수 있다.
곡선 A와 B로부터 얻어진 두께값은 대응하는 에너지의 적어도 약 99%(전부 그런 것은 아니지만)의 알파 입자가 표시된 두께에서 정지되는 것을 보장한다. 다마신 또는 이중 다마신 처리에서, 선택된 구리 체적%를 나타내는 도전성 구조물(비아, 비아 바, 배선)은 위에서 설명한 바와 같이 레벨간 유전체 내에 매립되어 본 발명에 따른 차단층을 형성한다.
도 1의 챠트는 위에서 인용한 모델을 이용한 시뮬레이션 모델링에 의해 생성되었다. 유사한 곡선들이 도 19에 도시되고 뒤에서 설명하는 방법으로 경험적으로 생성될 수 있다. 더 높은 Z(원자 번호)의 금속, 예를 들면 탄탈륨만을 이용한 시뮬레이션에서는 차단층의 필요한 두께를 약 2 마이크론 내지 약 3 마이크론만큼 감소시켰다.
도 2는 예시적인 기판에 탑재된 본 발명의 플립칩의 임의의 실시예에 따른 차단층으로 제조된 집적회로 칩을 나타낸 도이다. 도 2에서, 패키지 기판(25)은 본체(30), 제1 표면상의 패드(35) 및 본체(30) 내부의 배선(45)에 의해 전기적으로 접속되는 상기 제1 표면의 반대측의 제2 표면상의 핀(40)을 구비한다. 본체(30)는 단일 또는 다수의 세라믹층 또는 유기물층을 포함할 수 있고, 각 층은 도전성 배선을 포함한다. 집적회로 칩(50)은 반도체 기판(55)과, 기판 위에 형성된 하나 이상의 배선 레벨(도시 생략됨)을 구비하고 기판 내에 형성된 소자들(도시 생략됨)에 대하여 배선 레벨 내의 배선(도시 생략됨)들을 전기적으로 접속하는 배선 레벨(60), 상부에 형성된 하나 이상의 차단층을 포함하며 배선 레벨(60) 내의 배선(도시 생략)들과 차단층 내의 배선(도시 생략됨)들을 전기적으로 접속하는 차단층(65), 및 차단층(65) 내에 형성되고 차단층(65) 내의 배선(도시 생략됨)들에 전기적으로 접속된 단자 패드(70)를 구비한다. 집적회로 칩(50)에 관한 더 상세한 예는 뒤에서 설명한다. 패키지 기판(25)의 패드(35)는 땜납 범프(solder bump)(75)에 의해 집적회로 칩(50)의 단자 패드(70)에 기계적으로 및 전기적으로 접속된다. 땜 납 범프(75)는 제어형 콜랩스 칩 접속(controlled collapse chip connection; C4)이라고도 부른다.
도 2에는 2개의 가능한 알파 입자 소스가 있다. 본체(30)가 세라믹 재료를 포함하는 경우에, 본체(30)는 약 10 MeV 미만의 에너지로 알파 입자를 방출할 수 있는 방사성 토륨(Th) 및 우라늄(U) 동위원소를 포함할 수 있다. 땜납 범프가 납(Pb), 주석(Sn) 또는 납과 주석의 조성물인 예에서, 땜납 범프는 약 5.5 MeV의 알파 입자를 방출할 수 있는 방사성 폴로늄(Po) 및 Pb 동위원소를 포함할 수 있다. 방사성 Th, U, Po 및 Pb의 양은 ppb(parts-per-billion)의 범위에 있을 수 있지만, 방출된 알파 입자 플럭스는 알파 입자 유도 업셋에 민감할 수 있는 능동 소자(예를 들면, 전계 효과 트랜지스터, 바이폴라 트랜지스터)의 실리콘 부분을 포함할 수 있는 반도체 기판(55)에, 또는 기판 표면상의 전계 효과 트랜지스터의 폴리실리콘 게이트와 같이 반도체 재료를 포함하는 능동 소자의 부분에 알파 입자가 침투할 수 있게 되면, 진보형 집적 논리 회로와 메모리 회로에 대한 허용가능한 최대치를 초과하는 소프트 에러율을 야기하기에 충분할 수 있다.
배선 레벨(60)은 두께가 T1이고 차단층(65)은 두께가 T2이다. 도 1에서 활동성(energetic) 알파 입자의 총 범위는 일반적으로 현재 제조된 집적회로 칩의 T1의 값보다 훨씬 더 크다. 예를 들어서, 평균적으로 50체적%의 구리를 가지며 평균 두께가 약 1 마이크론인 10개의 배선 레벨을 가정하면 도 1의 곡선 A에 도시된 5.5 MeV 알파 입자의 범위보다도 실질적으로 더 작은 10 마이크론의 T1을 생성할 것이다. 따라서 차단층(65)이 필요하다.
제1 예에서, T2는 미리 정해진 백분율의 알파 입자가 차단층(65)의 상부 표면을 침투하여 차단층 내에서 정지되도록 차단층에서 금속의 체적%와 T2의 값의 조합이 정해지게끔 선택된다.
제2 예에서, T2는 미리 정해진 백분율의 알파 입자가 기판(55) 내로 침투하지 않고 배선 레벨에서 정지하도록 T2의 값, T1의 값, 배선 레벨(60)에서 금속의 체적%, 및 차단층(65)에서 금속의 체적%의 조합이 정해지게끔 선택된다.
제3 예에서, T2는 선택된 에너지를 가진 미리 정해진 백분율의 알파 입자가 기판(55)과 차단층(65) 사이에 형성된 반도체 재료로 구성된 임의의 구조물에 충돌하기 전에, 예를 들면 폴리실리콘 게이트 전극에 충돌하기 전에 정지하도록 T2의 값, T1의 값, 배선 레벨(60)에서 금속의 체적%, 및 차단층(65)에서 T2의 값 및 금속의 체적%의 조합이 정해지게끔 선택된다.
일 예에서, 선택된 알파 입자 에너지는 210Po로부터의 알파 입자 에너지 또는 Th 또는 U로부터의 최대 에너지를 나타내는 약 5.5 MeV 또는 약 8.8 MeV이다. 다른 예에서, 알파 입자 에너지는 약 10 MeV 미만이다. 또다른 예에서, 선택된 에너지는 능동 소자를 포함한 기판(55)의 물리적 설계에 기초할 수 있다. 일 예에서, 정지되는 미리 정해진 백분율의 알파 입자는 집적회로의 신뢰도 사양(specification)에 기초할 수 있다.
뒤에서 설명하는 본 발명의 실시예들은 도 2에 도시된 것과 같은 패키지를 요구하지 않고, 집적회로가 탑재되는 패키지로부터 알파 입자의 소스가 형성된다는 것을 이해하여야 한다.
이하의 설명에서 50A, 50B 등과 같은 집적회로의 표시 및 65A, 65B와 같은 차단층의 표시는 이들이 도 2의 집적회로(50) 및 차단층(65)을 각각 교체할 수 있음을 표시하는 것으로 이해하여야 한다.
도 3a는 본 발명에 따른 제1 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 3b는 도 3a의 선 3B-3B를 따라 취한 단면도이다. 도 3b에서, 집적회로 칩(50A)은 기판(55), 배선 레벨(60) 및 차단층(65A)을 포함한다. 제1 예에서, 기판(55)은 벌크 실리콘 기판을 포함할 수 있다. 제2 예에서, 기판은 실리콘 온 인슐레이터(SOI) 기판을 포함할 수 있다. 두께가 T1인 배선 레벨(60)은 개개의 배선 레벨(105, 110, 115, 120)을 포함한다. 기판(55)은 다수의 전계 효과 트랜지스터(FET)(125)를 포함하고, 각 전계 효과 트랜지스터는 소스/드레인(130)이 기판(55) 내에 형성되고 채널 영역(135)이 소스/드레인(130) 사이 및 게이트 전극(140) 아래의 기판(55) 내에 형성된다. 게이트 유전체층(도시 생략됨)은 게이트 전극(140)과 기판(55) 사이에 형성된다.
배선 레벨(105)은 다마신 접점(155)이 형성되는 유전체 층(150)을 포함한다. 배선 레벨(110)은 이중 다마신 배선(165)이 형성되는 유전체 층(160)을 포함한다. 배선 레벨(115)은 이중 다마신 배선(175)이 형성되는 유전체 층(170)을 포함한다. 배선 레벨(120)은 이중 다마신 배선/패드(185)가 형성되는 유전체 층(180)을 포함한다. 비록 배선 레벨(60)이 4개의 배선 레벨을 포함하는 것으로 도시되어 있지만, 이 4개는 단지 예로서 간주될 수 있고, 임의 수의 배선 레벨도 존재할 수 있다. 접 점(155)과 배선(165, 175) 및 배선/패드(185)는 기판(55) 내에 존재하는 임의의 다른 소자(예를 들면, 커패시터, 저항기), 또는 집적회로 내에 임의의 주어진 배선 레벨이 존재하는 임의의 다른 소자(예를 들면, 커패시터, 저항기, 인덕터)와 FET(125)를 상호접속한다.
두께가 T2인 차단층(65A)은 배선 레벨(120)의 상부에 형성된 제1 유전체 층(200)과 제1 유전체 층의 상부에 형성된 제2 유전체 층(205)을 포함한다. 선택적인 도전성 라이너(215)와 코어 도체(220)를 포함하는 다마신 단자 패드(210)는 차단층(65A)에 형성되고 차단층의 상부 표면(225)으로부터 배선 레벨(120)의 배선/패드(185)까지 연장하며, 이 배선/패드(185)에 배선(210)이 전기 접촉한다. 제1 예에서, 배선/패드(185)는 완전하게(fully) 기능하는 집적회로 칩의 단자 패드이고, 차단층(65A)은 추가의 처리를 수행함으로써 형성된다. 제2 예에서, 배선/패드(185)는 배선이고, 집적회로 칩은 차단층이 추가될 때까지 완전하게 기능하지 않는다.
일 예에서, 도전성 라이너(215)는 Ta, TaN, Ti, TiN, W, WN, Ru 또는 이들의 조합을 포함하고, 코어 도체(220)는 구리, 텅스텐, 알루미늄 또는 이들의 조합을 포함한다.
일 예에서, 제1 유전체 층(200)은 실리콘 질화물(Si3N4), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 오가노실리케이트 글래스(SiCOH), 플라즈마 인핸스드 실리콘 질화물(PSiNx), NBLok(SiC(N,H)) 또는 이들의 조합을 포함한다. 제1 유전체 층(200)은 두께가 예를 들면 약 50 nm 내지 약 1 ㎛ 일 수 있다. 일 예에서, 유전체 층(200)은 구리에 대한 확산 장벽이다.
제1 예에서, 제2 유전체 층(205)은 SiO2, 폴리이미드, 오가노 실리케이트 글래스, 다이아몬드형 탄소 또는 이들의 조합을 포함한다. 제2 예에서, 제2 유전체 층(205)은 낮은 K(유전 상수)[저유전체] 재료를 포함하고, 그 비제한적인 예로는 수소 실세스퀴옥산 중합체(HSQ), 메틸 실세스퀴옥산 중합체(MSQ), 텍사스주 미드랜드의 다우 케미컬(Dow Chemical)에서 제조한 SiLK™(폴리페닐렌 올리고머), 캐나다 산타클라라의 어플라이드 머티어리얼즈(Applied Materials)에서 제조한 블랙 다이아몬드™(SiOx(CH3)y), 오가노실리케이트 글래스(SiCOH), 다공성 SiCOH, 플루오르화 실리콘 디옥사이드(FSG) 또는 이들의 조합을 포함한다. 저유전체 재료는 4 이하의 상대적 유전율을 갖는다.
도 4a는 본 발명의 제2 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 4b는 도 4a의 선 4B-4B를 따라 취한 단면도이다. 도 4b에서, 집적회로 칩(50B)은 도전성 라이너(215)와 코어 도체(220)를 포함하는 다마신 실드(230)가 차단층(65B)에 형성되어 단자 패드(210)를 둘러싸고 있는 점(도 4a 참조)을 제외하면 도 3b의 집적회로 칩(50A)과 유사하다. 단자 패드(210)와 실드(230)는 동일한 다마신 처리에 의해서 또는 별도의 다마신 처리에 의해서 제조될 수 있다. 실드(230)는 단자 패드(210)에 전기적으로 접속되지 않으며 유전체 층(200, 205)을 통하여, 또는 유전체 층(200)이 존재하지 않는 경우에는 유전체 층(205)을 통하여 유전체 배선 레벨(120)까지 내내 연장하지 않는 것으로 도시되어 있다. 선택적으 로, 실드(230)는 실드를 접지시키기 위하여 또는 다른 목적으로 단자 패드(210)에 접속될 수 있다.
도 5a는 본 발명의 제3 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 5b는 도 5a의 선 5B-5B를 따라 취한 단면도이다. 도 5b에서, 집적회로 칩(50C)은 도전성 라이너(215)와 코어 도체(220)를 포함하는 다마신 더미 패드(235)가 단자 패드(210)들 사이의 차단층(65C)에 형성되어 있는 점(또한, 도 5a 참조)을 제외하면 도 3b의 집적회로 칩(50A)과 유사하다. 단자 패드(210)와 더미 패드(235)는 동일한 다마신 처리에 의해서 또는 별도의 다마신 처리에 의해서 제조될 수 있다. 더미 패드(235)는 단자 패드(210)에 전기적으로 접속되지 않으며 유전체 층(200, 205)을 통하여, 또는 유전체 층(200)이 존재하지 않는 경우에는 유전체 층(205)을 통하여 유전체 배선 레벨(120)까지 내내 연장하지 않는다. 더미 패드(235)는 차단층(65C)을 형성하기 위해 사용된 CMP 처리의 균일성을 증가시키는데 사용된다.
도 6a는 본 발명의 제4 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 6b는 도 6a의 선 6B-6B를 따라 취한 단면도이다. 도 6b에서, 집적회로 칩(50D)은 도 3b의 다마신 단자 패드(210)가 차단층(65D)에 형성된 단자 패드 영역(245) 및 일체로 형성된 비아 영역(250)을 가진 이중 다마신 단자 패드(240)로 교체된 점을 제외하면 도 3b의 집적회로 칩(50A)과 유사하다. 단자 패드(240)는 도전성 라이너(215)와 코어 도체(220)를 포함한다.
도 7a는 본 발명의 제5 실시예에 따른 차단층으로 제조된 집적회로 칩의 평 면도이고 도 7b는 도 7a의 선 7B-7B를 따라 취한 단면도이다. 도 7b에서, 집적회로 칩(50E)은 도전성 라이너(215)와 코어 도체(220)를 포함하는 다마신 실드(255)가 차단층(65E)에 형성되어 단자 패드(240)를 둘러싸고 있는 점(도 7a 참조)을 제외하면 도 6b의 집적회로 칩(50D)과 유사하다. 단자 패드(240)와 실드(255)는 동일한 이중 다마신 처리에 의해서 제조될 수 있고, 비아 영역(250)은 하나의 에칭 처리에 의해 규정되며 패드 영역(240)과 실드(255)는 다른 에칭 처리에 의해 규정된다. 실드(255)는 단자 패드(240)에 전기적으로 접속되지 않으며 유전체 층(200, 205)을 통하여, 또는 유전체 층(200)이 없는 경우에는 유전체 층(205)을 통하여 유전체 배선 레벨(120)까지 내내 연장하지 않는 것으로 도시되어 있다. 선택적으로, 실드(255)는 실드를 접지시키기 위하여 또는 다른 목적으로 단자 패드(240)에 또는 이중 다마신 비아에 의해 배선 레벨(120)의 배선/패드(185)에 접속될 수 있다.
도 8a는 본 발명의 제6 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 8b는 도 8a의 선 8B-8B를 따라 취한 단면도이다. 도 8b에서, 집적회로 칩(50F)은 도전성 라이너(215)와 코어 도체(220)를 포함하는 다마신 더미 패드가 단자 패드(240)들 사이의 차단층(65F)에 형성되어 있는 점(도 8a 참조)을 제외하면 도 6b의 집적회로 칩(50D)과 유사하다. 단자 패드(240)와 더미 패드(260)는 동일한 이중 다마신 처리에 의해서 제조될 수 있고, 비아 영역(250)은 하나의 에칭 처리에 의해 규정되며 패드 영역(240)과 더미 패드(260)는 다른 에칭 처리에 의해 규정된다. 더미 패드(260)는 단자 패드(240)에 전기적으로 접속되지 않으며 유전체 층(200, 205)을 통하여, 또는 유전체 층(200)이 없는 경우에는 유전체 층(205)을 통하여 유전체 배선 레벨(120)까지 내내 연장하지 않는다. 더미 패드(260)는 차단층(65F)을 형성하기 위해 사용된 CMP 처리의 균일성을 증가시키는데 사용된다.
도 2로 되돌아가서, 두께 T2는 단지 하나의 차단층이 사용되는 경우 처리상의 문제점을 나타낼 정도로 충분히 클 수 있다. 예를 들면, T1은 약 8~10 마이크론일 수 있고, T2는 약 20~70 마이크론일 수 있다. 그러므로, 차단층(65)은 뒤에서 설명하는 바와 같이 그 자체가 2개 이상의 차단층을 포함할 수 있다.
도 9a는 본 발명의 제7 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 9b는 도 9a의 선 9B-9B를 따라 취한 단면도이다. 도 9b에서, 집적회로 칩(50G)은 하부 차단층(65A1)과 하부 차단층(65A1) 위의 상부 배선 레벨(65A2)을 포함하는 차단층(65G)을 포함한다. 하부 차단층(65A1)은 단자 패드(210A)을 포함하고 상부 차단층(65A2)은 단자 패드(210B)를 포함한다. 각 단자 패드(210A)는 대응하는 단자 패드(210B)와 전기적으로 접촉하고 각 단자 패드(210A)는 대응하는 배선/패드(185)와 전기적으로 접촉한다. 차단층(65A1, 65A2)은 도 3b의 차단층(65A)과 유사하며, 단자 패드(210A, 210B)는 도 3b의 단자 패드(210)와 유사하다.
도 10a는 본 발명의 제8 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 10b는 도 10a의 선 10B-10B를 따라 취한 단면도이다. 도 10b에서, 집적회로 칩(50H)은 하부 차단층(65B1)과 하부 차단층(65B1) 위의 상부 배선 레벨(65B2)을 포함하는 차단층(65H)을 포함한다. 하부 차단층(65B1)은 단자 패드(210A)을 포함하고 상부 차단층은 단자 패드(210B)를 포함한다. 하부 차단층(65B1)은 실드(230A)을 포함하고 상부 차단층(65B2)은 실드(230B)를 포함한다. 각 단자 패드(210A)는 대응하는 단자 패드(210B)와 전기적으로 접촉하고 각 단자 패드(210A)는 대응하는 배선/패드(185)와 전기적으로 접촉한다. 차단층(65B1, 65B2)은 도 4b의 차단층(65B)과 유사하고, 단자 패드(210A, 210B)는 도 4b의 단자 패드(210)와 유사하며, 실드(230A)는 도 4b의 실드(230)와 유사하다.
도 11a는 본 발명의 제9 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 11b는 도 11a의 선 11B-11B를 따라 취한 단면도이다. 도 11b에서, 집적회로 칩(50I)은 하부 차단층(65C1)과 하부 차단층(65C1) 위의 상부 배선 레벨(65C2)을 포함하는 차단층(65I)을 포함한다. 하부 차단층(65C1)은 단자 패드(210A)와 더미 패드(235A)를 포함하고 상부 차단층(65C2)은 단자 패드(210B)와 더미 패드(235B)를 포함한다. 각 단자 패드(210A)는 대응하는 단자 패드(210B)와 전기적으로 접촉하고 각 단자 패드(210A)는 대응하는 배선/패드(185)와 전기적으로 접촉한다. 차단층(65C1, 65C2)은 도 5b의 차단층(65C)과 유사하고, 단자 패드(210A, 210B)는 도 5b의 단자 패드(210)와 유사하며, 더미 패드(235A, 235B)는 도 5b의 더미 패드(235)와 유사하다.
도 12a는 본 발명의 제10 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 12b는 도 12a의 선 12B-12B를 따라 취한 단면도이다. 도 12b에서, 집적회로 칩(50J)은 하부 차단층(65D1)과 하부 차단층(65D1) 위의 상부 배선 레벨(65D2)을 포함하는 차단층(65J)을 포함한다. 하부 차단층(65D1)은 패드(250A)를 포함하고 상부 차단층(65D2)은 패드(250B)를 포함한다. 각 단자 패드(250A)는 대응하는 단자 패드(250B)와 전기적으로 접촉하고 각 단자 패드(250A)는 대응하는 배선 /패드(185)와 전기적으로 접촉한다. 차단층(65D1, 65D2)은 도 6b의 차단층(65D)과 유사하고, 단자 패드(240A, 240B)는 도 6b의 단자 패드(240)와 유사하다.
도 13a는 본 발명의 제11 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 13b는 도 13a의 선 13B-13B를 따라 취한 단면도이다. 도 13b에서, 집적회로 칩(50K)은 하부 차단층(65E1)과 하부 차단층(65E1) 위의 상부 배선 레벨(65E2)을 포함하는 차단층(65K)을 포함한다. 하부 차단층(65E1)은 단자 패드(240A)을 포함하고 상부 차단층은 단자 패드(240B)를 포함한다. 하부 차단층(65E1)은 실드(255A)을 포함하고 상부 차단층(65E2)은 실드(255B)를 포함한다. 각 단자 패드(240A)는 대응하는 단자 패드(240B)와 전기적으로 접촉하고 각 단자 패드(240A)는 대응하는 배선/패드(185)와 전기적으로 접촉한다. 차단층(65E1, 65E2)은 도 7b의 차단층(65E)과 유사하고, 단자 패드(240A, 240B)는 도 7b의 단자 패드(240)와 유사하며, 실드(255A, 255B)는 도 7b의 실드(255)와 유사하다.
도 14a는 본 발명의 제12 실시예에 따른 차단층으로 제조된 집적회로 칩의 평면도이고 도 14b는 도 14a의 선 14B-14B를 따라 취한 단면도이다. 도 14b에서, 집적회로 칩(50L)은 하부 차단층(65F1)과 하부 차단층(65F1) 위의 상부 배선 레벨(65F2)을 포함하는 차단층(65L)을 포함한다. 하부 차단층(65F1)은 단자 패드(240A)와 더미 패드(260A)를 포함하고 상부 차단층은 단자 패드(240B)와 더미 패드(260B)를 포함한다. 각 단자 패드(240A)는 대응하는 단자 패드(240B)와 전기적으로 접촉하고 각 단자 패드(240A)는 대응하는 배선/패드(185)와 전기적으로 접촉한다. 차단층(65F1, 65F2)은 도 8b의 차단층(65F)과 유사하고, 단자 패드(240A, 240B)는 도 8b의 단자 패드(240)와 유사하며, 더미 패드(260A, 260B)는 도 8b의 더미 패드(260)와 유사하다.
본 발명의 제7, 8, 9, 10, 11 및 12 실시예는 2개의 동일한 차단층을 적층한 것을 도시하고 있지만, 2개의 차단층은 다른 것으로 할 수 있고, 본 발명의 제1, 2, 3, 4, 5 및 6 실시예의 차단층의 임의 조합을 사용할 수도 있다. 마찬가지로, 3개 이상의 차단층이 적층되는 경우, 각 차단층은 본 발명의 제1, 2, 3, 4, 5 및 6 실시예에 따른 차단층을 독립적으로 포함할 수 있다. 다수의 차단층이 적층된 때, 각 차단층은 동일한 두께 또는 다른 두께를 가질 수 있다. 그러나, 모든 차단층의 총 두께는 T2(도 2 참조)와 같거나 더 커야 한다.
도 15a는 이중 다마신 구조를 사용하는 본 발명의 실시예에서 이용할 수 있는 대안적인 비아 구조물의 평면도이고 도 15b는 도 15a의 선 15B-15B를 따라 취한 단면도이다. 이중 다마신 구조를 이용하는 본 발명의 실시예의 예는 본 발명의 제7, 8, 9, 10, 11 및 12 실시예를 포함한다. 도 15b에서, 선택적인 제1 유전체 층(300)은 기판(305) 위에 형성되고, 제2 유전체 층(310)은 제1 유전체 층(300) 위에 형성된다. 이중 다마신 배선(315)은 배선 영역(320) 및 복수의 일체적으로 형성된 비아(325)를 포함한다. 배선(315)은 선택적인 도전성 라이너(330)와 코어 도체(335)를 포함한다.
도 16은 본 발명의 모든 실시예에서 사용할 수 있는 제1 땜납 범프 구조물의 단면도이다. 도 16에서, 차단층(340)은 유전체 층(350) 내에 패드(345)를 포함한다. 패드(345)는 선택적인 도전성 라이너(355)와 코어 도체(360)를 포함한다. 차단 층(340)의 상부에는 선택적인 제1 유전체 층(365)이 형성된다. 제1 유전체 층(365)의 상부에는 제2 유전체 층(370)이 형성된다. 비아(375)는 제2 유전체 층(370)의 상부 표면으로부터 패드(345)의 상부 표면(385)까지 제1(만일 있으면) 및 제2 유전체 층(365, 370)을 관통하여 형성된다. 볼 제한 야금(ball-limiting-metallurgy; BLM)(390)은 패드(345)와 전기적으로 접촉하고 비아(375)에 중첩한다. 땜납 범프(395)는 BLM(390)과 전기적으로 접촉한다.
일 예에서, 도전성 라이너(355)는 Ta, TaN, Ti, TiN, W, WN, Ru 또는 이들의 조합을 포함하고, 코어 도체(360)는 Cu, W, Al 또는 이들의 조합을 포함한다.
일 예에서, 제1 유전체 층(365)은 Si3N4, SiC, SiON, SiOC, SiCOH, PSiNx, SiC(N,H) 또는 이들의 조합을 포함한다.
제1 예에서, 유전체 층(370)은 SiO2, 폴리이미드, 오가노실리케이트 글래스, 다이아몬드형 탄소 또는 이들의 조합을 포함한다. 제2 예에서, 제2 유전체 층(370)은 낮은 K(유전 상수)[저유전체] 재료를 포함하고, 그 비제한적인 예로는 HSQ, MSQ, 폴리페닐렌 올리고머, SiOx(CH3)y, 오가노실리케이트 글래스(SiCOH), 다공성 SiCOH, FSG 또는 이들의 조합을 포함한다. 일 예에서, BLM(390)은 Ni, W, Ti, Cr, Pt, Pd, Sn, Cu 또는 이들의 조합을 포함한다.
일 예에서, 땜납 범프(395)는 Pb 또는 Pb와 Sn의 혼합물을 포함한다.
도 17은 본 발명의 모든 실시예에서 사용할 수 있는 제2 땜납 범프 구조물의 단면도이다. 도 17은 도 16과 유사하다. 차이점은 패드(400)가 BLM(390), 제1 및 제2 유전체 층(365, 370), 및 패드(345)의 상부 표면(385) 사이에서 비아(375) 내에 형성된다는 점이다. 일 예에서, 패드(400)는 약 0.5 내지 약 1.0 마이크론 두께의 Al을 포함한다.
도 18a 내지 도 18f는 본 발명의 실시예에 따른 차단층을 제조하는 방법을 나타내는 단면도들이다. 도 18a 내지 도 18f는 이중 다마신 처리를 도시한 것이다. 도 18a에서, 선택적인 제1 유전체 층(405)이 기판(415)의 상부 표면(410) 위에 형성되고, 제2 유전체 층(420)이 제1 유전체 층(405) 위에 형성된다. 도 18b에서, 비아 개구부(425)(또는 단일 다마신 처리에서의 배선 트렌치)가 제2 유전체 층(420)의 상부 표면(425)으로부터 기판(415)의 상부 표면(410)까지 제2 유전체 층 및 제1 유전체 층(405)(만일 있으면)을 관통하여 형성된다. 도 18c에서, 배선 트렌치(430A, 430B)가 제2 유전체 층(420)에 형성된다. 트렌치(430A, 430B)는 제2 유전체 층(420)을 완전하게 관통하여 연장하지 않는다. 트렌치(430A)는 비아 개구부(425)와 교차한다.
도 18d에서, 선택적인 등각(conformal)의 제1 도전성 층이 제1(만일 있으면) 및 제2 유전체 층(405, 420)의 모든 노출된 표면상에 및 기판(415)의 상부 표면(410) 중에서 비아 개구부(425)의 바닥에 노출된 영역 위에 증착된다. 도 18e에서는 제2 도전성 층(440)이 제1 도전성 층(435)(만일 있으면) 위에 형성된다. 일 예에서, 제2 도전성 층(440)은 먼저 얇은 금속 시드층(seed layer)을 증착 또는 퇴적하고, 그 다음에 시드층 위에 더 두꺼운 금속층을 전기도금함으로써 형성된다. 제2 도전성 층(440)은 비아 개구부(425)와 배선 트렌치(430A, 430B)를 완전히 채울 수 있을 정도로 충분히 두껍다. 이 공정은 코어 도체가 Cu를 포함한 때에 사용될 수 있다. 도 18f에서는 CMP 처리를 수행하여 과잉 부분의 제1 도전성 층(435)(만일 있으면) 및 제2 도전성 층(440)을 제거하고 상부 표면(450)을 가진 배선(445) 및 상부 표면(460)을 가진 배선(455)을 형성한다. 배선(445)의 상부 표면(450) 및 배선(455)의 상부 표면(460)은 제2 유전체 층(420)의 상부 표면(465)과 동일 평면을 이루게 된다.
단일 다마신 처리에서는 도 18c에 도시된 단계가 수행되지 않는다. 도 18c에 도시된 단계가 도 18b에 도시된 단계 후에 수행된 때, 이 처리는 비아 제1(via first) 이중 다마신 처리라고 부른다. 도 18c에 도시된 단계가 도 18b에 도시된 단계 전에 수행된 때, 이 처리는 비아 제2(via second) 이중 다마신 처리라고 부른다.
도 19는 본 발명의 실시예에 따른 차단층(T2+T1)의 두께/금속 체적%를 결정하기 위한 방법을 나타내는 도이다. 도 19에서, 기판(500)은 특정 에너지의 알파 입자에 의해 충돌될 때 소프트 에러를 경험할 수 있는 회로(505)를 포함한다. 제1 예에서, 회로(505)는 전자 메모리를 포함하는데, 전자 메모리의 비제한적인 예를 들자면, 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 또는 플래시 메모리가 있다. 제2 예에서, 회로(505)는 논리 회로를 포함한다. 기판(500)은 패키지(510)에 탑재된다. 이 예에서, 패키지(510)로부터의 알파 입자(만일 있다면)는 기판(500)의 두께를 관통하지 못하고, 따라서 소프트 고장의 검출에 기여하지 못한다. 회로(505)는 배선(520)에 의해 패드(515)에 전기적으로 접속된 다. 집적회로 칩(515)의 패드(515)는 배선 본드(530)(또는 임의의 다른 적당한 수단)에 의해 패키지(510) 상의 패드(525)에 접속된다. 알파 입자를 방출하지 않는 땜납을 사용하지 않는 한 땜납 접속은 피해야 한다. 패키지(510)의 패드(525)는 테스터(535)에 접속된다. 테스터(535)는 전자 메모리에 전력 및 테스트 패턴을 제공하고 소프트 에러 고장이 발생하는지 전자 메모리를 감시한다.
도 19에는 또한 공지 에너지의(및 선택적으로 공지 플럭스 밀도의) 알파 입자 플럭스를 전달하도록 배치된 알파 입자 소스(540)가 도시되어 있다. 제1 예에서, 알파 입자 소스(540)는 Th, 아메리슘(Am) 또는 알파 입자를 방출하는 다른 방사성 재료를 포함한다. 제2 예에서, 알파 입자 소스(540)는 가속기에 의해 발생된 가변 에너지 알파 입자 빔을 포함한다. 공지 두께를 가진 하나 이상의 Cu, 유전체, Cu 코팅 유전체 또는 유전체 코팅 Cu 포일(foil)(545)의 다른 조성물이 알파 입자 소스(540)와 기판(500) 사이에 배치되어 알파 입자 플럭스 밀도를 감쇠시킨다(만일 알파 입자가 회로(505)에 도달하는 것을 정지시키기에 충분한 두께이면). 감쇠의 정도는 테스터(535)에 의해 측정한 소프트 에러 고장율의 변화에 의해 측정할 수 있다. 그 다음에, T2(도 2 참조)의 값 및 도 1에 도시된 것과 유사한 챠트 또는 시뮬레이션 모델에 기초한 차단층의 Cu 체적%가 결정될 수 있다.
대안적으로, 상기 알파 입자의 플럭스가 회로(505)보다 더 적게 빔에 포함되어 있을 경우이다. 빔은 회로(505)를 횡단하여 스캔되고, 상기 알파 입자 차단층의 상기 두께와 상기 알파 입자 차단층의 금속 배선의 상기 체적%의 조합이 상기 테스트 장치에서 기준 좌표에 대한 상기 빔의 위치의 함수로서 측정된다.
도 20은 본 발명의 실시예에 따른 알파 입자 차단층의 두께/금속 체적%를 결정하기 위한 다른 방법을 나타내는 도이다. 도 20은 기판(500)(도 19 참조)이 기판(550)으로 교체되고, 테스터(535)(도 19 참조)가 알파 입자 검출기(570)로 교체되며, 패키지(510)(도 19 참조) 또는 배선(530)(도 19 참조)이 없는 점을 제외하면 도 19와 유사하다. 알파 입자 소스(540), 공극(555) 및 검출기(570)는 서로의 위에 정렬된다. 검출기(570)는 실리콘 검출기, 가스 비율 카운터 또는 다른 하전 입자 검출기일 수 있다. 공극(555)은 기판(550)에 형성되어 기판(550)이 SOI 기판인 경우 매몰 산화물 층(BOX)(560)을, 또는 기판(550)이 예컨대 벌크 실리콘 기판인 경우 배선 레벨(565)을 노출시킨다.
하나 이상의 포일(545)은 알파 입자 소스(540)와 공극(555) 사이에 배치되고, 공극(555)(및 포일(545))을 통과하는 알파 입자는 카운트 레이트(알파/초) 또는 에너지 분포로서 기록된다. 그 다음에, T2(도 2 참조)의 값 및 도 1에 도시된 것과 유사한 챠트 또는 시뮬레이션 모델에 기초한 차단층의 구리 체적%가 결정될 수 있다. 또한, 포일(545)을 실제 차단층으로 교체하는 것도 가능하다. 차단층은 능동 소자와 무관하게 실리콘 기판상에 구축되어 실리콘이 에칭으로 제거되어 공지의 두께 및 공지 체적%의 Cu의 자립(free standing) 차단층을 남길 수 있다. 알파 입자 소스(540)는 입자 가속기로부터의 모노에너제틱(monoenergetic) 알파 입자 빔으로 교체될 수 있다. 특정한 실시예로서, 차단층 위에서 빔을 스캔하고 이 층을 통과하는 입자들 중 구리의 투과 및/또는 체적%를 빔/차단층의 위치의 함수로서 측정함으로써 차단층의 두께 분포를 경험적으로 결정하기 위해 치수가 1 마이크론 이 하인 알파 입자의 마이크로 빔을 사용할 수 있다.
대안적으로, 상기 알파 입자의 플럭스가 공극(555)보다 더 적게 빔에 포함되어 있을 때, 빔은 차단층의 두께와 상기 알파 입자 차단층에서 금속 배선의 체적%의 조합을 공극(555)의 기준 좌표에 대한 빔의 위치의 함수로서 측정하기 위하여 공극(555)을 횡단하여 스캔될 수 있다.
도 19 및 도 20에 도시되고 위에서 설명한 방법의 대안으로서, 공지 두께 및 구리 체적%의 차단층을 가진 테스트 집적회로 칩(메모리 또는 논리 회로)은 C4를 이용하여 세라믹 기판상에 탑재될 수 있다. 그 다음에, 집적회로 칩의 회로는 땜납 또는 세라믹 캐리어로부터 발생된 알파 입자에 의해 유도되는 소프트 에러 업셋에 대하여 감시될 수 있다.
도 19 및 도 20에 도시되고 위에서 설명한 방법의 다른 대안으로서, 상기 알파 입자의 플럭스가 차단층을 포함한 집적회로 칩보다 더 적게 빔에 포함되어 있을 때, 빔은 집적회로 칩을 횡단하여 스캔되고, 상기 알파 입자 차단층의 상기 두께와 상기 알파 입자 차단층의 금속 배선의 상기 체적%의 조합이 상기 집적회로 칩에서 기준 좌표에 대한 상기 빔의 위치의 함수로서 측정된다.
도 21은 본 발명의 실시예에 따른 알파 입자 차단층을 설계하는 방법을 설명하는 흐름도이다. 단계 560에서, 집적회로 설계가 선택되고 차단층의 상부 표면으로부터 소정 거리에서 정지되어야 할 최고 알파 입자 에너지가 또한 선택된다. 단계 565에서는 차단층의 설계가 경험적으로 결정되는지 또는 실제적으로 결정되는지를 결정한다. 만일 단계 565에서 차단층의 설계가 경험적으로 결정된다고 결정되 면, 단계 570으로 진행한다. 단계 570에서는 알파 입자를 정지시키기 위해 차단층의 두께와 금속 체적%만이 사용되는지를 결정한다. 만일 차단층만이 알파 입자를 정지시키기 위해 사용되면, 방법은 단계 575로 진행하고, 그렇지 않으면 방법은 단계 580으로 진행한다. 단계 575에서는 도 19 또는 도 20을 참조하여 위에서 설명한 바와 같은 2개의 방법이 사용될 수 있다. 제1 방법에서, 전자 메모리를 가진 테스트 집적회로가 최소 수의 배선 레벨(배선 레벨의 배선들은 낮은 Z 금속일 수 있다)로서 준비되고 도 19에 도시되고 위에서 설명한 장치로 테스트된다. 제2 방법에서, BOX까지(또는 제1 배선 레벨까지) 배면측으로부터 실리콘이 제거된 테스트 집적회로가 최소 수의 배선 레벨(배선 레벨의 배선들은 낮은 Z 금속일 수 있다)로서 준비되고 도 20에 도시되고 위에서 설명한 장치로 테스트된다. 그 다음에, 방법은 단계 585로 진행한다. 만일 단계 570에서, 알파 입자를 정지시키기 위해 차단층의 두께와 금속 체적% 및 집적회로의 정상 배선 레벨을 사용해야 하는 것으로 결정되면, 단계 580에서 전자 메모리를 가진 테스트 집적회로가 동일하거나 유사한 두께와 금속 체적%를 가진 동일하거나 유사한 수의 베선 레벨로서 제조되고, 도 19에 도시되고 위에서 설명한 장치로 테스트된다. 그 다음에, 방법은 단계 585로 진행한다.
단계 565로 되돌아가서, 만일 차단층의 설계가 경험적으로 결정되지 않는다고 결정되면, 방법은 단계 590으로 진행한다. 단계 590에서는 알파 입자를 정지시키기 위해 차단층의 두께와 금속 체적%만이 사용되는지를 결정한다. 만일 차단층만이 알파 입자를 정지시키기 위해 사용되면, 방법은 단계 595로 진행하고, 그렇지 않으면 방법은 단계 600으로 진행한다. 단계 595에서는 시뮬레이션 또는 챠트 룩 업(도 1 참조)이 수행되고 설계 그라운드 규칙(ground-rule)과 결합되며, 차단층의 두께 및 금속 체적%가 계산된다. 그 다음에, 방법은 단계 585로 진행한다. 만일 단계 590에서, 알파 입자를 정지시키기 위해 차단층의 두께와 금속 체적% 및 집적회로의 정상 배선 레벨을 사용해야 하는 것으로 결정되면, 단계 600에서는 시뮬레이션 또는 챠트 룩업(도 1 참조)이 수행되고 설계 그라운드 규칙과 결합되며, 차단층의 두께 및 금속 체적%가 정상 배선 레벨의 두께와 체적%를 고려하여 계산된다. 그 다음에, 방법은 단계 585로 진행한다.
단계 585에서는 차단층이 설계된다. 사용할 수 있는 두께와 금속 체적%의 많은 가능한 조합이 있다. 배선 레벨 그라운드 규칙, 비용, 수율 및 기타의 사항들이 차단층 설계를 생성하기 위해 고려될 필요가 있다. 알파 입자를 정지시킬 수 있는 것으로 결정된 것 이상으로 두께 및/또는 금속 체적%의 여유분(margin)을 두는 것이 바람직할 수 있다. 그 다음에, 방법은 605로 진행한다. 단계 605에서는 설계가 수정되어야 하는지를 결정한다. 만일 설계를 재평가해야 하는 것으로 결정되면, 방법은 단계 560으로 되돌아 가고, 그렇지 않으면 방법은 선택적인 단계 610으로 진행한다. 단계 560으로부터 단계 585까지의 제2 및 임의의 후속 루프에서, 하나 이상의 설계 파라미터, 예를 들면 차단층의 두께, 배선 레벨의 두께, 차단층 또는 배선 레벨에서 금속의 체적%, 차단층 또는 배선 레벨의 수, 차단층 또는 배선 레벨의 화학적 조성이 변경될 수 있다. 이 루핑은 허용가능한 설계가 얻어질 때까지 필요한 많은 횟수로 수행된다.
선택적인 단계 610에서, 실제 차단층 설계가 포일(545)(도 19 또는 도 20 참 조)없이 도 19 또는 도 20의 장치를 이용하여 시뮬레이션 모델링 또는 실제 테스트에 의해 테스트된다.
전술한 방법은 집적회로 칩을 제조할 때 사용된다. 결과적인 집적회로 칩은 미가공 웨이퍼 형태로서(즉, 다수의 패키지되지 않은 칩들을 가진 단일 웨이퍼로서), 베어 다이(bare die)로서, 또는 패키지된 형태로서 제조업자에 의해 분배될 수 있다. 후자의 경우, 칩은 단일 칩 패키지(예를 들면, 리드(lead)가 머더보드에 고정된 플라스틱 캐리어 또는 기타의 고레벨 캐리어)에 또는 다중 칩 패키지(예를 들면, 일면 또는 양면 상호접속 또는 매몰 상호접속을 가진 세라믹 캐리어)에 탑재된다. 어느 경우이든, 칩은 다른 칩, 이산 회로 요소, 및/또는 다른 신호 처리 장치와 함께 (a) 머더보드와 같은 중간 제품 또는 (b) 최종 제품의 일부로서 집적된다. 최종 제품은 장난감 및 기타 저가(low-end) 응용으로부터 디스플레이, 키보드 또는 다른 입력 장치 및 중앙 처리장치를 가진 진보된 컴퓨터 제품까지의 집적회로 칩을 포함하는 임의의 제품일 수 있다.
이와 같이, 본 발명의 각종 실시예는 집적회로에서 소프트 에러율을 감소시키기 위한 방법 및 구조체를 제공한다.
상기 본 발명의 실시예의 설명은 본 발명의 이해를 위해 주어진 것이다. 본 발명은 여기에서 설명한 특정 실시예로 제한되는 것이 아니고, 본 발명의 범위에서 벗어나지 않고 당업자에게 명백한 바와 같이 여러 가지로 수정, 재구성 및 대체할 수 있음을 이해하여야 한다. 그러므로, 이 명세서에 첨부되는 청구범위는 본 발명의 정신 및 범위 내에 있는 그러한 모든 수정 및 변경을 포함하는 것으로 한다.

Claims (10)

  1. 반도체 기판, 및 최저 배선 레벨로부터 최고 배선 레벨까지 적층된 하나 이상의 배선 레벨의 스택-상기 최저 배선 레벨은 상기 최고 배선 레벨에 비하여 상기 반도체 기판에 더 가까이 있음-을 포함하는 집적 회로와;
    상기 하나 이상의 배선 레벨 중 상기 최고 배선 레벨의 상부 표면상의 알파 입자 차단층
    을 포함하고,
    상기 알파 입자 차단층은 유전체 재료와, 상기 유전체 재료 내에 매립된 금속 배선을 포함하고, 상기 알파 입자 차단층에 충돌하는 선택된 에너지 이하의 미리 정해진 백분율의 알파 입자가 상기 하나 이상의 배선 레벨의 스택에 침투하는 것을 정지시키도록, 상기 선택된 에너지, 알파 입자 차단층의 두께 및 알파 입자 차단층 내의 금속 배선의 체적%에 기초하여 상기 알파 입자 차단층의 두께 및 상기 알파 입자 차단층 내의 금속 배선의 체적%의 조합이 정해지는 것인 구조체.
  2. 삭제
  3. 반도체 기판, 및 상기 반도체 기판의 상부 표면 상에 있고, 최저 배선 레벨로부터 최고 배선 레벨까지 적층된 하나 이상의 배선 레벨의 스택-상기 최저 배선 레벨은 상기 최고 배선 레벨에 비하여 상기 반도체 기판에 더 가까이 있음-을 포함하는 집적 회로를 제공하는 단계와;
    상기 하나 이상의 배선 레벨 중 상기 최고 배선 레벨의 상부 표면 상에 알파 입자 차단층을 형성하는 단계
    를 포함하고,
    상기 알파 입자 차단층은 유전체 재료와, 상기 유전체 재료 내에 매립된 금속 배선을 포함하고, 상기 알파 입자 차단층에 충돌하는 선택된 에너지 이하의 미리 정해진 백분율의 알파 입자가 하나 이상의 배선 레벨의 스택에 침투하는 것을 정지시키도록, 상기 선택된 에너지, 알파 입자 차단층의 두께 및 알파 입자 차단층 내의 금속 배선의 체적%에 기초하여 상기 알파 입자 차단층의 두께 및 상기 알파 입자 차단층 내의 금속 배선의 체적%의 조합이 정해지는 것인 방법.
  4. 제3항에 있어서, 상기 알파 입자 차단층 내에 단자 패드들 - 각각의 단자 패드는 상기 최고 배선 내의 대응하는 배선에 접속되어 있음 - 을 형성하는 단계를 더 포함하며,
    상기 단자 패드들은 상기 알파 입자 차단층의 상부 표면으로부터 상기 최고 배선 레벨의 대응하는 배선까지 연장되어 있는 것인 방법.
  5. 제4항에 있어서, 상기 알파 입자 차단층 내에 더미 단자 패드들을 형성하는 단계를 더 포함하며,
    상기 더미 단자 패드들은 상기 단자 패드들 사이에 산재되어 있고,
    상기 더미 단자 패드들은 서로 간에 접속되지 않거나, 또는 어떤 단자 패드들과도 접속되지 않거나, 또는 상기 최고 배선 레벨 내의 어떤 배선들과도 접속되지 않는 것인 방법.
  6. 제4항에 있어서, 제1 개구부들을 가진 금속 실드를 상기 알파 입자 차단층 내에 형성하는 단계를 더 포함하고, 상기 단자 패드들은 상기 제1 개구부들과 다른 제2 개구부들 내에 배치되어 상기 단자 패드들이 상기 금속 실드와 전기적으로 접촉되지 않는 것인 방법.
  7. 반도체 기판, 및 상기 반도체 기판의 상부 표면 상에 있고, 최저 배선 레벨로부터 최고 배선 레벨까지 적층된 하나 이상의 배선 레벨의 스택-상기 최저 배선 레벨은 상기 최고 배선 레벨에 비하여 상기 반도체 기판에 더 가까이 있음-을 포함하는 집적 회로와;
    상기 하나 이상의 배선 레벨 중 상기 최고 배선 레벨의 상부 표면 상의 알파 입자 차단층
    을 포함하고,
    상기 알파 입자 차단층은 유전체 재료와, 상기 유전체 재료 내에 매립된 금속 배선을 포함하고, 상기 알파 입자 차단층에 충돌하는 선택된 에너지 이하의 미리 정해진 백분율의 알파 입자가 상기 반도체 기판에 침투하는 것을 정지시키도록, 상기 선택된 에너지, 배선 레벨의 스택의 두께, 배선 레벨의 스택 내의 금속 배선의 체적%, 알파 입자 차단층의 두께 및 알파 입자 차단층 내의 금속 배선의 체적%에 기초하여, 상기 배선 레벨의 스택의 두께 및 상기 배선 레벨의 스택 내의 금속 배선의 체적%의 조합과 상기 알파 입자 차단층의 두께 및 상기 알파 입자 차단층 내의 금속 배선의 체적%의 조합이 정해지는 것인 구조체.
  8. 반도체 기판을 제공하는 단계와;
    상기 반도체 기판의 상부 표면 상에 있고, 최저 배선 레벨로부터 최고 배선 레벨까지 적층된 하나 이상의 배선 레벨의 스택-상기 최저 배선 레벨은 상기 최고 배선 레벨에 비하여 상기 반도체 기판에 더 가까이 있음-을 형성하는 단계와;
    상기 하나 이상의 배선 레벨 중 상기 최고 배선 레벨의 상부 표면상에 알파 입자 차단층을 형성하는 단계
    를 포함하고,
    상기 알파 입자 차단층은 유전체 재료와, 상기 유전체 재료 내에 매립된 금속 배선을 포함하고, 상기 알파 입자 차단층에 충돌하는 선택된 에너지 이하의 미리 정해진 백분율의 알파 입자가 상기 반도체 기판에 침투하는 것을 정지시키도록, 상기 선택된 에너지, 배선 레벨의 스택의 두께, 배선 레벨의 스택 내의 금속 배선의 체적%, 알파 입자 차단층의 두께 및 알파 입자 차단층 내의 금속 배선의 체적%에 기초하여, 상기 배선 레벨의 스택의 두께 및 상기 배선 레벨의 스택 내의 금속 배선의 체적%의 조합과, 상기 알파 입자 차단층의 두께 및 상기 알파 입자 차단층 내의 금속 배선의 체적%의 조합이 정해지는 것인 방법.
  9. 반도체 기판과, 상기 반도체 기판의 상부 표면의 최저 배선 레벨로부터 최고 배선 레벨까지 적층된 하나 이상의 배선 레벨의 스택을 포함한 테스트 장치를 제공하는 단계와;
    상기 하나 이상의 배선 레벨의 스택을 통하여 침투하는 것을 정지시키도록 주어진 에너지의 알파 입자의 에너지를 선택하는 단계와;
    상기 주어진 에너지의 상기 알파 입자의 플럭스로 상기 반도체 기판에 충돌하는 단계와;
    알파 입자 차단층의 상부 표면에 충돌하는 최대 에너지의 미리 정해진 백분율의 알파 입자가 상기 하나 이상의 배선 레벨의 스택에 침투하는 것을 정지시키도록, 상기 최대 에너지, 알파 입자 차단층의 두께 및 알파 입자 차단층 내의 금속 배선의 체적%에 기초하여, 상기 알파 입자 차단층의 두께 및 상기 알파 입자 차단층 내의 금속 배선의 체적%의 조합을 결정하는 단계를 포함하는 방법.
  10. 반도체 기판과, 상기 반도체 기판의 상부 표면의 최저 배선 레벨로부터 최고 배선 레벨까지 적층된 하나 이상의 배선 레벨의 스택과, 상기 하나 이상의 배선 레벨 중 상기 최고 배선 레벨의 상부 표면 상의 알파 입자 차단층을 포함한 디바이스의 설계를 제공하는 단계와;
    주어진 에너지의 알파 입자를 선택하는 단계와;
    상기 주어진 에너지의 알파 입자의 플럭스에 의한 상기 디바이스의 충돌을 수학적으로 시뮬레이션하는 단계와,
    알파 입자 차단층의 상부 표면에 충돌하는 최대 에너지의 미리 정해진 백분율의 알파 입자가 상기 하나 이상의 배선 레벨의 스택에 침투하는 것을 정지시키도록, 상기 주어진 에너지, 알파 입자 차단층의 두께 및 알파 입자 차단층의 금속 배선의 체적%에 기초하여 상기 알파 입자 차단층의 두께 및 상기 알파 입자 차단층의 금속 배선의 체적%의 조합을 결정하는 단계
    를 포함하는 방법.
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