JP2013168536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2013168536A JP2013168536A JP2012031333A JP2012031333A JP2013168536A JP 2013168536 A JP2013168536 A JP 2013168536A JP 2012031333 A JP2012031333 A JP 2012031333A JP 2012031333 A JP2012031333 A JP 2012031333A JP 2013168536 A JP2013168536 A JP 2013168536A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- resin layer
- semiconductor component
- semiconductor chip
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
【課題】生産性および信頼性を向上することができる半導体装置の製造方法を提供すること。
【解決手段】基材10B上に作りこまれた複数の半導体部品10の所定の位置に半導体部品12を積層し、半導体部品12の所定の位置に半導体部品14をこの順に積層接着し、接着する工程を繰り返すことにより、複数の積層体2を得る積層工程と、積層体2を半田の融点以上に加熱することにより半田接合して半田接合した積層体2を得る第一の接合工程と、を含む半導体装置の製造方法である。
【選択図】図1
Description
前記基材上に作りこまれた複数の前記第一半導体部品の所定の位置に前記第一樹脂層および前記第二半導体部品をこの順に積層した後、加熱して、半硬化状態の前記第一樹脂層を介して前記第一半導体部品および前記第二半導体部品を接着し、前記接着する工程を繰り返すことにより、基材上に作りこまれた複数の第一半導体部品のそれぞれ所定の位置に、前記第一樹脂層を介して前記第一半導体部品と前記第二半導体部品とを接着させる接着工程と、
前記第二半導体部品の所定の位置に前記第二樹脂層および第三半導体部品をこの順に積層した後、加熱して、半硬化状態の前記第二樹脂層を介して前記第二半導体部品および前記第三半導体部品を接着し、前記接着する工程を繰り返すことにより、第二半導体部品のそれぞれの所定の位置に、前記第二樹脂層を介して前記第二半導体部品と前記第三半導体部品とを接着させて複数の積層体を得る積層工程と、
前記積層体を半田の融点以上に加熱することにより半田接合して半田接合した積層体を得る第一の接合工程と、
前記第一樹脂層、第二樹脂層の硬化を進める硬化工程と、を含む半導体装置の製造方法が提供される。
(実施形態)
図1〜図9には、本実施形態の半導体装置の製造方法が示されている。
次に硬化工程において、樹脂層11、樹脂層13および樹脂層15の硬化を進める。
(半導体チップを接着し積層体を用意する工程)
次に、図4(C)に示すように、複数の半導体チップ10が作りこまれた半導体ウェハ10B、樹脂層11、半導体チップ12、樹脂層13、半導体チップ14、樹脂層15、半導体チップ16で構成される複数の積層体2を用意する。
HOOC−(CH2)n−COOH (I)
(式(I)中、nは、0以上20以下の整数を表す。)
カルボキシル基を備えるフラックス活性化合物に係る芳香族カルボン酸としては、安息香酸、フタル酸、イソフタル酸、テレフタル酸、ヘミメリット酸、トリメリット酸、トリメシン酸、メロファン酸、プレーニト酸、ピロメリット酸、メリット酸、トリイル酸、キシリル酸、ヘメリト酸、メシチレン酸、プレーニチル酸、トルイル酸、ケイ皮酸、サリチル酸、2,3−ジヒドロキシ安息香酸、2,4−ジヒドロキシ安息香酸、ゲンチジン酸(2,5−ジヒドロキシ安息香酸)、2,6−ジヒドロキシ安息香酸、3,5−ジヒドロキシ安息香酸、浸食子酸(3,4,5−トリヒドロキシ安息香酸)、1,4−ジヒドロキシ−2−ナフトエ酸、3,5−ジヒドロキシ−2−ナフトエ酸等のナフトエ酸誘導体、フェノールフタリン、ジフェノール酸等が挙げられる。
次に、図5に示すように、以上の工程で得られた積層体2を加熱して、端子101、121間、端子122、141間、端子142、161間の半田接合を行う。
(硬化工程)
次に、樹脂層11、樹脂層13および樹脂層15の硬化を進める。硬化を進める方法として、図7に示した装置5を用いて、複数の積層体を半田接合するとともに、引き続き加熱して熱硬化性樹脂を硬化させる。その際、一対の挟圧部材で加圧しながら加熱硬化を進めてもよいし、流体により加圧しながら加熱するようにしてもよい。また、図6に示すように、一旦装置5より半導体ウェハ10B上に複数の積層体2が形成された積層体2を取り出し、流体が導入される容器52を備えた装置6に積層体2を設置し、流体により加圧しながら熱硬化性樹脂の加熱硬化を進めるようにしてもよい。
(第二の接合工程)
次に、図9(A)〜(B)に示すように、半導体チップ10,12同士、半導体チップ12,14同士、半導体チップ14,16同士が半田接合された積層体2を、基板18上に載せ、積層体2と基板18とを半田接合する。
(封止工程)
次に、構造体3の封止を行なう。封止の方法は、ポッティング、トランスファー成形、圧縮成形のいずれであってもよい。
2 積層体
3 構造体
5 装置
6 装置
10 半導体チップ
10B 複数の半導体チップが作りこまれた基材
11 樹脂層
11A,11B 樹脂層
12 半導体チップ
13 樹脂層
14 半導体チップ
15 樹脂層
16 半導体チップ
17 樹脂層
18 基材
18A 基材
19 封止材
41,42 挟圧部材
43 挟圧部材
44 挟圧部材
51 容器
52 熱板
53 熱板
54 ピン
55 板材
62,65 挟圧部材
101 端子
120 基板
121 端子
121A 半田層
122 端子
123 ビア
140 基板
141 端子
141A 半田層
142 端子
143 ビア
160 基板
161 端子
161A 半田層
162 端子
163 ビア
181 端子
181A 半田層
511 配管
900A 接続用バンプ
900 半導体装置
901 インターポーザ
902 フィルム状接着剤
903 半導体チップ
Claims (11)
- 一方の面側に第二半導体部品と接続するための接続用端子を有する複数の第一半導体部品が作りこまれた基材、一方の面側に第三半導体部品と接続するための接続用端子を有し、他方の面側に前記第一半導体部品と接続するための接続端子を有する第二半導体部品、一方の面側に前記第二半導体部品と接続するための接続用端子を有する第三半導体部品および第一樹脂層、第二樹脂層を用意する工程と、
前記基材上に作りこまれた複数の前記第一半導体部品の所定の位置に前記第一樹脂層および前記第二半導体部品をこの順に積層した後、加熱して、半硬化状態の前記第一樹脂層を介して前記第一半導体部品および前記第二半導体部品を接着し、前記接着する工程を繰り返すことにより、基材上に作りこまれた複数の第一半導体部品のそれぞれ所定の位置に、前記第一樹脂層を介して前記第一半導体部品と前記第二半導体部品とを接着させる接着工程と、
前記第二半導体部品の所定の位置に前記第二樹脂層および第三半導体部品をこの順に積層した後、加熱して、半硬化状態の前記第二樹脂層を介して前記第二半導体部品および前記第三半導体部品を接着し、前記接着する工程を繰り返すことにより、第二半導体部品のそれぞれの所定の位置に、前記第二樹脂層を介して前記第二半導体部品と前記第三半導体部品とを接着させて複数の積層体を得る積層工程と、
前記積層体を半田の融点以上に加熱することにより半田接合して半田接合した積層体を得る第一の接合工程と、
前記第一樹脂層、第二樹脂層の硬化を進める硬化工程と、を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第一樹脂層、第二樹脂層は熱硬化性樹脂を含み、
前記硬化工程では、流体により前記積層体を加圧しながら加熱を行ない、前記第一樹脂層、第二樹脂層および第三樹脂層の硬化を進める半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記基材上に形成された複数の前記第一半導体部品の第二半導体部品接続用端子、前記第二半導体部品の第一半導体部品接続用端子の少なくともいずれか一方が半田層を有し、前記第二半導体部品の第三半導体部品接続用端子、第三半導体部品の第二半導体部品接続用端子の少なくともいずれか一方が半田層を有する半導体装置の製造方法。 - 前記第一の接合工程は、複数の積層体に対してひとつずつ繰り返すことにより、前記基材上に複数の積層体を得る請求項1または3のいずれかに記載の半導体装置の製造方法。
- 前記第一の接合工程は、複数の前記積層体に対して同時に行うことにより、前記基材上に複数の積層体を得る請求項1または3のいずれかに記載の半導体装置の製造方法。
- 前記硬化工程の後段で、半田接合した前記積層体ごとに、基材を切断する工程と、
半田接合した前記積層体を、基板上に設置する工程と、
前記積層体と前記基板とを半田接合する第二の接合工程を行う請求項1ないし5のいずれかに記載の半導体装置の製造方法。 - 請求項1ないし6のいずれかに記載の半導体装置の製造方法において、
前記接着工程の前段で、
前記第二半導体部品の第一半導体部品接続用端子が形成された面および前記複数の第一半導体部品の前記第二半導体部品接続用端子が設けられた面のうち、少なくともいずれか一方の面上に前記第一樹脂層を構成する樹脂層を設け、
前記第三半導体部品の第二半導体部品接続用端子が形成された面および前記第二半導体部品の前記第三半導体部品接続用端子が設けられた面のうち、少なくともいずれか一方の面上に、前記第二樹脂層を構成する樹脂層を設ける半導体装置の製造方法。 - 請求項1ないし7のいずれかに記載の半導体装置の製造方法において、
対向配置された一対の挟圧部材と、
一対の挟圧部材間に配置され、前記積層体が設置される設置部と、を備える装置を用意し、
前記第一の接合工程では、
前記一対の挟圧部材を加熱しておき、前記一対の挟圧部材に対し離間した状態の前記設置部上に前記積層体を配置する工程と、
前記一対の挟圧部材で、前記積層体および前記設置部を挟圧し、加熱して半田接合を行う工程と、を実施する半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記一対の挟圧部材のうち、一方の挟圧部材の温度は、他方の挟圧部材の温度よりも低い半導体装置の製造方法。 - 請求項1ないし9のいずれかに記載の半導体装置の製造方法において、
前記積層体は、少なくとも前記第三半導体部品、前記第二樹脂層、前記第二半導体部品、前記第一樹脂層、前記第一半導体部品を含み、樹脂層と半導体部品とが交互に積層された構造であるとともに、最外層が半導体部品で構成され、
最外層の半導体部品は、前記基板に接続される基板接続用端子を有し、前記基板は、前記最外層の半導体部品に接続される積層体接続用端子を有し、前記基板接続用端子および前記積層体接続用端子のうち、少なくともいずれか一方は半田層を有し、
前記第二の接合工程では、前記基板接続用端子および前記積層体接続用端子が半田接合される半導体装置の製造方法。 - 請求項1ないし7のいずれかに記載の半導体装置の製造方法において、
前記第二半導体部品は、基材と、前記基材を貫通するとともに、前記第一半導体部品接続用端子および前記第三半導体部品接続用端子に接続される貫通ビアとを備えるTSV構造の半導体チップであり、
前記第三半導体部品は、TSV構造の半導体チップであり、基材と、前記基材を貫通する貫通ビアを備え、この貫通ビアは、前記第二半導体部品接続用端子と、前記基板表面のうち前記第二半導体部品接続用端子が設けられた側の表面と反対側の表面に設けられた端子とに接続される半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012031333A JP5853754B2 (ja) | 2012-02-16 | 2012-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012031333A JP5853754B2 (ja) | 2012-02-16 | 2012-02-16 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015207089A Division JP2016036041A (ja) | 2015-10-21 | 2015-10-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013168536A true JP2013168536A (ja) | 2013-08-29 |
JP5853754B2 JP5853754B2 (ja) | 2016-02-09 |
Family
ID=49178720
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012031333A Expired - Fee Related JP5853754B2 (ja) | 2012-02-16 | 2012-02-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5853754B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016062951A (ja) * | 2014-09-16 | 2016-04-25 | 国立大学法人東京工業大学 | 半導体装置の製造方法 |
WO2016171225A1 (ja) * | 2015-04-22 | 2016-10-27 | 株式会社村田製作所 | 電子装置、及び電子装置の製造方法 |
WO2019123518A1 (ja) * | 2017-12-18 | 2019-06-27 | 日立化成株式会社 | 半導体装置、半導体装置の製造方法及び接着剤 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004311709A (ja) * | 2003-04-07 | 2004-11-04 | Renesas Technology Corp | 半導体装置の製造方法および半導体製造装置 |
JP2006245242A (ja) * | 2005-03-02 | 2006-09-14 | Nitto Denko Corp | 半導体装置の製造方法 |
JP2006319243A (ja) * | 2005-05-16 | 2006-11-24 | Elpida Memory Inc | メモリモジュールおよびその製造方法 |
JP2007273782A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2009130313A (ja) * | 2007-11-28 | 2009-06-11 | Nec Electronics Corp | 電子装置の製造方法 |
WO2011048774A1 (ja) * | 2009-10-19 | 2011-04-28 | 住友ベークライト株式会社 | 電子装置の製造方法、電子装置および電子装置の製造装置 |
JP2011108770A (ja) * | 2009-11-16 | 2011-06-02 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法、半導体装置、および電子部品の製造方法、電子部品 |
-
2012
- 2012-02-16 JP JP2012031333A patent/JP5853754B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004311709A (ja) * | 2003-04-07 | 2004-11-04 | Renesas Technology Corp | 半導体装置の製造方法および半導体製造装置 |
JP2006245242A (ja) * | 2005-03-02 | 2006-09-14 | Nitto Denko Corp | 半導体装置の製造方法 |
JP2006319243A (ja) * | 2005-05-16 | 2006-11-24 | Elpida Memory Inc | メモリモジュールおよびその製造方法 |
JP2007273782A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2009130313A (ja) * | 2007-11-28 | 2009-06-11 | Nec Electronics Corp | 電子装置の製造方法 |
WO2011048774A1 (ja) * | 2009-10-19 | 2011-04-28 | 住友ベークライト株式会社 | 電子装置の製造方法、電子装置および電子装置の製造装置 |
JP2011108770A (ja) * | 2009-11-16 | 2011-06-02 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法、半導体装置、および電子部品の製造方法、電子部品 |
Non-Patent Citations (1)
Title |
---|
JPN6013006143; 堀部晃啓,山田文明: '三次元チップ積層デバイス用インターチップフィル材' 第23回エレクトロニクス実装学会講演大会講演論文集 , 20090311, pp.61-62, (社)エレクトロニクス実装学会 * |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016062951A (ja) * | 2014-09-16 | 2016-04-25 | 国立大学法人東京工業大学 | 半導体装置の製造方法 |
WO2016171225A1 (ja) * | 2015-04-22 | 2016-10-27 | 株式会社村田製作所 | 電子装置、及び電子装置の製造方法 |
KR20170128504A (ko) * | 2015-04-22 | 2017-11-22 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자 장치 및 전자 장치의 제조 방법 |
JPWO2016171225A1 (ja) * | 2015-04-22 | 2018-02-08 | 株式会社村田製作所 | 電子装置、及び電子装置の製造方法 |
US10340682B2 (en) | 2015-04-22 | 2019-07-02 | Murata Manufacturing Co., Ltd. | Electronic device and method of manufacturing the same |
KR102043406B1 (ko) * | 2015-04-22 | 2019-12-02 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자 장치 및 전자 장치의 제조 방법 |
WO2019123518A1 (ja) * | 2017-12-18 | 2019-06-27 | 日立化成株式会社 | 半導体装置、半導体装置の製造方法及び接着剤 |
KR20200100668A (ko) * | 2017-12-18 | 2020-08-26 | 히타치가세이가부시끼가이샤 | 반도체 장치, 반도체 장치의 제조 방법 및 접착제 |
JPWO2019123518A1 (ja) * | 2017-12-18 | 2020-12-17 | 昭和電工マテリアルズ株式会社 | 半導体装置、半導体装置の製造方法及び接着剤 |
KR102455212B1 (ko) * | 2017-12-18 | 2022-10-17 | 쇼와덴코머티리얼즈가부시끼가이샤 | 반도체 장치, 반도체 장치의 제조 방법 및 접착제 |
JP7176532B2 (ja) | 2017-12-18 | 2022-11-22 | 昭和電工マテリアルズ株式会社 | 半導体装置、半導体装置の製造方法及び接着剤 |
Also Published As
Publication number | Publication date |
---|---|
JP5853754B2 (ja) | 2016-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5780228B2 (ja) | 半導体装置の製造方法 | |
WO2013027832A1 (ja) | 半導体装置の製造方法、ブロック積層体及び逐次積層体 | |
WO2011048774A1 (ja) | 電子装置の製造方法、電子装置および電子装置の製造装置 | |
JP2012104782A (ja) | 半導体装置の製造方法および装置 | |
JP6032345B2 (ja) | 接着フィルム | |
JP2013033952A (ja) | 半導体装置の製造方法 | |
JP5853754B2 (ja) | 半導体装置の製造方法 | |
US20110262697A1 (en) | Flexible substrate and electronic device | |
JP2014056954A (ja) | 半導体装置の製造方法および半導体装置 | |
WO2011132384A1 (ja) | 電子装置の製造方法および装置、その一対の挟圧部材 | |
WO2012026091A1 (ja) | 電子装置の製造方法 | |
JP5948723B2 (ja) | 電子装置の製造方法 | |
JP2013045945A (ja) | 半導体装置の製造方法 | |
JP6226106B2 (ja) | 電子装置の製造方法 | |
JP5838903B2 (ja) | 積層体の製造方法 | |
JP2016036041A (ja) | 半導体装置の製造方法 | |
JP2011228620A (ja) | 電子装置の製造方法および電子装置の製造装置 | |
JP5853944B2 (ja) | 半導体装置の製造方法 | |
JP2017038081A (ja) | 半導体装置 | |
JP6119239B2 (ja) | 電子装置の製造方法 | |
JP2017028067A (ja) | 回路部材の接続方法 | |
JP2016219763A (ja) | 回路部材の接続方法 | |
JP2014127474A (ja) | 電子装置の製造方法 | |
JP2014127473A (ja) | 電子装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141114 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150724 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150825 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151019 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151110 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151123 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5853754 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |