WO2013027832A1 - 半導体装置の製造方法、ブロック積層体及び逐次積層体 - Google Patents

半導体装置の製造方法、ブロック積層体及び逐次積層体 Download PDF

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中村　謙介
和布浦　徹
陽二 石村
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住友ベークライト株式会社
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    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
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    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, a block stacked body, and a sequential stacked body.
  • This application claims priority based on Japanese Patent Application No. 2011-182424 filed in Japan on August 24, 2011 and Japanese Patent Application No. 2011-190280 filed in Japan on September 1, 2011. The contents are incorporated herein.
  • Patent Documents 1 and 2 disclose a semiconductor device in which a plurality of semiconductor elements (or semiconductor substrates) having TSVs (Through Silicon Via) are stacked.
  • FIG. 11 shows a semiconductor device 900 disclosed in Patent Document 1.
  • This semiconductor device 900 has a structure in which a semiconductor chip 903 is stacked on an interposer 901 with a resin layer 902 interposed therebetween.
  • Such a semiconductor device 900 is considered to be manufactured as follows. First, as shown in FIG. 12A, connection bumps 900A are formed on the interposer 901 in advance. Thereafter, as shown in FIG. 12B, a film adhesive (resin layer) 902 is provided. Thereafter, as shown in FIG. 12C, the semiconductor chips 903 are stacked and soldered. By repeating such operations, the semiconductor device 900 shown in FIG. 11 is obtained.
  • Patent Document 2 discloses a manufacturing method in which four semiconductor substrates are stacked, the semiconductor substrates facing each other are soldered together, and then sealed with resin to inject the resin between the semiconductor substrates.
  • solder bonding is repeatedly performed every time semiconductor chips are stacked, and thus there is a problem in productivity during solder bonding. Further, since the solder bonding is repeatedly performed every time the semiconductor chips are stacked, there is a concern about the influence of heat at the time of solder bonding to the lower semiconductor chip.
  • a first semiconductor block in which a plurality of first semiconductor components are arranged and having a second semiconductor component connection terminal, a first resin layer, and a plurality of second semiconductor components are arranged.
  • a second semiconductor block having a first semiconductor component connection terminal on one surface side and a third semiconductor component connection terminal on the other surface side, a second resin layer, and a plurality of third semiconductor components are arranged.
  • a method of manufacturing a semiconductor device includes a step of solder-bonding between the second semiconductor component connection terminals of the third semiconductor component, and obtaining a piece stack that is cut into stacked semiconductor component units.
  • the sequential stacking step the first resin layer and the second semiconductor block are stacked in this order on the first semiconductor block, and then heated, and the first resin layer is heated through the semi-cured first resin layer. Bonding one semiconductor block and the second semiconductor block; On the second semiconductor block, the second resin layer and the third semiconductor block are laminated in this order, and then heated, and the second semiconductor block and the first through the second resin layer in a semi-cured state.
  • the block laminated body may be obtained by bonding three semiconductor blocks.
  • a step of installing the individual laminated body joined by soldering on a substrate may further include a base material joining step for joining the individual piece laminate and the base material.
  • the manufacturing method of the semiconductor device Before the sequential lamination step, On at least one of the surface of the second semiconductor block on which the first semiconductor component connection terminal is formed and the surface of the first semiconductor block on which the second semiconductor component connection terminal is provided, Providing a resin layer constituting the first resin layer; On at least one of the surface of the third semiconductor block on which the second semiconductor component connection terminal is formed and the surface of the second semiconductor block on which the third semiconductor component connection terminal is provided, A resin layer constituting the second resin layer may be provided.
  • the step of obtaining the individual laminate includes heating the block laminate to a temperature equal to or higher than the melting point of the solder layer, and connecting the second semiconductor component connecting terminal of the first semiconductor component and the first semiconductor component of the second semiconductor component.
  • a first joining step for solder-joining between the connection terminals and between the third semiconductor component connection terminal of the second semiconductor component and the second semiconductor component connection terminal of the third semiconductor component )When, After the first joining step (block laminate joining step), a cutting step of obtaining an individual laminate by cutting the block laminate into stacked semiconductor component units may be included. Good.
  • Each of the first resin layer and the second resin layer includes a thermosetting resin
  • the first semiconductor block and the second semiconductor block are bonded via the first resin layer
  • the second semiconductor block and the third semiconductor block are the second resin layer. While heating the said block laminated body adhere
  • the block laminated body joining step In the manufacturing method of the semiconductor device, In the block laminated body joining step, the block laminated body is installed above one of the pair of pressure members, and the block is formed by the other pressure member and the one pressure member.
  • the laminated body may be sandwiched and heated to perform solder bonding and to cure the first resin layer and the second resin layer.
  • the block laminated body joining step the block laminated body may be heated while being pressurized with a fluid to perform solder joining.
  • a pair of clamping members disposed opposite to each other;
  • An apparatus includes an installation portion that is disposed between the pair of pinching members and on which the block laminated body is installed, In the block laminate bonding process, The step of heating the pair of pressing members and disposing the block laminate on the installation portion in a state of being separated from the pair of pressing members; The step of pressing the block laminated body and the installation portion with the pair of pressing members and performing soldering by heating may be performed.
  • the temperature of the one pressing member may be lower than the temperature of the other pressing member.
  • Each of the first resin layer and the second resin layer includes a thermosetting resin
  • the block laminate may be heated while being pressurized with a fluid to advance the curing of the first resin layer and the second resin layer.
  • the step of obtaining the individual piece laminate includes a step of sequentially obtaining a laminate by cutting the block laminate into laminated semiconductor component units, and The sequential laminated body is heated to a temperature equal to or higher than the melting point of the solder layer, and the second semiconductor component is connected between the second semiconductor component connecting terminal of the first semiconductor component and the first semiconductor component connecting terminal of the second semiconductor component.
  • a first joining step (sequential laminated body joining step) of obtaining a piece laminate by solder joining between the third semiconductor component connecting terminal and the second semiconductor component connecting terminal of the third semiconductor component, It may be included.
  • connection between the connection terminals means the following.
  • the laminated body is heated to a temperature higher than the melting point of the solder layer, each solder layer used for bonding between the semiconductor components is melted, and the connection terminals of the semiconductor components are in physical contact with each other, so that at least a part of the contact portion The state in which an alloy is formed.
  • Each of the first resin layer and the second resin layer includes a thermosetting resin
  • the sequential laminated body bonding step the first semiconductor component and the second semiconductor component are bonded via the first resin layer, and the second semiconductor component and the third semiconductor component are bonded to the second resin layer.
  • the sequential laminated body bonded through the substrate may be heated to perform solder bonding, and the first resin layer and the second resin layer may be cured.
  • the sequential stacked body is disposed above one of the pair of pressing members, and the sequential stacked body includes the other pressing member and the one pressing member. May be pressed and heated to perform solder bonding and to cure the first resin layer and the second resin layer.
  • heating may be performed while pressurizing the sequential laminated body with a fluid to perform solder joining.
  • a pair of clamping members disposed opposite to each other;
  • An apparatus is provided that is disposed between a pair of pinching members and includes an installation portion on which the sequential laminated body is installed, In the sequential laminated body joining step, The step of heating the pair of pinching members and disposing the sequential laminate on the installation portion in a state of being separated from the pair of pinching members; The step of pressing the sequential laminated body and the installation portion with the pair of pressing members and performing soldering by heating may be performed.
  • the temperature of the one pressing member may be lower than the temperature of the other pressing member.
  • the first resin layer and the second resin layer include a thermosetting resin
  • the sequential laminate may be heated while being pressurized with a fluid to advance the curing of the first resin layer and the second resin layer.
  • the individual laminate includes at least the first semiconductor component, the first resin layer, the second semiconductor component, the second resin layer, and the third semiconductor component, and the resin layers and the semiconductor components are alternately stacked.
  • the outermost layer is composed of semiconductor components,
  • the outermost layer semiconductor component has a substrate connection terminal connected to the substrate, the substrate has a laminate connection terminal connected to the outermost layer semiconductor component, and the base At least one of the material connection terminal and the laminate connection terminal has a solder layer, In the base material joining step, the base material connecting terminal and the laminated body connecting terminal may be soldered.
  • the base material joining step a plurality of the individual laminates are soldered to the base material, A base material may be cut
  • the second semiconductor component is a semiconductor chip having a TSV structure including a substrate and a through via that penetrates the substrate and is connected to the first semiconductor component connection terminal and the third semiconductor component connection terminal.
  • the third semiconductor component is a semiconductor chip having a TSV structure, and includes a substrate and a through via that penetrates the substrate.
  • the through via includes the second semiconductor component connection terminal and the first of the substrate surfaces. Two semiconductor component connection terminals may be connected to the surface on the side provided with the terminal provided on the opposite surface.
  • a first semiconductor block in which a plurality of first semiconductor components are arranged and having terminals for connecting second semiconductor components, a first resin layer, and a plurality of second semiconductor components are arranged in one surface side for connecting the first semiconductor components A third semiconductor block having a terminal and a second semiconductor block having a third semiconductor component connection terminal on the other surface side, a second resin layer, and a plurality of third semiconductor components arranged and having a second semiconductor component connection terminal
  • a block laminate is used to obtain an individual laminate in which the connection terminals are soldered and cut into semiconductor component units.
  • the block laminate can be heated to perform solder bonding between the connection terminals. Therefore, productivity can be further improved as compared with the case where the semiconductor chips are separated from a single semiconductor block. In addition, the productivity at the time of soldering can be improved as compared with the case where solder bonding is sequentially performed for each semiconductor component facing each other.
  • the entire block laminated body is heated and soldered. Therefore, it is possible to reduce thermal damage on each semiconductor component as compared with the conventional case. Thereby, the reliability of the semiconductor device can be improved.
  • the block laminated body is heated.
  • solder bonding between the terminals can be performed. Since the resin layer is sandwiched between the semiconductor components before the solder bonding, it does not require time and effort compared to the case where the resin is filled between the semiconductor components after the solder bonding.
  • the resin layer is sandwiched between the semiconductor components in the block laminated body, warpage is unlikely to occur, and deviation is unlikely to occur when soldering each semiconductor component in the block laminated body. . Therefore, in the manufacturing method of this invention, the position shift between semiconductor components can be prevented, and the correctly aligned piece stack can be mounted on the substrate.
  • the block laminated body in which the first semiconductor component, the first resin layer, the second semiconductor component, the second resin layer, and the third semiconductor component are laminated the block laminated body is formed.
  • the entire sequential laminated body obtained by cutting can be heated to perform solder bonding between the connection terminals. Therefore, productivity at the time of solder bonding can be improved as compared with the case where solder bonding is sequentially performed for each semiconductor component facing each other.
  • the entire sequential laminated body in which the first semiconductor component, the first resin layer, the second semiconductor component, the second resin layer, and the third semiconductor component are stacked is heated and soldered, It is also possible to reduce thermal damage to the parts. Thereby, the reliability of the semiconductor device can be improved.
  • the sequential laminated body in which the first semiconductor component, the first resin layer, the second semiconductor component, the second resin layer, and the third semiconductor component are laminated is heated, and solder bonding between the terminals is performed. Is doing. Since the resin layer is sandwiched between the semiconductor components before the solder bonding, it does not require time and effort compared to the case where the resin is filled between the semiconductor components after the solder bonding.
  • the resin layer is sandwiched between the semiconductor components in the block laminate, warpage is unlikely to occur, and a deviation occurs when the semiconductor components in the sequential laminate are soldered together. Hateful. Therefore, in this invention, the position shift between semiconductor components can be prevented and the piece laminated body aligned correctly can be mounted in a base material.
  • the first semiconductor block, the first resin layer, the second semiconductor block, the second resin layer, and the third semiconductor block are laminated, and a semiconductor component connecting terminal is provided between the laminated semiconductor blocks.
  • a block laminate that is soldered is provided.
  • the first semiconductor component, the first resin layer, the second semiconductor component, the second resin layer, and the third semiconductor component are laminated, and a semiconductor component connecting terminal is provided between the laminated semiconductor components.
  • a sequential laminate that is not yet soldered is provided. By manufacturing an individual laminate using this sequential laminate, it is possible to improve the productivity at the time of solder bonding and the reliability of the semiconductor device.
  • a method for manufacturing a semiconductor device, a block laminate, and a sequential laminate that can improve productivity and reliability.
  • the manufacturing method of the semiconductor device 1 of the present embodiment includes a sequential stacking process, a first bonding process (block stacked body bonding process), a cutting process, and a second bonding process (base material bonding process). .
  • the first semiconductor block 10B in which the semiconductor chips (first semiconductor components) 10 are arranged the second semiconductor in which the resin layers (first resin layers) 11 and the semiconductor chips (second semiconductor components) 12 are arranged.
  • a block stacked body 2B is obtained by bonding the fourth semiconductor block 16B in which 16 is arranged.
  • the first bonding step (block laminate bonding step), the first semiconductor block 10B, the first resin layer 11, the second semiconductor block 12B, the second resin layer 13, the third semiconductor block 14B, the third resin layer 15, Heating the stacked block stacked body 2B obtained by stacking the fourth semiconductor blocks 16B, in which the semiconductor blocks 10B and 12B, the semiconductor blocks 12B and 14B, and the semiconductor blocks 14B and 16B are not soldered together. Then, solder bonding is performed between the semiconductor blocks 10B and 12B, between the semiconductor blocks 12B and 14B, and between the semiconductor blocks 14B and 16B.
  • the block stacked body 2B is cut into individual stacked bodies 2 that are stacked semiconductor component units.
  • a semiconductor block in which a plurality of semiconductor components are arranged is a wafer size shape, a shape of a block in which a plurality of semiconductor components are arranged and processed into a rectangular shape, and a plurality of semiconductor components are arranged in a peripheral part. It may be any shape that is not arranged. Further, the configuration in which the semiconductor blocks are stacked may be any of the case where the wafer size is stacked and the case where the block size is stacked on the wafer size.
  • the semiconductor components arranged in the semiconductor block are not limited to the semiconductor chip, and may be a silicon interposer or a glass interposer.
  • the individual laminate 2 joined by soldering is placed on the substrate 18.
  • the piece laminate 2 is placed on the substrate 18 so that the connection terminal 162 to the substrate 18 of the piece laminate 2 and the connection terminal 181 to the piece laminate 2 of the substrate 18 abut. Install.
  • the second bonding step base material bonding step
  • the individual laminate 2 and the substrate 18 are heated to a temperature equal to or higher than the melting point of the solder layer 181A of the connection terminal 181 so that the individual laminate 2 becomes the base material. 18 is soldered.
  • a semiconductor block 10B is prepared.
  • semiconductor chips (first semiconductor components) 10 are arranged on a substrate surface, and terminals (terminals for connection to the semiconductor chip 12) 101 of the semiconductor chip 10 are provided.
  • the connection terminal 101 has a structure in which a copper layer, a nickel layer, and a gold layer are laminated in this order from the substrate side.
  • the structure of the connection terminal 101 is not limited to this.
  • the thickness of the semiconductor block 10B is 10 ⁇ m or more and 150 ⁇ m or less. More preferably, it is 20 ⁇ m or more and 100 ⁇ m or less.
  • no terminal is provided on the back surface side which is the other substrate surface of the semiconductor block 10B.
  • a semiconductor block 12B is prepared.
  • the semiconductor block 12B is a semiconductor element having a TSV structure having a substrate (silicon substrate) 120 and a via 123 penetrating the substrate 120.
  • a terminal 121 is provided on one surface of the substrate 120, and a terminal 122 is provided on the other surface.
  • the terminals 121 and 122 are connected by vias 123.
  • the terminal 121 is a connection terminal connected to the semiconductor block 10B
  • the terminal 122 is a connection terminal connected to the semiconductor block 14B.
  • the via 123 is made of, for example, a metal such as copper or tungsten, or conductive polysilicon doped with impurities.
  • the terminal 122 has a layer configuration similar to that of the terminal 101, for example.
  • the terminal 121 has a solder layer 121A on the surface.
  • the connection terminal 121 has a structure in which, for example, a nickel layer is stacked on a copper layer, and a solder layer 121A is provided so as to cover the nickel layer.
  • the material of the solder layer 121A is not particularly limited, and examples thereof include an alloy containing at least one selected from the group consisting of tin, silver, lead, zinc, bismuth, indium, and copper.
  • an alloy containing at least one selected from the group consisting of tin, silver, lead, zinc and copper is preferable.
  • the melting point of the solder layer 121A is 110 to 250 ° C., preferably 170 to 230 ° C.
  • the resin layer 11 is provided on the surface of the semiconductor block 12B on the side where the terminals 121 of the substrate 120 are provided.
  • the resin layer 11 covers the terminals 121.
  • the resin layer 11 is a layer containing a thermosetting resin and a flux active compound, which will be described in detail later.
  • a semiconductor block 14B and a semiconductor block 16B are also prepared (see FIGS. 1A and 1B).
  • the semiconductor blocks 14B and 16B are the same as the semiconductor block 12B. That is, the semiconductor block 14B and the semiconductor block 16B are semiconductor elements having a TSV structure like the semiconductor block 12B.
  • the semiconductor block 14B includes a substrate (silicon substrate) 140, a via 143 penetrating the substrate 140, and a pair of terminals 142 and 141 connected to the via 143.
  • the terminal 142 is a connection terminal connected to the semiconductor block 16B
  • the terminal 141 is a connection terminal connected to the semiconductor block 12B.
  • the semiconductor block 16 ⁇ / b> B includes a substrate (silicon substrate) 160, a via 163 that penetrates the substrate 160, and a pair of terminals 162 and 161 connected to the via 163.
  • the terminal 162 is a connection terminal connected to the base material 18, and the terminal 161 is a connection terminal connected to the semiconductor block 14 ⁇ / b> B.
  • the vias 143 and 163 are made of the same material as the via 123.
  • the terminals 142 and 162 have the same configuration and material as the terminal 122, and the terminals 141 and 161 have the same configuration and material as the terminal 121.
  • Reference numerals 141A and 161A are solder layers similar to the solder layer 121A.
  • the semiconductor block 14 ⁇ / b> B is provided with a resin layer 13 that covers the terminals 141.
  • the semiconductor block 16B is provided with a resin layer 15 that covers the terminals 161.
  • Resin sheets of the resin layers 11, 13, and 15 are attached to the semiconductor blocks 12B, 14B, and 16B, respectively. Further, a resin layer in which each of the resin layers 11, 13, 15 is integrated by spin coating is formed on each of the semiconductor blocks 12B, 14B, 16B, and the semiconductor block 12B with the resin layer 11 and the semiconductor block with the resin layer 13 are formed.
  • the semiconductor block 16B with 14B and the resin layer 15 may be prepared.
  • the semiconductor blocks 10B, 12B, 14B, and 16B have the same size in plan view (plan view when viewed from the substrate surface side). Further, the thickness of the substrate 100, 120, 140, 160 of the semiconductor blocks 10B, 12B, 14B, 16B is 10 ⁇ m or more and 150 ⁇ m or less, more preferably 20 ⁇ m or more, 100 ⁇ m or less, and further 50 ⁇ m or less, and it is very thin. It has become.
  • a block laminated body 2B including a semiconductor block 10B, a resin layer 11, a semiconductor block 12B, a resin layer 13, a semiconductor block 14B, a resin layer 15, and a semiconductor block 16B is prepared. To do.
  • the surface of the semiconductor block 10B on which the terminals 101 are formed and the resin layer 11 provided on the semiconductor block 12B are opposed to each other, and the semiconductor block 12B is disposed on the semiconductor block 10B via the resin layer 11. Are laminated.
  • alignment is performed by confirming the alignment mark formed on the semiconductor block 10B and the alignment mark formed on the semiconductor block 12B.
  • the semiconductor block 10B, the resin layer 11, and the semiconductor block 12B are heated, and the semiconductor block 10B and the semiconductor block 12B are bonded via the resin layer 11 in a semi-cured state (B stage).
  • the semiconductor block 10B, the resin layer 11, and the semiconductor block 12B are sandwiched between a pair of sandwiching members with built-in heaters, thereby heating the semiconductor block 10B, the resin layer 11, and the semiconductor block 12B, and the pair of sandwiching members.
  • the semiconductor block 10 ⁇ / b> B and the semiconductor block 12 ⁇ / b> B can be bonded by sandwiching the pressure with the pressure member and applying a load.
  • the semiconductor block 10B and the semiconductor block 12B are bonded via the resin layer 11 in the atmosphere under atmospheric pressure or in the atmosphere under vacuum using a wafer bonder, flip chip bonder or the like.
  • the heating temperature at this time is not particularly limited as long as the thermosetting resin of the resin layer 11 is not completely cured, but is preferably lower than the curing temperature of the thermosetting resin.
  • the adhesion in the case where the solder blocks are bonded together is a concept including the semi-cured state (B stage) described below, as long as the two semiconductor blocks are fixed by the resin layer so as not to be displaced. is there.
  • the resin layer being in a semi-cured state is a state having a hardness that can fix the upper and lower semiconductor blocks of the resin layer, and there is room for further progress of the curing reaction.
  • a semi-cured state is not particularly limited, but can be confirmed, for example, by measuring the reaction rate of the resin layer.
  • the reaction rate in DSC measurement is 0% or more and 60% or less. More preferably, it is 0.5% or more and 55% or less, and more preferably 1% or more and 50% or less.
  • the resin layer When the resin layer is in a semi-cured state, it is possible to obtain the hardness of the resin that can be fixed to such an extent that the semiconductor block is not displaced by the resin layer. This is preferable in that the bonding can be performed and the flux component having curability remains in a state in which the flux activity can be exhibited, thereby exhibiting sufficient flux activity, and thus the reaction can be suppressed to some extent.
  • Whether the position of the semiconductor block 12B with respect to the bonded semiconductor block 10B is accurate can be confirmed using, for example, an X-ray microscope or an infrared microscope.
  • the semiconductor block 14 ⁇ / b> B is stacked on the semiconductor block 12 ⁇ / b> B via the resin layer 13 with the surface of the semiconductor block 12 ⁇ / b> B provided with the terminals 122 facing the resin layer 13.
  • alignment is performed by confirming the alignment mark formed on the semiconductor block 12B and the alignment mark formed on the semiconductor block 14B.
  • the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, and the semiconductor block 14B are heated, and the semiconductor block 12B and the semiconductor block 14B are moved through the resin layer 13 in a semi-cured state (B stage). Glue.
  • the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, and the semiconductor block 14B are heated by sandwiching the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, and the semiconductor block 14B by the pair of sandwiching members, The semiconductor block 12B and the semiconductor block 14B can be bonded by applying a load.
  • the semiconductor block 12B and the semiconductor block 14B are bonded in the atmosphere under atmospheric pressure or in the atmosphere under vacuum using a wafer bonder, a flip chip bonder or the like.
  • the heating temperature at this time is not particularly limited as long as the thermosetting resin of the resin layer 13 is not completely cured, but is preferably lower than the curing temperature of the thermosetting resin.
  • Whether the position of the semiconductor block 14B with respect to the bonded semiconductor block 12B is accurate can be confirmed using, for example, an X-ray microscope or an infrared microscope.
  • the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, the semiconductor block 14B, the resin layer 15, and the semiconductor block 16B are heated, and the semi-cured (B stage) resin layer 15 is passed through.
  • the semiconductor block 14B and the semiconductor block 16B are bonded.
  • the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, the semiconductor block 14B, the resin layer 15, and the semiconductor block 16B are sandwiched and heated by a pair of pressing members with a built-in heater.
  • the semiconductor block 14 ⁇ / b> B and the semiconductor block 16 ⁇ / b> B can be bonded by pressing with a pinching member and applying a load.
  • the semiconductor block 14B and the semiconductor block 16B are bonded in the atmosphere under atmospheric pressure or in the atmosphere under vacuum using a wafer bonder, flip chip bonder, or the like.
  • the heating temperature at this time is not particularly limited as long as the thermosetting resin of the resin layer 15 is not completely cured, but is preferably lower than the curing temperature of the thermosetting resin.
  • Whether the position of the semiconductor block 16B with respect to the bonded semiconductor block 14B is accurate can be confirmed using, for example, an X-ray microscope or an infrared microscope.
  • the block laminated body 2B is obtained by the above.
  • the resin layers 11, 13, and 15 are in a semi-cured state and are not completely cured.
  • the solder layers 121A, 141A, and 161A are not melted, and the terminals 101 and 121, the terminals 122 and 141, and the terminals 142 and 161 are not soldered.
  • the terminals 101 and 121 may be in physical contact with each other, or the resin of the resin layer 11 may be interposed between the terminals 101 and 121. The same applies to the terminals 122 and 141 and the terminals 142 and 161.
  • the side surfaces of the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, the semiconductor block 14B, the resin layer 15, and the semiconductor block 16B are flush with each other when viewed from above (a surface having no step). Or the resin layers 11, 13, and 15 may protrude from the side surfaces of the semiconductor blocks 10B, 12B, 14B, and 16B.
  • the thickness of the resin layers 11, 13, 15 is, for example, 5 ⁇ m or more and 100 ⁇ m or less, more preferably 10 ⁇ m or more and 50 ⁇ m or less.
  • the resin layer can reliably cover the solder layer, and the terminals 101 and 121, the terminals 122 and 141, and the terminals 142 and 161 can be easily connected by the flux activity of the resin layer.
  • the terminals 101 and 121, the terminals 122 and 141, and the terminals 142 and 161 can be easily connected.
  • the curvature of the semiconductor blocks 12B, 14B, and 16B due to curing shrinkage of the resin layer can be suppressed by setting the thickness to 100 ⁇ m or less, and thus the warpage of the semiconductor chips 12, 14, and 16 can be suppressed.
  • the resin layers 11, 13, and 15 are for filling gaps between the semiconductor blocks 10B and 12B, between the semiconductor blocks 12B and 14B, and between the semiconductor blocks 14B and 16B, respectively.
  • Resin layers 11, 13, and 15 each include a thermosetting resin and a flux active compound.
  • thermosetting resin for example, epoxy resin, oxetane resin, phenol resin, (meth) acrylate resin, unsaturated polyester resin, diallyl phthalate resin, maleimide resin and the like can be used. These can be used individually or in mixture of 2 or more types. Among them, an epoxy resin excellent in curability and storage stability, heat resistance, moisture resistance, and chemical resistance of a cured product is preferably used.
  • the content of the thermosetting resin in the resin layers 11, 13, and 15 is preferably 30% by weight or more and 70% by weight or less.
  • the resin layers 11, 13, and 15 are resin layers that have an action of removing an oxide film on the surface of the solder layer and the terminal during solder joining. Since the resin layers 11, 13, and 15 have a flux action, the oxide film covering the surface of the solder and terminals is removed, so that solder bonding can be performed. In order for the resin layers 11, 13, and 15 to have a flux action, the resin layers 11, 13, and 15 need to contain a flux active compound.
  • the flux active compound contained in the resin layers 11, 13, and 15 is not particularly limited as long as it is used for solder bonding, but either a carboxyl group or a phenol hydroxyl group, or both a carboxyl group and a phenol hydroxyl group A compound comprising
  • the blending amount of the flux active compound in the resin layers 11, 13, and 15 is preferably 1 to 30% by weight, and particularly preferably 3 to 20% by weight.
  • Examples of the flux active compound having a carboxyl group include aliphatic acid anhydrides, alicyclic acid anhydrides, aromatic acid anhydrides, aliphatic carboxylic acids, and aromatic carboxylic acids.
  • Examples of the aliphatic acid anhydride related to the flux active compound having a carboxyl group include succinic anhydride, polyadipic acid anhydride, polyazelinic acid anhydride, polysebacic acid anhydride, and the like.
  • Examples of alicyclic acid anhydrides related to flux active compounds having a carboxyl group include methyltetrahydrophthalic anhydride, methylhexahydrophthalic anhydride, methylhymic anhydride, hexahydrophthalic anhydride, tetrahydrophthalic anhydride, trialkyltetrahydro Examples thereof include phthalic anhydride and methylcyclohexene dicarboxylic acid anhydride.
  • aromatic acid anhydrides related to flux active compounds having a carboxyl group include phthalic anhydride, trimellitic anhydride, pyromellitic anhydride, benzophenone tetracarboxylic anhydride, ethylene glycol bistrimellitate, glycerol tris trimellitate, etc. Is mentioned.
  • Examples of the aliphatic carboxylic acid related to the flux active compound having a carboxyl group include compounds represented by the following general formula (I), formic acid, acetic acid, propionic acid, butyric acid, valeric acid, pivalic acid caproic acid, caprylic acid, lauric acid , Myristic acid, palmitic acid, stearic acid, acrylic acid, methacrylic acid, crotonic acid, oleic acid, fumaric acid, maleic acid, oxalic acid, malonic acid, oxalic acid and the like.
  • HOOC- (CH 2 ) n —COOH (I) In the formula (I), n represents an integer of 0 or more and 20 or less.
  • Aromatic carboxylic acids related to flux active compounds with carboxyl groups include benzoic acid, phthalic acid, isophthalic acid, terephthalic acid, hemimellitic acid, trimellitic acid, trimesic acid, merophanic acid, planitic acid, pyromellitic acid, merit Acid, toluic acid, xylyl acid, hemelic acid, mesitylene acid, prenylic acid, toluic acid, cinnamic acid, salicylic acid, 2,3-dihydroxybenzoic acid, 2,4-dihydroxybenzoic acid, gentisic acid (2,5-dihydroxy) Benzoic acid), 2,6-dihydroxybenzoic acid, 3,5-dihydroxybenzoic acid, gallic acid (3,4,5-trihydroxybenzoic acid), 1,4-dihydroxy-2-naphthoic acid, 3,5 -Naphthoic acid derivatives such as dihydroxy-2-naphthoic acid, phenolphthaline
  • the compound represented by the general formula (I) is preferable.
  • the compound in which n in the formula (I) is 3 to 10 can suppress an increase in the elastic modulus in the resin layer after curing. In particular, it is preferable in that the adhesiveness can be improved.
  • Examples of the flux active compound having a phenolic hydroxyl group include phenols. Specifically, for example, phenol, o-cresol, 2,6-xylenol, p-cresol, m-cresol, o-ethylphenol, 2 4-xylenol, 2,5-xylenol, m-ethylphenol, 2,3-xylenol, meditol, 3,5-xylenol, p-tertiarybutylphenol, catechol, p-tertiaryamylphenol, resorcinol, p-octylphenol, Monomers containing phenolic hydroxyl groups such as p-phenylphenol, bisphenol A, bisphenol F, bisphenol AF, biphenol, diallyl bisphenol F, diallyl bisphenol A, trisphenol, tetrakisphenol , Phenol novolak resins, o- cresol novolak resin, bisphenol F novolac resin
  • thermosetting resin such as an epoxy resin
  • the flux active compound is preferably a flux active curing agent having a flux action and acting as a curing agent for the epoxy resin.
  • the flux active curing agent include, in one molecule, two or more phenolic hydroxyl groups that can be added to an epoxy resin, and one or more carboxyls directly bonded to an aromatic group that exhibits a flux action (reduction action). And a compound having a group.
  • flux active curing agents examples include 2,3-dihydroxybenzoic acid, 2,4-dihydroxybenzoic acid, gentisic acid (2,5-dihydroxybenzoic acid), 2,6-dihydroxybenzoic acid, and 3,4- Benzoic acid derivatives such as dihydroxybenzoic acid and gallic acid (3,4,5-trihydroxybenzoic acid); 1,4-dihydroxy-2-naphthoic acid, 3,5-dihydroxy-2-naphthoic acid, 3,7- Examples thereof include naphthoic acid derivatives such as dihydroxy-2-naphthoic acid; phenolphthaline; and diphenolic acid. These may be used alone or in combination of two or more. Especially, in order to make the joining between terminals favorable, it is particularly preferable to use phenolphthaline.
  • the blending amount of the flux active curing agent in the resin layer is preferably 1 to 30% by weight, particularly preferably 3 to 20% by weight.
  • the resin layer may contain the inorganic filler.
  • the inorganic filler include silica and alumina.
  • the melt viscosity of the resin layer at 60 to 150 ° C. is preferably 0.1 to 100,000 Pa ⁇ s.
  • the melt viscosity is more preferably 0.2 Pa ⁇ s or more and 70,000 Pa ⁇ s or less, and further preferably 0.5 Pa ⁇ s or more and 30,000 Pa ⁇ s or less.
  • the melt viscosity of the resin layer is not particularly limited.
  • a resin layer having a thickness of 100 ⁇ m is obtained by using a viscoelasticity measuring apparatus (“ReoStress RS150” manufactured by HAAKE Corporation), a parallel plate 20 mm ⁇ , a gap 0.05 mm, a frequency. It can be measured under the conditions of 0.1 Hz and a heating rate of 10 ° C./min.
  • the block laminate 2B obtained by the above steps is heated to perform solder bonding between the terminals 101 and 121, between the terminals 122 and 141, and between the terminals 142 and 161.
  • the terminals are soldered together means the following.
  • the laminated body 2 is heated to the melting point or higher of the solder layers 121A, 141A, 161A, and the solder layers 121A, 141A used for bonding between the semiconductor chips 10, 12, between the semiconductor chips 12, 14, and between the semiconductor chips 14, 16 are used.
  • 161A is melted, terminals 101 and 121, terminals 122 and 141, terminals 142 and 161 are in physical contact, and at least a part forms an alloy.
  • the apparatus 5 includes a container 51 into which a fluid is introduced, and a pair of hot plates (clamping members) 52 and 53 disposed in the container 51.
  • the container 51 is a pressure container, and examples of the material of the container 51 include metals, and examples thereof include stainless steel, titanium, and copper.
  • the hot plates 52 and 53 are press plates having a heater inside, and sandwich the block laminate 2 ⁇ / b> B installed above the hot plate 53 with the hot plates 52 and 53.
  • a pin 54 is formed in the hot plate 53, and this pin 54 passes through a plate material (installation portion for installing the block laminate 2 ⁇ / b> B) 55.
  • the plate material 55 slides on the pins 54 and contacts the hot plate 53 when the block laminate 2B is clamped.
  • the temperature of the hot plate 52 is set higher than the temperature of the hot plate 53.
  • the temperature of the hot plate 52 is 20 ° C. or more higher than that of the hot plate 53
  • the hot plate 52 has a temperature equal to or higher than the melting point of the solder layers 121A, 141A, 161A
  • the hot plate 53 has the solder layers 121A, 141A, 161A. Less than the melting point.
  • the hot plates 52 and 53 are heated to a predetermined temperature in advance.
  • the plate material 55 is separated from the hot plate 53, and the block laminate 2 ⁇ / b> B is installed on the plate material 55.
  • a fluid is introduced into the container 51 through the pipe 511.
  • gas is preferable, and examples thereof include air, inert gas (nitrogen gas, rare gas) and the like.
  • the hot plate 52 is brought into contact with the block laminate 2B while maintaining the state in which the block laminate 2B is pressurized with a fluid. Further, the plate material 55 is slid on the pins 54, and the block laminate 2 ⁇ / b> B is clamped along the lamination direction by the hot plates 52 and 53.
  • the block laminated body 2B is heated to the melting point or higher of the solder layers 121A, 141A, 161A, and solder bonding is performed between the terminals 101, 121, between the terminals 122, 141, and between the terminals 142, 161.
  • the pressure applied when the block laminate 2B is pressurized with a fluid is preferably 0.1 MPa or more and 10 MPa or less, more preferably 0.5 MPa or more and 5 MPa or less.
  • pressurizing the block laminate 2 ⁇ / b> B with a fluid generation of voids in the resin layers 11, 13, and 15 can be suppressed.
  • the pressure is 0.1 MPa or more, this effect becomes remarkable.
  • the enlargement and complication of an apparatus can be suppressed by setting it as 10 Mpa or less.
  • pressurizing with a fluid refers to making the pressure of the atmosphere of the block laminated body 2B higher than atmospheric pressure by the applied pressure. That is, the applied pressure of 10 MPa indicates that the pressure applied to the block laminate 2B is 10 MPa greater than the atmospheric pressure.
  • the block laminate 2B is heated at a temperature equal to or higher than the melting point of the solder layers 121A, 141A, 161A, for example, 240 ° C. to 260 ° C. for about 1 second to 10 minutes.
  • the solder layers 121A, 141A, and 161A can be melted to perform solder bonding.
  • the block laminate 2B may be heated to a temperature equal to or higher than the melting point of the solder layer having the highest melting point.
  • the hot plates 52 and 53 are separated from each other, and the fluid is discharged from the container 51.
  • the pressurization to the block laminated body 2B by the fluid is stopped, and then the block laminated body 2B is taken out from the container 51.
  • the curing of the resin layers 11, 13, 15 is advanced using the apparatus 6 shown in FIG. 4. May be.
  • This apparatus 6 has the same container 51 as the apparatus 5, and heats the block laminated body 2B while pressurizing it with a fluid to cure the resin layers 11, 13, and 15.
  • the same fluid as that used in the apparatus 6 can be used.
  • a method for heating the block laminated body 2B a method in which a heated fluid is put into the container 51 from the pipe 511 and the block laminated body 2B is heated and pressurized.
  • the block laminate 2B can be heated by flowing the fluid from the pipe 511 into the container 51 and heating the container 51 in a pressurized atmosphere.
  • the block laminated body 2B is arrange
  • the heating temperature is not particularly limited, but is preferably equal to or higher than the curing temperature of the thermosetting resin of the resin layers 11, 13, 15.
  • the curing temperature is the curing temperature of the resin layer
  • the thermosetting resin contained in the resin layer is, for example, using DSC (Differential Scanning Calorimeter) at a heating rate of 10 ° C./min.
  • the exothermic peak temperature when the resin layer is measured is preferably 100 ° C. to 300 ° C., more preferably 110 ° C. to 280 ° C., and further preferably 120 ° C. to 260 ° C.
  • the resin layers 11, 13, and 15 may be cured by placing a plurality of block laminates 2 ⁇ / b> B in the container 51 of the apparatus 6. In this way, productivity can be improved.
  • the block stacked body 2B in which the semiconductor blocks 10B and 12B, the semiconductor blocks 12B and 14B, and the semiconductor blocks 14B and 16B are solder-bonded is obtained (FIG. 1B).
  • the piece laminate 2 is obtained by cutting the block laminate 2B obtained in the above steps.
  • a dicing blade, a laser, or the like can be used as a cutting method.
  • the individual laminate 2 in which the semiconductor chips 10 and 12, the semiconductor chips 12 and 14, and the semiconductor chips 14 and 16 are soldered together is formed on the base material 18.
  • the individual laminate 2 and the substrate 18 are soldered together.
  • the base material 18 is prepared.
  • the base material 18 may be a resin substrate, a silicon substrate, a ceramic substrate, or the like.
  • a terminal (laminated body connection terminal) 181 is formed on the surface of the base material 18.
  • the terminal 181 is made of the same structure and material as the terminal 101, and has a solder layer 181A on the surface.
  • the terminal 181 is connected to the semiconductor chip 16.
  • the resin layer 17 is provided on the surface of the base material 18.
  • the resin layer 17 is provided so as to cover the terminal 181.
  • the resin layer 17 may be the same as the resin layers 11, 13, and 15.
  • a paste-like no-flow underfill material NUF
  • Examples of such a no-flow type underfill material include those disclosed in Japanese Patent Application Laid-Open No. 2008-13710.
  • a first epoxy resin that is liquid at room temperature and a curing temperature that is higher than that of the first epoxy resin.
  • the resin composition includes a two-epoxy resin, a silicone-modified epoxy resin, an inorganic filler, and a curing agent having flux activity. This resin composition does not contain a solvent.
  • the first epoxy resin for example, bisphenol type epoxy resins such as bisphenol A type epoxy resin and bisphenol F type epoxy resin are preferable.
  • the second epoxy resin an epoxy resin having an allyl group (for example, diallyl bisphenol A type epoxy resin) is preferable.
  • the first epoxy resin is preferably 5 to 50% by weight in the resin composition, and the second epoxy resin is preferably 0.1 to 40% by weight.
  • silicone-modified epoxy resin examples include a silicone-modified (liquid) epoxy resin having a disiloxane structure, and specifically, a silicone-modified epoxy resin represented by the following general formula (1).
  • the silicone modification rate of the silicone-modified epoxy resin is not particularly limited, but m of the silicone-modified resin is preferably 5 or less, and particularly preferably m is 1 or less.
  • the silicone-modified epoxy resin includes a silicone-modified liquid epoxy resin in which m of the silicone-modified liquid epoxy resin represented by the general formula (1) is 0, and a phenol represented by the following general formula (2). It is preferable that these are synthesized by heating reaction. Thereby, the wettability to a base material or a semiconductor chip can be improved.
  • R1 to R5 may be the same or different, and each is a group selected from a hydrogen atom, an alkyl group, and an allyl group, and n is an integer of 0 or more.
  • the molar ratio of the silicone-modified liquid epoxy resin represented by the general formula (1) in which m is 0 and the phenols represented by the general formula (2) (epoxy of the silicone-modified epoxy resin) is not particularly limited, but is preferably 1 to 10, and more preferably 1 to 5. When the molar ratio is within the above range, the yield of the reaction product and low volatility are particularly excellent.
  • the content of the silicone-modified epoxy resin is preferably 0.1 to 20% by weight of the entire resin composition.
  • the first flux active curing agent may be 2,3-dihydroxybenzoic acid, 2,4-dihydroxybenzoic acid, 2,5-dihydroxybenzoic acid, 2,6-dihydroxybenzoic acid, 3,4-dihydroxybenzoic acid. Acid is preferred.
  • o-phthalic acid trimellitic acid, hexahydrophthalic acid, methylhexahydrophthalic acid, 4-hydroxy (o-phthalic acid), 3-hydroxy (o-phthalic acid)
  • Tetrahydrophthalic acid, maleic acid, those containing an alkylene group include succinic acid, malonic acid, glutaric acid, malic acid, sebacic acid, adipic acid, azelaic acid, suberic acid, pimelic acid, 1,9-nonanedicarboxylic acid And dodecanedioic acid. These may be used alone or in combination. Among these, sebacic acid is preferable.
  • the individual laminate 2 After providing the resin layer 17 on the base material 18, the individual laminate 2 is mounted on the resin layer 17.
  • the piece laminate 2 is placed on the resin layer 17 so that the terminals 162 of the piece laminate 2 are located on the resin layer 17 side.
  • the alignment mark formed on the individual laminate 2 and the alignment mark formed on the substrate 18 are confirmed and aligned.
  • the individual laminate 2, the resin layer 17, and the substrate 18 are soldered together while the individual laminate 2, the resin layer 17, and the substrate 18 are clamped along the laminating direction by the pair of clamping members 41 and 42. Heat above the melting point of 181A.
  • the individual laminate 2, the resin layer 17, and the base material 18 are clamped by the pair of clamping members 41 and 42, and the pair of clamping members 41 and 42 are heated, whereby the individual laminate 2.
  • the resin layer 17 and the base material 18 are heated to the melting point or higher of the solder layer 181A.
  • the terminal 181 and the terminal 162 are soldered together.
  • a flip chip bonder is used, and the individual laminates 2 are soldered to the base material 18 one by one.
  • the plurality of individual laminates 2 are installed on the base material 18, and the base material 18 and the plurality of individual laminates 2 are soldered to obtain the structure 3 (FIG. 5C )reference).
  • the resin layer 17 of the structure 3 is cured as necessary.
  • the resin layer 17 is cured using the apparatus 6 shown in FIG.
  • the curing method is the same as the method described above, and the structure 3 is heated to a temperature equal to or higher than the curing temperature of the thermosetting resin of the resin layer 17 while pressing the structure 3 with a fluid to cure the resin layer 17. Do. By doing in this way, generation
  • the sealing method may be potting, transfer molding, or compression molding. Thereafter, each piece stack 2 is cut to obtain a plurality of semiconductor devices 1 shown in FIG.
  • reference numeral 19 denotes a sealing material
  • reference numeral 18A denotes a substrate 18 that has been diced (cut). Further, when the semiconductor device 1 has a plurality of individual laminates 2, the semiconductor device 1 may be cut for each unit. In addition, a dicing blade, a laser, a router, etc. can be used for a cutting
  • the following effects can be obtained.
  • the block stacking is performed after the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, the semiconductor block 14B, the resin layer 15, and the semiconductor block 16B are stacked in this order to obtain the block stacked body 2B. Since the entire body 2B is heated and soldered, the thermal damage applied to each of the semiconductor chips 10, 12, 14, and 16 can be reduced as compared with the conventional case. Therefore, the reliability of the semiconductor device 1 can be improved.
  • the entire block laminated body 2B is obtained.
  • the terminals 101 and 121, the terminals 122 and 141, and the terminals 142 and 161 are soldered simultaneously. Therefore, productivity at the time of soldering can be improved as compared with the case where a plurality of semiconductor components are stacked while sequentially performing soldering for each semiconductor component.
  • the block laminate 2B when the block laminate 2B is obtained, heating is performed every time the semiconductor block with a resin layer is laminated on the semiconductor block 10B.
  • the heating is performed by the resin layer by the resin layer. Heating for bonding the two together. Therefore, since the heating time is relatively short and the heating temperature is low, productivity can be improved even when the step of obtaining the block laminate 2B is performed as compared with the conventional manufacturing method.
  • the block laminate 2B is sandwiched and soldered. Conventionally, each time a semiconductor chip is stacked, it is clamped and soldered, so the underlying semiconductor chip is clamped multiple times and is easily damaged.
  • the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, the semiconductor block 14B, the resin layer 15, and the semiconductor block 16B are stacked in this order to obtain a block stacked body 2B. Thereafter, the block laminate 2B is sandwiched and soldered. At the time of soldering, it is prevented from being pinched multiple times, and damage to the semiconductor blocks 10B, 12B, 14B, and 16B is reduced.
  • the block laminated body 2B is cut to obtain the individual laminated body 2, Solder joining between the base material 18 and the individual laminate 2 is performed.
  • the terminals 101 and 121, the terminals 122 and 141, and the terminals 142 and 161 of the block laminate 2B are soldered together in advance. Since the block laminate 2B has a structure in which a resin layer having a relatively high linear expansion coefficient is sandwiched between semiconductor blocks having a relatively low linear expansion coefficient, warping occurs even when heat is applied during soldering. Hateful. Thereby, in the block laminated body 2B, it can prevent that a shift
  • the block laminated body 2B is pressurized with a fluid and heated. .
  • a fluid By pressurizing the block laminate 2B with a fluid, it is possible to prevent voids from being generated in the resin layers 11, 13, and 15 of the block laminate 2B.
  • the block laminated body 2B is pressurized by the fluid, whereby the voids in the resin layers 11, 13, and 15 of the block laminated body 2B are pressurized and become small. From the above, it is possible to prevent the terminals from being displaced due to voids. Moreover, it can prevent that the resin layers 11, 13, and 15 are extruded by a void, and the apparatus 5 gets dirty.
  • the block laminate 2B in which the semiconductor blocks 10B, 12B, 14B, and 16B are laminated in advance is formed, and the terminals 101 and 121 and the terminals 122 are heated by heating the entire block laminate 2B. 141 and terminals 142 and 161 are soldered at a time, so that soldering can be performed while applying pressure in a fluid atmosphere.
  • the apparatus 5 is used to perform solder bonding between the terminals 101 and 121, between the terminals 122 and 141, and between the terminals 142 and 161 of the block laminate 2B.
  • plate material 55 in which the block laminated body 2B is installed is arrange
  • the block laminated body 2B is pressurized with a predetermined pressure with a fluid.
  • the resin layers 11, 13, 15 of the block laminate 2B are softened, and the voids in the resin layers 11, 13, 15 are prevented from becoming large.
  • the block laminate 2B is heated to a predetermined temperature in a relatively short time. Can do.
  • the temperature of the hot plate 52 may be set lower than the temperature of the hot plate 53.
  • the semiconductor blocks 10B and 12B are bonded via the semi-cured resin layer 11.
  • the semiconductor blocks 12B and 14B are bonded via the semi-cured resin layer 13, and the semiconductor blocks 14B and 16B are bonded via the semi-cured resin layer 15.
  • the semiconductor blocks 12B and 14B are bonded through the semi-cured resin layer 13 and when the semiconductor blocks 14B and 16B are bonded through the semi-cured resin layer 15, the semiconductor block 10B , 12B and 14B are heated several times.
  • the heating is performed to bond the semiconductor chips to each other with a semi-cured resin layer, the heating temperature can be set relatively low, and even if the heating temperature is increased. However, the heating time is relatively short. Therefore, it is considered that the influence of heat on the semiconductor blocks 10B, 12B, and 14B is very small.
  • the resin layer 11 is provided on the semiconductor block 12B in the previous stage constituting the block laminate 2B.
  • the resin layer 13 is provided in the semiconductor block 14B
  • the resin layer 15 is provided in the semiconductor block 16B. Since the semiconductor blocks 12B, 14B, and 16B all have a TSV structure and are very thin, providing the resin layers 11, 13, and 15 prevents the semiconductor blocks 12B, 14B, and 16B from being warped and handled. It can be made excellent in properties.
  • the semiconductor block 12B is stacked on the semiconductor block 10B with the resin layer 11 interposed therebetween and heated.
  • the semiconductor block 10B and the semiconductor block 12B are bonded via the semi-cured resin layer 11.
  • the semiconductor block 14B is laminated on the semiconductor block 12B via the semi-cured resin layer 13, and the semiconductor blocks 12B and 14B are bonded.
  • the solder layers 121A and 141A are not melted, and the terminals 101 and 121 and the terminals 122 and 141 are not soldered together.
  • the semiconductor block 16 ⁇ / b> B with the resin layer 15 is attached to the pinching member 43.
  • a laminated body composed of the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, and the semiconductor block 14B is installed on the pinching member 44.
  • the clamping members 44 and 43 are brought close to each other, and the resin layer 15 of the semiconductor block 16B with the resin layer 15 is brought into contact with the semiconductor block 14B.
  • the block laminated body 2B is configured, but here, the semiconductor block 16B is not bonded to the semiconductor block 14B via the resin layer 15.
  • the heaters in the pinching members 44 and 43 start to heat up.
  • the block laminate 2B is heated to the melting point or higher of the solder layers 121A, 141A, 161A via the pinching members 44, 43 and is pinched by the pinching members 44, 43 so that the terminals 101, 121 and the terminals 122, 141 are connected.
  • the terminals 142 and 161 are soldered together.
  • solder bonding can be performed using a wafer bonder, a flip chip bonder, or the like.
  • the solder bonding may be performed while pressurizing the block laminate 2B with a fluid in the same manner as in the first embodiment during the solder bonding.
  • the resin layers 11, 13, and 15 of the block laminated body 2B in which the terminals 101 and 121, the terminals 122 and 141, and the terminals 142 and 161 are solder-bonded are cured.
  • the resin layers 11, 13, and 15 can be cured using the apparatus 6 as in the above embodiment.
  • the subsequent steps are the same as in the above embodiment.
  • (Third embodiment) 7 to 9 show a method for manufacturing the semiconductor device of this embodiment.
  • the manufacturing method of the semiconductor device 1 of this embodiment includes a sequential lamination process, a cutting process, a first bonding process (sequential stacked body bonding process), and a second bonding process (base material bonding process). .
  • the first semiconductor block 10B in which the semiconductor chips (first semiconductor components) 10 are arranged the second semiconductor in which the resin layers (first resin layers) 11 and the semiconductor chips (second semiconductor components) 12 are arranged.
  • a block stacked body 2B is obtained by bonding the fourth semiconductor block 16B in which 16 is arranged.
  • a semiconductor block in which a plurality of semiconductor components are arranged is a wafer size shape, a shape of a block in which a plurality of semiconductor components are arranged and processed into a rectangular shape, and a plurality of semiconductor components are arranged in a peripheral part. It may be any shape that is not arranged. Further, the configuration in which the semiconductor blocks are stacked may be any of the case where the wafer size is stacked and the case where the block size is stacked on the wafer size.
  • the block laminated body 2B is cut into the size of the sequentially laminated body 2C that is a unit of the laminated semiconductor chips (semiconductor parts).
  • the sequential laminated body refers to an individual laminated body in which the connection terminals of the laminated semiconductor chips (semiconductor components) are not yet soldered.
  • the semiconductor chip 10 In the first bonding step (sequential laminated body bonding step), the semiconductor chip 10, the resin layer 11, the semiconductor chip 12, the resin layer 13, the semiconductor chip 14, the resin layer 15, and the semiconductor chip 16 are obtained and stacked.
  • the sequential laminated body 2C in which the chips 10 and 12, the semiconductor chips 12 and 14 and the semiconductor chips 14 and 16 are not soldered is heated to heat the semiconductor chips 10 and 12, the semiconductor chips 12 and 14, and the semiconductor chips. 14 and 16 are soldered together to form the individual laminate 2.
  • the individual laminate 2 joined by soldering is placed on the substrate 18.
  • the piece laminate 2 is placed on the substrate 18 so that the connection terminal 162 to the substrate 18 of the piece laminate 2 and the connection terminal 181 to the piece laminate 2 of the substrate 18 abut. Install.
  • the second bonding step base material bonding step
  • the individual laminate 2 and the substrate 18 are heated to a temperature equal to or higher than the melting point of the solder layer 181A of the connection terminal 181 so that the individual laminate 2 becomes the base material. 18 is soldered.
  • a semiconductor block 10B, a resin layer 11, a semiconductor block 12B, a resin layer 13, a semiconductor block 14B, a resin layer 15, and a semiconductor block 16B are prepared. Since this step can be performed in the same manner as in the first embodiment, detailed description thereof is omitted here.
  • a block laminated body 2B including a semiconductor block 10B, a resin layer 11, a semiconductor block 12B, a resin layer 13, a semiconductor block 14B, a resin layer 15, and a semiconductor block 16B is prepared. To do. Since this step can be performed in the same manner as in the first embodiment, detailed description thereof is omitted here.
  • First bonding step step of sequentially bonding laminated bodies
  • the sequential laminated body 2C obtained by the above steps is heated to perform solder bonding between the terminals 101 and 121, between the terminals 122 and 141, and between the terminals 142 and 161.
  • the terminals are soldered together means the following.
  • the sequential laminated body 2C is heated to the melting point or higher of the solder layers 121A, 141A, 161A, and each solder layer 121A used for bonding between the semiconductor chips 10, 12, between the semiconductor chips 12, 14, and between the semiconductor chips 14, 16; 141A and 161A are melted, terminals 101 and 121, terminals 122 and 141, terminals 142 and 161 are in physical contact, and at least a part forms an alloy.
  • This step can be performed in the same manner as the joining of the block structures in the first embodiment by using the sequential laminated body 2C instead of the block structure 2B of the first embodiment. Moreover, in this process, it can join using the apparatus similar to the apparatuses 5 and 6 in 1st embodiment (refer FIG.8 and FIG.9). Therefore, detailed description is omitted here.
  • the following effects can be obtained. Since the entire sequential laminated body 2C is heated and soldered, the thermal damage applied to each of the semiconductor chips 10, 12, 14, and 16 can be reduced as compared with the conventional case. Therefore, the reliability of the semiconductor device 1 can be improved.
  • the block laminated body 2B After the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, the semiconductor block 14B, the resin layer 15, and the semiconductor block 16B are laminated in this order to obtain the block laminated body 2B, the block laminated body 2B
  • the entire sequential laminated body 2C obtained by cutting is heated and soldered between the terminals 101 and 121, the terminals 122 and 141, and the terminals 142 and 161 at the same time. Therefore, productivity at the time of soldering can be improved as compared with the case where a plurality of semiconductor components are stacked while sequentially performing soldering for each semiconductor component.
  • the heating is performed every time the semiconductor block with a resin layer is laminated on the semiconductor block 10B.
  • the heating is performed by the resin layer by the resin layer. Heating for bonding the two together. Therefore, since the heating time is relatively short and the heating temperature is low, productivity can be improved compared to the conventional manufacturing method even if the step of obtaining the block laminated body 2B and the subsequent sequential laminated body 2C is performed. Can do.
  • the sequential laminated body 2C is sandwiched and soldered. Conventionally, each time a semiconductor chip is stacked, it is clamped and soldered, so the underlying semiconductor chip is clamped multiple times and is easily damaged.
  • the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, the semiconductor block 14B, the resin layer 15, and the semiconductor block 16 are stacked in this order to obtain a block stacked body 2B. Thereafter, the sequential laminated body 2C obtained by cutting the block laminated body 2B is sandwiched to perform solder bonding. It is prevented that the semiconductor chip 10, 12, 14, 16 is damaged during solder joining, and the damage to the semiconductor chips 10, 12, 14, 16 is reduced.
  • the base material 18 and the individual laminated body 2 are soldered together.
  • the sequential laminated body 2C in a state where the terminals 101, 121, the terminals 122, 141, and the terminals 142, 161 are not solder-bonded is placed on the base material 18, the sequential laminated body 2C and the base material 18 are heated.
  • a method of soldering the terminals 101 and 121, the terminals 122 and 141, the terminals 142 and 161, and the terminals 181 and 162 of the substrate 18 is also conceivable.
  • the terminals 101 and 121, the terminals 122 and 141, and the terminals 142 and 161 of the sequential laminated body 2C are soldered in advance. Since the sequential laminated body 2C has a structure in which a resin layer having a relatively high linear expansion coefficient is sandwiched between semiconductor chips having a relatively low linear expansion coefficient, warping occurs even when heat is applied during solder joining. Hateful. Thereby, in the sequential laminated body 2C or the individual laminated body 2, it is possible to prevent a deviation from occurring between the terminals 101 and 121, between the terminals 122 and 141, and between the terminals 142 and 161, and the reliability of the semiconductor device 1 Can be improved.
  • the sequential laminated body 2C is pressurized with a fluid and heated. . It is possible to prevent voids from being generated in the resin layers 11, 13, and 15 of the sequential laminated body 2 ⁇ / b> C by pressurizing the sequential laminated body 2 ⁇ / b> C with a fluid. In addition, when the sequential laminated body 2C is pressurized with a fluid, the voids in the resin layers 11, 13, and 15 of the sequential laminated body 2C are pressurized and become smaller. From the above, it is possible to prevent the terminals from being displaced due to voids. Moreover, it can prevent that the resin layers 11, 13, and 15 are extruded by a void, and the apparatus 5 gets dirty.
  • the semiconductor chip with the resin layer is laminated in the step of preparing the block laminated body 2B under a vacuum pressure, for example, it becomes difficult for gas to enter the interface between the resin layer 11 and the semiconductor block 10B.
  • the void can be made smaller when soldering the sequential laminated body 2C.
  • the sequential stacked body 2C in which the semiconductor chips 10, 12, 14, and 16 are stacked in advance is formed, and the entire sequential stacked body 2C is heated, so that the terminals 101 and 121 are connected to each other. Since the terminals 122 and 141 and the terminals 142 and 161 are soldered at a time, soldering can be performed while applying pressure in a fluid atmosphere. Further, after the block laminated body 2B is configured, the sequential laminated body 2C obtained by cutting the block laminated body 2B is heated and soldered, so that the area of the semiconductor component to be soldered is reduced, and the semiconductor of each layer The distortion applied to the parts is reduced, and chip cracks can be further prevented.
  • the apparatus 5 is used to perform solder bonding between the terminals 101 and 121, between the terminals 122 and 141, and between the terminals 142 and 161 of the sequentially laminated body 2C.
  • plate material 55 in which 2C of sequential laminated bodies are installed is arrange
  • the sequential laminated body 2C is pressurized with a predetermined pressurizing force with a fluid.
  • the resin layers 11, 13, 15 of the laminate 2 are softened, and the voids in the resin layers 11, 13, 15 are prevented from becoming large.
  • the sequential laminate 2C is clamped and then the sequential laminate 2C is raised to a predetermined temperature in a relatively short time. Can do.
  • the temperature of the hot plate 52 may be set lower than the temperature of the hot plate 53.
  • the semiconductor blocks 10B and 12B are bonded via the semi-cured resin layer 11 in the step of preparing the semiconductor block stacked body 2B.
  • the semiconductor blocks 12B and 14B are bonded via the semi-cured resin layer 13, and the semiconductor blocks 14B and 16B are bonded via the semi-cured resin layer 15.
  • the semiconductor blocks are bonded together, it is possible to prevent the semiconductor chips from being displaced from each other between the semiconductor blocks.
  • the semiconductor block 10B , 12B and 14B are heated several times, but because the heating is for bonding the semiconductor blocks with a semi-cured resin layer, the heating temperature can be set relatively low, and even if the heating temperature is increased. However, the heating time is relatively short. Therefore, it is considered that the influence of heat on the semiconductor blocks 10B, 12B, and 14B is very small.
  • the resin layer 11 is provided on the semiconductor block 12B in the previous stage constituting the sequential laminated body 2C.
  • the resin layer 13 is provided in the semiconductor block 14B
  • the resin layer 15 is provided in the semiconductor block 16B. Since the semiconductor blocks 12B, 14B, and 16B all have a TSV structure and are very thin, providing the resin layers 11, 13, and 15 prevents the semiconductor blocks 12B, 14B, and 16B from being warped and handled. It can be made excellent in properties.
  • the individual laminate 2 is installed on the base material 18, but this is not limitative.
  • the base layer 18 and the piece laminate 2 may be solder-bonded without providing the resin layer 17 and then sealed, and at the same time, the underfill may be filled between the substrate 18 and the piece laminate 2.
  • a so-called mold underfill material is used, for example, a material disclosed in Japanese Patent Application Laid-Open Nos. 2003-12773 and 2003-277585.
  • the solder joining of the base material 18 and the piece laminated body 2 was implemented, but the resin layer 11 , 13 and 15 may be soldered between the base material 18 and the individual laminate 2 in a state where the base material 18 and the individual laminate 2 are not completely cured.
  • the resin layers 11, 13, and 15 may be completely cured when sealing.
  • the individual laminate 2 is soldered to the base material 18 one by one, and the multiple individual laminates 2 are provided on the base material 18.
  • the present invention is not limited to this. Absent.
  • a plurality of individual laminates 2 are placed on the substrate 18 and then the plurality of individual laminates 2 are simultaneously soldered to the substrate 18 using the apparatus 5 shown in FIG. Good.
  • a resin layer 17 similar to the resin layers 11, 13, 15 is formed on the substrate 18.
  • the resin layer 17 is provided so as to cover the terminal 181 of the substrate 18.
  • the individual laminate 2 is placed on the resin layer 17, and the substrate 18 and the individual laminate 2 are bonded via the semi-cured resin layer 17.
  • the resin layer 11 was provided in the semiconductor block 12B side and the semiconductor block 12B with the resin layer 11 was laminated
  • the resin layers 11A and 11B may be provided in the semiconductor block 12B and the semiconductor block 10B, respectively, and the resin layer 11 may be configured by the resin layers 11A and 11B.
  • the resin layer 11 may be provided on the semiconductor block 10B side
  • the resin layer 13 may be provided on the semiconductor block 12B side
  • the resin layer 15 may be provided on the semiconductor block 14B side.
  • the semiconductor block 10B does not have a TSV structure, but is not limited thereto, and may be a semiconductor block having a TSV structure.
  • the semiconductor device 1 which has four semiconductor chips was manufactured, it is not restricted to this.
  • the individual laminate is obtained by laminating at least a first semiconductor component, a first resin layer, a second semiconductor component, a second resin layer, and a third semiconductor component, and a plurality of resin layers Any structure in which a plurality of semiconductor components are alternately stacked may be used.
  • Each pair of semiconductor components facing each other via the resin layer includes a connection terminal for electrically connecting the semiconductor components while facing each other via the resin layer.
  • at least one of the connection terminals may be an individual laminate having a solder layer.
  • the terminals 121, 141, 161, 181 have the solder layers 121A, 141A, 161A, 181A.
  • the present invention is not limited to this, and the terminals 122, 142, 162 have solder layers on the surface. You may have.
  • all of the terminals 101, 121, 141, 161, 181 and the terminals 122, 142, 162 may have a solder layer on the surface. These solder layers may be melted to perform solder bonding between the semiconductor blocks 10B, 12B, 14B, and 16B, and between the piece stack 2 and the base material 18.
  • the semiconductor block 16B with the resin layer 15 was attached to the clamping member 43, it is not restricted to this, The semiconductor block 16B with the resin layer 15 does not need to be attached to the clamping member 43.
  • the semiconductor block 10B and the semiconductor block 12B are bonded via the semi-cured resin layer 11, and the semiconductor block 12B and the semiconductor block 14B are bonded via the semi-cured resin layer 13. .
  • a laminated body composed of the semiconductor block 10B, the resin layer 11, the semiconductor block 12B, the resin layer 13, and the semiconductor block 14B is placed on the pinching member 44, and then the semiconductor with the resin layer 15 is placed on the laminated body.
  • the block stack body 2B is configured by placing the block 16B.
  • the semiconductor block 16 ⁇ / b> B is not bonded to the semiconductor block 14 ⁇ / b> B via the resin layer 15. Thereafter, the block laminate 2B is clamped by the clamping members 44 and 43, and further heated to perform solder bonding.
  • solder bonding can be performed using a wafer bonder, a flip chip bonder or the like.
  • a first block laminated body in which the semiconductor block 16B with the resin layer 15 and the semiconductor block 14B with the resin layer 13 are bonded is configured, and further, the semiconductor block 12B with the resin layer 11 and the semiconductor block 10B are bonded.
  • the second block laminate may be configured, the first block laminate may be attached to the pinching member 43, and the second block laminate may be installed on the pinching member 44.
  • Example 1 Preparation of resin film (resin layer) 9 g of phenol novolac resin (manufactured by Sumitomo Bakelite, model number: PR-55617), 26.8 g of liquid bisphenol A type epoxy resin (manufactured by Dainippon Ink and Chemicals, model number: EPICLON-840S), 9 g of phenolphthaline (manufactured by Tokyo Chemical Industry Co., Ltd.), 14.8 g of bisphenol A type phenoxy resin (manufactured by Toto Kasei Co., Ltd., model number: YP-50), and 0.1 g of 2-phenyl-4-methylimidazole (Shikoku Chemical Industries) Manufactured by Co., Ltd., model number: 2P4MZ), ⁇ - (3,4-epoxycyclohexyl) ethyltrimethoxysilane 0.5 g (manufactured by Shin-Etsu Chemical Co., Ltd., model number
  • This resin varnish was applied to a polyester film (manufactured by Toray Industries, Inc., model number: Lumirror) and dried under conditions of 100 ° C./5 min to obtain a resin film having a resin thickness of 26 ⁇ m.
  • the resin film had a melt viscosity at 80 ° C. of 1,200 Pa ⁇ s and a melt viscosity at 150 ° C. of 230 Pa ⁇ s.
  • An 8-inch silicon wafer A on which a dicing film was formed was prepared.
  • the silicon wafer has a thickness of 100 ⁇ m, a pad having a diameter of 40 ⁇ m and a height of 10 ⁇ m is formed on the surface on which the dicing film is formed, and Ni / Au plating is formed on the pad surface.
  • a copper bump having a diameter of 40 ⁇ m and a height of 8 ⁇ m is formed on the surface opposite to the surface on which the dicing film is formed, and an Sn-3.5Ag solder layer having a thickness of 6 ⁇ m is formed thereon.
  • a TSV Thin Silicon Via
  • the silicon chip block A with a resin film is an aggregate of 9 silicon chips a with a resin film having a chip size of 6 mm square and a number of solder bumps of 1,089 (bump pitch 180 ⁇ m, area array arrangement).
  • a silicon chip block B in which 9,801 pads having a diameter of 40 ⁇ m and a height of 10 ⁇ m were formed on one side of the block laminate was prepared.
  • Ni / Au plating is formed on the pad surface of the silicon chip block B, and the size is 18 mm square and the thickness is 100 ⁇ m.
  • No pads or bumps are formed on the surface of the silicon chip block B opposite to the surface having the pads.
  • the silicon chip block B is an aggregate of 9 silicon chips b having a size of 6 mm square and the number of pads 1,089 (pad pitch 180 ⁇ m, area array arrangement).
  • Silicon chip blocks (semiconductor blocks) were stacked using a flip chip bonder (manufactured by Panasonic Factory Solutions Co., Ltd., model number: FCB3).
  • the lower stage of the flip chip bonder was set to 100 ° C., and the silicon chip block B was mounted thereon.
  • the silicon chip block A with the resin film is adsorbed to the bonding tool set at 150 ° C., and the silicon chip block B and the silicon chip block A are aligned with the upper and lower cameras of the flip chip bonder, and the load is 45 N / 2 sec.
  • Lamination was performed to obtain a (silicon chip block B / resin film / silicon chip block A) laminate.
  • the (silicon chip block B / resin film / silicon chip block A) laminate obtained above is mounted on the lower stage set at 100 ° C., and the silicon chip with a resin film is attached to the bonding tool set at 150 ° C.
  • the block A is adsorbed, and the silicon chip block A and the silicon chip block A with the resin film are aligned with the upper and lower cameras of the flip chip bonder and laminated under the condition of a load of 45 N / 2 sec.
  • Silicon chip block B / Resin film / silicon chip block A / resin film / silicon chip block A A laminate (laminate (I)) was obtained.
  • the laminate (II) is diced under the following conditions to obtain a (silicon chip b / resin film / silicon chip a / resin film / silicon chip a) laminate (laminate) having a chip size of 6 mm square. (III)) was obtained.
  • a substrate having the following specifications was obtained.
  • a copper bump having a diameter of 40 ⁇ m and a height of 8 ⁇ m corresponding to the pad of the laminate (III) was formed on the mounting surface side of the substrate, and a Sn-3.5Ag solder layer having a thickness of 18 ⁇ m was further formed on the bump. .
  • the size of the substrate was 10 mm ⁇ 10 mm ⁇ 0.3 mmt.
  • liquid sealing resin composition A 1.55g was dripped with the dispenser to the laminated body (III) mounting surface of laminated body (III) and a board
  • the lower stage of the flip chip bonder was set to 60 ° C., and a substrate coated with the liquid sealing resin composition A was mounted.
  • the laminated body (III) is adsorbed to a bonding tool set at 200 ° C., and the laminated body (III) and the substrate are aligned by the flip chip bonder upper and lower cameras, and the laminated body (III ), And then the temperature of the bonding tool is rapidly raised, the temperature of the bonding tool is set to 320 ° C., and the pressure is applied at 15 N / 4 sec to solder between (the solder bump of the substrate / the pad of the laminate (III)). Bonding was performed to obtain a substrate on which the laminate (III) was mounted.
  • liquid sealing resin composition A was pressure-cured using a pressure / heating device. Air was used as a pressurized fluid, and pressure-cured under conditions of 150 ° C./2 hr / 0.8 MPa to obtain a laminate (IV).
  • Sealing laminate (IV) is sealed with an epoxy resin sealing material (model number Sumicon EME-G770, manufactured by Sumitomo Bakelite) using a transfer molding machine with a mold temperature of 175 ° C., an injection pressure of 7.8 MPa, and a curing time of 2 minutes. The film was fixed and post-cured at 175 ° C. for 2 hours to obtain a semiconductor device.
  • an epoxy resin sealing material model number Sumicon EME-G770, manufactured by Sumitomo Bakelite
  • Example 2 Using a dicing apparatus for block laminates, the laminate (I) obtained in Example 1 was diced under the following conditions to obtain a chip size of 6 mm square (silicon chip b / resin film / silicon chip a / resin film / Silicon chip a) A sequentially laminated body (laminated body (X)) was obtained.
  • Bonding between the solder bumps / pads of each layer of the stacked body (X) was performed using a sequential flip-bonder flip chip bonder.
  • the lower stage of the flip chip bonder was set to 100 ° C., and the laminate (X) was mounted.
  • the bonding tool set at 150 ° C, the laminate (X) is pressurized under the condition of a load of 50N / 12sec, then the bonding tool is rapidly heated, and the temperature of the bonding tool is set at 280 ° C and applied at 50N / 12sec.
  • the solder (solder bump / pad) of each layer was solder-bonded to obtain an individual (silicon chip b / resin film / silicon chip a / resin film / silicon chip a) laminate.
  • the (silicon chip b / resin film / silicon chip a / resin film / silicon chip a) laminate was pressure cured using a pressure / heating device. Air was used as the pressurized fluid, and pressure-cured under conditions of 180 ° C./2 hr / 0.8 MPa to obtain a laminate (laminate (Y)).
  • the temperature of the bonding tool is rapidly raised, the temperature of the bonding tool is set to 320 ° C., and the pressure is applied at 15 N / 4 sec to solder between (the solder bump of the substrate / the pad of the laminate (Y)). Bonding was performed to obtain a substrate on which the laminate (Y) was mounted.
  • liquid sealing resin composition A was pressure-cured using a pressure / heating device. Air was used as a pressurized fluid, and pressure-cured under conditions of 150 ° C./2 hr / 0.8 MPa to obtain a laminate (Z).
  • the sealing laminate (Z) is sealed with an epoxy resin sealing material (manufactured by Sumitomo Bakelite, model number Sumicon EME-G770) using a transfer molding machine, with a mold temperature of 175 ° C., an injection pressure of 7.8 MPa, and a curing time of 2 minutes.
  • the film was fixed and post-cured at 175 ° C. for 2 hours to obtain a semiconductor device.
  • the obtained semiconductor device was embedded with an epoxy resin, and the cross section was observed with a scanning electron microscope (SEM). As a result, solder bonding between (silicon chip b / silicon chip a) and between (silicon chip a / silicon chip a) was good, and cracks in the silicon chip were not observed. Further, no void was observed in the resin layer between (silicon chip b / silicon chip a) and between (silicon chip a / silicon chip a).
  • Example 1 Production of Silicon Chip with Resin Film
  • the (dicing film / silicon wafer / resin film) laminate obtained in Example 1 was diced under the following conditions, the size was 6 mm square, the number of solder bumps was 1,089 (bump pitch 180 ⁇ m) , Area array arrangement), a silicon chip a with a resin film was obtained.
  • a silicon chip b in which 1089 pads having a diameter of 40 ⁇ m and a height of 10 ⁇ m (pad pitch 180 ⁇ m, area array arrangement) were formed on one side of the bonded silicon chip of the laminate was prepared.
  • Ni / Au plating is formed on the pad surface of the silicon chip b, the chip size is 6 mm square, and the chip thickness is 100 ⁇ m. Note that no pads or bumps are formed on the surface of the silicon chip b opposite to the surface having the pads.
  • the lower stage of the flip chip bonder was set to 100 ° C., and the silicon chip b was mounted thereon.
  • the silicon chip a with the resin film is adsorbed to the bonding tool set at 150 ° C., and the silicon chip b and the silicon chip a with the resin film are aligned with the upper and lower cameras of the flip chip bonder, and the load is 50 N / 12 sec.
  • the (silicon chip b / resin film / silicon chip a) laminate obtained above is mounted on the lower stage set at 100 ° C., and the silicon chip a with the resin film is attached to the bonding tool set at 150 ° C. Adsorb and align the silicon chip a and the silicon chip a with the resin film in the laminated body (silicon chip b / resin film / silicon chip a) with the upper and lower cameras of the flip chip bonder, and the laminated body under the condition of a load of 50 N / 12 sec.
  • the (silicon chip b / resin film / silicon chip a / resin film / silicon chip a) laminate was pressure cured using a pressure / heating device. Using air as a pressurized fluid, pressure cured under the conditions of 180 ° C./2 hr / 0.8 MPa, and pressure cured (silicon chip b / resin film / silicon chip a / resin film / silicon chip a) laminate Obtained.
  • Comparative Example 1 it is necessary to cool the bonding tool from 280 ° C. to 150 ° C. before the second solder bonding step, and the cooling time was 30 s. However, in the examples, it was not necessary to cool, and it was confirmed that the productivity increased accordingly. Furthermore, in Example 1, it has confirmed that productivity increased more by laminating
  • liquid epoxy resin (A) bisphenol F type epoxy resin 15.955% by weight and glycidylamine type epoxy resin 15.955% by weight, as curing agent (B), aromatic 16.383 wt% of primary amine type curing agent, 50.000 wt% of spherical silica having an average particle size of 0.5 ⁇ m and a maximum particle size of 24 ⁇ m as inorganic filler (C), a liquid silicone compound having an amino group (D ) 0.016% by weight, 1.596% by weight of epoxy silane coupling agent as a silane coupling agent, 0.095% by weight of colorant, and mixed using a planetary mixer and three rolls, Liquid sealing resin composition B was obtained by carrying out vacuum defoaming treatment.
  • Flux was applied to the pad forming surface of the bonded silicon chip b of the laminated body and mounted on the lower stage of the flip chip bonder.
  • the silicon chip a is adsorbed to the bonding tool, the silicon chip b and the silicon chip a are aligned by the upper and lower cameras of the flip chip bonder, and the bump forming surface of the silicon chip a and the pad forming surface of the silicon chip b face each other.
  • a laminated temporary laminate was obtained.
  • the temporary laminate was heated to a temperature higher than the melting point of the solder in a reflow oven and soldered. Further, flux removal cleaning was performed to obtain a (silicon chip b / silicon chip a) laminate.
  • Flux was applied to the pad forming surface of the silicon chip a of the obtained (silicon chip b / silicon chip a) laminate and mounted on the lower stage of the flip chip bonder. Another silicon chip a is adsorbed to the bonding tool, and the silicon chip a in the stack (silicon chip b / silicon chip a) and another silicon chip a are aligned with the upper and lower cameras of the flip chip bonder.
  • a temporary laminate was obtained in which the bump formation surface of the silicon chip a and the pad formation surface of the silicon chip a of the (silicon chip b / silicon chip a) laminate were laminated face to face. This temporary laminate was heated to a melting point of the solder or higher in a reflow furnace to be soldered, and further subjected to flux removal cleaning to obtain a (silicon chip b / silicon chip a / silicon chip a) laminate.
  • the semiconductor device obtained by the method of manufacturing a semiconductor device of the present invention performs solder treatment between the melting points of the solder once so that the solder joints between the semiconductor components are collectively performed. Because it was possible, it was excellent in productivity. Further, no crack was observed in the semiconductor component in the obtained individual laminate, and the reliability was excellent.
  • Comparative Example 1 in order to solder-join the three semiconductor components, it was necessary to perform heat treatment at a temperature equal to or higher than the melting point of the solder twice, resulting in poor productivity. In Comparative Example 2, a large number of voids were observed between the semiconductor components in order to seal the resin after joining the semiconductor components.
  • the present invention there are provided a method for manufacturing a semiconductor device, a block laminate, and a sequential laminate that can improve productivity and reliability. Therefore, the present invention can be suitably used for manufacturing a highly reliable semiconductor device.

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Abstract

　本発明により、生産性および信頼性を向上することができる半導体装置の製造方法が提供される。本発明の半導体装置（１）の製造方法は、逐次積層工程と、個片積層体を得る工程と、基材接合工程とを含む。逐次積層工程では、ブロック積層体を得る。このブロック積層体は、複数の半導体部品が配列された半導体ブロック（１０Ｂ、１２Ｂ、１４Ｂ、１６Ｂ）同士が半田接合されていない状態で積層されたブロック積層体（２Ｂ）である。個片積層体を得る工程では、ブロック積層体（２Ｂ）から、積層された半導体部品の端子間が半田接合され、かつ積層された半導体部品の単位に切断された個片積層体（２）を得る。

Description

半導体装置の製造方法、ブロック積層体及び逐次積層体
　本発明は、半導体装置の製造方法、ブロック積層体及び逐次積層体に関する。
　本願は、２０１１年８月２４日に日本に出願された特願２０１１－１８２４２４号、及び２０１１年９月１日に日本に出願された特願２０１１－１９０２８０号に基づき優先権を主張し、その内容をここに援用する。
　従来、複数の半導体素子を積層して構成された半導体装置が使用されている。たとえば、特許文献１、２には、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を有する半導体素子（あるいは半導体基板）を複数積層した半導体装置が開示されている。図１１には、特許文献１に開示された半導体装置９００を示す。この半導体装置９００は、インターポーザ９０１上に樹脂層９０２を介して半導体チップ９０３が積層された構造となっている。
　このような半導体装置９００は、以下のようにして製造されていると考えられる。まず、図１２（Ａ）に示すように、あらかじめインターポーザ９０１上に接続用バンプ９００Ａを形成する。その後、図１２（Ｂ）に示すように、フィルム状接着剤（樹脂層）９０２を設ける。その後、図１２（Ｃ）に示すように、半導体チップ９０３を積層し、半田接合を行う。
　このような作業を繰り返すことで、図１１に示す半導体装置９００が得られる。
　また、特許文献２では、４つの半導体基板を積層した後、対向する半導体基板同士を半田接合し、その後、樹脂で封止して半導体基板間に樹脂を注入する製造方法が開示されている。
特開２０１１－２９３９２号公報 特開２０１０－２７８３３４号公報
　しかしながら、特許文献１の半導体装置の製造方法では、半導体チップを積層するたびに、半田接合を繰り返し行っているため、半田接合時の生産性に問題がある。さらに、半導体チップを積層するたびに、半田接合を繰り返し行っているため、下層の半導体チップへの半田接合の際の熱による影響が心配される。
　一方で、特許文献２の半導体装置の製造方法では、半導体基板同士を接合した後、半導体基板間の隙間に樹脂を充填しているため、樹脂の充填が難しく、生産性が問題となる。
　本発明の第一の態様によれば、複数の第一半導体部品が配列され第二半導体部品接続用端子を有する第一半導体ブロックと、第一樹脂層と、複数の第二半導体部品が配列され一方の面側に第一半導体部品接続用端子を有し他方の面側に第三半導体部品接続用端子を有する第二半導体ブロックと、第二樹脂層と、複数の第三半導体部品が配列され第二半導体部品接続用端子を有する第三半導体ブロックと、を用意する工程と、
　前記第一半導体ブロック、前記第一樹脂層、前記第二半導体ブロック、前記第二樹脂層、前記第三半導体ブロックの順で積層し、その層間を接着することによりブロック積層体を得る逐次積層工程と、
　前記ブロック積層体から、前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間と、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間とが半田接合され、かつ積層された半導体部品単位に切断された個片積層体を得る工程とを、含む半導体装置の製造方法が提供される。
　前記半導体装置の製造方法では、
　前記逐次積層工程は、前記第一半導体ブロック上に、前記第一樹脂層、前記第二半導体ブロックの順で積層した後、加熱して、半硬化状態の前記第一樹脂層を介して前記第一半導体ブロックおよび前記第二半導体ブロックを接着し、
　前記第二半導体ブロック上に、前記第二樹脂層、前記第三半導体ブロックの順で積層した後、加熱して、半硬化状態の前記第二樹脂層を介して前記第二半導体ブロックおよび前記第三半導体ブロックを接着することにより前記ブロック積層体を得るものであってもよい。
　前記半導体装置の製造方法では、
　半田接合された前記個片積層体を、基材上に設置する工程と、
　前記個片積層体と前記基材とを接合する基材接合工程とを
さらに含むものであってもよい。
　前記半導体装置の製造方法では、
　前記逐次積層工程の前段で、
　前記第二半導体ブロックの第一半導体部品接続用端子が形成された面および前記第一半導体ブロックの第二半導体部品接続用端子が設けられた面のうち、少なくともいずれか一方の面上に、前記第一樹脂層を構成する樹脂層を設け、
　前記第三半導体ブロックの第二半導体部品接続用端子が形成された面および前記第二半導体ブロックの第三半導体部品接続用端子が設けられた面のうち、少なくともいずれか一方の面上に、前記第二樹脂層を構成する樹脂層を設けるものであってよい。
　前記半導体装置の製造方法では、
　前記ブロック積層体が、前記第一半導体部品の第二半導体部品接続用端子と、前記第二半導体部品の第一半導体部品接続用端子との少なくともいずれか一方が半田層を有するとともに、前記第二半導体部品の第三半導体部品接続用端子と、前記第三半導体部品の第二半導体部品接続用端子との少なくともいずれか一方が半田層を有するものであり、
　前記個片積層体を得る工程が、前記ブロック積層体を前記半田層の融点以上に加熱して、前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間と、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間とを半田接合する第一の接合工程（ブロック積層体接合工程）と、
　前記第一の接合工程（ブロック積層体接合工程）の後、前記ブロック積層体を、積層された半導体部品単位に切断することにより個片積層体を得る切断工程と、を含むものであってもよい。
　前記半導体装置の製造方法では、
　前記第一樹脂層、前記第二樹脂層は、それぞれ熱硬化性樹脂を含み、
　前記ブロック積層体接合工程では、前記第一半導体ブロックおよび前記第二半導体ブロックが前記第一樹脂層を介して接着され、かつ、前記第二半導体ブロックおよび前記第三半導体ブロックが前記第二樹脂層を介して接着された前記ブロック積層体を加熱して半田接合を行なうとともに、前記第一樹脂層および前記第二樹脂層の硬化を進めるものであってもよい。
　前記半導体装置の製造方法では、
　前記ブロック積層体接合工程では、一対の挟圧部材のうち、一方の挟圧部材の上方に、前記ブロック積層体を設置するとともに、他方の挟圧部材と前記一方の挟圧部材とで前記ブロック積層体を挟圧し、加熱して、半田接合を行うとともに、前記第一樹脂層および前記第二樹脂層の硬化を進めるものであってもよい。
　前記半導体装置の製造方法では、
　前記ブロック積層体接合工程では、流体により前記ブロック積層体を加圧しながら加熱を行い、半田接合を行うものであってもよい。
　前記半導体装置の製造方法では、
　対向配置された一対の挟圧部材と、
　前記一対の挟圧部材間に配置され、前記ブロック積層体が設置される設置部とを備える装置を用意し、
　前記ブロック積層体接合工程では、
　前記一対の挟圧部材を加熱しておき、前記一対の挟圧部材に対し離間した状態の前記設置部上に前記ブロック積層体を配置する工程と、
　前記一対の挟圧部材で、前記ブロック積層体および前記設置部を挟圧し、加熱して半田接合を行う工程と、を実施するものであってもよい。
　前記半導体装置の製造方法では、
　前記一方の挟圧部材の温度は、前記他方の挟圧部材の温度よりも低いものであってもよい。
　前記半導体装置の製造方法では、
　前記第一樹脂層および前記第二樹脂層は、それぞれ熱硬化性樹脂を含み、
　前記ブロック積層体接合工程と、前記基材接合工程との間において、
　前記ブロック積層体を流体により加圧しながら、加熱して、前記第一樹脂層、前記第二樹脂層の硬化を進めるものであってもよい。
　前記半導体装置の製造方法では、
　前記ブロック積層体が、前記第一半導体部品の第二半導体部品接続用端子と、前記第二半導体部品の第一半導体部品接続用端子との少なくともいずれか一方が半田層を有するとともに、前記第二半導体部品の第三半導体部品接続用端子と、前記第三半導体部品の第二半導体部品接続用端子との少なくともいずれか一方が半田層を有するものであり、
　前記個片積層体を得る工程が、前記ブロック積層体を、積層された半導体部品単位に切断することにより逐次積層体を得る切断工程と、
　前記逐次積層体を前記半田層の融点以上に加熱して、前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間を半田接合することにより個片積層体を得る第一の接合工程（逐次積層体接合工程）と、を含むものであってよい。
　ここで、第一の接合工程（ブロック積層体接合工程または逐次積層体接合工程）において、接続用端子間が半田接合されるとは、以下のことをいう。積層体が半田層の融点以上に加熱され、半導体部品間の接合に使用される各半田層が溶融するとともに、半導体部品の接続用端子同士が物理的に接触して、接触部分の少なくとも一部に合金を形成している状態をいう。
　前記半導体装置の製造方法では、
　前記第一樹脂層、前記第二樹脂層は、それぞれ熱硬化性樹脂を含み、
　前記逐次積層体接合工程では、前記第一半導体部品および前記第二半導体部品が前記第一樹脂層を介して接着され、かつ、前記第二半導体部品および前記第三半導体部品が前記第二樹脂層を介して接着された前記逐次積層体を加熱して半田接合を行なうとともに、前記第一樹脂層および前記第二樹脂層の硬化を進めるものであってよい。
　前記半導体装置の製造方法では、
　前記逐次接合工程では、一対の挟圧部材のうち、一方の挟圧部材の上方に、前記逐次積層体を配置するとともに、他方の挟圧部材と前記一方の挟圧部材とで前記逐次積層体を挟圧し、加熱して、半田接合を行うとともに、前記第一樹脂層および前記第二樹脂層の硬化を進めるものであってよい。
　前記半導体装置の製造方法では、
　前記逐次積層体接合工程では、流体により前記逐次積層体を加圧しながら加熱を行い、半田接合を行うものであってよい。
　前記半導体装置の製造方法では、
　対向配置された一対の挟圧部材と、
　一対の挟圧部材間に配置され、前記逐次積層体が設置される設置部とを備える装置を用意し、
　前記逐次積層体接合工程では、
　前記一対の挟圧部材を加熱しておき、前記一対の挟圧部材に対し離間した状態の前記設置部上に前記逐次積層体を配置する工程と、
　前記一対の挟圧部材で、前記逐次積層体および前記設置部を挟圧し、加熱して半田接合を行う工程と、を実施するものであってよい。
　前記半導体装置の製造方法では、
　前記一方の挟圧部材の温度は、前記他方の挟圧部材の温度よりも低いものであってよい。
　前記半導体装置の製造方法では、
　前記第一樹脂層および前記第二樹脂層は熱硬化性樹脂を含み、
　前記逐次積層体接合工程と、前記基材接合工程との間において、
　前記逐次積層体を流体により加圧しながら、加熱して、前記第一樹脂層、前記第二樹脂層の硬化を進めるものであってよい。
　前記半導体装置の製造方法では、
　前記個片積層体は、少なくとも前記第一半導体部品、前記第一樹脂層、前記第二半導体部品、前記第二樹脂層、前記第三半導体部品を含み、樹脂層と半導体部品とが交互に積層された構造であるとともに、最外層が半導体部品で構成され、
　前記最外層の半導体部品は、前記基材に接続される基材接続用端子を有し、前記基材は、前記最外層の半導体部品に接続される積層体接続用端子を有し、前記基材接続用端子および前記積層体接続用端子のうち、少なくともいずれか一方は半田層を有し、
　前記基材接合工程では、前記基材接続用端子および前記積層体接続用端子が前記半田接合されるものであってよい。
　前記半導体装置の製造方法では、
　前記基材接合工程において、前記基材に対して複数の前記個片積層体を半田接合し、
　前記基材接合工程の後段で、前記個片積層体ごとに、基材を切断するものであってよい。
　前記半導体装置の製造方法では、
　前記第二半導体部品は、基板と、前記基板を貫通するとともに、前記第一半導体部品接続用端子および前記第三半導体部品接続用端子に接続される貫通ビアとを備えるＴＳＶ構造の半導体チップであり、
　前記第三半導体部品は、ＴＳＶ構造の半導体チップであり、基板と、前記基板を貫通する貫通ビアを備え、この貫通ビアは、前記第二半導体部品接続用端子と、前記基板表面のうち前記第二半導体部品接続用端子が設けられた側の表面と反対側の表面に設けられた端子とに接続されるものであってよい。
　また、本発明の第二の態様によれば、
　複数の第一半導体部品が配列され第二半導体部品接続用端子を有する第一半導体ブロックと、第一樹脂層と、複数の第二半導体部品が配列され一方の面側に第一半導体部品接続用端子を有し他方の面側に第三半導体部品接続用端子を有する第二半導体ブロックと、第二樹脂層と、複数の第三半導体部品が配列され第二半導体部品接続用端子を有する第三半導体ブロックと、が積層されたブロック積層体であって、
　前記第一半導体部品の第二半導体部品接続用端子、前記第二半導体部品の第一半導体部品接続用端子の少なくともいずれか一方が半田層を有するとともに、前記第二半導体部品の第三半導体部品接続用端子、前記第三半導体部品の第二半導体部品接続用端子の少なくともいずれか一方が半田層を有し、
　前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間と、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間とが半田接合されているブロック積層体が提供される。
　また、本発明の第三の態様によれば、
　第二半導体部品接続用端子を有する第一半導体部品と、第一樹脂層と、一方の面側に第一半導体部品接続用端子を有し他方の面側に第三半導体部品接続用端子を有する第二半導体部品と、第二樹脂層と、第二半導体部品接続用端子を有する第三半導体部品と、が積層された逐次積層体であって、
　前記第一半導体部品の第二半導体部品接続用端子、前記第二半導体部品の第一半導体部品接続用端子の少なくともいずれか一方が半田層を有するとともに、前記第二半導体部品の第三半導体部品接続用端子、前記第三半導体部品の第二半導体部品接続用端子の少なくともいずれか一方が半田層を有し、
　前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間と、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間とが未だ半田接合されていない逐次積層体が提供される。
　本発明の第一の態様の製造方法によれば、第一半導体ブロック、第一樹脂層、第二半導体ブロック、第二樹脂層、第三半導体ブロックを積層したブロック積層体を構成した後、そのブロック積層体を用いて、各接続用端子間が半田接合され、かつ半導体部品単位に切断された個片積層体を得ている。このブロック積層体を加熱して、各接続用端子間の半田接合を行うことができる。そのため、単一の半導体ブロックから個片化された半導体チップ単位で積層する場合と比較して生産性をさらに向上させることができる。また、対向する半導体部品同士ごとに半田接合を逐次行う場合に比べ、半田接合時の生産性を向上させることができる。
　また、第一半導体ブロック、第一樹脂層、第二半導体ブロック、第二樹脂層、第三半導体ブロックを積層したブロック積層体を構成した後、このブロック積層体全体を加熱して半田接合を行うことができるため、従来に比べて、各半導体部品にかかる熱ダメージも低減させることができる。これにより、半導体装置の信頼性を向上させることができる。
　さらに、本発明の製造方法では、第一半導体ブロック、第一樹脂層、第二半導体ブロック、第二樹脂層、第三半導体ブロックを積層したブロック積層体を構成した後、このブロック積層体を加熱して、各端子間の半田接合を行なうことができる。半田接合前に、樹脂層を半導体部品により挟んでいるので、半田接合後に、半導体部品間に樹脂を充填する場合に比べ、手間を要しない。
　さらに、本発明の製造方法では、ブロック積層体において樹脂層が半導体部品に挟まれているため、そりが発生しにくく、ブロック積層体中の各半導体部品同士を半田接合する際にずれが生じにくい。したがって、本発明の製造方法では、半導体部品間の位置ずれが防止でき、正確に位置合わせされた個片積層体を、基材に搭載できる。
　また、本発明の製造方法によれば、第一半導体部品、第一樹脂層、第二半導体部品、第二樹脂層、第三半導体部品を積層したブロック積層体を構成した後、このブロック積層体を切断して得た逐次積層体全体を加熱して、各接続用端子間の半田接合を行なうことができる。そのため、対向する半導体部品同士ごとに半田接合を逐次行う場合に比べ、半田接合時の生産性を向上させることができる。
　また、第一半導体部品、第一樹脂層、第二半導体部品、第二樹脂層、第三半導体部品を積層した逐次積層体全体を加熱して半田接合を行うため、従来に比べて、各半導体部品にかかる熱ダメージも低減させることができる。これにより、半導体装置の信頼性を向上させることができる。
　さらに、本発明の製造方法では、第一半導体部品、第一樹脂層、第二半導体部品、第二樹脂層、第三半導体部品を積層した逐次積層体を加熱して、各端子間の半田接合を行なっている。半田接合前に、樹脂層を半導体部品により挟んでいるので、半田接合後に、半導体部品間に樹脂を充填する場合に比べ、手間を要しない。
　さらに、本発明の製造方法では、ブロック積層体において樹脂層が半導体部品に挟まれているため、そりが発生しにくく、逐次積層体中の各半導体部品同士を半田接合する際にもずれが生じにくい。したがって、本発明では、半導体部品間の位置ずれが防止でき、正確に位置合わせされた個片積層体を、基材に搭載できる。
　本発明の第二の態様では、第一半導体ブロック、第一樹脂層、第二半導体ブロック、第二樹脂層、第三半導体ブロックが積層され、積層された半導体ブロック間において半導体部品接続用端子が半田接合されているブロック積層体が提供される。このブロック積層体を用いて個片積層体を製造することにより、半田接合時の生産性および半導体装置の信頼性を向上することができる。
　本発明の第三の態様では、第一半導体部品、第一樹脂層、第二半導体部品、第二樹脂層、第三半導体部品が積層され、積層された半導体部品間において半導体部品接続用端子が未だ半田接合されていない逐次積層体が提供される。この逐次積層体を用いて個片積層体を製造することにより、半田接合時の生産性および半導体装置の信頼性を向上することができる。
　本発明によれば、生産性および信頼性を向上することができる半導体装置の製造方法、ブロック積層体及び逐次積層体が提供される。
第一実施形態にかかる半導体装置の製造工程を示す断面図である。 第一実施形態にかかる半導体装置の製造工程を示す断面図である。 半導体装置の製造装置の断面図である。 半導体装置の製造装置の断面図である。 半導体装置の製造工程を示す断面図である。 第二実施形態にかかる半導体装置の製造工程を示す断面図である。 第三実施形態にかかる半導体装置の製造工程を示す断面図である。 第三実施形態にかかる半導体装置の製造装置の断面図である。 第三実施形態にかかる半導体装置の製造装置の断面図である。 本発明の変形例にかかる半導体装置の製造工程を示す断面図である。 背景技術にかかる半導体装置の構造を示す断面図である。 背景技術にかかる半導体装置の製造工程を示す断面図である。
　以下、本発明の実施形態を図面に基づいて説明する。
（第一実施形態）
　図１～図５には、本実施形態の半導体装置の製造方法が示されている。
　はじめに、本実施形態の半導体装置１の製造方法の概要について説明する。
　本実施形態の半導体装置１の製造方法は、逐次積層工程と、第一の接合工程（ブロック積層体接合工程）と、切断工程と、第二の接合工程（基材接合工程）と、を含む。
　逐次積層工程では、半導体チップ（第一半導体部品）１０が配列された第一半導体ブロック１０Ｂ、樹脂層（第一樹脂層）１１、半導体チップ（第二半導体部品）１２が配列された第二半導体ブロック１２Ｂ、樹脂層（第二樹脂層）１３、半導体チップ（第三半導体部品）１４が配列された第三半導体ブロック１４Ｂ、樹脂層（第三樹脂層）１５、半導体チップ（第四半導体部品）１６が配列された第四半導体ブロック１６Ｂを接着することによりブロック積層体２Ｂを得る。
　第一の接合工程（ブロック積層体接合工程）では、第一半導体ブロック１０Ｂ、第一樹脂層１１、第二半導体ブロック１２Ｂ、第二樹脂層１３、第三半導体ブロック１４Ｂ、第三樹脂層１５、第四半導体ブロック１６Ｂを積層することにより得られ、半導体ブロック１０Ｂ、１２Ｂ同士、半導体ブロック１２Ｂ、１４Ｂ同士、半導体ブロック１４Ｂ、１６Ｂ同士が半田接合されていない状態の積層されたブロック積層体２Ｂを加熱して、半導体ブロック１０Ｂ、１２Ｂ間、半導体ブロック１２Ｂ、１４Ｂ間、半導体ブロック１４Ｂ、１６Ｂ間の半田接合を行う。
　切断工程では、ブロック積層体２Ｂを切断して、積層された半導体部品単位である個片積層体２にする。
　ここで、複数の半導体部品が配列された半導体ブロックは、ウエハーサイズの形状、複数の半導体部品が配列され矩形状に加工されたブロックの形状、複数の半導体部品が配列され周辺部には半導体部品が配置されていない形状などのいずれであってもよい。また、半導体ブロックが積層される構成は、ウエハーサイズで積層する場合、ウエハーサイズにブロックサイズが積層される場合のいずれであってもよい。
　また、半導体ブロックに配列される半導体部品は、半導体チップに限られず、シリコンインターポーザー、ガラスインターポーザーであってもよい。
　その後、半田接合した個片積層体２を基材１８上に設置する。個片積層体２の基材１８への接続用端子１６２と、基材１８の個片積層体２への接続用端子１８１とが当接するように、個片積層体２を基材１８上に設置する。
　次に、第二の接合工程（基材接合工程）において、接続用端子１８１の半田層１８１Ａの融点以上に個片積層体２および基材１８を加熱して、個片積層体２を基材１８に半田接合する。
　次に、本実施形態の半導体装置１の製造方法について、詳細に説明する。
　はじめに、図１（Ａ）に示すように、半導体ブロック１０Ｂを用意する。この半導体ブロック１０Ｂは、基板表面に半導体チップ（第一半導体部品）１０が配列され、半導体チップ１０の端子（半導体チップ１２への接続用の端子）１０１が設けられたものであり、本実施形態では、基板を貫通するビアは設けられていない。接続用端子１０１は、たとえば、基板側から銅層、ニッケル層、金層の順に積層された構造となっている。ただし、接続用端子１０１の構造は、これに限られない。
　ここで、半導体ブロック１０Ｂの厚みは、１０μｍ以上、１５０μｍ以下である。より好ましくは、２０μｍ以上、１００μｍ以下である。
　また、半導体ブロック１０Ｂの他方の基板表面である裏面側には、端子は設けられていない。
　また、図１（Ａ）に示すように、半導体ブロック１２Ｂを用意する。この半導体ブロック１２Ｂは、基板（シリコン基板）１２０と、基板１２０を貫通するビア１２３とを有するＴＳＶ構造の半導体素子である。基板１２０の一方の表面には、端子１２１が設けられ、他方の表面には、端子１２２が設けられている。端子１２１および端子１２２は、ビア１２３で接続されている。端子１２１は、半導体ブロック１０Ｂに接続される接続用端子であり、端子１２２は、半導体ブロック１４Ｂに接続される接続用端子である。
　ビア１２３は、たとえば、銅やタングステン等の金属や、不純物がドープされた導電性のポリシリコンで構成される。
　端子１２２は、たとえば、端子１０１と同様の層構成で構成される。
　端子１２１は、表面に半田層１２１Ａを有するものである。接続用端子１２１は、たとえば、銅層上にニッケル層を積層し、さらにこのニッケル層を被覆するように半田層１２１Ａを設けた構造である。
　半田層１２１Ａの材料は、特に制限されず、錫、銀、鉛、亜鉛、ビスマス、インジウム及び銅からなる群から選択される少なくとも１種以上を含む合金等が挙げられる。これらのうち、錫、銀、鉛、亜鉛及び銅からなる群から選択される少なくとも１種以上を含む合金が好ましい。半田層１２１Ａの融点は、１１０～２５０℃、好ましくは１７０～２３０℃である。
　半導体ブロック１２Ｂの基板１２０の端子１２１が設けられた側の表面には、樹脂層１１が設けられている。
　樹脂層１１は、端子１２１を被覆している。樹脂層１１は、詳しくは後述するが熱硬化性樹脂と、フラックス活性化合物とを含む層である。
　さらに、半導体ブロック１４Ｂ、半導体ブロック１６Ｂも用意する（図１（Ａ）、（Ｂ）参照）。
　ここで、半導体ブロック１４Ｂ、１６Ｂは、半導体ブロック１２Ｂと同様のものである。すなわち、半導体ブロック１４Ｂ、半導体ブロック１６Ｂは、半導体ブロック１２Ｂと同様にＴＳＶ構造の半導体素子である。半導体ブロック１４Ｂは、基板（シリコン基板）１４０と、この基板１４０を貫通するビア１４３と、ビア１４３に接続された一対の端子１４２、１４１とを備える。端子１４２は、半導体ブロック１６Ｂに接続される接続用端子であり、端子１４１は、半導体ブロック１２Ｂに接続される接続用端子である。半導体ブロック１６Ｂは、基板（シリコン基板）１６０と、この基板１６０を貫通するビア１６３と、ビア１６３に接続された一対の端子１６２、１６１とを備える。端子１６２は、基材１８に接続される接続用端子であり、端子１６１は、半導体ブロック１４Ｂに接続される接続用端子である。
　ビア１４３、１６３は、ビア１２３と同様の材料で構成される。端子１４２、１６２は、端子１２２と同様の構成および材料であり、端子１４１、１６１は、端子１２１と同様の構成および材料である。なお、符号１４１Ａ、１６１Ａは、半田層１２１Ａと同様の半田層である。
　半導体ブロック１４Ｂには、端子１４１を被覆する樹脂層１３が設けられている。また、半導体ブロック１６Ｂには、端子１６１を被覆する樹脂層１５が設けられている。
　ここで、各半導体ブロック１２Ｂ、１４Ｂ、１６Ｂに、樹脂層１１、１３、１５をそれぞれ設ける方法としては、たとえば、以下の方法があげられる。
　各半導体ブロック１２Ｂ、１４Ｂ、１６Ｂに対し、それぞれ、樹脂層１１、１３、１５の樹脂シートを貼り付ける。
　また、各半導体ブロック１２Ｂ、１４Ｂ、１６Ｂに、スピンコートで樹脂層１１、１３、１５のそれぞれが一体化した樹脂層を形成し、樹脂層１１付きの半導体ブロック１２Ｂ、樹脂層１３付きの半導体ブロック１４Ｂ、樹脂層１５付きの半導体ブロック１６Ｂを用意してもよい。
　なお、本実施形態では、半導体ブロック１０Ｂ、１２Ｂ、１４Ｂ、１６Ｂは、平面視（基板面側から見た場合の平面視）における大きさが同一である。また、半導体ブロック１０Ｂ、１２Ｂ、１４Ｂ、１６Ｂの基板１００、１２０、１４０、１６０の厚みは１０μｍ以上１５０μｍ以下、より好ましくは、２０μｍ以上、１００μｍ以下、さらには、５０μｍ以下で、非常に薄いものとなっている。
（逐次積層工程：ブロック積層体を用意する工程）
　次に、図１（Ｂ）に示すように、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂで構成されるブロック積層体２Ｂを用意する。
　本実施形態では、まず、半導体ブロック１０Ｂの端子１０１が形成された面と、半導体ブロック１２Ｂに設けられた樹脂層１１とを対向させ、半導体ブロック１０Ｂ上に、樹脂層１１を介して半導体ブロック１２Ｂを積層する。
　このとき、半導体ブロック１０Ｂに形成されたアライメントマークと半導体ブロック１２Ｂに形成されたアライメントマークとを確認し位置あわせを行なう。
　その後、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂを加熱して、半硬化の状態（Ｂステージ）の樹脂層１１を介して、半導体ブロック１０Ｂおよび半導体ブロック１２Ｂを接着する。このとき、ヒータが内蔵された一対の挟圧部材により半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂを挟むことで、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂを加熱するとともに、前記一対の挟圧部材にて挟圧し、荷重をかけることで、半導体ブロック１０Ｂおよび半導体ブロック１２Ｂを接着することができる。たとえば、ウエハーボンダー、フリップチップボンダー等を使用して、大気圧下の大気中あるいは真空圧下の大気中で、樹脂層１１を介して半導体ブロック１０Ｂおよび半導体ブロック１２Ｂを接着する。このときの加熱温度は、樹脂層１１の熱硬化性樹脂が完全硬化しなければ、特に限定されないが、熱硬化性樹脂の硬化温度未満であることが好ましい。
　なお、半田ブロック同士を接着するという場合の接着とは、２つの半導体ブロックが樹脂層により位置ずれしない程度に固定されていればよく、次に述べる半硬化の状態（Ｂステージ）を含む概念である。
　また、樹脂層が半硬化の状態（Ｂステージ）であるとは、樹脂層の上下の半導体ブロック同士を固定できる程度の硬さを有する状態であって、さらに硬化反応を進める余地がある状態をいう。このような半硬化の状態は、特に限定されないが、例えば樹脂層の反応率を測定することによって確認することができ、好ましくはＤＳＣ測定での反応率が０％以上６０％以下の状態であり、より好ましくは０．５％以上５５％以下、さらに好ましくは１％以上５０％以下の状態である。また、反応率は、昇温速度１０℃／ｍｉｎの条件で測定された未硬化樹脂フィルムの反応熱量をＡ、半硬化フィルムの反応熱量をＢとした時、以下の式で表わすことができる。
　反応率（％）＝（１－Ｂ／Ａ）×１００
　樹脂層を半硬化の状態とすると、半導体ブロックが樹脂層により位置ずれしない程度に固定できる樹脂の硬さを得られるという点、半田接合工程において、樹脂層の流動性を確保でき、確実に半田接合ができるという点、および硬化性を有するフラックス成分がフラックス活性を発揮できる状態で残存することで十分なフラックス活性を示すため、反応をある程度抑制できるという点で好ましい。
　接着後の半導体ブロック１０Ｂに対する半導体ブロック１２Ｂの位置が正確であるかどうかは、たとえば、Ｘ線顕微鏡や、赤外線顕微鏡を使用して確認することができる。
　次に、半導体ブロック１２Ｂの端子１２２が設けられた面と、樹脂層１３とを対向させて、半導体ブロック１２Ｂ上に樹脂層１３を介して半導体ブロック１４Ｂを積層する。
　このとき、半導体ブロック１２Ｂに形成されたアライメントマークと半導体ブロック１４Ｂに形成されたアライメントマークとを確認し位置あわせを行なう。
　その後、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂを加熱して、半硬化の状態（Ｂステージ）の樹脂層１３を介して、半導体ブロック１２Ｂおよび半導体ブロック１４Ｂを接着する。このとき、ヒータが内蔵された一対の挟圧部材により半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂを挟んで加熱し、前記一対の挟圧部材にて挟圧し、荷重をかけることで、半導体ブロック１２Ｂおよび半導体ブロック１４Ｂを接着することができる。たとえば、ウエハーボンダー、フリップチップボンダー等を使用して、大気圧下の大気中あるいは真空圧下の大気中で半導体ブロック１２Ｂおよび半導体ブロック１４Ｂを接着する。このときの加熱温度は、樹脂層１３の熱硬化性樹脂が完全硬化しなければ、特に限定されないが、熱硬化性樹脂の硬化温度未満であることが好ましい。
　接着後の半導体ブロック１２Ｂに対する半導体ブロック１４Ｂの位置が正確であるかどうかは、たとえば、Ｘ線顕微鏡や、赤外線顕微鏡を使用して確認することができる。
　次に、図１（Ｂ）に示すように、半導体ブロック１４Ｂの端子１４２が設けられた面と、樹脂層１５とを対向させて、半導体チップ１４上に樹脂層１５を介して半導体ブロック１６Ｂを積層する。
　このとき、半導体ブロック１４Ｂに形成されたアライメントマークと半導体ブロック１６Ｂに形成されたアライメントマークとを確認し位置あわせを行なう。
　その後、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂを加熱して、半硬化の状態（Ｂステージ）の樹脂層１５を介して、半導体ブロック１４Ｂおよび半導体ブロック１６Ｂを接着する。このとき、ヒータが内蔵された一対の挟圧部材により半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂを挟んで加熱し、前記一対の挟圧部材にて挟圧し、荷重をかけることで、半導体ブロック１４Ｂおよび半導体ブロック１６Ｂを接着することができる。たとえば、ウエハーボンダー、フリップチップボンダー等を使用して、大気圧下の大気中あるいは真空圧下の大気中で半導体ブロック１４Ｂおよび半導体ブロック１６Ｂを接着する。このときの加熱温度は、樹脂層１５の熱硬化性樹脂が完全硬化しなければ、特に限定されないが、熱硬化性樹脂の硬化温度未満であることが好ましい。
　接着後の半導体ブロック１４Ｂに対する半導体ブロック１６Ｂの位置が正確であるかどうかは、たとえば、Ｘ線顕微鏡や、赤外線顕微鏡を使用して確認することができる。
　以上によりブロック積層体２Ｂが得られる。このようにして得られたブロック積層体２Ｂにおいて、樹脂層１１、１３、１５は、半硬化状態であり、完全に硬化していない。
　なお、本工程では、半田層１２１Ａ、１４１Ａ、１６１Ａは溶融しておらず、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士は、半田接合していない。また、端子１０１、１２１同士は物理的に接触していてもよく、または、端子１０１、１２１間に樹脂層１１の樹脂が介在していてもよい。端子１２２、１４１同士、端子１４２、１６１同士においても、同様である。また、ブロック積層体２Ｂにおいて、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂの各側面は上面から見て面一（段差のない面）となっていてもよく、または、樹脂層１１、１３、１５のそれぞれが半導体ブロック１０Ｂ、１２Ｂ、１４Ｂ、１６Ｂの側面からはみ出していてもよい。
　また、樹脂層１１、１３、１５の厚みは、たとえば、５μｍ以上、１００μｍ以下、より好ましくは１０μｍ以上、５０μｍ以下である。５μｍ以上とすることで、樹脂層が半田層を確実に被覆でき、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を樹脂層のフラックス活性により容易に接続させることができる。また、１００μｍ以下とすることで、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を容易に接続させることができる。さらには、１００μｍ以下とすることで樹脂層の硬化収縮による半導体ブロック１２Ｂ、１４Ｂ、１６Ｂの反りを抑制することができ、これにより半導体チップ１２、１４、１６の反りを抑制することができる。
　ここで、樹脂層１１、１３、１５について説明する。樹脂層１１、１３、１５は、それぞれ半導体ブロック１０Ｂ、１２Ｂ間、半導体ブロック１２Ｂ、１４Ｂ間、半導体ブロック１４Ｂ、１６Ｂ間の隙間を埋めるためのものである。
　樹脂層１１、１３、１５は、それぞれ熱硬化性樹脂と、フラックス活性化合物とを含む。
　熱硬化性樹脂は、たとえば、エポキシ樹脂、オキセタン樹脂、フェノール樹脂、（メタ）アクリレート樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、マレイミド樹脂等を用いることができる。これらは、単独または２種以上を混合して用いることができる。
　中でも、硬化性と保存性、硬化物の耐熱性、耐湿性、耐薬品性に優れるエポキシ樹脂が好適に用いられる。樹脂層１１、１３、１５における熱硬化性樹脂の含有量は、３０重量％以上、７０重量％以下が好ましい。
　樹脂層１１、１３、１５は、半田接合の際に、半田層や端子の表面の酸化被膜を除去する作用を有する樹脂層である。樹脂層１１、１３、１５が、フラックス作用を有することにより、半田や端子の表面を覆っている酸化被膜が除去されるので、半田接合を行うことができる。樹脂層１１、１３、１５がフラックス作用を有するためには、樹脂層１１、１３、１５が、フラックス活性化合物を含有する必要がある。樹脂層１１、１３、１５に含有されるフラックス活性化合物としては、半田接合に用いられるものであれば、特に制限されないが、カルボキシル基又はフェノール水酸基のいずれか、あるいは、カルボキシル基及びフェノール水酸基の両方を備える化合物が好ましい。
　樹脂層１１、１３、１５中のフラックス活性化合物の配合量は、１～３０重量％が好ましく、３～２０重量％が特に好ましい。
　カルボキシル基を備えるフラックス活性化合物としては、脂肪族酸無水物、脂環式酸無水物、芳香族酸無水物、脂肪族カルボン酸、芳香族カルボン酸等が挙げられる。
　カルボキシル基を備えるフラックス活性化合物に係る脂肪族酸無水物としては、無水コハク酸、ポリアジピン酸無水物、ポリアゼライン酸無水物、ポリセバシン酸無水物等が挙げられる。
　カルボキシル基を備えるフラックス活性化合物に係る脂環式酸無水物としては、メチルテトラヒドロ無水フタル酸、メチルヘキサヒドロ無水フタル酸、無水メチルハイミック酸、ヘキサヒドロ無水フタル酸、テトラヒドロ無水フタル酸、トリアルキルテトラヒドロ無水フタル酸、メチルシクロヘキセンジカルボン酸無水物等が挙げられる。
　カルボキシル基を備えるフラックス活性化合物に係る芳香族酸無水物としては、無水フタル酸、無水トリメリット酸、無水ピロメリット酸、ベンゾフェノンテトラカルボン酸無水物、エチレングリコールビストリメリテート、グリセロールトリストリメリテート等が挙げられる。
　カルボキシル基を備えるフラックス活性化合物に係る脂肪族カルボン酸としては、下記一般式（Ｉ）で示される化合物や、蟻酸、酢酸、プロピオン酸、酪酸、吉草酸、ピバル酸カプロン酸、カプリル酸、ラウリン酸、ミリスチン酸、パルミチン酸、ステアリン酸、アクリル酸、メタクリル酸、クロトン酸、オレイン酸、フマル酸、マレイン酸、シュウ酸、マロン酸、琥珀酸等が挙げられる。
ＨＯＯＣ－（ＣＨ２）ｎ－ＣＯＯＨ　　　（Ｉ）
（式（Ｉ）中、ｎは、０以上２０以下の整数を表す。）
　カルボキシル基を備えるフラックス活性化合物に係る芳香族カルボン酸としては、安息香酸、フタル酸、イソフタル酸、テレフタル酸、ヘミメリット酸、トリメリット酸、トリメシン酸、メロファン酸、プレーニト酸、ピロメリット酸、メリット酸、トルイル酸、キシリル酸、ヘメリト酸、メシチレン酸、プレーニチル酸、トルイル酸、ケイ皮酸、サリチル酸、２、３－ジヒドロキシ安息香酸、２、４－ジヒドロキシ安息香酸、ゲンチジン酸（２、５－ジヒドロキシ安息香酸）、２、６－ジヒドロキシ安息香酸、３、５－ジヒドロキシ安息香酸、浸食子酸（３、４、５－トリヒドロキシ安息香酸）、１、４－ジヒドロキシ－２－ナフトエ酸、３、５－ジヒドロキシ－２－ナフトエ酸等のナフトエ酸誘導体、フェノールフタリン、ジフェノール酸等が挙げられる。
　これらのカルボキシル基を備えるフラックス活性化合物のうち、フラックス活性化合物が有する活性度、樹脂層の硬化時におけるアウトガスの発生量、及び硬化後の樹脂層の弾性率やガラス転移温度等のバランスが良い点で、前記一般式（Ｉ）で示される化合物が好ましい。そして、前記一般式（Ｉ）で示される化合物のうち、式（Ｉ）中のｎが３～１０である化合物が、硬化後の樹脂層における弾性率が増加するのを抑制することができるとともに、接着性を向上させることができる点で、特に好ましい。
　前記一般式（Ｉ）で示される化合物のうち、式（Ｉ）中のｎが３～１０である化合物としては、例えば、ｎ＝３のグルタル酸（ＨＯＯＣ－（ＣＨ２）３－ＣＯＯＨ）、ｎ＝４のアジピン酸（ＨＯＯＣ－（ＣＨ２）４－ＣＯＯＨ）、ｎ＝５のピメリン酸（ＨＯＯＣ－（ＣＨ２）５－ＣＯＯＨ）、ｎ＝８のセバシン酸（ＨＯＯＣ－（ＣＨ２）８－ＣＯＯＨ）及びｎ＝１０のＨＯＯＣ－（ＣＨ２）１０－ＣＯＯＨ等が挙げられる。
　フェノール性水酸基を備えるフラックス活性化合物としては、フェノール類が挙げられ、具体的には、例えば、フェノール、ｏ－クレゾール、２、６－キシレノール、ｐ－クレゾール、ｍ－クレゾール、ｏ－エチルフェノール、２、４－キシレノール、２、５キシレノール、ｍ－エチルフェノール、２、３－キシレノール、メジトール、３、５－キシレノール、ｐ－ターシャリブチルフェノール、カテコール、ｐ－ターシャリアミルフェノール、レゾルシノール、ｐ－オクチルフェノール、ｐ－フェニルフェノール、ビスフェノールＡ、ビスフェノールＦ、ビスフェノールＡＦ、ビフェノール、ジアリルビスフェノールＦ、ジアリルビスフェノールＡ、トリスフェノール、テトラキスフェノール等のフェノール性水酸基を含有するモノマー類、フェノールノボラック樹脂、ｏ－クレゾールノボラック樹脂、ビスフェノールＦノボラック樹脂、ビスフェノールＡノボラック樹脂等が挙げられる。
　上述したようなカルボキシル基又はフェノール水酸基のいずれか、あるいは、カルボキシル基及びフェノール水酸基の両方を備える化合物は、エポキシ樹脂のような熱硬化性樹脂との反応で三次元的に取り込まれる。
　そのため、硬化後のエポキシ樹脂の三次元的なネットワークの形成を向上させるという観点からは、フラックス活性化合物としては、フラックス作用を有し且つエポキシ樹脂の硬化剤として作用するフラックス活性硬化剤が好ましい。フラックス活性硬化剤としては、例えば、１分子中に、エポキシ樹脂に付加することができる２つ以上のフェノール性水酸基と、フラックス作用（還元作用）を示す芳香族に直接結合した１つ以上のカルボキシル基とを備える化合物が挙げられる。このようなフラックス活性硬化剤としては、２、３－ジヒドロキシ安息香酸、２、４－ジヒドロキシ安息香酸、ゲンチジン酸（２、５－ジヒドロキシ安息香酸）、２、６－ジヒドロキシ安息香酸、３、４－ジヒドロキシ安息香酸、没食子酸（３、４、５－トリヒドロキシ安息香酸）等の安息香酸誘導体；１、４－ジヒドロキシ－２－ナフトエ酸、３、５－ジヒドロキシ－２－ナフトエ酸、３、７－ジヒドロキシ－２－ナフトエ酸等のナフトエ酸誘導体；フェノールフタリン；及びジフェノール酸等が挙げられ、これらは１種単独又は２種以上を組み合わせでもよい。
　なかでも、端子間の接合を良好なものとするためには、フェノールフタリンを使用することが特に好ましい。
　また、樹脂層中、フラックス活性硬化剤の配合量は、１～３０重量％が好ましく、３～２０重量％が特に好ましい。樹脂層中のフラックス活性硬化剤の配合量が、上記範囲であることにより、樹脂層のフラックス活性を向上させることができるとともに、樹脂層中に、熱硬化性樹脂と未反応のフラックス活性硬化剤が残存するのが防止される。
　また、樹脂層は、無機充填材を含んでいてもよい。樹脂層中に無機充填材を含有させることで、樹脂層の最低溶融粘度を高め、端子間に隙間が形成されてしまうことを抑制できる。ここで、無機充填材としては、シリカや、アルミナ等があげられる。
　また、樹脂層の６０～１５０℃における溶融粘度は０．１～１００，０００Ｐａ・ｓが好ましい。これにより、樹脂層と半導体部品とを貼り合わせる際等に、半導体部品のバンプ、パッドおよび配線回路等の凹凸を樹脂層で良好に埋め込むことができる。前記溶融粘度を０．１Ｐａ・ｓ以上とすることで、溶融した樹脂層が半導体部品等に這い上がり汚染することを抑制できる。また、前記溶融粘度を１００，０００Ｐａ・ｓ以下とすることで、対向した半導体部品の端子間に樹脂層が噛み込まれ導通不良が発生するのを抑制できる。
　前記溶融粘度は０．２Ｐａ・ｓ以上７０，０００Ｐａ・ｓ以下がより好ましく、０．５Ｐａ・ｓ以上３０，０００Ｐａ・ｓ以下とすることがさらに好ましい。
　ここで、樹脂層の溶融粘度は、特に限定されないが、例えば、厚み１００μｍの樹脂層を、粘弾性測定装置（ＨＡＡＫＥ社製「ＲｅｏＳｔｒｅｓｓ　ＲＳ１５０」を用いて、パラレルプレート２０ｍｍφ、ギャップ０．０５ｍｍ、周波数０．１Ｈｚ、昇温速度１０℃／ｍｉｎの条件にて測定することができる。
　（第一の接合工程：ブロック積層体を接合する工程）
　次に、図２（Ａ）に示すように、以上の工程で得られたブロック積層体２Ｂを加熱して、端子１０１、１２１間、端子１２２、１４１間、端子１４２、１６１間の半田接合を行う。
　ここで、第一の接合工程において、端子間が半田接合されるとは、以下のことをいう。積層体２が半田層１２１Ａ、１４１Ａ、１６１Ａの融点以上に加熱され、半導体チップ１０、１２間、半導体チップ１２、１４間、半導体チップ１４、１６間の接合に使用される各半田層１２１Ａ、１４１Ａ、１６１Ａが溶融するとともに、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士が物理的に接触し、少なくとも一部が合金を形成している状態をいう。
　ここでは、たとえば、図３に示した装置５を使用する。この装置５は、流体が導入される容器５１と、この容器５１内に配置された一対の熱板（挟圧部材）５２、５３とを備える。
　容器５１は、圧力容器であり、容器５１の材料としては、金属等があげられ、たとえば、ステンレス、チタン、銅である。
　熱板５２、５３は、内部にヒータを有するプレス板であり、熱板５３の上方に設置されたブロック積層体２Ｂを熱板５２、５３で挟圧する。熱板５３には、ピン５４が形成されており、このピン５４が板材（ブロック積層体２Ｂを設置する設置部）５５を貫通している。この板材５５は、ブロック積層体２Ｂを挟圧する際に、ピン５４上を摺動して、熱板５３に接触する。
　熱板５２の温度は、熱板５３の温度よりも高く設定されている。たとえば、熱板５２の温度は、熱板５３よりも２０℃以上高く、熱板５２が半田層１２１Ａ、１４１Ａ、１６１Ａの融点以上の温度であり、熱板５３は、半田層１２１Ａ、１４１Ａ、１６１Ａの融点未満となっている。
　はじめに、あらかじめ、熱板５２、５３を所定の温度まで加熱しておく。板材５５を熱板５３から離間させておき、板材５５上にブロック積層体２Ｂを設置する。次に、配管５１１を介して容器５１内に流体を導入する。流体としては、気体が好ましく、たとえば、空気、不活性ガス（窒素ガス、希ガス）等があげられる。
　その後、ブロック積層体２Ｂを流体で加圧した状態を維持しながら、熱板５２をブロック積層体２Ｂに接触させる。さらに、板材５５をピン５４上で摺動させて、熱板５２、５３でブロック積層体２Ｂを積層方向に沿って挟圧する。ブロック積層体２Ｂは、半田層１２１Ａ、１４１Ａ、１６１Ａの融点以上に加熱され、端子１０１、１２１間、端子１２２、１４１間、端子１４２、１６１間で半田接合が行われる。熱板５２、５３でブロック積層体２Ｂを挟圧することで、端子１０１、１２１間（端子１２２、１４１間、端子１４２、１６１間）に樹脂が挟まっていた場合でも、樹脂を排除して、端子１０１、１２１同士（端子１２２、１４１同士、端子１４２、１６１同士）を確実に接触させることができ、安定的に半田接合することができる。
　流体により、ブロック積層体２Ｂを加圧する際の加圧力は、０．１ＭＰａ以上、１０ＭＰａ以下が好ましく、より好ましくは０．５ＭＰａ以上、５ＭＰａ以下である。流体によりブロック積層体２Ｂを加圧することで、樹脂層１１、１３、１５内のボイド発生を抑制することができる。とくに、０．１ＭＰａ以上とすることで、この効果が顕著となる。また、１０ＭＰａ以下とすることで、装置の大型化、複雑化を抑制できる。なお、流体で加圧するとは、ブロック積層体２Ｂの雰囲気の圧力を、大気圧より加圧力分だけ高くすることを指す。すなわち、加圧力１０ＭＰａとは、大気圧よりも、ブロック積層体２Ｂにかかる圧力が１０ＭＰａ大きいことを示す。
　ここでは、ブロック積層体２Ｂを半田層１２１Ａ、１４１Ａ、１６１Ａの融点以上、たとえば、２４０℃～２６０℃で１秒から１０分程度加熱する。
これにより、半田層１２１Ａ、１４１Ａ、１６１Ａを溶融させて半田接合を行うことができる。なお、半田層１２１Ａ、１４１Ａ、１６１Ａの融点が異なる場合には、最も融点の高い半田層の融点以上にブロック積層体２Ｂを加熱すればよい。
　その後、熱板５２、５３を離間させて、さらに、流体を容器５１から排出する。流体によるブロック積層体２Ｂへの加圧を停止し、その後、ブロック積層体２Ｂを容器５１から取り出す。
　ここで、第一の接合工程において、樹脂層１１、１３、１５が完全に硬化していない場合には、図４に示す装置６を使用して、樹脂層１１、１３、１５の硬化を進めてもよい。この装置６は、装置５と同様の容器５１を有し、ブロック積層体２Ｂを流体で加圧しながら、加熱して、樹脂層１１、１３、１５の硬化を行なうものである。流体は、装置６で使用したものと同様のものが使用できる。
　ブロック積層体２Ｂを加熱する方法としては、配管５１１から、加熱した流体を容器５１内に入れ、ブロック積層体２Ｂを加熱加圧する方法があげられる。または、配管５１１から流体を容器５１内へ流入させ、加圧雰囲気下にしつつ、容器５１を加熱することにより、ブロック積層体２Ｂを加熱することもできる。
　容器５１内にブロック積層体２Ｂを配置し、流体を導入し、ブロック積層体２Ｂを樹脂層１１、１３、１５の硬化を行う。このとき、樹脂層１１、１３、１５を硬化するために、加熱することが好ましい。加熱温度は、特に限定されないが、樹脂層１１、１３、１５の熱硬化性樹脂の硬化温度以上が好ましく、たとえば、１８０℃１時間の加熱を行なうことが好ましい。ここで、硬化温度とは、樹脂層の硬化温度であり、樹脂層に含まれる熱硬化性樹脂が、たとえばＤＳＣ（Ｄｉｆｆｅｒｅｎｔｉａｌ Scanning Calorimeter：示差走査熱量計）を用い、昇温速度１０℃／分で樹脂層を測定した際の発熱ピーク温度とする。硬化温度の範囲は、好ましくは１００℃～３００℃であり、より好ましくは１１０℃～２８０℃であり、さらに好ましくは１２０℃～２６０℃である。
　なお、装置６の容器５１内に複数のブロック積層体２Ｂを入れて、樹脂層１１、１３、１５の硬化を行なってもよい。このようにすることで生産性を向上させることができる。
　以上のようにして、半導体ブロック１０Ｂ、１２Ｂ同士、半導体ブロック１２Ｂ、１４Ｂ同士、半導体ブロック１４Ｂ、１６Ｂ同士が半田接合されたブロック積層体２Ｂを得る（図１（Ｂ））。
（切断工程）
　次に、図２（Ｂ、Ｃ）に示すように、以上の工程で得られたブロック積層体２Ｂを切断することで個片積層体２を得る。切断方法としては、ダイシングブレード、レーザ等を用いることができる。
　（第二の接合工程：基材を接合する工程）
　次に、図５（Ｂ）に示すように、半導体チップ１０、１２同士、半導体チップ１２、１４同士、半導体チップ１４、１６同士が半田接合された個片積層体２を、基材１８上に載せ、個片積層体２と基材１８とを半田接合する。
　はじめに、基材１８を用意する。ここでは、基材１８は、樹脂基板であってもよく、また、シリコン基板やセラミック基板等であってもよい。
　基材１８の表面には、端子（積層体接続用端子）１８１が形成されている。端子１８１は、端子１０１と同様の構造、材料で構成され、表面に半田層１８１Ａを有する。端子１８１は、半導体チップ１６に接続されるものである。
　次に、この基材１８の表面に樹脂層１７を設ける。この樹脂層１７は、端子１８１を被覆するように設けられる。樹脂層１７としては、樹脂層１１、１３、１５と同様のものであってもよく、たとえば、ペースト状のノーフロー型アンダーフィル材（ＮＵＦ）を使用してもよい。基材１８の表面の一部に、樹脂層１７を設けるため、ペースト状のアンダーフィル材をディスペンスやインクジェット等で塗布することが好ましい。
　このようなノーフロー型アンダーフィル材としては、たとえば、特開２００８－１３７１０号公報に開示されたものがあげられ、常温で液状の第一エポキシ樹脂と、第一エポキシ樹脂よりも硬化温度が高い第二エポキシ樹脂と、シリコーン変性エポキシ樹脂と、無機充填材と、フラックス活性を有する硬化剤とを含む樹脂組成物で構成される。この樹脂組成物は、溶剤を含まない。
　第一エポキシ樹脂としては、たとえば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂等のビスフェノール型エポキシ樹脂が好ましい。
　第二エポキシ樹脂としては、アリル基を有するエポキシ樹脂（たとえば、ジアリルビスフェノールＡ型エポキシ樹脂）が好ましい。
　第一エポキシ樹脂は樹脂組成物中で５～５０重量％であることが好ましく、第二エポキシ樹脂は、０．１～４０重量％であることが好ましい。
　シリコーン変性エポキシ樹脂としては、ジシロキサン構造を有するシリコーン変性（液状）エポキシ樹脂が挙げられ、具体的に下記一般式（１）で示されるシリコーン変性エポキシ樹脂が挙げられる。
Figure JPOXMLDOC01-appb-C000001
（ｍは０以上の整数である。）
　前記シリコーン変性エポキシ樹脂のシリコーン変性率は、特に限定されないが、前記シリコーン変性樹脂のｍが５以下であることが好ましく、特にｍが１以下であることが好ましい。
　さらに具体的には、前記シリコーン変性エポキシ樹脂は、前記一般式（１）で示されるシリコーン変性液状エポキシ樹脂のｍが０であるシリコーン変性液状エポキシ樹脂と、下記一般式（２）で示されるフェノール類とを加熱反応により合成したものであることが好ましい。これにより、基材や半導体チップへの濡れ性を向上することができる。

（Ｒ１～Ｒ５は、それぞれ同じであっても異なるものであってもよく、それぞれ、水素原子、アルキル基、アリル基の中から選択される基であり、ｎは０以上の整数である。）
　前記一般式（１）で示されるシリコーン変性液状エポキシ樹脂のｍが０であるシリコーン変性液状エポキシ樹脂と、前記一般式（２）で表されるフェノール類とのモル比（シリコーン変性エポキシ樹脂のエポキシ基モル比／フェノール類の水酸基モル比）は、特に限定されないが、１～１０であることが好ましく、特に１～５であることが好ましい。モル比が前記範囲内であると、特に反応物の収率や低揮発性などに優れる。
　シリコーン変性エポキシ樹脂の含有量は、樹脂組成物全体の０．１～２０重量％であることが好ましい。
　さらに、フラックス活性を有する硬化剤は、融点が異なる２種以上使用することが好ましい。
　たとえば、第一のフラックス活性硬化剤としては、２、３－ジヒドロキシ安息香酸、２、４－ジヒドロキシ安息香酸、２、５－ジヒドロキシ安息香酸、２、６－ジヒドロキシ安息香酸、３、４－ジヒドロキシ安息香酸が好ましい。
　また、第二のフラックス活性硬化剤としては、ｏ－フタル酸、トリメリット酸、ヘキサヒドロフタル酸、メチルヘキサヒドロフタル酸、４－ヒドロキシ（ｏ－フタル酸）、３－ヒドロキシ（ｏ－フタル酸）、テトラヒドロフタル酸、マレイン酸、アルキレン基を含むものとしてはコハク酸、マロン酸、グルタル酸、リンゴ酸、セバシン酸、アジピン酸、アゼライン酸、スベリン酸、ピメリン酸、１、９－ノナンジカルボン酸、ドデカン二酸等が挙げられる。これらを単独あるいは複数併用してもかまわない。これらの中でも、セバシン酸が好ましい。
　基材１８上に樹脂層１７を設けた後、樹脂層１７上に個片積層体２を搭載する。個片積層体２の端子１６２が、樹脂層１７側に位置するように、個片積層体２を樹脂層１７上に設置する。
　このとき、個片積層体２に形成されたアライメントマークと基材１８に形成されたアライメントマークとを確認し位置あわせを行なう。
　その後、一対の挟圧部材４１、４２で個片積層体２、樹脂層１７、基材１８を積層方向に沿って挟圧しながら、個片積層体２、樹脂層１７、基材１８を半田層１８１Ａの融点以上に加熱する。このとき、個片積層体２、樹脂層１７、基材１８を、一対の挟圧部材４１、４２で挟圧するとともに、一対の挟圧部材４１、４２を加熱することで、個片積層体２、樹脂層１７、基材１８が半田層１８１Ａの融点以上に加熱されることとなる。これにより、端子１８１と端子１６２とが半田接合される。この接合工程では、たとえば、フリップチップボンダーを使用し、基材１８に対し、ひとつずつ、個片積層体２を半田接合する。
　このようにして、基材１８上には、複数の個片積層体２が設置され、基材１８と複数の個片積層体２が半田接合され、構造体３が得られる（図５（Ｃ）参照）。
　その後、必要に応じて、構造体３の樹脂層１７を硬化させる。ここでは、前述した図４の装置６を使用して、樹脂層１７の硬化を行なう。硬化の方法は、前述した方法と同様であり、構造体３を流体で加圧しながら、樹脂層１７の熱硬化性樹脂の硬化温度以上に構造体３を加熱して、樹脂層１７の硬化を行なう。
　このようにすることで、樹脂層１７でのボイドの発生を防止できるとともに、発生したボイドを消滅させることができる。
（封止工程）
　次に、構造体３の封止を行なう。封止の方法は、ポッティング、トランスファー成形、圧縮成形のいずれであってもよい。
　その後、個片積層体２ごとに、切断して、図５（Ｄ）に示す半導体装置１を複数得ることができる。なお、図５（Ｄ）において、符号１９は、封止材を示し、符号１８Ａはダイシング（切断）された基材１８を示す。また、半導体装置１が複数の個片積層体２を有する場合には、半導体装置１の単位ごとに切断すればよい。なお、切断には、ダイシングブレード、レーザ、ルーター等を使用することができる。
　以上のような本実施形態によれば、以下の効果を奏することができる。
　本実施形態では、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂをこの順で積層してブロック積層体２Ｂを得た後、ブロック積層体２Ｂ全体を加熱して半田接合を行うため、従来に比べて、各半導体チップ１０、１２、１４、１６にかかる熱ダメージを低減させることができる。したがって、半導体装置１の信頼性を向上させることができる。
　また、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂをこの順で積層してブロック積層体２Ｂを得た後、ブロック積層体２Ｂ全体を加熱して、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士間の半田接合を同時に行っている。そのため、半導体部品同士ごとに半田接合を逐次行いながら、複数の半導体部品を積層する場合に比べ、半田接合時の生産性を向上させることができる。
　なお、本実施形態では、ブロック積層体２Ｂを得る際に、半導体ブロック１０Ｂ上に、樹脂層付き半導体ブロックを積層するごとに、加熱しているが、この際の加熱は、樹脂層により半導体ブロック同士を接着するための加熱である。したがって、加熱時間は比較的短く、加熱温度も低くてすむため、ブロック積層体２Ｂを得る工程を実施しても、従来の製造方法に比べ、生産性を向上させることができる。
　さらに、本実施形態では、ブロック積層体２Ｂを挟圧して、半田接合している。
　従来は、半導体チップを積層するごとに、挟圧し、半田接合していたため、下層の半導体チップは、複数回、挟圧されることとなり、ダメージをうけやすい。
　これに対し、本実施形態では、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂをこの順で積層してブロック積層体２Ｂを得た後、ブロック積層体２Ｂを挟圧して、半田接合を行なっている。半田接合時に、複数回挟圧されてしまうことが防止され、半導体ブロック１０Ｂ、１２Ｂ、１４Ｂ、１６Ｂへのダメージが低減される。
　本実施形態では、ブロック積層体２Ｂの端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を半田接合し、ブロック積層体２Ｂを切断して個片積層体２を得た後、基材１８と個片積層体２との半田接合を行なっている。
　また、本実施形態では、あらかじめ、ブロック積層体２Ｂの端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を半田接合している。ブロック積層体２Ｂは、比較的線膨張係数が高い樹脂層を、比較的線膨張係数が低い半導体ブロックで挟んだ構造となっているので、半田接合の際、熱が加わってもそりが発生しにくい。これにより、ブロック積層体２Ｂにおいて、端子１０１、１２１間、端子１２２、１４１間、端子１４２、１６１間においてずれが発生してしまうことが防止でき、半導体装置１の信頼性を向上させることができる。
　さらに、本実施形態では、ブロック積層体２Ｂの端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を半田接合する際に、ブロック積層体２Ｂを流体により加圧し、加熱している。ブロック積層体２Ｂが流体で加圧されることで、ブロック積層体２Ｂの樹脂層１１、１３、１５でボイドが発生してしまうことを防止できる。また、ブロック積層体２Ｂが流体で加圧されることで、ブロック積層体２Ｂの樹脂層１１、１３、１５中にあるボイドが加圧されて小さくなる。以上のことから、ボイドにより端子同士が位置ずれしてしまうことを防止できる。また、樹脂層１１、１３、１５がボイドにより押し出されてしまい、装置５が汚れてしまうことを防止できる。
　また、ブロック積層体２Ｂを用意する工程において、樹脂層付きの半導体ブロックを積層する際に、真空圧下で実施すると、たとえば、樹脂層１１と半導体ブロック１０Ｂとの界面に気体が入りにくくなり、半田接合する際に、ボイドをより小さくすることができる。
　なお、前述したように、従来技術においては、半導体チップ上に半導体チップを積層するたびに、半導体チップ同士を半田接合していた。半田接合の際に、流体による加圧を行なおうとすると、半導体チップ上に他の半導体チップ積層し、その後、半導体チップの積層体を装置５の容器５１内に入れ、半田接合を行う。さらに、装置５から、半導体チップの積層体を取り出し、その後、さらに他の半導体チップを積層するという作業が必要となり、半導体チップの積層体の装置５への出し入れを繰り返すこととなる。したがって、非常に手間がかかることとなるので、流体により半導体チップを加圧しながら、半田接合することは難しかった。
　これに対し、本実施形態では、あらかじめ半導体ブロック１０Ｂ、１２Ｂ、１４Ｂ、１６Ｂを積層したブロック積層体２Ｂを形成し、このブロック積層体２Ｂ全体を加熱することで、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を一度に半田接合しているので、流体雰囲気下で加圧しながら半田接合ができる。
　本実施形態では、装置５を使用してブロック積層体２Ｂの端子１０１、１２１間、端子１２２、１４１間、端子１４２、１６１間の半田接合をしている。ここで、ブロック積層体２Ｂが設置される板材５５は、一対の熱板５２、５３から離間して配置されている。これにより、ブロック積層体２Ｂには、熱板５２、５３からの熱が加わりにくくなる。そのため、ブロック積層体２Ｂを装置５内に設置した後、ブロック積層体２Ｂを流体により所定の加圧力で加圧するまでの間に、ブロック積層体２Ｂの樹脂層１１、１３、１５が軟化し、樹脂層１１、１３、１５中のボイドが大きくなってしまうことが防止される。
　また、熱板５３の温度を、熱板５２よりも低くしておくことで、ブロック積層体２Ｂを装置５内に設置した後、ブロック積層体２Ｂを流体により所定の加圧力で加圧するまでの間に、ブロック積層体２Ｂの樹脂層１１、１３、１５が軟化し、樹脂層１１、１３、１５中のボイドが大きくなってしまうことが防止される。一方で、熱板５２の温度を、熱板５３よりも高くしておくことで、ブロック積層体２Ｂを挟圧した後、ブロック積層体２Ｂを所定の温度まで比較的短時間で昇温させることができる。
　なお、板材５５が熱板５２に近接して配置されている場合には、熱板５２の温度を、熱板５３の温度よりも低く設定してもよい。
　また、本実施形態では、ブロック積層体２Ｂを用意する工程で、半導体ブロック１０Ｂ、１２Ｂを半硬化の状態の樹脂層１１を介して接着している。同様に、半導体ブロック１２Ｂ、１４Ｂを半硬化の状態の樹脂層１３を介して接着し、半導体ブロック１４Ｂ、１６Ｂを半硬化の状態の樹脂層１５を介して接着している。このように、半導体ブロック同士が接着されているため、ブロック積層体２Ｂにおいて、半導体ブロック間における半導体チップ同士が位置ずれしてしまうことを防止できる。
　なお、半導体ブロック１２Ｂ、１４Ｂを半硬化の状態の樹脂層１３を介して接着する際、および半導体ブロック１４Ｂ、１６Ｂを半硬化の状態の樹脂層１５を介して接着する際には、半導体ブロック１０Ｂ、１２Ｂ、１４Ｂに複数回、熱がかかるが、半硬化状態の樹脂層により半導体チップ同士を接着するための加熱であるため、加熱温度も比較的低く設定でき、また、たとえ加熱温度を高くしても加熱時間が比較的短くてすむ。したがって、半導体ブロック１０Ｂ、１２Ｂ、１４Ｂへの熱の影響は非常に少ないと考えられる。
　さらに、本実施形態では、ブロック積層体２Ｂを構成する前段で、半導体ブロック１２Ｂに樹脂層１１を設けている。同様に、半導体ブロック１４Ｂに樹脂層１３を設け、半導体ブロック１６Ｂに樹脂層１５を設けている。半導体ブロック１２Ｂ、１４Ｂ、１６ＢはいずれもＴＳＶ構造であり、非常に厚みが薄いため、樹脂層１１、１３、１５をそれぞれ設けることで、半導体ブロック１２Ｂ、１４Ｂ、１６Ｂの反り発生を防止し、取り扱い性に優れたものとすることができる。
　また、本実施形態では、基材１８に複数の個片積層体２を半田接合させた後、封止を行い、その後、切断している。これにより、半導体装置１の生産性を向上させることができる。
（第二実施形態）
　図６を参照して、本発明の第二実施形態について説明する。
　本実施形態では、前記実施形態と同様、図６（Ａ）に示すように、半導体ブロック１０Ｂ上に、樹脂層１１を介して、半導体ブロック１２Ｂを積層し、加熱する。これにより、半硬化状態の樹脂層１１を介して、半導体ブロック１０Ｂと半導体ブロック１２Ｂとを接着する。
　同様にして、半導体ブロック１２Ｂ上に半硬化状態の樹脂層１３を介して、半導体ブロック１４Ｂを積層し、半導体ブロック１２Ｂ、１４Ｂを接着する。半田層１２１Ａ、１４１Ａは溶融しておらず、端子１０１、１２１同士、端子１２２、１４１同士は半田接合されていない。
　その後、図６（Ａ）に示すように、挟圧部材４３に樹脂層１５付き半導体ブロック１６Ｂを取り付ける。一方で、挟圧部材４４上に、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂから構成される積層体を設置する。
　次に、挟圧部材４４、４３を接近させ、樹脂層１５付き半導体ブロック１６Ｂの樹脂層１５を半導体ブロック１４Ｂに当接させる。これによりブロック積層体２Ｂが構成されるが、ここでは、半導体ブロック１６Ｂは、樹脂層１５を介して半導体ブロック１４Ｂに接着していない状態である。
　その後、挟圧部材４４、４３内のヒータが昇温を開始する。挟圧部材４４、４３を介してブロック積層体２Ｂを半田層１２１Ａ、１４１Ａ、１６１Ａの融点以上に加熱するとともに、挟圧部材４４、４３で挟圧して、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を半田接合する。
　ここでは、たとえば、ウエハーボンダー、フリップチップボンダー等を使用して、半田接合することができる。
　なお、本実施形態においても半田接合の際に、第一実施形態と同様に流体でブロック積層体２Ｂを加圧しながら、半田接合を実施してもよい。
　次に、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士が半田接合されたブロック積層体２Ｂの樹脂層１１、１３、１５を硬化させる。樹脂層１１、１３、１５の硬化は前記実施形態と同様、装置６を使用して実施することができる。
　その後の工程は、前記実施形態と同様である。
　このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
　本実施形態では、樹脂層１５を介して、半導体ブロック１６Ｂと半導体ブロック１４Ｂとを接着する工程を実施していないので、生産性を向上させることができる。
（第三実施形態）
　図７～９には、本実施形態の半導体装置の製造方法が示されている。
　はじめに、本実施形態の半導体装置１の製造方法の概要について説明する。
　本実施形態の半導体装置１の製造方法は、逐次積層工程と、切断工程と、第一の接合工程（逐次積層体接合工程）と、第二の接合工程（基材接合工程）と、を含む。
　逐次積層工程では、半導体チップ（第一半導体部品）１０が配列された第一半導体ブロック１０Ｂ、樹脂層（第一樹脂層）１１、半導体チップ（第二半導体部品）１２が配列された第二半導体ブロック１２Ｂ、樹脂層（第二樹脂層）１３、半導体チップ（第三半導体部品）１４が配列された第三半導体ブロック１４Ｂ、樹脂層（第三樹脂層）１５、半導体チップ（第四半導体部品）１６が配列された第四半導体ブロック１６Ｂを接着することによりブロック積層体２Ｂを得る。
　ここで、複数の半導体部品が配列された半導体ブロックは、ウエハーサイズの形状、複数の半導体部品が配列され矩形状に加工されたブロックの形状、複数の半導体部品が配列され周辺部には半導体部品が配置されていない形状などのいずれであってもよい。また、半導体ブロックが積層される構成は、ウエハーサイズで積層する場合、ウエハーサイズにブロックサイズが積層される場合のいずれであってもよい。
　切断工程では、ブロック積層体２Ｂを、積層された半導体チップ（半導体部品）単位である逐次積層体２Ｃの大きさに切断する。
　なお、逐次積層体とは、積層された半導体チップ（半導体部品）の接続端子間が未だ半田接合されていない状態の個片積層体をいう。
　第一の接合工程（逐次積層体接合工程）では、半導体チップ１０、樹脂層１１、半導体チップ１２、樹脂層１３、半導体チップ１４、樹脂層１５、半導体チップ１６を積層することにより得られ、半導体チップ１０、１２同士、半導体チップ１２、１４同士、半導体チップ１４、１６同士が半田接合されていない逐次積層体２Ｃを加熱して、半導体チップ１０、１２間、半導体チップ１２、１４間、半導体チップ１４、１６間の半田接合を行い個片積層体２とする。
　その後、半田接合した個片積層体２を基材１８上に設置する。個片積層体２の基材１８への接続用端子１６２と、基材１８の個片積層体２への接続用端子１８１とが当接するように、個片積層体２を基材１８上に設置する。
　次に、第二の接合工程（基材接合工程）において、接続用端子１８１の半田層１８１Ａの融点以上に個片積層体２および基材１８を加熱して、個片積層体２を基材１８に半田接合する。
　次に、本実施形態の半導体装置１の製造方法について、詳細に説明する。
　はじめに、図１（Ａ）及び図１（Ｂ）参照に示すように半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂを用意する。この工程は、第一実施形態と同様に実施することができるため、ここでは詳細な説明を省略する。
（逐次積層工程：ブロック積層体を用意する工程）
　次に、図１（Ｂ）に示すように、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂで構成されるブロック積層体２Ｂを用意する。この工程は、第一実施形態と同様に実施することができるため、ここでは詳細な説明を省略する。
　（切断工程）
　次に、図７（Ａ）に示すように、以上の工程で得られたブロック積層体２Ｂを切断することで、積層された半導体部品である逐次積層体２Ｃを得る。切断方法としては、ダイシングブレード、レーザ等を用いることができる。
　（第一の接合工程：逐次積層体を接合する工程）
　次に、図７（Ｂ）に示すように、以上の工程で得られた逐次積層体２Ｃを加熱して、端子１０１、１２１間、端子１２２、１４１間、端子１４２、１６１間の半田接合を行う。
　ここで、第一の接合工程において、端子間が半田接合されるとは、以下のことをいう。逐次積層体２Ｃが半田層１２１Ａ、１４１Ａ、１６１Ａの融点以上に加熱され、半導体チップ１０、１２間、半導体チップ１２、１４間、半導体チップ１４、１６間の接合に使用される各半田層１２１Ａ、１４１Ａ、１６１Ａが溶融するとともに、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士が物理的に接触し、少なくとも一部が合金を形成している状態をいう。
　この工程は、第一実施形態のブロック構造体２Ｂに代えて逐次積層体２Ｃを用いることによって、第一実施形態におけるブロック構造体の接合と同様に実施することができる。また、この工程では、第一実施形態における装置５及び６と同様の装置を用いて、接合を行うことができる（図８及び図９参照）。よって、ここでは詳細な説明を省略する。
　以上のようにして、半導体チップ１０、１２同士、半導体チップ１２、１４同士、半導体チップ１４、１６同士が半田接合された個片積層体２を得る（図５（Ａ））。
　以降の第二の接合工程（基材接合工程）及び封止工程は、第一実施形態と同様に実施することができるため、ここでは詳細な説明を省略する。
　以上のような本実施形態によれば、以下の効果を奏することができる。
　逐次積層体２Ｃ全体を加熱して半田接合を行うため、従来に比べて、各半導体チップ１０、１２、１４、１６にかかる熱ダメージを低減させることができる。したがって、半導体装置１の信頼性を向上させることができる。
　また、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６Ｂをこの順で積層してブロック積層体２Ｂを得た後、このブロック積層体２Ｂを切断して得た逐次積層体２Ｃ全体を加熱して、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士間の半田接合を同時に行っている。そのため、半導体部品同士ごとに半田接合を逐次行いながら、複数の半導体部品を積層する場合に比べ、半田接合時の生産性を向上させることができる。
　なお、本実施形態では、ブロック積層体２Ｂを得る際に、半導体ブロック１０Ｂ上に、樹脂層付き半導体ブロックを積層するごとに、加熱しているが、この際の加熱は、樹脂層により半導体ブロック同士を接着するための加熱である。したがって、加熱時間は比較的短く、加熱温度も低くてすむため、ブロック積層体２Ｂおよびその後の逐次積層体２Ｃを得る工程を実施しても、従来の製造方法に比べ、生産性を向上させることができる。
　さらに、本実施形態では、逐次積層体２Ｃを挟圧して、半田接合している。
　従来は、半導体チップを積層するごとに、挟圧し、半田接合していたため、下層の半導体チップは、複数回、挟圧されることとなり、ダメージをうけやすい。
　これに対し、本実施形態では、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂ、樹脂層１５、半導体ブロック１６をこの順で積層してブロック積層体２Ｂを得た後、このブロック積層体２Ｂを切断して得た逐次積層体２Ｃを挟圧して、半田接合を行なっている。半田接合時に、複数回挟圧されてしまうことが防止され、半導体チップ１０、１２、１４、１６へのダメージが低減される。
　本実施形態では、逐次積層体２Ｃの端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を半田接合した後、基材１８と個片積層体２との半田接合を行なっている。
　端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士が半田接合されていない状態の逐次積層体２Ｃを基材１８に設置した後、逐次積層体２Ｃおよび基材１８を加熱して、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士、基材１８の端子１８１および端子１６２同士を半田接合する方法も考えられる。
　しかしながら、このような方法では、基材１８と、逐次積層体２Ｃとの線膨張係数差が大きい場合には、線膨張係数差で発生する応力が逐次積層体２Ｃに加わり、逐次積層体２Ｃ中でずれが発生する可能性がある。
　これに対し、本実施形態のように、あらかじめ、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を半田接合した後、個片積層体２と基材１８との半田接合を行なうことで、逐次積層体２Ｃ又は個片積層体２中でずれが発生してしまうことを防止できる。
　また、本実施形態では、あらかじめ、逐次積層体２Ｃの端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を半田接合している。逐次積層体２Ｃは、比較的線膨張係数が高い樹脂層を、比較的線膨張係数が低い半導体チップで挟んだ構造となっているので、半田接合の際、熱が加わってもそりが発生しにくい。これにより、逐次積層体２Ｃ又は個片積層体２において、端子１０１、１２１間、端子１２２、１４１間、端子１４２、１６１間においてずれが発生してしまうことが防止でき、半導体装置１の信頼性を向上させることができる。
　さらに、本実施形態では、逐次積層体２Ｃの端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を半田接合する際に、逐次積層体２Ｃを流体により加圧し、加熱している。逐次積層体２Ｃが流体で加圧されることで、逐次積層体２Ｃの樹脂層１１、１３、１５でボイドが発生してしまうことを防止できる。また、逐次積層体２Ｃが流体で加圧されることで、逐次積層体２Ｃの樹脂層１１、１３、１５中にあるボイドが加圧されて小さくなる。以上のことから、ボイドにより端子同士が位置ずれしてしまうことを防止できる。また、樹脂層１１、１３、１５がボイドにより押し出されてしまい、装置５が汚れてしまうことを防止できる。
また、ブロック積層体２Ｂを用意する工程において、樹脂層付きの半導体チップを積層する際に、真空圧下で実施すると、たとえば、樹脂層１１と半導体ブロック１０Ｂとの界面に気体が入りにくくなり、後の逐次積層体２Ｃの半田接合をする際に、ボイドをより小さくすることができる
　なお、前述したように、従来技術においては、半導体チップ上に半導体チップを積層するたびに、半導体チップ同士を半田接合していた。半田接合の際に、流体による加圧を行なおうとすると、半導体チップ上に他の半導体チップ積層し、その後、半導体チップの積層体を装置５の容器５１内に入れ、半田接合を行う。さらに、装置５から、半導体チップの積層体を取り出し、その後、さらに他の半導体チップを積層するという作業が必要となり、半導体チップの積層体の装置５への出し入れを繰り返すこととなる。したがって、非常に手間がかかることとなるので、流体により半導体チップを加圧しながら、半田接合することは難しかった。
　これに対し、本実施形態では、あらかじめ半導体チップ１０、１２、１４、１６が積層された逐次積層体２Ｃを形成し、この逐次積層体２Ｃ全体を加熱することで、端子１０１、１２１同士、端子１２２、１４１同士、端子１４２、１６１同士を一度に半田接合しているので、流体雰囲気下で加圧しながら半田接合ができる。また、ブロック積層体２Ｂを構成した後、このブロック積層体２Ｂを切断して得た逐次積層体２Ｃを加熱して半田接合するので、半田接合される半導体部品の面積が小さくなり、各層の半導体部品にかかる歪が小さくなり、チップクラックをより防止できる。
　本実施形態では、装置５を使用して逐次積層体２Ｃの端子１０１、１２１間、端子１２２、１４１間、端子１４２、１６１間の半田接合をしている。ここで、逐次積層体２Ｃが設置される板材５５は、一対の熱板５２、５３から離間して配置されている。これにより、逐次積層体２Ｃには、熱板５２、５３からの熱が加わりにくくなる。そのため、逐次積層体２Ｃを装置５内に設置した後、逐次積層体２Ｃを流体により所定の加圧力で加圧するまでの間に、逐次積層体２Ｃの樹脂層１１、１３、１５が軟化し、樹脂層１１、１３、１５中のボイドが大きくなってしまうことが防止される。
　また、熱板５３の温度を、熱板５２よりも低くしておくことで、逐次積層体２Ｃを装置５内に設置した後、逐次積層体２Ｃを流体により所定の加圧力で加圧するまでの間に、積層体２の樹脂層１１、１３、１５が軟化し、樹脂層１１、１３、１５中のボイドが大きくなってしまうことが防止される。一方で、熱板５２の温度を、熱板５３よりも高くしておくことで、逐次積層体２Ｃを挟圧した後、逐次積層体２Ｃを所定の温度まで比較的短時間で昇温させることができる。
　なお、板材５５が熱板５２に近接して配置されている場合には、熱板５２の温度を、熱板５３の温度よりも低く設定してもよい。
　また、本実施形態では、半導体ブロック積層体２Ｂを用意する工程で、半導体ブロック１０Ｂ、１２Ｂを半硬化の状態の樹脂層１１を介して接着している。同様に、半導体ブロック１２Ｂ、１４Ｂを半硬化の状態の樹脂層１３を介して接着し、半導体ブロック１４Ｂ、１６Ｂを半硬化の状態の樹脂層１５を介して接着している。このように、半導体ブロック同士が接着されているため、半導体ブロック間における半導体チップ同士が位置ずれしてしまうことを防止できる。
　なお、半導体ブロック１２Ｂ、１４Ｂを半硬化の状態の樹脂層１３を介して接着する際、および半導体ブロック１４Ｂ、１６Ｂを半硬化の状態の樹脂層１５を介して接着する際には、半導体ブロック１０Ｂ、１２Ｂ、１４Ｂに複数回、熱がかかるが、半硬化状態の樹脂層により半導体ブロック同士を接着するための加熱であるため、加熱温度も比較的低く設定でき、また、たとえ加熱温度を高くしても加熱時間が比較的短くてすむ。したがって、半導体ブロック１０Ｂ、１２Ｂ、１４Ｂへの熱の影響は非常に少ないと考えられる。
　さらに、本実施形態では、逐次積層体２Ｃを構成する前段で、半導体ブロック１２Ｂに樹脂層１１を設けている。同様に、半導体ブロック１４Ｂに樹脂層１３を設け、半導体ブロック１６Ｂに樹脂層１５を設けている。半導体ブロック１２Ｂ、１４Ｂ、１６ＢはいずれもＴＳＶ構造であり、非常に厚みが薄いため、樹脂層１１、１３、１５をそれぞれ設けることで、半導体ブロック１２Ｂ、１４Ｂ、１６Ｂの反り発生を防止し、取り扱い性に優れたものとすることができる。
　また、本実施形態では、基材１８に複数の個片積層体２を半田接合させた後、封止を行い、その後、切断している。これにより、半導体装置１の生産性を向上させることができる。
　なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
　また、前記各実施形態では、樹脂層１７を基材１８上に形成した後、個片積層体２を基材１８上に設置していたが、これに限られない。たとえば、樹脂層１７を設けず、基材１８と個片積層体２とを半田接合し、その後、封止すると同時に、基材１８および個片積層体２間にアンダーフィルを充填してもよい。この場合には、いわゆるモールドアンダーフィル材を使用し、たとえば、特開２００３－１２７７３号公報、特開２００３－２７７５８５号公報に開示された材料を使用すればよい。
　さらに、前記各実施形態では、個片積層体２において樹脂層１１、１３、１５を硬化させた後に、基材１８と個片積層体２との半田接合を実施していたが、樹脂層１１、１３、１５が完全に硬化していない状態で、基材１８と個片積層体２との半田接合を実施してもよい。たとえば、封止を行なう際に、樹脂層１１、１３、１５を完全に硬化させてもよい。
　また、前記各実施形態では、基材１８に対し、ひとつずつ、個片積層体２を半田接合して、基材１８上に複数の個片積層体２を設けていたが、これに限られない。たとえば、基材１８上に複数の個片積層体２をのせ、その後、図３に示した装置５を使用して、複数の個片積層体２を同時に基材１８に対し半田接合してもよい。より具体的には、基材１８上に樹脂層１１、１３、１５と同様の樹脂層１７を形成する。このとき、樹脂層１７は、基材１８の端子１８１を被覆するように設けられる。その後、樹脂層１７上に個片積層体２を載せ、半硬化状態の樹脂層１７を介して、基材１８と個片積層体２とを接着する。たとえば、フリップチップボンダー等を使用して、加熱し、基材１８と個片積層体２とを接着する。この操作を繰り返し、複数の個片積層体２を基材１８に接着する。その後、図３に示した装置５を使用して、複数の個片積層体２を同時に基材１８に対し半田接合する。このようにすることで、製造効率を高めることができる。
　さらに、前記各実施形態では、樹脂層１１を半導体ブロック１２Ｂ側に設け、樹脂層１１付きの半導体ブロック１２Ｂを半導体ブロック１０Ｂ上に積層していたが、これに限られない。たとえば、図１０に示すように、半導体ブロック１２Ｂおよび半導体ブロック１０Ｂそれぞれに樹脂層１１Ａ、１１Ｂを設け、樹脂層１１Ａ、１１Ｂにより、樹脂層１１を構成してもよい。
　また、樹脂層１１を半導体ブロック１０Ｂ側に設け、樹脂層１３を半導体ブロック１２Ｂ側に設け、樹脂層１５を半導体ブロック１４Ｂ側に設けてもよい。
　さらに、前記各実施形態では、半導体ブロック１０Ｂは、ＴＳＶ構造を有しないものとしたが、これに限らず、ＴＳＶ構造の半導体ブロックとしてもよい。
　また、前記各実施形態では、半導体チップを４つ有する半導体装置１を製造したが、これに限られない。半導体チップは、すくなくとも３つ以上あればよい。　すなわち、前記個片積層体は、少なくとも第一半導体部品、第一樹脂層、第二半導体部品、第二樹脂層、第三半導体部品を積層することで得られるものであり、複数の樹脂層と複数の半導体部品とが交互に積層された構造であればよい。そして、樹脂層を介して対向する各一対の半導体部品が、前記樹脂層を介して対向するとともに前記半導体部品同士を電気的に接続するための接続用端子をそれぞれ備え、対向する前記接続用端子のうち、少なくとも一方の接続用端子が半田層を有する個片積層体であればよい。
　さらに、前記各実施形態では、端子１２１、１４１、１６１、１８１が半田層１２１Ａ、１４１Ａ、１６１Ａ、１８１Ａを有していたが、これに限られず、端子１２２、１４２、１６２が表面に半田層を有するものであってもよい。また、端子１０１、１２１、１４１、１６１、１８１、端子１２２、１４２、１６２のすべてが表面に半田層を有していてもよい。これらの半田層を溶融させて、半導体ブロック１０Ｂ、１２Ｂ、１４Ｂ、１６Ｂ間、さらには、個片積層体２と基材１８との間の半田接合を行えばよい。
　さらに、第二実施形態では、挟圧部材４３に樹脂層１５付き半導体ブロック１６Ｂを取り付けたが、これに限らず、挟圧部材４３に樹脂層１５付き半導体ブロック１６Ｂを取り付けなくてもよい。たとえば、半硬化状態の樹脂層１１を介して、半導体ブロック１０Ｂと半導体ブロック１２Ｂとを接着し、さらに、半硬化状態の樹脂層１３を介して半導体ブロック１２Ｂと半導体ブロック１４Ｂとを接着しておく。次に、挟圧部材４４上に、半導体ブロック１０Ｂ、樹脂層１１、半導体ブロック１２Ｂ、樹脂層１３、半導体ブロック１４Ｂから構成される積層体を載せ、その後、この積層体上に樹脂層１５付き半導体ブロック１６Ｂを載置して、ブロック積層体２Ｂを構成する。ブロック積層体２Ｂにおいて、半導体ブロック１６Ｂは、樹脂層１５を介して半導体ブロック１４Ｂに接着していない状態となっている。その後、ブロック積層体２Ｂを挟圧部材４４、４３で挟圧し、さらに、加熱して、半田接合を行なう。このような半田接合は、ウエハーボンダー、フリップチップボンダー等を使用して実施することができる。
　さらに、樹脂層１５付き半導体ブロック１６Ｂと、樹脂層１３付き半導体ブロック１４Ｂとを接着させた第一のブロック積層体を構成し、さらに、樹脂層１１付き半導体ブロック１２Ｂと半導体ブロック１０Ｂとを接着させた第二のブロック積層体を構成し、第一のブロック積層体を挟圧部材４３にとりつけ、第二のブロック積層体を挟圧部材４４に設置してもよい。
（実施例１）
１．樹脂フィルム（樹脂層）の作製
　フェノールノボラック樹脂９ｇ（住友ベークライト製、型番：ＰＲ－５５６１７）と、液状ビスフェノールＡ型エポキシ樹脂２６．８ｇ（大日本インキ化学工業製、型番：ＥＰＩＣＬＯＮ－８４０Ｓ）と、フェノールフタリン９ｇ（東京化成工業社製）と、ビスフェノールＡ型フェノキシ樹脂１４．８ｇ（東都化成社製、型番：ＹＰ－５０）と、２－フェニル－４－メチルイミダゾール０．１ｇ（四国化成工業社製、型番：２Ｐ４ＭＺ）と、β－（３，４－エポキシシクロヘキシル）エチルトリメトキシシラン０．５ｇ（信越化学工業社製、型番：ＫＢＭ－４０３）と、球状シリカフィラー４０ｇ（アドマテックス社製、型番：ＳＣ１０５０、平均粒径０．２５μｍ）を、メチルエチルケトンに溶解・撹拌し、固形分濃度５０重量％の樹脂ワニスを得た。
　この樹脂ワニスを、ポリエステルフィルム（東レ株式会社製、型番：ルミラー）に塗布し、１００℃／５ｍｉｎの条件で乾燥し、樹脂厚み２６μｍの樹脂フィルムを得た。
　この樹脂フィルムの８０℃における溶融粘度は１，２００Ｐａ・ｓ、１５０℃における溶融粘度は２３０Ｐａ・ｓであった。
２．樹脂フィルム付きシリコンチップの作製
ダイシングフィルムが形成された８インチシリコンウエハーＡを準備した。このシリコンウエハーの厚みは１００μｍｔで、ダイシングフィルムが形成された面側にφ４０μｍ、高さ１０μｍのパッドが形成されており、パッド表面にＮｉ／Ａｕめっきが形成されている。
ダイシングフィルムが形成された面と反対側の面には、φ４０μｍ、高さ８μｍの銅バンプが形成されており、その上に厚み６μｍのＳｎ－３．５Ａｇ半田層が形成されている。また、シリコンウエハーの表裏を導通するＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）が形成されている。
真空ラミネーター（名機製作所製、型番：ＭＶＬＰ－５００／６００－２Ａ）を用い、９５℃／３０ｓｅｃ／０．８ＭＰａの条件で、銅バンプが形成された面側の８インチシリコンウエハーＡに樹脂フィルムをラミネートした。
次に、ダイシング装置（（株）ディスコ製、型番：ＤＦＤ－６３４０）を用い、以下の条件で（ダイシングフィルム／シリコンウエハーＡ／樹脂フィルム）積層体をダイシングし、サイズが１８ｍｍ角、半田バンプ数９，８０１、樹脂フィルム付きシリコンチップブロックＡを得た。なお、樹脂フィルム付きシリコンチップブロックＡは、チップサイズ６ｍｍ角、半田バンプ数１，０８９（バンプピッチ１８０μｍ、エリアアレイ配置）の樹脂フィルム付きシリコンチップａ９個の集合体である。
＜ダイシング条件＞
ダイシング速度　　　：２０ｍｍ／ｓｅｃ
スピンドル回転数　　：４０，０００ｒｐｍ
刃品番　　　　　　　：ＺＨ０５－ＳＤ　３５００－Ｎ１－５０　ＢＢ（（株）ディスコ製）
３．ブロック積層体の作製
片側にφ４０μｍ、高さ１０μｍのパッドが９，８０１個形成されたシリコンチップブロックＢを準備した。シリコンチップブロックＢのパッド表面にＮｉ／Ａｕめっきが形成されており、そのサイズは１８ｍｍ角、厚みは１００μｍである。シリコンチップブロックＢにおけるパッドを有する面と反対側の面には、パッドやバンプは形成されていない。また、シリコンチップブロックＢは、サイズが６ｍｍ角、パッド数１，０８９（パッドピッチ１８０μｍ、エリアアレイ配置）のシリコンチップｂ９個の集合体である。
フリップチップボンダー（パナソニックファクトリーソリューションズ（株）製、型番：ＦＣＢ３）を用いて、シリコンチップブロック（半導体ブロック）の積層を行った。フリップチップボンダーの下側ステージを１００℃に設定し、その上にシリコンチップブロックＢを搭載した。次に、１５０℃に設定したボンディングツールに樹脂フィルム付きシリコンチップブロックＡを吸着し、フリップチップボンダーの上下カメラでシリコンチップブロックＢとシリコンチップブロックＡを位置合せし、荷重４５Ｎ／２ｓｅｃの条件で積層し、（シリコンチップブロックＢ／樹脂フィルム／シリコンチップブロックＡ）積層体を得た。
次に、上記で得られた（シリコンチップブロックＢ／樹脂フィルム／シリコンチップブロックＡ）積層体を１００℃に設定した下側ステージに搭載し、１５０℃に設定したボンディングツールに樹脂フィルム付きシリコンチップブロックＡを吸着し、フリップチップボンダーの上下カメラで上記積層体におけるシリコンチップブロックＡと樹脂フィルム付きシリコンチップブロックＡとを位置合せし、荷重４５Ｎ／２ｓｅｃの条件で積層し、（シリコンチップブロックＢ／樹脂フィルム／シリコンチップブロックＡ／樹脂フィルム／シリコンチップブロックＡ）積層体（積層体（Ｉ））を得た。
４．ブロック積層体の接合及び切断
フリップチップボンダーを用いて、積層体（Ｉ）の各層の（半田バンプ／パッド）間の接合を行った。フリップチップボンダーの下側ステージを１００℃に設定し、積層体（Ｉ）を搭載した。１５０℃に設定したボンディングツールで、荷重４５０Ｎ／１２ｓｅｃの条件で積層体（Ｉ）を加圧し、次いでボンディングツールを急昇温し、ボンディングツールの温度を２８０℃に設定し、４５０Ｎ／１２ｓｅｃで加圧して、各層の（半田バンプ／パッド）間を半田接合し、（シリコンチップブロックＢ／樹脂フィルム／シリコンチップブロックＡ／樹脂フィルム／シリコンチップブロックＡ）積層体を得た。
次に、加圧・加熱装置（（株）協真エンジニアリング製、型番：ＨＰＶ－５０５０ＭＡＨ－Ｄ）を用いて、（シリコンチップブロックＢ／樹脂フィルム／シリコンチップブロックＡ／樹脂フィルム／シリコンチップブロックＡ）積層体を加圧硬化した。加圧流体として空気を用い、１８０℃／２ｈｒ／０．８ＭＰａの条件で加圧硬化し、積層体（積層体（ＩＩ））を得た。
次に、ダイシング装置を用い、以下の条件で積層体（ＩＩ）をダイシングし、チップサイズ６ｍｍ角の（シリコンチップｂ／樹脂フィルム／シリコンチップａ／樹脂フィルム／シリコンチップａ）積層体（積層体（ＩＩＩ））を得た。
＜ダイシング条件＞
ダイシング速度　　　：２ｍｍ／ｓｅｃ
スピンドル回転数　　：３０，０００ｒｐｍ
刃品番　　　　　　　：ＺＨ０５－ＳＤ　３５００－Ｎ１－５０　ＤＤ
５．基板の作製
　絶縁材（住友ベークライト（株）製、型番：ＬαＺ４７８５ＴＨ－Ｇ、厚み：２４０μｍ）と、ソルダーレジスト（太陽インキ製造（株）製、型番：ＰＦＲ－８００　ＡＵＳ　ＳＲ－１、厚み：２５μｍ）を用い、以下の仕様の基板を得た。
基板の搭載面側に、積層体（ＩＩＩ）のパッドに対応する、φ４０μｍ、高さ８μｍの銅バンプを形成し、さらにそのバンプ上に、厚み１８μｍのＳｎ－３．５Ａｇの半田層を形成した。基板のサイズは１０ｍｍ×１０ｍｍ×０．３ｍｍｔであった。
６．液状封止樹脂組成物Ａの作製
次に、ビスフェノールＦ型エポキシ樹脂１００ｇ（ＤＩＣ（株）製、型番：ＥＸＡ－８３０ＬＶＰ）と、ゲンチジン酸３０ｇ（東京化成工業（株）製）と、球状シリカフィラー６５ｇ（アドマテックス社製、型番：ＳＯ－２５Ｈ、平均粒径０．６μｍ）と、ブタジエン－アクリロニトリルゴム２ｇ（宇部興産（株）製、型番：ＣＴＢＮ１００８ＳＰ）と、２－フェニル－４－メチルイミダゾール０．２ｇ（四国化成工業社製、型番：２Ｐ４ＭＺ）をプラネタリーミキサーと３本ロールで混錬し、積層体（ＩＩＩ）と基板を接合・樹脂封止するための液状封止樹脂組成物Ａを得た。
７．積層体（ＩＩＩ）と基板の接合
基板の積層体（ＩＩＩ）搭載面に液状封止樹脂組成物Ａをディスペンサーで１．５５ｇ滴下した。
フリップチップボンダーの下側ステージを６０℃に設定し、液状封止樹脂組成物Ａを塗布した基板を搭載した。２００℃に設定したボンディングツールに積層体（ＩＩＩ）を吸着し、フリップチップボンダーの上下カメラで積層体（ＩＩＩ）と基板とを位置合せし、荷重１５Ｎ／０．５ｓｅｃの条件で積層体（ＩＩＩ）を加圧し、次いでボンディングツールを急昇温し、ボンディングツールの温度を３２０℃に設定し、１５Ｎ／４ｓｅｃで加圧して、（基板の半田バンプ／積層体（ＩＩＩ）のパッド）間を半田接合し、積層体（ＩＩＩ）を搭載した基板を得た。
次に、加圧・加熱装置を用いて、液状封止樹脂組成物Ａを加圧硬化した。加圧流体として空気を用い、１５０℃／２ｈｒ／０．８ＭＰａの条件で加圧硬化し、積層体（ＩＶ）を得た。
８．封止
積層体（ＩＶ）を、トランスファー成形機を用い、金型温度１７５℃、注入圧力７．８ＭＰａ、硬化時間２分、エポキシ樹脂封止材（住友ベークライト製、型番スミコンＥＭＥ－Ｇ７７０）で封止成形し、１７５℃、２時間で後硬化して、半導体装置を得た。
９．半導体装置の評価
得られた半導体装置をエポキシ樹脂で包埋し、断面を走査型電子顕微鏡（ＳＥＭ）で観察した。その結果（シリコンチップｂ／シリコンチップａ）間、（シリコンチップａ／シリコンチップａ）間の半田接合は良好であり、また、シリコンチップのクラックが観察されなかった。さらに、（シリコンチップｂ／シリコンチップａ）間、（シリコンチップａ／シリコンチップａ）間の樹脂層に空隙は観察されなかった。
（実施例２）
１．ブロック積層体のダイシング
ダイシング装置を用い、以下の条件で、実施例１で得られた積層体（Ｉ）をダイシングし、チップサイズ６ｍｍ角の（シリコンチップｂ／樹脂フィルム／シリコンチップａ／樹脂フィルム／シリコンチップａ）逐次積層体（積層体（Ｘ））を得た。
＜ダイシング条件＞
ダイシング速度　　　：２ｍｍ／ｓｅｃ
スピンドル回転数　　：３０，０００ｒｐｍ
刃品番　　　　　　　：ＺＨ０５－ＳＤ　３５００－Ｎ１－５０　ＤＤ
２．逐次積層体の接合
フリップチップボンダーを用いて、積層体（Ｘ）の各層の（半田バンプ／パッド）間の接合を行った。フリップチップボンダーの下側ステージを１００℃に設定し、積層体（Ｘ）を搭載した。１５０℃に設定したボンディングツールで、荷重５０Ｎ／１２ｓｅｃの条件で積層体（Ｘ）を加圧し、次いでボンディングツールを急昇温し、ボンディングツールの温度を２８０℃に設定し、５０Ｎ／１２ｓｅｃで加圧して、各層の（半田バンプ／パッド）間を半田接合し、個片化された（シリコンチップｂ／樹脂フィルム／シリコンチップａ／樹脂フィルム／シリコンチップａ）積層体を得た。
次に、加圧・加熱装置を用いて、（シリコンチップｂ／樹脂フィルム／シリコンチップａ／樹脂フィルム／シリコンチップａ）積層体を加圧硬化した。加圧流体として空気を用い、１８０℃／２ｈｒ／０．８ＭＰａの条件で加圧硬化し、積層体（積層体（Ｙ））を得た。
３．積層体（Ｙ）と基板の接合
実施例１で得られた基板の積層体（Ｙ）搭載面に実施例１で得られた液状封止樹脂組成物Ａをディスペンサーで１．５５ｇ滴下した。
フリップチップボンダーの下側ステージを６０℃に設定し、液状封止樹脂組成物を塗布した基板を搭載した。２００℃に設定したボンディングツールに積層体（Ｙ）を吸着し、フリップチップボンダーの上下カメラで積層体（Ｙ）と基板とを位置合せし、荷重１５Ｎ／０．５ｓｅｃの条件で積層体（Ｙ）を加圧し、次いでボンディングツールを急昇温し、ボンディングツールの温度を３２０℃に設定し、１５Ｎ／４ｓｅｃで加圧して、（基板の半田バンプ／積層体（Ｙ）のパッド）間を半田接合し、積層体（Ｙ）を搭載した基板を得た。
次に、加圧・加熱装置を用いて、液状封止樹脂組成物Ａを加圧硬化した。加圧流体として空気を用い、１５０℃／２ｈｒ／０．８ＭＰａの条件で加圧硬化し、積層体（Ｚ）を得た。
４．封止
積層体（Ｚ）を、トランスファー成形機を用い、金型温度１７５℃、注入圧力７．８ＭＰａ、硬化時間２分、エポキシ樹脂封止材（住友ベークライト製、型番スミコンＥＭＥ－Ｇ７７０）で封止成形し、１７５℃、２時間で後硬化して、半導体装置を得た。
５．半導体装置の評価
得られた半導体装置をエポキシ樹脂で包埋し、断面を走査型電子顕微鏡（ＳＥＭ）で観察した。その結果（シリコンチップｂ／シリコンチップａ）間、（シリコンチップａ／シリコンチップａ）間の半田接合は良好であり、また、シリコンチップのクラックが観察されなかった。さらに、（シリコンチップｂ／シリコンチップａ）間、（シリコンチップａ／シリコンチップａ）間の樹脂層に空隙は観察されなかった。
（比較例１）
１．樹脂フィルム付きシリコンチップの作製
以下の条件で、実施例１で得られた（ダイシングフィルム／シリコンウエハー／樹脂フィルム）積層体をダイシングし、サイズが６ｍｍ角、半田バンプ数１，０８９（バンプピッチ１８０μｍ、エリアアレイ配置）、樹脂フィルム付きシリコンチップａを得た。
＜ダイシング条件＞
ダイシング速度　　　：２０ｍｍ／ｓｅｃ
スピンドル回転数　　：４０，０００ｒｐｍ
刃品番　　　　　　　：ＺＨ０５－ＳＤ　３５００－Ｎ１－５０　ＢＢ
２．積層体の接合
シリコンチップの片側にφ４０μｍ、高さ１０μｍのパッドが１，０８９個（パッドピッチ１８０μｍ、エリアアレイ配置）形成されたシリコンチップｂを準備した。シリコンチップｂのパッド表面にＮｉ／Ａｕめっきが形成されており、チップサイズは６ｍｍ角、チップ厚みは１００μｍである。なお、シリコンチップｂにおけるパッドを有する面の反対側の面にはパッドやバンプは形成されていない。
フリップチップボンダーの下側ステージを１００℃に設定し、その上にシリコンチップｂを搭載した。次に、１５０℃に設定したボンディングツールに樹脂フィルム付きシリコンチップａを吸着し、フリップチップボンダーの上下カメラでシリコンチップｂと樹脂フィルム付きシリコンチップａを位置合せし、荷重５０Ｎ／１２ｓｅｃの条件で積層体を加圧し、次いでボンディングツールを急昇温し、ボンディングツールの温度を２８０℃に設定し、２８０℃／５０Ｎ／１２ｓｅｃの条件で加圧して、（半田バンプ／パッド）間を半田接合し、（シリコンチップｂ／樹脂フィルム／シリコンチップａ）積層体を得た。
次に、上記で得られた（シリコンチップｂ／樹脂フィルム／シリコンチップａ）積層体を１００℃に設定した下側ステージに搭載し、１５０℃に設定したボンディングツールに樹脂フィルム付きシリコンチップａを吸着し、フリップチップボンダーの上下カメラで（シリコンチップｂ／樹脂フィルム／シリコンチップａ）積層体におけるシリコンチップａと樹脂フィルム付きシリコンチップａを位置合せし、荷重５０Ｎ／１２ｓｅｃの条件で積層体を加圧し、次いでボンディングツールを急昇温し、ボンディングツールの温度を２８０℃に設定し、２８０℃／５０Ｎ／１２ｓｅｃの条件で加圧して、（半田バンプ／パッド）間を半田接合し、（シリコンチップｂ／樹脂フィルム／シリコンチップａ／樹脂フィルム／シリコンチップａ）積層体を得た。
次に、加圧・加熱装置を用いて、（シリコンチップｂ／樹脂フィルム／シリコンチップａ／樹脂フィルム／シリコンチップａ）積層体を加圧硬化した。加圧流体として空気を用い、１８０℃／２ｈｒ／０．８ＭＰａの条件で加圧硬化し、加圧硬化した（シリコンチップｂ／樹脂フィルム／シリコンチップａ／樹脂フィルム／シリコンチップａ）積層体を得た。
比較例１では、２回目の半田接合工程の前段で、ボンディングツールを２８０℃から１５０℃に冷却する必要があるが、その冷却時間は３０ｓであった。しかし、実施例においては、冷却する必要が無く、その分生産性が上昇していることが確認できた。さらに、実施例１においては、シリコンチップブロック毎に積層し、接合することにより、より生産性が上昇していることが確認できた。また、比較例１においては、２回目の半田接合工程の際に、（シリコンチップｂ／シリコンチップａ）間の半田が再溶融したことに起因するとみられる、（半田バンプ／パッド）間の位置ずれが観察されたが、実施例においては位置ずれは見られなかった。
（比較例２）
１．液状封止樹脂組成物Ｂの作製
液状エポキシ樹脂（Ａ）として、ビスフェノールＦ型エポキシ樹脂を１５．９５５重量％およびグリシジルアミン型エポキシ樹脂を１５．９５５重量％、硬化剤（Ｂ）として、芳香族１級アミン型硬化剤を１６．３８３重量％、無機充填剤（Ｃ）として平均粒径０．５μｍ、最大粒径２４μｍの球状シリカを５０．０００重量％、アミノ基を有する液状シリコーン化合物（Ｄ）を０．０１６重量％、シランカップリング剤としてエポキシシランカップリング剤を１．５９６重量％、着色剤を０．０９５重量％、配合し、プラネタリーミキサーと３本ロールを用いて混合し、真空脱泡処理することにより液状封止樹脂組成物Ｂを得た。
２． シリコンチップの作製
ダイシングフィルムが形成された８インチシリコンウエハーＡをダイシングして、チップサイズ６ｍｍ角のシリコンチップａを得た。また、ダイシングフィルムが形成された８インチシリコンウエハーＢをダイシングして、チップサイズ６ｍｍ角のシリコンチップｂを得た。
３．積層体の接合
シリコンチップｂのパッド形成面にフラックスを塗布し、フリップチップボンダーの下側ステージに搭載した。ボンディングツールにシリコンチップａを吸着し、フリップチップボンダーの上下カメラでシリコンチップｂとシリコンチップａを位置合せして、シリコンチップａのバンプ形成面とシリコンチップｂのパッド形成面とが向かい合わせに積層された仮積層体を得た。仮積層体をリフロー炉で半田の融点以上に加熱し、半田接合させた。さらに、フラックス除去洗浄を行い、（シリコンチップｂ／シリコンチップａ）積層体を得た。
得られた（シリコンチップｂ／シリコンチップａ）積層体のシリコンチップａのパッド形成面にフラックスを塗布し、フリップチップボンダーの下側ステージに搭載した。ボンディングツールに別のシリコンチップａを吸着し、フリップチップボンダーの上下カメラで（シリコンチップｂ／シリコンチップａ）積層体におけるシリコンチップａと、別のシリコンチップａとを位置合せして、別のシリコンチップａのバンプ形成面と（シリコンチップｂ／シリコンチップａ）積層体のシリコンチップａのパッド形成面とが向かい合わせに積層された仮積層体を得た。この仮積層体をリフロー炉で半田の融点以上に加熱し半田接合させ、さらに、フラックス除去洗浄を行い、（シリコンチップｂ／シリコンチップａ／シリコンチップａ）積層体を得た。
４．シリコンチップ間の封止
　上記の積層体を１１０℃の熱板上で加熱し、（シリコンチップｂ／シリコンチップａ／シリコンチップａ）積層体の１辺に液状封止樹脂組成物Ｂをディスペンスし、（シリコンチップｂ／シリコンチップａ）間、（シリコンチップａ／シリコンチップａ）間を充填させ、液状封止樹脂組成物Ｂを１５０℃のオーブンで１２０分間加熱硬化させた。
５．積層体の評価
得られたシリコンチップ間を封止した積層体をエポキシ樹脂で包埋し、断面を走査型電子顕微鏡（ＳＥＭ）で観察した。その結果（シリコンチップｂ／シリコンチップａ）間、（シリコンチップａ／シリコンチップａ）間に多数の空隙が観察された。
　以上の結果から明らかなように、本発明の半導体装置の製造方法で得られた半導体装置は、半田の融点以上の熱処理を１回実施することで、各半導体部品間の半田接合が一括して行えるため、生産性に優れていた。また、得られた個片積層体における半導体部品にクラックは観察されず、信頼性に優れていた。一方、比較例１では、３個の半導体部品を半田接合するために、半田の融点以上の熱処理を２回実施する必要があり、生産性が劣っていた。また、比較例２では、半導体部品間を接合した後に、樹脂封止するため、半導体部品間に多数の空隙が観察された。
　本発明によれば、生産性および信頼性を向上することができる半導体装置の製造方法、ブロック積層体及び逐次積層体が提供される。よって、本発明は、信頼性の高い半導体装置の製造に好適に用いることができる。
１     半導体装置
２     個片積層体
２Ｂ   ブロック積層体
２Ｃ   逐次積層体
３     構造体
５     装置
６     装置
１０   半導体チップ
１０Ｂ 半導体ブロック
１１   樹脂層
１１Ａ、１１Ｂ       樹脂層
１２   半導体チップ
１２Ｂ 半導体ブロック
１３   樹脂層
１４   半導体チップ
１４Ｂ 半導体ブロック
１５   樹脂層
１６   半導体チップ
１６Ｂ 半導体ブロック
１７   樹脂層
１８   基材
１８Ａ 基材
１９   封止材
４１、４２    挟圧部材
４３   挟圧部材
４４   挟圧部材
５１   容器
５２   熱板
５３   熱板
５４   ピン
５５   板材
１０１ 端子
１２０ 基板
１２１ 端子
１２１Ａ      半田層
１２２ 端子
１２３ ビア
１４０ 基板
１４１ 端子
１４１Ａ      半田層
１４２ 端子
１４３ ビア
１６０ 基板
１６１ 端子
１６１Ａ      半田層
１６２ 端子
１６３ ビア
１８１ 端子
１８１Ａ      半田層
５１１ 配管
９００Ａ      接続用バンプ
９００ 半導体装置
９０１ インターポーザ
９０２ フィルム状接着剤
９０３ 半導体チップ

Claims (23)

  1. 　複数の第一半導体部品が配列され第二半導体部品接続用端子を有する第一半導体ブロックと、第一樹脂層と、複数の第二半導体部品が配列され一方の面側に第一半導体部品接続用端子を有し他方の面側に第三半導体部品接続用端子を有する第二半導体ブロックと、第二樹脂層と、複数の第三半導体部品が配列され第二半導体部品接続用端子を有する第三半導体ブロックと、を用意する工程と、
    　前記第一半導体ブロック、前記第一樹脂層、前記第二半導体ブロック、前記第二樹脂層、前記第三半導体ブロックの順で積層し、その層間を接着することによりブロック積層体を得る逐次積層工程と、
    　前記ブロック積層体から、前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間と、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間とが半田接合され、かつ積層された半導体部品単位に切断された個片積層体を得る工程とを、
    含むことを特徴とする半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記逐次積層工程が、前記第一半導体ブロック上に、前記第一樹脂層、前記第二半導体ブロックの順で積層した後、加熱して、半硬化状態の前記第一樹脂層を介して前記第一半導体ブロックおよび前記第二半導体ブロックを接着し、
    　前記第二半導体ブロック上に、前記第二樹脂層、前記第三半導体ブロックの順で積層した後、加熱して、半硬化状態の前記第二樹脂層を介して前記第二半導体ブロックおよび前記第三半導体ブロックを接着することにより前記ブロック積層体を得るものである、
    ことを特徴とする半導体装置の製造方法。
  3. 　請求項１または２に記載の半導体装置の製造方法において、
    　半田接合された前記個片積層体を、基材上に設置する工程と、
    　前記個片積層体と前記基材とを接合する基材接合工程とを
    さらに含む半導体装置の製造方法。
  4. 　請求項１～３のいずれかに記載の半導体装置の製造方法において、
    　前記逐次積層工程の前段で、
    　前記第二半導体ブロックの第一半導体部品接続用端子が形成された面および前記第一半導体ブロックの第二半導体部品接続用端子が設けられた面のうち、少なくともいずれか一方の面上に、前記第一樹脂層を構成する樹脂層を設け、
    　前記第三半導体ブロックの第二半導体部品接続用端子が形成された面および前記第二半導体ブロックの第三半導体部品接続用端子が設けられた面のうち、少なくともいずれか一方の面上に、前記第二樹脂層を構成する樹脂層を設ける半導体装置の製造方法。
  5. 　請求項１～４のいずれかに記載の半導体装置の製造方法において、
    　前記ブロック積層体が、前記第一半導体部品の第二半導体部品接続用端子と、前記第二半導体部品の第一半導体部品接続用端子との少なくともいずれか一方が半田層を有するとともに、前記第二半導体部品の第三半導体部品接続用端子と、前記第三半導体部品の第二半導体部品接続用端子との少なくともいずれか一方が半田層を有するものであり、
    　前記個片積層体を得る工程が、前記ブロック積層体を前記半田層の融点以上に加熱して、前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間と、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間とを半田接合するブロック積層体接合工程と、
    　前記ブロック積層体接合工程の後、前記ブロック積層体を、積層された半導体部品単位に切断することにより個片積層体を得る切断工程と、を含む
    ことを特徴とする半導体装置の製造方法。
  6. 　請求項５に記載の半導体装置の製造方法において、
    　前記第一樹脂層、前記第二樹脂層は、それぞれ熱硬化性樹脂を含み、
    　前記ブロック積層体接合工程では、前記第一半導体ブロックおよび前記第二半導体ブロックが前記第一樹脂層を介して接着され、かつ、前記第二半導体ブロックおよび前記第三半導体ブロックが前記第二樹脂層を介して接着された前記ブロック積層体を加熱して半田接合を行なうとともに、前記第一樹脂層および前記第二樹脂層の硬化を進める半導体装置の製造方法。
  7. 　請求項５または６に記載の半導体装置の製造方法において、
    　前記ブロック積層体接合工程では、一対の挟圧部材のうち、一方の挟圧部材の上方に、前記ブロック積層体を設置するとともに、他方の挟圧部材と前記一方の挟圧部材とで前記ブロック積層体を挟圧し、加熱して、半田接合を行うとともに、前記第一樹脂層および前記第二樹脂層の硬化を進める半導体装置の製造方法。
  8. 　請求項５～７のいずれかに記載の半導体装置の製造方法において、
    　前記ブロック積層体接合工程では、流体により前記ブロック積層体を加圧しながら加熱を行い、半田接合を行う半導体装置の製造方法。
  9. 　請求項７または８に記載の半導体装置の製造方法において、
    　対向配置された一対の挟圧部材と、
    　前記一対の挟圧部材間に配置され、前記ブロック積層体が設置される設置部とを備える装置を用意し、
    　前記ブロック積層体接合工程では、
    　前記一対の挟圧部材を加熱しておき、前記一対の挟圧部材に対し離間した状態の前記設置部上に前記ブロック積層体を配置する工程と、
    　前記一対の挟圧部材で、前記ブロック積層体および前記設置部を挟圧し、加熱して半田接合を行う工程と、を実施する半導体装置の製造方法。
  10. 　請求項７～９のいずれかに記載の半導体装置の製造方法において、
    　前記一方の挟圧部材の温度は、前記他方の挟圧部材の温度よりも低い半導体装置の製造方法。
  11. 　請求項５～１０のいずれかに記載の半導体装置の製造方法において、
    　前記第一樹脂層および前記第二樹脂層は、それぞれ熱硬化性樹脂を含み、
    　前記ブロック積層体接合工程と、前記基材接合工程との間において、
    　前記ブロック積層体を流体により加圧しながら、加熱して、前記第一樹脂層、前記第二樹脂層の硬化を進める半導体装置の製造方法。
  12. 　請求項１～４のいずれかに記載の半導体装置の製造方法において、
    　前記ブロック積層体が、前記第一半導体部品の第二半導体部品接続用端子と、前記第二半導体部品の第一半導体部品接続用端子との少なくともいずれか一方が半田層を有するとともに、前記第二半導体部品の第三半導体部品接続用端子と、前記第三半導体部品の第二半導体部品接続用端子との少なくともいずれか一方が半田層を有するものであり、
    　前記個片積層体を得る工程が、前記ブロック積層体を、積層された半導体部品単位に切断することにより逐次積層体を得る切断工程と、
    　前記逐次積層体を前記半田層の融点以上に加熱して、前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間を半田接合することにより個片積層体を得る逐次積層体接合工程と、を含む
    ことを特徴とする半導体装置の製造方法。
  13. 　請求項１２に記載の半導体装置の製造方法において、
    　前記第一樹脂層、前記第二樹脂層は、それぞれ熱硬化性樹脂を含み、
    　前記逐次積層体接合工程では、前記第一半導体部品および前記第二半導体部品が前記第一樹脂層を介して接着され、かつ、前記第二半導体部品および前記第三半導体部品が前記第二樹脂層を介して接着された前記逐次積層体を加熱して半田接合を行なうとともに、前記第一樹脂層および前記第二樹脂層の硬化を進める半導体装置の製造方法。
  14. 　請求項１２または１３に記載の半導体装置の製造方法において、
    　前記逐次接合工程では、一対の挟圧部材のうち、一方の挟圧部材の上方に、前記逐次積層体を配置するとともに、他方の挟圧部材と前記一方の挟圧部材とで前記逐次積層体を挟圧し、加熱して、半田接合を行うとともに、前記第一樹脂層および前記第二樹脂層の硬化を進める半導体装置の製造方法。
  15. 　請求項１２～１４のいずれかに記載の半導体装置の製造方法において、
    　前記逐次積層体接合工程では、流体により前記逐次積層体を加圧しながら加熱を行い、半田接合を行う半導体装置の製造方法。
  16. 　請求項１４または１５に記載の半導体装置の製造方法において、
    　対向配置された一対の挟圧部材と、
    　一対の挟圧部材間に配置され、前記逐次積層体が設置される設置部とを備える装置を用意し、
    　前記逐次積層体接合工程では、
    　前記一対の挟圧部材を加熱しておき、前記一対の挟圧部材に対し離間した状態の前記設置部上に前記逐次積層体を配置する工程と、
    　前記一対の挟圧部材で、前記逐次積層体および前記設置部を挟圧し、加熱して半田接合を行う工程と、を実施する半導体装置の製造方法。
  17. 　請求項１４～１６のいずれかに記載の半導体装置の製造方法において、
    　前記一方の挟圧部材の温度は、前記他方の挟圧部材の温度よりも低い半導体装置の製造方法。
  18. 　請求項１２～１７のいずれかに記載の半導体装置の製造方法において、
    　前記第一樹脂層および前記第二樹脂層は熱硬化性樹脂を含み、
    　前記逐次積層体接合工程と、前記基材接合工程との間において、
    　前記逐次積層体を流体により加圧しながら、加熱して、前記第一樹脂層、前記第二樹脂層の硬化を進める半導体装置の製造方法。
  19. 　請求項３～１８のいずれかに記載の半導体装置の製造方法において、
    　前記個片積層体は、少なくとも前記第一半導体部品、前記第一樹脂層、前記第二半導体部品、前記第二樹脂層、前記第三半導体部品を含み、樹脂層と半導体部品とが交互に積層された構造であるとともに、最外層が半導体部品で構成され、
    　前記最外層の半導体部品は、前記基材に接続される基材接続用端子を有し、前記基材は、前記最外層の半導体部品に接続される積層体接続用端子を有し、前記基材接続用端子および前記積層体接続用端子のうち、少なくともいずれか一方は半田層を有し、
    　前記基材接合工程では、前記基材接続用端子および前記積層体接続用端子が前記半田接合される半導体装置の製造方法。
  20. 　請求項３～１９のいずれかに記載の半導体装置の製造方法において、
    　前記基材接合工程において、前記基材に対して複数の前記個片積層体を半田接合し、
    　前記基材接合工程の後段で、前記個片積層体ごとに、基材を切断する半導体装置の製造方法。
  21. 　請求項１～２０のいずれかに記載の半導体装置の製造方法において、
    　前記第二半導体部品は、基板と、前記基板を貫通するとともに、前記第一半導体部品接続用端子および前記第三半導体部品接続用端子に接続される貫通ビアとを備えるＴＳＶ構造の半導体チップであり、
    　前記第三半導体部品は、ＴＳＶ構造の半導体チップであり、基板と、前記基板を貫通する貫通ビアを備え、この貫通ビアは、前記第二半導体部品接続用端子と、前記基板表面のうち前記第二半導体部品接続用端子が設けられた側の表面と反対側の表面に設けられた端子とに接続される半導体装置の製造方法。
  22. 　複数の第一半導体部品が配列され第二半導体部品接続用端子を有する第一半導体ブロックと、第一樹脂層と、複数の第二半導体部品が配列され一方の面側に第一半導体部品接続用端子を有し他方の面側に第三半導体部品接続用端子を有する第二半導体ブロックと、第二樹脂層と、複数の第三半導体部品が配列され第二半導体部品接続用端子を有する第三半導体ブロックと、が積層されたブロック積層体であって、
    　前記第一半導体部品の第二半導体部品接続用端子、前記第二半導体部品の第一半導体部品接続用端子の少なくともいずれか一方が半田層を有するとともに、前記第二半導体部品の第三半導体部品接続用端子、前記第三半導体部品の第二半導体部品接続用端子の少なくともいずれか一方が半田層を有し、
    　前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間と、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間とが半田接合されている、ことを特徴とするブロック積層体。
  23. 　第二半導体部品接続用端子を有する第一半導体部品と、第一樹脂層と、一方の面側に前記第一半導体部品接続用端子を有し他方の面側に第三半導体部品接続用端子を有する第二半導体部品と、第二樹脂層と、第二半導体部品接続用端子を有する第三半導体部品と、が積層された逐次積層体であって、
    　前記第一半導体部品の第二半導体部品接続用端子、前記第二半導体部品の第一半導体部品接続用端子の少なくともいずれか一方が半田層を有するとともに、前記第二半導体部品の第三半導体部品接続用端子、前記第三半導体部品の第二半導体部品接続用端子の少なくともいずれか一方が半田層を有し、
    　前記第一半導体部品の第二半導体部品接続用端子および前記第二半導体部品の第一半導体部品接続用端子間と、前記第二半導体部品の第三半導体部品接続用端子および前記第三半導体部品の第二半導体部品接続用端子間とが未だ半田接合されていない、ことを特徴とする逐次積層体。
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