JP2007012959A - 多段電子部品の製造方法 - Google Patents

多段電子部品の製造方法 Download PDF

Info

Publication number
JP2007012959A
JP2007012959A JP2005193382A JP2005193382A JP2007012959A JP 2007012959 A JP2007012959 A JP 2007012959A JP 2005193382 A JP2005193382 A JP 2005193382A JP 2005193382 A JP2005193382 A JP 2005193382A JP 2007012959 A JP2007012959 A JP 2007012959A
Authority
JP
Japan
Prior art keywords
electronic component
substrate
main
resin
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005193382A
Other languages
English (en)
Other versions
JP4556788B2 (ja
Inventor
Tadahiko Sakai
忠彦 境
Ken Maeda
憲 前田
Mitsuru Osono
満 大園
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005193382A priority Critical patent/JP4556788B2/ja
Publication of JP2007012959A publication Critical patent/JP2007012959A/ja
Application granted granted Critical
Publication of JP4556788B2 publication Critical patent/JP4556788B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】段積みされた電子部品間の空隙部に充填される樹脂が未接合の電気的接合部に付着するといった電気的不具合が生じない多段電子部品を容易かつ効率的に製造することができる多段電子部品の製造方法を提供することを目的とする。
【解決手段】第１の電子部品１を構成する主基板２上に第２の電子部品３を搭載して接合する工程と、多数個取り基板１２の上面であって第２の電子部品３の主基板２の縁部の側方にアンダーフィル樹脂４を塗布する工程と、第１の電子部品１を構成する主基板２と第２の電子部品３の主基板８の間の空隙部ａを充填した樹脂を硬化させる工程と、多数個取り基板１２を裁断して第１の電子部品１を構成する主基板２毎に分割する工程により複数個の多段電子部品を製造する。
【選択図】図４

Description

本発明は、主基板とチップがパッケージングされた電子部品を多段積みしてなる多段電子部品の製造方法に関するものである。
電子機器の小型化の要請に対応して、電子部品の実装の分野においてはＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）工法が広く用いられている。ＰＯＰ工法は、主基板上にチップを実装して形成される電子部品を段積みして多段電子部品を製造するものである（例えば特許文献１参照）。これらの多段電子部品は、個々に作られた単体の電子部品や市販されている電子部品を使用して製造されている。
このような多段電子部品は、上段の電子部品と下段の電子部品がバンプ等の電気的接合部により接合されているので、バンプ等の大きさの分だけ上下の電子部品間に空隙部が生じる。そのため、多段電子部品に熱応力や曲げ応力等の外部応力や衝撃加重等が加わると、バンプやチップの接合部に応力が集中して剥離する等の接合不良が発生し易く、接合信頼性が問題となっていた。
そこで近年、接合信頼性を確保するために、電子部品間の空隙部にアンダーフィル樹脂等を注入、充填して熱硬化させることにより、空隙部を塞ぐとともに電子部品同士の接合度を高めることが行われている。
図８は、従来の多段電子部品１００の製造方法におけるアンダーフィル樹脂の注入作業の様子を示す説明図である。上段の電子部品１０１と下段の電子部品１０２がバンプ１０３により接合されており、ディスペンサ１０５からアンダーフィル樹脂１０６が吐出されて電子部品１０１と電子部品１０２の間の空隙部１０７に注入される。
特開２００３−１３３５１９号公報
しかしながら、段積みされた電子部品１０１、１０２間の空隙部１０７は、その高さが通常０．１〜０．３ｍｍ程度と狭小であるため、アンダーフィル樹脂１０６の注入は容易ではなく、無理に注入しようとすると、図９に示すように、空隙部１０７から溢れ出たアンダーフィル樹脂１０６ａが未接合の電気的接合部に付着する等のおそれがあった。特に、下段の電子部品１０１のバンプ１０４にアンダーフィル樹脂１０６ａが付着すると、多段電子部品１００を他の基板等に接合する際に接合不良等の電気的不具合が生じる等の問題があった。
そこで本発明は、段積みされた電子部品間の空隙部に充填される樹脂が未接合の電気的接合部に付着するといった電気的不具合が生じない多段電子部品を容易かつ効率的に製造することができる多段電子部品の製造方法を提供することを目的とする。
請求項１記載の発明は、主基板上にチップを実装した第１の電子部品上に、主基板上にチップを実装した第２の電子部品を少なくとも一つ電気的に接続させて段積みしてなる多段電子部品の製造方法であって、前記第１の電子部品を構成する主基板を複数個連結してなり、これらの主基板上にチップが実装された多数個取り基板を準備し、前記第１の電子部品を構成する主基板上に第２の電子部品を搭載して接合する工程と、前記多数個取り基
板の上面であって前記第２の電子部品の主基板の縁部の側方に樹脂を塗布する工程と、前記第１の電子部品を構成する主基板と前記第２の電子部品の主基板の間の空隙部を充填した樹脂を硬化させる工程と、前記多数個取り基板を裁断して前記第１の電子部品を構成する主基板毎に分割する工程と、を含む。
請求項２記載の発明は、主基板上にチップを実装した第１の電子部品上に、主基板上にチップを実装した第２の電子部品を少なくとも一つ電気的に接続させて段積みしてなる多段電子部品の製造方法であって、前記第１の電子部品を構成する主基板を複数個連結してなり、それぞれの主基板上にチップを実装した多数個取り基板を準備し、前記第１の電子部品を構成する主基板上に第２の電子部品を搭載して接合する工程と、前記多数個取り基板の上面であって前記第２の電子部品の主基板の縁部の側方に樹脂を塗布する工程と、この樹脂を前記第１の電子部品を構成する主基板と前記第２の電子部品の主基板の間の空隙部に毛管現象により進入させる工程と、前記空隙部に進入してこれを充填した前記樹脂を硬化させる工程と、前記多数個取り基板を裁断して前記第１の電子部品を構成する主基板毎に分割する工程と、を含む。
請求項３記載の発明は、主基板上にチップを実装した第１の電子部品上に、主基板上にチップを実装した第２の電子部品を少なくとも一つ電気的に接続させて段積みしてなる多段電子部品の製造方法であって、前記第１の電子部品を構成する主基板を複数個連結してなり、それぞれの主基板上にチップを実装した多数個取り基板を準備し、前記第１の電子部品を構成する主基板の上面に樹脂を塗布する工程と、前記第１の電子部品を構成する主基板の上面に塗布された樹脂上に第２の電子部品を搭載する工程と、前記第２の電子部品を搭載した多数個取り基板を加熱することにより前記樹脂を硬化させるとともに前記第２の電子部品を接合する工程と、前記多数個取り基板を裁断して前記第１の電子部品を構成する主基板毎に分割する工程と、を含む。
本発明によれば、第１の電子部品を構成する主基板を複数個連結してなる多数個取り基板の上面に樹脂を塗布するだけで段積みされた電子部品間の空隙部を充填して樹脂封止することができるので、接合信頼性の高い複数個の多段電子部品を容易かつ効率的に製造することができる。また、多数個取り基板上で樹脂を硬化させた後に多数個取り基板を裁断して複数個の多段電子部品を製造するので、樹脂が未接合の電気的接合部に付着するといった電気的不具合が生じない。
（実施の形態１）
以下、本発明の実施の形態１について説明する。図１は本発明の実施の形態１における多段電子部品の製造方法により製造される多段電子部品の斜視図、図２は本発明の実施の形態１における多段電子部品の製造方法により製造される多段電子部品の側断面図、図３は本発明の実施の形態１における多数個取り基板の斜視図、図４は本発明の実施の形態１における多段電子部品の製造工程の説明図である。
図１及び図２は、後述する本発明に係る多段電子部品の製造方法により製造された多段電子部品の斜視図と側断面図を示すものである。多段電子部品は、第１の電子部品１上に第２の電子部品３を搭載して接合し、両者の間をアンダーフィル樹脂４により樹脂封止して形成されている。
図２において、第１の電子部品１の主体となる主基板２の上面には電極２ａ、２ｂが形成され、下面には電極２ｃが形成されている。電極２ｃにはバンプ５が半田により形成されている。主基板２の上面中央にはチップ６が実装されており、電極２ｂとチップ６の下
面に形成された電極６ａが接合されている。チップ６の下面と主基板２の上面の間には樹脂７が充填され、電極６ａと電極２ｂの接合を補強するとともにチップ６の能動面を封止している。電極２ａ、２ｂ、２ｃは主基板２内において所定の配線パターン２ｄにより電気的に接続されている。
図２において、第２の電子部品３の主体となる主基板８の上面には電極３ａ、３ｂが形成され、下面には電極３ｃが形成されている。電極３ｃにはバンプ９が半田により形成されて主基板２の上面の電極２ａと接合されている。主基板８の上面中央にはチップ１０が実装されており、電極３ｂとチップ１０の下面に形成された電極１０ａが接合されている。チップ１０の下面と主基板８の上面の間には樹脂１１が充填され、電極１０ａと電極３ｂの接合を補強するとともにチップ１０の能動面を封止している。電極３ａ、３ｂ、３ｃは主基板８内において所定の配線パターン３ｄにより電気的に接続されている。以上の構成により、多段電子部品は、最上段のチップ１０から最下段の主基板２に至る全てのワークが電気的に接合されている。
次に、多数個取り基板１２について、図３を参照して説明する。多数個取り基板１２は長尺の板状体であり、第１の電子部品１を構成する主基板２が長尺方向に等間隔で連続して複数個（本実施の形態では４個）形成されている。各主基板２の上面中央には、上述したようにチップ６が電気的に接合されて実装されている。また、図示はしていないが、各主基板２の下面には上述したバンプ５が形成されている。このように、多数個取り基板１２は、４個の第１の電子部品１の主基板２同士を連結して一つの板状にした状態となっている。なお、各主基板２は後工程において区画線Ｎで裁断され分割される。
次に、多段電子部品の製造方法について、図４を参照して説明する。図４（ａ）〜（ｇ）は多段電子部品の製造方法を工程順に示している。
図４（ａ）において、多数個取り基板１２に形成された第１の電子部品１の電気的な検査を行う。ここでは、多数個取り基板１２の下面に形成されたバンプ５にテスター５０のプローブ５１を当てて電気的な接合状態の検査を行っている。検査の結果、良品と判定されると、図４（ｂ）に示すように、良品とされる第１の電子部品１を構成する各主基板２上にチップ６の上方から移載ヘッド１３により第２の電子部品３を搭載する。このとき、各主基板２の上面に形成された電極２ａ上に第２の電子部品３の主基板８の下面の電極３ｃに形成されたバンプ９を搭載する（図２参照）。主基板２と第２の電子部品３の主基板８の間にはバンプ９が介在しているので、主基板２の上面と第２の電子部品３の主基板８の下面の間には空隙部ａが生じる。空隙部ａの高さｈはバンプ９の大きさにより異なるが、０．１ｍｍ〜０．３ｍｍ程度と狭小である。
第２の電子部品３の搭載後、バンプ９を半田の融点温度以上（約２４０℃）に加熱して溶融させて電極２ａと融着させる（図２参照）。これにより、第２の電子部品３が電気的に接合された状態で第１の電子部品１（図２、図３参照）を構成する主基板２上に実装される。
図４（ｃ）において、多数個取り基板１２の上面であって第２の電子部品３の縁部の側方にアンダーフィル樹脂４がディスペンサ１４により塗布される。図４（ｄ）は全ての電子部品３の縁部の側方にアンダーフィル樹脂４が塗布された状態を示している。隣接する第２の電子部品３、３の縁部の側方に塗布されるアンダーフィル樹脂４は互いに結合して一繋がりの状態となっている。
アンダーフィル樹脂４には性状の異なる種々のものがあり、常温において高い流動性を有するものであれば、第２の電子部品３の縁部の側方に塗布されると、図４（ｅ）に示す
ように、多数個取り基板１２の上面で流動して空隙部ａに進入する。さらに、狭小な空隙部ａとの接触部に生じる毛管現象によって空隙部ａの内奥までに進入し、これを完全に充填する。
一方、アンダーフィル樹脂４が常温において高い粘性を有している場合、アンダーフィル樹脂４は流動することなく、多数個取り基板１２の上面であって第２の電子部品３の縁部の側方に滞留したままとなる。この場合は、アンダーフィル樹脂４を加熱することにより軟化させ、多数個取り基板１２の上面で流動させて空隙部ａを充填する。
このように、多数個取り基板１２の上面で流動するアンダーフィル樹脂４と狭小な空隙部ａの間に生じる毛管現象を利用することにより、主基板２と第２の電子部品３の主基板８の間の狭小な空隙部ａにも容易にアンダーフィル樹脂４を充填することが可能となる。また、主基板２が複数個連結して一つの板状の多数個取り基板１２となっているので、硬化する前のアンダーフィル樹脂４は多数個取り基板１２に遮断されて主基板２の下面に形成されたバンプ５に付着することがない。また、複数の空隙部ａを一つの工程で同時に充填することができて効率的である。
多数個取り基板１２の上面に塗布されるアンダーフィル樹脂４は、空隙部ａを充填し得る量が必要である。量が少なすぎると充填が不十分となって接合強度が不足し、多すぎると第２の電子部品３の上面に溢れ出て電極３ａ（図２参照）に付着したり、多数個取り基板１２の側方からこぼれ出て下面のバンプ５に付着したりして接合不良の原因となる。接合強度の点から、図４（ｄ）に示すように第２の電子部品３の主基板８の縁部まで封止することができる程度の量が好ましい。
充填が完了すると、図４（ｆ）に示すように、アンダーフィル樹脂４を加熱して熱硬化させる。その後自然冷却させることにより樹脂封止が完了する。最後に、図４（ｇ）に示すように、区画線Ｎ（図３参照）で多数個取り基板１２をブレード１５により裁断する。これにより、多数個取り基板１２は主基板２毎に分割され、第１の電子部品１上に第２の電子部品３を段積みしてなる多段電子部品が４個形成される。
このように、第１の電子部品１を構成する主基板２を複数個連続してなる多数個取り基板１２の上面にアンダーフィル樹脂４を塗布し、主基板２の上面と第２の電子部品３の主基板８の下面の間の空隙部ａを充填したアンダーフィル樹脂４が硬化した後に多数個取り基板１２を裁断して複数個の多段電子部品を製造するので、アンダーフィル樹脂４が未接合のバンプ５に付着するといった電気的不具合が生じることなく、接合信頼性の高い複数個の多段電子部品を容易かつ効率的に製造することができる。
（実施の形態２）
次に、本発明の実施の形態２について、図５を参照して説明する。図５（ａ）〜（ｅ）は、本発明の実施の形態２における多段電子部品の製造方法を工程順に示している。なお、以下の説明において、実施の形態１と同一の工程については説明を省略する。
図５（ａ）において、電気的な検査を行った多数個取り基板１２について、チップ６の上面を含む各主基板２の上面に先塗り型の樹脂２０をディスペンサ２１により塗布する。先塗り型の樹脂２０は、半田が溶融した後に硬化する特性を有する熱硬化型樹脂であり、溶融した半田によって第２の電子部品３の位置が修正される現象、いわゆるセルフアライメントを阻害することなく硬化することを特徴とするものである。この先塗り型の樹脂２０には、半田の酸化膜を除去する活性力を有するものも使用できる。さらに好ましくは硬化反応が急激に進行する硬化促進温度が半田の融点よりも高い温度であるものがよい。
図５（ｂ）において、先塗り型の樹脂２０が塗布された主基板２上に移載ヘッド２２により第２の電子部品３を搭載する。このとき、先塗り型の樹脂２０は、主基板２と第２の電子部品３の主基板８の間で押圧されて両者の間を充填するとともに一部は側方に押し出されて主基板８の縁部の側方に盛り上がる。これにより、図５（ｃ）に示すように、主基板２と第２の電子部品３の主基板８の間ｃ及び主基板８の縁部の側方ｄが先塗り型の樹脂２０により樹脂封止される。
この状態で、バンプ９及び先塗り型の樹脂２０を半田の融点温度（約２４０℃）以上に加熱し、熱溶融したバンプ９を主基板２の電極２ａ（図２参照）と接合させるとともに先塗り型の樹脂２０を熱硬化させる。これにより、第２の電子部品３が電気的に接合された状態で第１の電子部品１（図２、図３参照）を構成する主基板２上に実装されると同時に樹脂封止が行われる。最後に、図５（ｄ）において、区画線Ｎ（図３参照）で多数個取り基板１２をブレード１５により裁断する。これにより、多数個取り基板１２は主基板２毎に分割され、第１の電子部品１上に第２の電子部品３を段積みしてなる多段電子部品が４個形成される。
このように、樹脂封止用の先塗り型の樹脂２０を塗布した主基板２上に第２の電子部品３を実装するので、主基板２と第２の電子部品３の主基板８の間を完全に樹脂封止することができる。これにより、接合信頼性の高い多段電子部品を容易かつ効率的に製造することができる。また、先塗り型の樹脂２０を多数個取り基板１２の上で熱硬化させた後に裁断して複数個の多段電子部品を製造しているので、先塗り型の樹脂２０が未接合のバンプ５に付着するといった電気的不具合の発生を回避することができる。さらに、段積みした電子部品の電気的接合と樹脂封止を一つの工程で同時に行うので、製造工程を短縮することが可能となり製造効率に優れる。
（実施の形態３）
次に、本発明の実施の形態３について、図６を参照して説明する。図６（ａ）〜（ｄ）は、本発明の実施の形態３における多段電子部品の製造方法を工程順に示している。実施の形態３における多段電子部品の製造方法は、実施の形態１における多段電子部品の製造方法に、図６（ａ）に示すように、第２の電子部品３上に更に第２の電子部品３を搭載する工程が付加される。バンプ９を加熱して溶融させる工程は、最上段の第２の電子部品３を搭載した後に１回だけ行なうのが好ましいが、各段の第２の電子部品３を搭載する度に行うようにしてもよい。図６（ｂ）において、多数個取り基板１２の上面であって第２の電子部品３の縁部の側方に塗布されるアンダーフィル樹脂４は、上記の空隙部ａに加え中段の第２の電子部品３の主基板８と上段の第２の電子部品３の主基板８の間の空隙部ｅを充填する必要があるので、実施の形態１におけるアンダーフィル樹脂４の塗布量の２倍程度の量を塗布する必要がある。
図６（ｃ）において、塗布されたアンダーフィル樹脂４は、毛管現象によって空隙部ａ及び空隙部ｅの内奥まで侵入し、これを充填する。このとき、アンダーフィル樹脂４の性状に応じて熱を加えて軟化させる。充填が完了すると、アンダーフィル樹脂４を熱硬化させ、その後自然冷却させることにより樹脂封止が完了する。最後に、図６（ｄ）に示すように、区画線Ｎ（図３参照）で多数個取り基板１２をブレード１５により裁断する。これにより、多数個取り基板１２は主基板２毎に分割され、第１の電子部品１上に２個の第２の電子部品３を段積みしてなる多段電子部品が４個形成される。
（実施の形態４）
次に、本発明の実施の形態４について、図７を参照して説明する。図７（ａ）〜（ｄ）は、本発明の実施の形態４における多段電子部品の製造方法を工程順に示している。実施の形態４における多段電子部品の製造方法は、実施の形態２における多段電子部品の製造
方法に、図７（ａ）に示すように、チップ１０の上面を含む第２の電子部品３上に更に先塗り型の樹脂２０を塗布し、図７（ｂ）に示すように、先塗り型の樹脂２０が塗布された第２の電子部品３上に更に第２の電子部品３を実装する工程が付加される。これにより、図７（ｃ）に示すように、主基板２と中段の第２の電子部品３の間ｃ及び中段の第２の電子部品３と上段の第２の電子部品３の間ｆと主基板８の縁部の側方ｄが先塗り型の樹脂２０により樹脂封止される。
図７（ｃ）において、先塗り型の樹脂２０と第２の電子部品３のバンプ９を半田の融点温度（約２４０℃）以上に加熱する。これにより、中段の第２の電子部品３と上段の第２の電子部品３が電気的に接合された状態で第１の電子部品１（図２、図３参照）を構成する主基板２上に実装されると同時に先塗り型の樹脂２０が硬化して樹脂封止が完了する。
最後に、図７（ｄ）において、区画線Ｎ（図３参照）で多数個取り基板１２をブレード１５により裁断する。これにより、多数個取り基板１２は主基板２毎に分割され、第１の電子部品１上に２個の第２の電子部品３を段積みしてなる多段電子部品が４個形成される。なお、先塗り型の樹脂２０は、実施の形態２で説明したものと同じである。
本発明の多段電子部品の製造方法によれば、第１の電子部品１上に３段以上の第２の電子部品３を段積みした多段電子部品についても、実施の形態３又は実施の形態４に記載した製造工程を繰り返すことにより製造することができる。また、実施の形態１乃至４では、４個の主基板２が一列に連結された多数個取り基板を例にとり説明を行ったが、本発明の実施の形態はこれに限定するものではなく、５個以上の主基板２が連結された多数個取り基板や二列以上の多数個取り基板を使用しても多段電子部品を製造することができる。
本発明の多段電子部品の製造方法によれば、第１の電子部品を構成する主基板を複数個連続してなる多数個取り基板の上面に樹脂を塗布し、段積みされた電子部品間の空隙部を充填した樹脂が硬化した後に多数個取り基板を裁断して複数個の多段電子部品を製造するので、樹脂が未接合の電気的接合部に付着するといった電気的不具合が生じることなく、接合信頼性の高い複数個の多段電子部品を容易かつ効率的に製造することができるものであり、主基板とチップがパッケージングされた電子部品を多段積みしてなる多段電子部品を製造する分野において有用である。
本発明の実施の形態１における多段電子部品の製造方法により製造される多段電子部品の斜視図 本発明の実施の形態１における多段電子部品の製造方法により製造される多段電子部品の側断面図 本発明の実施の形態１における多数個取り基板の斜視図 本発明の実施の形態１における多段電子部品の製造工程の説明図 本発明の実施の形態２における多段電子部品の製造工程の説明図 本発明の実施の形態３における多段電子部品の製造工程の説明図 本発明の実施の形態４における多段電子部品の製造工程の説明図 従来の多段電子部品の製造方法におけるアンダーフィル樹脂の注入作業の様子を示す説明図 従来の多段電子部品の製造方法におけるアンダーフィル樹脂の注入作業の様子を示す説明図
符号の説明
１ 第１の電子部品
２ 主基板
３ 第２の電子部品
４ アンダーフィル樹脂
５、９ バンプ
６、１０ チップ
８ 主基板
１２ 多数個取り基板
２０ 先塗り型の樹脂

Claims (3)

  1. 主基板上にチップを実装した第１の電子部品上に、主基板上にチップを実装した第２の電子部品を少なくとも一つ電気的に接続させて段積みしてなる多段電子部品の製造方法であって、
    前記第１の電子部品を構成する主基板を複数個連結してなり、これらの主基板上にチップが実装された多数個取り基板を準備し、
    前記第１の電子部品を構成する主基板上に第２の電子部品を搭載して接合する工程と、
    前記多数個取り基板の上面であって前記第２の電子部品の主基板の縁部の側方に樹脂を塗布する工程と、
    前記第１の電子部品を構成する主基板と前記第２の電子部品の主基板の間の空隙部を充填した樹脂を硬化させる工程と、
    前記多数個取り基板を裁断して前記第１の電子部品を構成する主基板毎に分割する工程と、
    を含むことを特徴とする多段電子部品の製造方法。
  2. 主基板上にチップを実装した第１の電子部品上に、主基板上にチップを実装した第２の電子部品を少なくとも一つ電気的に接続させて段積みしてなる多段電子部品の製造方法であって、
    前記第１の電子部品を構成する主基板を複数個連結してなり、それぞれの主基板上にチップを実装した多数個取り基板を準備し、
    前記第１の電子部品を構成する主基板上に第２の電子部品を搭載して接合する工程と、
    前記多数個取り基板の上面であって前記第２の電子部品の主基板の縁部の側方に樹脂を塗布する工程と、
    この樹脂を前記第１の電子部品を構成する主基板と前記第２の電子部品の主基板の間の空隙部に進入させる工程と、
    前記空隙部に進入してこれを充填した前記樹脂を硬化させる工程と、
    前記多数個取り基板を裁断して前記第１の電子部品を構成する主基板毎に分割する工程と、
    を含むことを特徴とする多段電子部品の製造方法。
  3. 主基板上にチップを実装した第１の電子部品上に、主基板上にチップを実装した第２の電子部品を少なくとも一つ電気的に接続させて段積みしてなる多段電子部品の製造方法であって、
    前記第１の電子部品を構成する主基板を複数個連結してなり、それぞれの主基板上にチップを実装した多数個取り基板を準備し、
    前記第１の電子部品を構成する主基板の上面に樹脂を塗布する工程と、
    前記第１の電子部品を構成する主基板の上面に塗布された樹脂上に第２の電子部品を搭載する工程と、
    前記第２の電子部品を搭載した多数個取り基板を加熱することにより前記樹脂を硬化させるとともに前記第２の電子部品を接合する工程と、
    前記多数個取り基板を裁断して前記第１の電子部品を構成する主基板毎に分割する工程と、
    を含むことを特徴とする多段電子部品の製造方法。
JP2005193382A 2005-07-01 2005-07-01 多段電子部品の製造方法 Expired - Fee Related JP4556788B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005193382A JP4556788B2 (ja) 2005-07-01 2005-07-01 多段電子部品の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005193382A JP4556788B2 (ja) 2005-07-01 2005-07-01 多段電子部品の製造方法

Publications (2)

Publication Number Publication Date
JP2007012959A true JP2007012959A (ja) 2007-01-18
JP4556788B2 JP4556788B2 (ja) 2010-10-06

Family

ID=37751045

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005193382A Expired - Fee Related JP4556788B2 (ja) 2005-07-01 2005-07-01 多段電子部品の製造方法

Country Status (1)

Country Link
JP (1) JP4556788B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014052273A1 (en) * 2012-09-26 2014-04-03 Apple Inc. PoP STRUCTURE WITH ELECTRICALLY INSULATING MATERIAL BETWEEN PACKAGES

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203874A (ja) * 2000-12-28 2002-07-19 Toray Eng Co Ltd チップの実装方法
JP2002237496A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 半導体装置の製造装置およびこれを用いた半導体装置の製造方法
JP2003303922A (ja) * 2002-04-11 2003-10-24 Hitachi Chem Co Ltd 半導体パッケージ用基板、これを用いた半導体パッケージとその積層体、およびこれらの製造方法
JP2003332381A (ja) * 2002-05-14 2003-11-21 Misuzu Kogyo:Kk 電子部品の実装方法
JP2004228323A (ja) * 2003-01-22 2004-08-12 Renesas Technology Corp 半導体装置
JP2004327856A (ja) * 2003-04-25 2004-11-18 North:Kk 配線回路基板の製造方法、及び、この配線回路基板を用いた半導体集積回路装置の製造方法
JP2005045284A (ja) * 2001-03-26 2005-02-17 Denso Corp 電子部品の実装方法
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203874A (ja) * 2000-12-28 2002-07-19 Toray Eng Co Ltd チップの実装方法
JP2002237496A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 半導体装置の製造装置およびこれを用いた半導体装置の製造方法
JP2005045284A (ja) * 2001-03-26 2005-02-17 Denso Corp 電子部品の実装方法
JP2003303922A (ja) * 2002-04-11 2003-10-24 Hitachi Chem Co Ltd 半導体パッケージ用基板、これを用いた半導体パッケージとその積層体、およびこれらの製造方法
JP2003332381A (ja) * 2002-05-14 2003-11-21 Misuzu Kogyo:Kk 電子部品の実装方法
JP2004228323A (ja) * 2003-01-22 2004-08-12 Renesas Technology Corp 半導体装置
JP2004327856A (ja) * 2003-04-25 2004-11-18 North:Kk 配線回路基板の製造方法、及び、この配線回路基板を用いた半導体集積回路装置の製造方法
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014052273A1 (en) * 2012-09-26 2014-04-03 Apple Inc. PoP STRUCTURE WITH ELECTRICALLY INSULATING MATERIAL BETWEEN PACKAGES
US8963311B2 (en) 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
US9263426B2 (en) 2012-09-26 2016-02-16 Apple Inc. PoP structure with electrically insulating material between packages

Also Published As

Publication number Publication date
JP4556788B2 (ja) 2010-10-06

Similar Documents

Publication Publication Date Title
JP5570799B2 (ja) 半導体装置及びその製造方法
US7459348B2 (en) Method for manufacturing a semiconductor device
US20140295620A1 (en) Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
JP2010251347A (ja) 半導体装置の製造方法
US8980692B2 (en) Semiconductor device manufacturing method
US10121774B2 (en) Method of manufacturing a semiconductor package
TWI552280B (zh) 半導體裝置及其製造方法
JP2012212786A (ja) 半導体装置の製造方法
US8889483B2 (en) Method of manufacturing semiconductor device including filling gap between substrates with mold resin
KR20150056501A (ko) 반도체 장치의 제조 방법
JP4620553B2 (ja) 半導体装置の製造方法
US20060207086A1 (en) Method for laminating chips and method for manufacturing semiconductor device using the same
JP2010050262A (ja) 半導体装置及びその製造方法
JP5022756B2 (ja) 半導体チップの実装方法
JP4556788B2 (ja) 多段電子部品の製造方法
JP2006222470A (ja) 半導体装置および半導体装置の製造方法
JP2007294560A (ja) 半導体装置およびその製造方法
JP2010147225A (ja) 半導体装置及びその製造方法
TW201448071A (zh) 晶片堆疊、具有晶片堆疊之半導體裝置及晶片堆疊之製造方法
JP2005228929A (ja) 半導体装置およびその製造方法
JP4324773B2 (ja) 半導体装置の製造方法
JP2012015446A (ja) 半導体装置の製造方法
CN105990155A (zh) 芯片封装基板、芯片封装结构及其制作方法
JP4082265B2 (ja) 半導体装置の製造方法
KR101363992B1 (ko) 적층 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070423

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071122

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100413

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100629

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100712

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130730

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees