KR20180003317A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 그 제조 방법에 개시된다. 반도체 패키지는, 수직 방향으로 적층된 적어도 2개의 제1 반도체 칩과, 상기 적어도 2개의 제1 반도체 칩의 측면을 둘러싸는 제1 몰드층을 포함하는 서브 패키지 유닛, 및 상기 서브 패키지 유닛 상에 배치되며, 수직 방향으로 적층된 적어도 2개의 제2 반도체 칩과, 상기 적어도 2개의 제2 반도체 칩의 측면을 둘러싸며 상기 제1 몰드층과는 이격된 제2 몰드층을 포함하는 제2 서브 패키지 유닛을 포함하며, 상기 적어도 2개의 제1 반도체 칩 및 상기 적어도 2개의 제2 반도체 칩 각각은 관통 비아(through substrate via, TSV)를 구비한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 관통 비아(through substrate via, TSV)를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 장치의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이에 따라, 관통 비아를 갖는 복수의 반도체 칩을 수직 방향으로 적층하는 반도체 패키지가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 우수한 신뢰성을 갖는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 칩 적층 공정에서의 불량 발생을 감소시킬 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 수직 방향으로 적층된 적어도 2개의 제1 반도체 칩과, 상기 적어도 2개의 제1 반도체 칩의 측면을 둘러싸는 제1 몰드층을 포함하는 제1 서브 패키지 유닛, 및 상기 제1 서브 패키지 유닛 상에 배치되며, 수직 방향으로 적층된 적어도 2개의 제2 반도체 칩과, 상기 적어도 2개의 제2 반도체 칩의 측면을 둘러싸며 상기 제1 몰드층과는 이격된 제2 몰드층을 포함하는 제2 서브 패키지 유닛을 포함하며, 상기 적어도 2개의 제1 반도체 칩 및 상기 적어도 2개의 제2 반도체 칩 각각은 관통 비아(through substrate via, TSV)를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 패키지 기판, 및 상기 패키지 기판 상에 상기 패키지 기판의 상면에 수직한 방향을 따라 적층되는 복수의 서브 패키지 유닛을 포함한다. 상기 복수의 서브 패키지 유닛 각각은, 제1 버퍼 칩, 상기 제1 버퍼 칩 상에 배치되는 제1 메모리 칩, 상기 제1 메모리 칩 상에 배치되는 제2 메모리 칩, 및 상기 제1 및 제2 메모리 칩의 측면을 감싸는 제1 몰드층을 포함하며, 상기 제1 버퍼칩, 상기 제1 메모리 칩 및 상기 제2 메모리 칩은 관통 비아를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법에서, 적어도 2개의 서브 패키지 유닛을 형성한다. 상기 적어도 2개의 서브 패키지 유닛 각각은 관통 비아를 구비하는 적어도 2개의 반도체 칩과, 상기 적어도 2개의 반도체 칩의 측면을 둘러싸는 제1 몰드층을 포함한다. 이후, 패키지 기판 상에 상기 적어도 2개의 서브 패키지 유닛을 상기 패키지 기판의 상면에 수직한 방향으로 순차적으로 실장한다.
본 발명의 기술적 사상에 의한 반도체 패키지 및 그 제조 방법에 따르면, 적어도 2개의 반도체 칩이 적층된 서브 패키지 유닛을 먼저 형성하고, 이후에 패키지 기판 상에 상기 서브 패키지 유닛을 복수 개 적층함으로써 다수의 반도체 칩이 관통 비아에 의해 연결된 반도체 패키지가 얻어질 수 있다. 상기 서브 패키지 유닛을 패키지 기판 상에 적층하기 전에 상기 서브 패키지 유닛의 불량 여부를 테스트할 수 있다. 따라서, 서브 패키지 유닛 형성 단계에서 전기적 연결 불량 칩들을 미리 스크린할 수 있으므로, 반도체 패키지의 적층 공정에서의 불량 발생이 감소될 수 있다.
도 1 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 14 내지 도 18은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 19는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 21은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지(100)의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 제1 반도체 웨이퍼(W1)를 준비한다. 제1 반도체 웨이퍼(W1)는 제1 스크라이브 레인(scribe lane)(SL1)으로 구분되는 복수의 제1 반도체 칩(C1)으로 이루어질 수 있다. 제1 반도체 칩(C1)은 제1 반도체 기판(110), 제1 반도체 소자층(120) 및 제1 관통 비아(130)를 포함한다. 제1 반도체 기판(110)은 서로 반대되는 제1 면(112) 및 제2 면(114a)을 가질 수 있다. 제1 반도체 소자층(120)은 제1 반도체 기판(110)의 제1 면(112)에 형성될 수 있다. 제1 관통 비아(130)는 제1 반도체 기판(110)의 제1 면(112)으로부터 제1 반도체 소자층(120)을 관통하도록 제1 반도체 기판(110) 내로 연장되도록 형성될 수 있다.
제1 반도체 소자층(120)은 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 제1 반도체 소자층(120)은 상기 복수의 개별 소자들을 제1 반도체 기판(110)에 형성되는 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 그러나 제1 반도체 소자층(120)에 포함되는 복수의 개별 소자들의 종류가 전술한 바에 한정되는 것은 아니다.
제1 관통 비아(130)는 제1 반도체 기판(110)의 제1 면(112)으로부터 제1 반도체 기판(110)의 내부로 연장될 수 있다. 제1 관통 비아(130)의 적어도 일부는 기둥 형상일 수 있다. 제1 관통 비아(130)는 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립도전층으로 이루어질 수 있다. 제1 반도체 기판(110)과 제1 관통 비아(130) 사이에는 비아 절연막(도시 생략)이 개재될 수 있다. 상기 비아 절연막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다.
제1 관통 비아(130)는 후속 공정에서, 제1 반도체 기판(110)의 일부를 제거하여, 일부가 제거된 제1 반도체 기판(110)을 관통하는 도전물질들로 이루어질 수 있다. 예를 들면, 제1 관통 비아(130)는 상기 배리어막 및 상기 배리어막 내부를 채우는 매립도전층으로 이루어질 수 있다. 또는 예를 들면, 제1 관통 비아(130)는 상기 배리어막, 상기 배리어막 내부를 채우는 매립도전층 및 상기 금속 배선층 및/또는 비아 플러그 중 일부로 이루어질 수 있다.
도 2를 참조하면, 제1 반도체 기판(110) 상에 제1 관통 비아(130)와 전기적으로 연결되는 제1 접속 패드(132)를 형성하고, 제1 접속 패드(132) 상에 제1 접속 범프(134)를 형성할 수 있다.
도시되지는 않았지만, 제1 접속 범프(134)는 필라층(도시 생략) 및 상기 필라층 상에 배치되는 솔더층(도시 생략)을 포함할 수 있다. 예를 들어, 제1 반도체 소자층(120) 상에 제1 접속 패드(132)의 일부분을 노출하는 개구부(도시 생략)를 구비하는 마스크 패턴(도시 생략)을 형성할 수 있다. 이후, 상기 마스크 패턴에 의해 노출되는 제1 접속 패드(132)의 부분 상에 상기 필라층 및 상기 솔더층을 순차적으로 형성할 수 있다. 예를 들어, 상기 필라층 및 상기 솔더층은 전기도금 공정을 수행하여 형성될 수 있다. 이후, 상기 마스크 패턴을 제거하고, 열처리를 통하여 상기 솔더층을 리플로우시켜 볼록한 형상을 갖는 상기 솔더층을 형성할 수 있다. 한편, 도 2에는 제1 접속 범프(134)가 볼록한 형상을 갖는 것으로 개략적으로 도시되었으나, 제1 접속 범프(134)의 형상이 예시한 바에 한정되는 것은 아니다. 예를 들어, 제1 접속 범프(134)는 상기 필라층이 제1 반도체 소자층(120)의 상면에 수직한 측벽을 갖는 실린더 형상을 가지며, 상기 솔더층이 상기 필라층 상에서 실질적으로 반구 형상을 갖도록 형성될 수 있다. 또한, 상기 필라층은 각각이 서로 다른 금속 물질을 포함하는 금속층들이 적층된 구조로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 접속 범프(134)는 약 20 내지 100 ㎛의 수평 방향 폭(예를 들어, 제1 반도체 웨이퍼(W1)의 상면에 평행한 방향에 따른 폭)을 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 제1 접속 범프(134)는 약 20 내지 60 ㎛의 수평 방향 폭을 가질 수 있다.
도 3을 참조하면, 제1 접속 범프(134)가 형성된 제1 반도체 웨이퍼(W1)를 제1 캐리어 기판(10)에 부착한다. 제1 캐리어 기판(10)은 제1 지지 기판(12) 및 제1 글루층(glue layer)(14)으로 이루어질 수 있다. 제1 반도체 웨이퍼(W1)는 제1 접속 범프(134)가 제1 캐리어 기판(10)을 향하도록, 제1 캐리어 기판(10)에 부착될 수 있다. 제1 접속 범프(134)는 제1 글루층(14)에 의하여 감싸질 수 있다. 제1 반도체 기판(110)의 제1 면(112) 중 제1 접속 범프(134)에 의하여 커버되지 않고 노출되는 부분은 제1 글루층(14)과 접할 수 있다.
도 4를 참조하면, 제1 반도체 기판(110)의 일부분을 제거하여 제1 관통 비아(130)를 노출시킨다. 제1 반도체 기판(110)의 제2 면(114)에는 제1 관통 비아(130)가 노출될 수 있다. 제1 관통 비아(130)가 제1 반도체 기판(110)의 제2 면(114)에 노출됨으로써, 제1 관통 비아(130)는 제1 반도체 기판(110)을 관통한 형상을 가질 수 있다. 선택적으로 제1 관통 비아(130)가 제2 면(114)보다 돌출되도록, 제1 반도체 기판(110)의 일부분을 제거할 수 있다.
제1 관통 비아(130)를 노출시키기 위하여 CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 이용하여 제1 반도체 기판(110)의 일부분을 제거할 수 있다.
이후, 제1 반도체 웨이퍼(W1)의 노출면, 즉 제1 반도체 기판(110)의 제2 면(114)을 덮는 제1 후면 보호층(136)을 형성한다. 제1 후면 보호층(136)은 예를 들면, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 제1 후면 보호층(136)은 예를 들면, 절연성 폴리머로 이루어질 수 있다. 제1 후면 보호층(136)을 형성하기 위하여, 제1 반도체 기판(110)의 제2 면(114)과 노출된 제1 관통 비아(130)를 덮는 절연성 폴리머막을 형성한 후, 에치백 공정을 통하여 상기 절연성 폴리머막을 일부 제거하여, 제1 관통 비아(130)가 노출되도록 할 수 있다.
제1 후면 보호층(136)에 의하여 노출되는 제1 관통 비아(130) 부분과 전기적으로 연결되는 제1 상부 접속 패드(138)를 형성한다. 선택적으로 제1 상부 접속 패드(138)는 형성되지 않고 생략될 수도 있다.
도 5를 참조하면, 제2 반도체 칩(C2)을 준비한다. 제2 반도체 칩(C2)을 준비하기 위하여, 도 1 내지 도 4에서 보인 제1 반도체 웨이퍼(W1)와 유사하게 제2 반도체 웨이퍼(도시 생략)를 가공한 후, 상기 제2 반도체 웨이퍼를 분리하여 제2 반도체 칩(C2)을 준비할 수 있다.
제2 반도체 칩(C2)은 제2 반도체 기판(210)과, 제2 반도체 기판(210) 상에 형성된 제2 반도체 소자층(220)을 포함할 수 있다. 제2 반도체 소자층(220)은 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함하는 복수의 개별 소자를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 웨이퍼는 제1 반도체 웨이퍼(W1)와 다른 공정을 통하여 형성된 이종의 개별 소자를 포함하는 반도체 웨이퍼일 수 있다. 이에 따라, 제2 반도체 칩(C2)은 제1 반도체 칩(C1)과는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 웨이퍼(W1)가 시스템 LSI 소자를 포함하는 제1 반도체 칩(C1)을 포함하고 제2 반도체 칩(C2)은 DRAM 소자를 포함할 수 있다.
다른 실시예들에 있어서, 상기 제2 반도체 웨이퍼는 제1 반도체 웨이퍼(W1)와 동일 공정을 통하여 형성된 동종의 개별 소자를 포함하는 반도체 웨이퍼일 수도 있다. 제2 반도체 칩(C2)는 제1 반도체 칩(C1)과 동일한 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 웨이퍼(W1)가 DRAM 칩을 포함하는 제1 반도체 칩(C1)을 포함하고 제2 반도체 칩(C2)은 DRAM 소자를 포함할 수도 있다.
복수 개의 제2 반도체 칩(C2)은 서로 연결된 상기 제2 반도체 웨이퍼의 형태로 제2 캐리어 기판(20)에 부착된 후, 절삭되어 제2 반도체 칩(C2)으로 분리될 수 있다. 제2 반도체 칩(C2)은 제2 반도체 기판(210), 제2 반도체 소자층(220) 및 제2 관통 전극(230)을 포함할 수 있다. 제2 반도체 기판(210)은 서로 반대되는 제1 면(212) 및 제2 면(214)을 가질 수 있다. 제2 관통 전극(230)은 제2 반도체 기판(210)을 관통할 수 있다.
제2 반도체 칩(C2)은 제2 접속 패드(232), 제2 접속 범프(234), 제2 후면 보호층(236) 및 제2 상부 접속 패드(238)를 포함할 수 있다. 제2 접속 패드(232), 제2 접속 범프(234), 제2 후면 보호층(236) 및 제2 상부 접속 패드(238)에 대한 상세한 설명은 도 2를 참조로 제1 접속 패드(132), 제1 접속 범프(134), 제1 후면 보호층(136) 및 제1 상부 접속 패드(138)에 대하여 설명한 바와 유사하다.
도 6을 참조하면, 도 5에 도시된 제2 캐리어 기판(20)으로부터 제2 반도체 칩(C2)을 분리하여, 도 6에 도시된 제1 반도체 웨이퍼(W1) 상에 적층한다. 복수의 제2 반도체 칩(C2)은, 제1 반도체 웨이퍼(W1)가 포함하는 복수의 제1 반도체 칩(C1)에 각각 대응되도록, 제1 반도체 웨이퍼(W1) 상에 적층될 수 있다. 즉, 복수의 제2 반도체 칩(C2)은 복수의 제1 반도체 칩(C1) 상에 각각 대응되도록 적층될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(C2)은 제1 절연 물질층(142)을 사이에 두고 제1 반도체 칩(C1) 상에 부착될 수 있다. 예를 들어, 복수의 제2 반도체 칩(C2)이 서로 연결된 상기 제2 반도체 웨이퍼의 형태로 제2 캐리어 기판(20)에 부착되기 전에, 상기 제2 반도체 웨이퍼와 제2 캐리어 기판(20) 사이에 제1 절연 물질층(142)이 개재될 수 있다. 그 이후, 상기 제2 반도체 웨이퍼가 절삭되어 제2 반도체 칩(C2)으로 분리될 수 있고, 여기서 분리된 제2 반도체 칩(C2) 상에 제1 절연 물질층(142)이 부착된 상태로 제1 반도체 칩(C1) 상에 놓여질 수도 있다.
제2 반도체 칩(C2)은 제1 관통 전극(130)과 제2 관통 전극(230)이 전기적으로 연결되도록 제1 반도체 칩(C1) 상에 적층될 수 있다. 제1 관통 전극(130)과 제2 관통 전극(230)이 전기적으로 연결될 수 있도록, 제2 반도체 칩(C2)의 제2 접속 범프(234)가 제1 상부 접속 패드(134)와 접촉하도록 제2 반도체 칩(C2)을 제1 반도체 칩(C1) 상에 적층할 수 있다. 제1 상부 접속 패드(134)가 형성되지 않은 경우, 제2 접속 범프(234)는 제1 관통 전극(130)과 접촉할 수 있다.
제2 반도체 칩(C2)을 제1 반도체 칩(C1) 상에 적층한 후, 리플로우 공정 또는 열압착(thermal compression) 공정을 수행하여 제2 접속 범프(234)와 제1 상부 접속 패드(134)의 사이 또는 제2 접속 범프(234)와 제1 관통 전극(130)의 사이의 접촉력을 높이고, 접촉 저항을 감소시킬 수 있다.
도 6에 예시적으로 도시된 것과 같이, 제1 절연 물질층(142)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에서 제1 상부 접속 패드(138) 및 제2 접속 범프(234)를 둘러싸도록 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 절연 물질층(142)은 절연성 폴리머일 수 있다. 예를 들어, 제1 절연 물질층(142)은 비전도성 필름(nonconductive film, NCF)을 부착하여 형성될 수 있다. 제1 절연 물질층(142)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이의 연결 부분을 밀봉하고 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이의 공간을 채우는 언더필 부재일 수 있다.
여기서 용어 "언더필 부재"는 특정한 제조 방법에 의하여 형성되거나 특정한 물질로 이루어지는 것을 지칭하는 것이 아니고, 반도체 칩 하부, 예를 들면 반도체 칩들 사이의 공간, 반도체 칩과 인터포저 사이의 공간, 또는 인터포저와 인쇄 회로 기판 사이의 공간을 채우는 물질층을 의미할 수 있다. 예를 들어, "언더필 부재"는 본 명세서에서 사용되는 절연 물질층, 아래에서 설명될 언더필층 또는 언더필 물질층을 포괄적으로 가리키는 것으로 이해되어야 한다.
도 7을 참조하면, 앞서 도 5 및 도 6을 참조로 설명한 공정들을 반복하여, 복수의 제2 반도체 칩(C2) 상에 제2 절연 물질층(144)을 사이에 두고 복수의 제3 반도체 칩(C3)이 복수의 제2 반도체 칩(C2)에 각각 대응되도록 제1 반도체 웨이퍼(W1) 상에 적층한다. 이후, 리플로우 공정 또는 열압착 공정이 수행되어 제3 반도체 칩(C3)이 제2 반도체 칩(C2)과 전기적으로 연결될 수 있다. 유사하게, 복수의 제3 반도체 칩(C3) 상에 제3 절연 물질층(146)을 사이에 두고 복수의 제4 반도체 칩(C4)이 복수의 제3 반도체 칩(C3)에 각각 대응되도록 제1 반도체 웨이퍼(W1) 상에 적층한다. 이후, 리플로우 공정 또는 열압착 공정이 수행되어 제4 반도체 칩(C4)이 제3 반도체 칩(C3)과 전기적으로 연결될 수 있다. 또한, 복수의 제4 반도체 칩(C4) 상에 제4 절연 물질층(148)을 사이에 두고 복수의 제5 반도체 칩(C5)이 복수의 제4 반도체 칩(C4)에 각각 대응되도록 제1 반도체 웨이퍼(W1) 상에 적층한다. 이후, 리플로우 공정 또는 열압착 공정이 수행되어 제5 반도체 칩(C5)이 제4 반도체 칩(C4)과 전기적으로 연결될 수 있다.
제3 내지 제5 반도체 칩(C3, C4, C5)은 제2 반도체 칩(C2)과 동일한 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 또는 제3 내지 제5 반도체 칩(C3, C4, C5)은 제2 반도체 칩(C2)과는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다. 도 7에는 제1 반도체 웨이퍼(W1) 상에 제2 내지 제5 반도체 칩(C2, C3, C4, C5)이 수직 방향으로 적층된 5개의 반도체 칩 적층 구조를 예시적으로 도시하였으나, 제1 반도체 웨이퍼(W1) 상에 적층되는 반도체 칩의 개수는 달라질 수 있다.
한편, 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에 제1 절연 물질층(142)을 형성하는 대신 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에 제1 언더필층을 형성할 수도 있다. 상기 제1 언더필층은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 에폭시 수지로 형성될 수 있다. 상기 제1 언더필층은 필러가 혼합될 수 있고, 상기 필러는 예를 들면, 실리카로 이루어질 수 있다. 유사하게, 제2 내지 제4 절연 물질층(144, 146, 148) 대신 제2 내지 제4 언더필층을 형성할 수 있다.
도 8을 참조하면, 제1 반도체 웨이퍼(W1) 상에 제2 내지 제5 반도체 칩(C2, C3, C4, C5)을 덮는 제1 몰드층(160)을 형성한다. 제1 몰드층(160)은 제2 내지 제5 반도체 칩(C2, C3, C4, C5)의 측면을 둘러싸도록 형성될 수 있다. 제1 몰드층(160)은 제1 반도체 칩(C1)의 상면 일부분과 접촉할 수 있다. 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5) 사이에 제1 내지 제4 절연 물질층(142, 144, 146, 148)이 개재되므로, 제1 몰드층(160)은 제1 내지 제4 절연 물질층(142, 144, 146, 148)의 측면을 에워쌀 수 있다. 예시적인 실시예들에 있어서, 제1 몰드층(160)은 EMC(Epoxy Mold Compound)로 이루어질 수 있다.
도 8에 예시적으로 도시된 것과 같이, 제1 몰드층(160)은 제5 반도체 칩(C5)의 상면(512)을 커버하지 않을 수 있다. 이에 따라 제5 반도체 칩(C5)의 제5 후면 보호층(536) 및 제5 상부 접속 패드(538)가 제1 몰드층(160) 외부로 노출될 수 있다.
도 9를 참조하면, 제1 몰드층(160) 상에 노출된 제5 반도체 칩(C5)의 제5 상부 접속 패드(538)를 통해 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)의 정상 동작 또는 불량 여부를 평가하는 전기적 특성 테스트를 수행할 수 있다.
도 9에 예시적으로 도시된 것과 같이, 제5 반도체 칩(C5)이 제5 관통 비아(530)를 구비하며 제5 반도체 칩(C5)의 제2 면(514) 상에 제5 상부 접속 패드(538)가 형성될 수 있다. 따라서, 캐리어 기판(10) 상에 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)이 적층된 상태(즉, 캐리어 기판(10)으로부터 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)을 분리하지 않은 상태)에서 전기적 특성 테스트를 용이하게 수행할 수 있다.
일반적으로, 최상부에 배치되는 반도체 칩은 관통 비아(및/또는 상부 접속패드)를 구비하지 않기 때문에, 전기적 특성 테스트를 수행하기 위하여 캐리어 기판으로부터 반도체 칩의 적층 구조를 분리하고, 최하부에 배치되는 반도체 칩의 적층 단자가 위로 향하도록 상기 반도체 칩의 적층 구조를 상하 반전시킬 필요가 있다. 그러나, 본 발명의 기술적 사상에 따르면, 제5 반도체 칩(C5)이 제5 관통 비아(530) 및 상부 접속 패드(538)를 구비하기 때문에, 전기적 특성 테스트를 수행하기 위하여 캐리어 기판(10)으로부터 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)의 적층 구조를 분리하거나 상하 반전시킬 필요가 없다. 따라서, 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)의 상기 전기적 특성 테스트를 용이하게 수행할 수 있다.
도 10을 참조하면, 제1 반도체 웨이퍼(W1)(도 9 참조)를 제1 스크라이브 레인(SL1)(도 20 참조)을 따라서 절삭하여, 서로 대응되는 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)을 포함하는 서브 패키지 유닛(M1)으로 분리할 수 있다.
서브 패키지 유닛(M1)은 제1 관통 비아(130)를 포함하는 제1 반도체 칩(C1) 상에, 제2 관통 비아(230)를 포함하는 제2 반도체 칩(C2), 제3 관통 비아(330)를 포함하는 제3 반도체 칩(C3), 제4 관통 비아(430)를 포함하는 제4 반도체 칩(C4), 및 제5 관통 비아(530)를 포함하는 제5 반도체 칩(C5)이 순차적으로 적층된 구조를 갖는다.
예시적인 실시예들에 있어서, 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)은 동종의 반도체 칩일 수 있다. 예를 들어, 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)은 메모리 칩일 수 있다. 다른 실시예들에 있어서, 제1 반도체 칩(C1)은 제2 내지 제5 반도체 칩(C2, C3, C4, C5)과 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(C1)은 로직 칩일 수 있고, 제2 내지 제5 반도체 칩(C2, C3, C4, C5)은 메모리 칩일 수 있다. 다른 예시에서, 제1 반도체 칩(C1)은 버퍼 칩일 수 있고, 제2 내지 제5 반도체 칩(C2, C3, C4, C5)은 메모리 칩일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제2 내지 제5 반도체 칩(C2, C3, C4, C5)은 실질적으로 서로 동일한 수평 단면적을 가질 수 있고, 제1 반도체 칩(C1)의 수평 단면적은 제2 내지 제5 반도체 칩(C2, C3, C4, C5)의 수평 단면적보다 클 수 있다.
제1 반도체 칩(C1) 및 제2 반도체 칩(C2) 사이에는 제1 절연 물질층(142)이 배치되고, 제2 반도체 칩(C2) 및 제3 반도체 칩(C3) 사이, 제3 반도체 칩(C3)과 제4 반도체 칩(C4) 사이 및 제4 반도체 칩(C4)과 제5 반도체 칩(C5) 사이에는 제2 내지 제4 절연 물질층(144, 146, 148)이 각각 배치될 수 있다.
제1 몰드층(160)은 제2 내지 제5 반도체 칩(C2, C3, C4, C5)의 측면을 감싸도록 제1 반도체 칩(C1) 상의 일부분에 형성될 수 있다. 제1 반도체 칩(C1)이 제2 내지 제5 반도체 칩(C2, C3, C4, C5)보다 큰 수평 단면적을 가지며, 이에 따라 제1 반도체 칩(C1)의 측면은 제1 몰드층(160)으로 둘러싸이지 않을 수 있다. 제1 몰드층(160)의 측면은 제1 반도체 칩(C1)의 측면과 정렬될 수 있고, 제1 몰드층(160)은 제1 내지 제4 절연 물질층(142, 144, 146, 148)과 접촉할 수 있다.
제2 내지 제4 반도체 칩(C2, C3, C4)은 제2 내지 제4 관통 비아(230, 330, 430)을 통해 제1 반도체 칩(C1) 및 제5 반도체 칩(C5)에 전기적으로 연결될 수 있다. 제2 내지 제4 반도체 칩(C2, C3, C4)은 그 측면들이 제1 몰드층(160)에 의해 둘러싸여 서브 패키지 유닛(M1) 외부로 노출되지 않을 수 있고, 제1 반도체 칩(C1)의 제1 접속 범프(134) 및 제5 반도체 칩(C5)의 제5 상부 접속 패드(538)가 서브 패키지 유닛(M1) 외부로 노출될 수 있다. 다른 실시예들에 있어서, 제5 상부 접속 패드(538)가 형성되지 않을 수 있고, 이러한 경우에 제5 관통 비아(530)가 서브 패키지 유닛(M1) 외부로 노출될 수 있다.
제1 반도체 칩(C1)은 재배선층을 포함하지 않을 수 있다. 이에 따라, 제1 관통 비아(130)의 피치(또는 인접한 제1 관통 비아(130)와의 사이의 간격)과 제1 접속 범프(134)의 피치(또는 인접한 제1 접속 범프(134)와의 사이의 간격)은 실질적으로 동일할 수 있다. 또한, 제1 관통 비아(130)는 제1 접속 범프(134)와 제1 반도체 칩(C1)의 상면에 수직한 방향을 따라 정렬될 수 있고, 제1 관통 비아(130)는 제2 내지 제5 관통 비아(230, 330, 430, 530)와 제1 반도체 칩(C1)의 상면에 수직한 방향을 따라 정렬될 수 있다. 여기서, 제1 관통 비아(130)가 제1 접속 범프(134)와 수직 방향을 따라 정렬된다는 것은, 서브 패키지 유닛(M1)의 최상부면에서 바라볼 때, 제1 관통 비아(130)와 제1 접속 범프(134)가 서로 오버랩되도록 위치한다는 것을 의미할 수 있다. 제1 관통 비아(130)가 제2 내지 제5 관통 비아(230, 330, 430, 530)와 수직 방향을 따라 정렬됨에 따라, 제1 접속 범프(134)와 제5 상부 접속 패드(538) 또한 수직 방향을 따라 서로 정렬될 수 있다. 따라서, 서브 패키지 유닛(M1)을 다른 서브 패키지 유닛(M1) 상에 수직 방향으로 적층시킬 수 있다.
한편, 여기서는 서브 패키지 유닛(M1)이 수직 방향으로 적층된 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)을 포함하는 경우에 대하여 예시적으로 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 서브 패키지 유닛(M1) 내에 적층되는 반도체 칩의 개수는 달라질 수 있다. 예를 들어, 서브 패키지 유닛(M1)은 2 내지 4개의 반도체 칩을 포함하거나, 6개 이상의 반도체 칩을 포함할 수 있다.
도 11을 참조하면, 선택적으로 인터포저(610)가 준비된다.
인터포저(610)는 기판 베이스(612) 및 기판 베이스(612)의 상면 및 하면에 각각 형성된 상면 패드(614) 및 하면 패드(616)를 포함할 수 있다. 예시적인 실시예들에 있어서, 기판 베이스(612)는 반도체 물질로 이루어질 수 있고, 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다. 기판 베이스(612)의 상면, 하면 또는 내부에는 내부 배선(도시 생략)이 형성될 수 있다. 또한 기판 베이스(612)의 내부에는 상면 패드(614) 및 하면 패드(616)를 전기적으로 연결하는 관통 비아(도시 생략) 및 재배선층(도시 생략)이 형성될 수 있다.
예를 들어, 인터포저(610)는 캐리어 기판(도시 생략) 상에 부착될 수 있고, 서브 패키지 유닛(M1)이 인터포저(610) 상에 배치될 수 있다. 이때, 서브 패키지 유닛(M1)의 제1 반도체 칩(C1)이 인터포저(610)의 상면 패드(614)와 마주보도록 서브 패키지 유닛(M1)이 배치될 수 있다. 이후, 리플로우 공정 또는 열압착 공정을 수행하여 제1 반도체 칩(C1)의 제1 접속 범프(134)가 상면 패드(614) 상에 부착될 수 있다.
이후, 서브 패키지 유닛(M1)과 인터포저(610) 사이에 언더필층(630)을 형성할 수 있다. 언더필층(630)은 예를 들면, 모세관 언더필 방법에 의하여 에폭시 수지로 형성될 수 있다. 언더필층(630)은 필러가 혼합될 수 있고, 상기 필러는 예를 들면, 실리카로 이루어질 수 있다. 이와는 달리, 서브 패키지 유닛(M1)과 인터포저(610) 사이에 언더필층(630)을 형성하는 대신 절연성 폴리머 또는 비전도성 필름을 사용하여 절연 물질층(도시 생략)을 형성할 수도 있다.
이후, 서브 패키지 유닛(M1) 상에 서브 패키지 유닛(M2)이 배치될 수 있다. 서브 패키지 유닛(M2)은 도 10을 참조로 설명한 서브 패키지 유닛(M1)과 동일한 기술적 특징을 가질 수 있다.
도 11에 예시적으로 도시된 것과 같이, 서브 패키지 유닛(M2)의 제1 반도체 칩(C1)이 서브 패키지 유닛(M1)의 제5 반도체 칩(C5) 상에 배치되고, 서브 패키지 유닛(M2)의 제1 반도체 칩(C1)의 제1 접속 범프(134)가 서브 패키지 유닛(M1)의 제5 반도체 칩(C5)의 제5 상부 접속 패드(538) 상에 놓여지도록 배치될 수 있다.
한편, 서브 패키지 유닛(M1)과 서브 패키지 유닛(M2) 사이에는 제5 절연 물질층(640)이 배치될 수 있다. 제5 절연 물질층(640)은 절연성 폴리머 또는 비전도성 필름을 포함할 수 있다. 제5 절연 물질층(640)은 제1 내지 제4 절연 물질층(142, 144, 146, 148)보다 큰 수평 단면적을 가질 수 있다. 이에 따라 제5 절연 물질층(640)의 가장자리 부분(또는 외주 부분)은 서브 패키지 유닛(M1)의 제1 몰드층(160) 및 서브 패키지 유닛(M2)의 제1 몰드층(160) 사이에 배치될 수 있다.
이후, 리플로우 공정 또는 열압착 공정을 수행하여 서브 패키지 유닛(M2)의 제1 반도체 칩(C1)의 제1 접속 범프(134)가 서브 패키지 유닛(M1)의 제5 반도체 칩(C5)의 제5 상부 접속 패드(538) 상에 부착될 수 있고, 제5 절연 물질층(640)은 서브 패키지 유닛(M2)의 제1 반도체 칩(C1)과 서브 패키지 유닛(M1)의 제5 반도체 칩(C5) 사이에서 제1 접속 범프(134) 및 제5 상부 접속 패드(538)를 둘러쌀 수 있다.
도 11에는 서브 패키지 유닛(M1, M2)이 적층된 경우가 예시적으로 도시되었지만, 이와는 달리 서브 패키지 유닛(M2) 상에 다른 서브 패키지 유닛(M1, M2)이 더 적층될 수도 있다. 예를 들어, 적층될 서브 패키지 유닛(M1, M2)의 개수는 요구되는 메모리 칩의 용량에 따라 달라질 수 있다.
인터포저(610) 상에 적층되는 서브 패키지 유닛(M1, M2)은 각각 도 9를 참조로 설명한 전기적 특성 테스트 공정에서 정상 동작이 검증된 서브 패키지 유닛, 즉 KGP(Known Good Package)일 수 있다. 즉, 서브 패키지 유닛(M1, M2) 형성 단계에서 전기적 연결이 불량한 반도체 칩들을 미리 스크린하고, 정상 동작하는 서브 패키지 유닛(M1, M2)만을 인터포저(610) 상에 적층할 수 있다.
도 12를 참조하면, 서브 패키지 유닛(M2) 상에 절연 부재(650)가 부착될 수 있다. 절연 부재(650)는 서브 패키지 유닛(M2)의 외부로 노출되는 상부 접속 패드(538)(만약 상부 접속 패드(538)가 형성되지 않는 경우에는 제5 관통 비아(530))를 커버하도록 배치될 수 있다.
도 13을 참조하면, 인터포저(610) 상에서 서브 패키지 유닛(M1, M2)의 측면을 감싸는 제2 몰드층(660)을 형성할 수 있다. 제2 몰드층(660)은 제1 몰드층(160)의 측면 및 제1 반도체 칩(C1)의 측면을 둘러쌀 수 있고, 인터포저(610)의 상면 일부분 상에 배치될 수 있다. 서브 패키지 유닛(M1, M2) 사이에 배치된 제5 절연 물질층(640) 또한 제2 몰드층(660)과 접촉할 수 있다.
도 13에 예시적으로 도시된 것과 같이, 제2 몰드층(660)과 제1 몰드층(160) 사이의 계면은, 제2 몰드층(660)과 제5 절연 물질층(640) 사이의 계면과 정렬될 수 있다. 다시 말하면, 제2 몰드층(660)은 제1 몰드층(160)과 제5 절연 물질층(640) 사이의 경계 부근에서 실질적으로 평탄하고 연속적인 측면을 가질 수 있다.
인터포저(610)의 하면에는 인터포저 연결 단자(670)가 부착될 수 있다. 인터포저 연결 단자(670)는 예를 들면, 하면 패드(616) 상에 부착될 수 있다. 인터포저 연결 단자(670)는 예를 들면, 솔더볼 또는 범프일 수 있다.
예시적인 실시예들에 있어서, 인터포저 연결 단자(670)는 인터포저(610)의 하면에서, 하면 패드(616) 상에 배치되는 하부 금속층(under bump metal, UBM)(도시 생략) 및 상기 하부 금속층 상에 배치되는 솔더볼(도시 생략)을 포함할 수 있다. 인터포저 연결 단자(670)는 상기 하부 금속층 및 상기 솔더볼 사이에 배치되는 외부 연결 필라(도시 생략)를 더 포함할 수도 있고, 상기 외부 연결 필라는 예를 들어 구리를 포함할 수 있다.
이후, 인쇄 회로 기판(710)이 제공된다.
인쇄 회로 기판(710)은 기판 베이스(720)과, 기판 베이스(720)의 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 하면 패드(도시 생략)를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 상면 패드 및 상기 하면 패드는 각각 기판 베이스(720)의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 기판 베이스(720)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(720)는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 상면 패드 및 하면 패드는 구리, 니켈, 스테인리스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 기판 베이스(720) 내에는 상기 상면 패드와 상기 하면 패드를 전기적으로 연결되는 내부 배선(도시 생략)이 형성될 수 있다. 상기 상면 패드 및 상기 하면 패드는 기판 베이스(720)의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
인쇄 회로 기판(710)의 상기 상면 패드 상에 인터포저 연결 단자(670)가 놓이도록 인쇄 회로 기판(710) 상에 인터포저(610)가 배치될 수 있고, 인터포저(610)와 인쇄 회로 기판(710) 사이에 언더필층(730)이 형성될 수 있다. 인쇄 회로 기판(710)의 상기 하면 패드 상에는 외부 연결 단자(740)가 부착될 수 있다. 예를 들어 외부 연결 단자(740)는 솔더볼 또는 범프일 수 있다.
여기서는 인쇄 회로 기판(710) 상에 인터포저(610)가 실장되고, 인터포저(610) 상에 서브 패키지 유닛(M1, M2)이 실장되는 구조가 예시적으로 설명되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 임의의 패키지 기판 상에 임의의 개수의 서브 패키지 유닛(M1, M2)이 적층될 수 있다. 여기서, 용어 "패키지 기판"은 그 상부에 본 발명의 기술적 사상에 따른 서브 패키지 유닛(M1, M2)이 적층될 수 있는 임의의 기판을 의미할 수 있고, 이에 따라 "패키지 기판"은 인터포저(610), 인쇄 회로 기판(710), 세라믹 기판, 반도체 기판 등 다양한 기판을 포함하는 것으로 이해되어야 한다. 도 13에 도시된 것과는 달리, 서브 패키지 유닛(M1, M2)이 인터포저(610) 상에 실장되고 인쇄 회로 기판(710)은 생략될 수도 있고, 이와는 달리 서브 패키지 유닛(M1, M2)이 인쇄 회로 기판(710) 상에 직접 실장되고 인터포저(610)가 생략될 수도 있다.
전술한 공정에 의해 반도체 패키지(100)가 완성된다.
상기 반도체 패키지(100)의 제조 방법에 따르면, 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)을 포함하는 서브 패키지 유닛(M1, M2)이 먼저 형성되고, 요구되는 반도체 패키지의 용량에 따라 서브 패키지 유닛(M1, M2)을 복수 개 적층하여 반도체 패키지(100)를 완성할 수 있다.
일반적으로, 관통 비아를 포함하는 복수 개의 반도체 칩을 수직 방향으로 적층하는 경우에 패키지 기판 상에 반도체 칩을 하나씩 순서대로 적층한다. 그러나, 반도체 칩의 적층 개수가 증가하고, 및/또는 반도체 칩 내의 관통 비아의 사이즈 및 피치가 감소함에 따라 반도체 칩의 적층 공정에서 접합 불량이 발생하기 쉽고, 이에 따라 반도체 칩들 사이에 신뢰성 있는 전기적 연결을 제공하기 어려울 수 있다. 예를 들어, 패키지 기판 상에 반도체 칩을 하나씩 적층하는 경우에, 관통 비아와 접속 범프 사이의 전기적 연결을 위한 고온의 리플로우 공정 또는 열압착 공정을 상기 반도체 칩의 적층 개수와 동일한 횟수로 수행할 필요가 있다. 따라서, 반복적인 고온 공정에 의하여 상기 접속 범프와 상기 관통 비아 사이의 연결 부분에 열적/물리적 손상이 가해질 수 있다. 뿐만 아니라, 패키지 기판 상에 반도체 칩을 하나씩 적층하는 경우에, 요구되는 개수의 반도체 칩이 모두 적층된 패키지를 형성한 이후에 상기 패키지에 대하여 불량 여부를 테스트할 필요가 있다. 만약, 상기 패키지가 전기적 연결이 불량한 패키지로 판별되는 경우(예를 들어 하나의 불량 반도체 칩이 포함되더라도), 상기 패키지 내에 포함된 전체 반도체 칩을 사용하지 못하게 된다. 따라서, 상기 반도체 패키지 공정에서의 반도체 칩의 손실이 증가될 수 있다(또는 반도체 칩의 수율이 감소될 수 있다).
그러나, 전술한 반도체 패키지(100)의 제조 방법에 따르면, 소정의 개수의 반도체 칩(C1, C2, C3, C4, C5)이 적층된 서브 패키지 유닛(M1, M2)을 먼저 형성하고, 이후에 패키지 기판 상에 서브 패키지 유닛(M1, M2)을 복수 개 적층함으로써 다수의 반도체 칩(C1, C2, C3, C4, C5)이 관통 비아(130, 230, 330, 430, 530)에 의해 연결된 반도체 패키지(100)가 얻어질 수 있다. 따라서, 서브 패키지 유닛(M1, M2) 내에 포함된 반도체 칩(C1, C2, C3, C4, C5)이 더 적은 횟수의 고온 공정에 노출될 수 있고, 이에 따라 상기 고온 공정에 의해 접속 범프에, 또는 접속 범프와 관통 비아 사이의 연결 부분에 가해질 수 있는 열적/물리적 손상이 감소 또는 방지될 수 있다. 따라서, 반도체 패키지(100)는 우수한 신뢰성을 가질 수 있다.
또한, 서브 패키지 유닛(M1, M2)을 패키지 기판 상에 적층하기 전에 서브 패키지 유닛(M1, M2)의 불량 여부를 테스트할 수 있다. 따라서, 서브 패키지 유닛(M1, M2) 형성 단계에서 전기적 연결이 불량한 반도체칩들을 미리 스크린할 수 있으므로, 반도체 패키지(100)의 불량률이 감소될 수 있다.
도 14 내지 도 18은 예시적인 실시예들에 따른 반도체 패키지(100A)의 제조 방법을 나타내는 단면도들이다. 도 14 내지 도 18에서, 도 1 내지 도 13에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
우선 도 1 내지 도 4를 참조로 설명한 공정을 수행하여, 제1 반도체 칩(C1A)이 연결된 제1 반도체 웨이퍼(W1)(도 4 참조)를 준비한다.
도 14를 참조하면, 제1 반도체 웨이퍼(W1)를 분리하여 제1 반도체 칩(C1A)을 준비할 수 있다. 예를 들어, 제1 반도체 웨이퍼(W1)는 제1 캐리어 기판(10)에 부착된 상태로 절삭되어 제1 반도체 칩(C1A)으로 분리될 수 있다.
도 15를 참조하면, 제1 반도체 웨이퍼(W1)로부터 분리된 제1 반도체 칩(C1A)이 캐리어 기판(10)에 부착되어 있는 상태로, 제1 반도체 칩(C1A) 상에 제2 반도체 칩(C2)이 배치될 수 있다. 제2 반도체 칩(C2)에 대한 상세한 설명은 도 5에 설명된 바와 유사하다.
제1 반도체 칩(C1A)과 제2 반도체 칩(C2)은 동종의 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(C1A) 및 제2 반도체 칩(C2)은 메모리 칩일 수 있다. 또한, 제1 반도체 칩(C1A)과 제2 반도체 칩(C2)은 실질적으로 동일한 수평 단면적을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 반도체 칩(C2)이 제1 반도체 칩(C1)과는 다른 개별 소자를 포함하는 이종의 반도체 칩이어도 무방하다.
도 5 내지 도 7을 참조로 설명한 것과 유사한 공정에 의해, 제2 반도체 칩(C2) 상에 제3 반도체 칩(C3)을 적층하고, 제3 반도체 칩(C3) 상에 제4 반도체 칩(C4)을 적층할 수 있다.
도 16을 참조하면, 캐리어 기판(10) 상에 제1 내지 제4 반도체 칩(C1A, C2, C3, C4)의 측면을 덮는 제1 몰드층(160)을 형성할 수 있다. 제1 몰드층(160)은 제1 내지 제4 반도체 칩(C1A, C2, C3, C4) 각각의 사이에 배치된 제1 내지 제3 절연 물질층(142, 144, 146)의 측면을 둘러쌀 수 있다. 또한, 제1 몰드층(160)은 제4 반도체 칩(C4)의 제2 면(414)(또는 제4 반도체 칩(C4)의 상면)을 커버하지 않을 수 있다.
이후, 제1 몰드층(160)에 의해 커버되지 않는 제4 반도체 칩(C4)의 제4 상부 접속 패드(438)를 통해 제1 내지 제4 반도체 칩(C1A, C2, C3, C4)에 대한 불량 여부를 평가하는 전기적 특성 테스트를 수행할 수 있다.
도 17을 참조하면, 제1 몰드층(160)에 의해 연결된 제1 내지 제4 반도체 칩(C1A, C2, C3, C4)의 적층 구조를 제2 스크라이브 레인(SL2)(도 16 참조)을 따라서 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1A, C2, C3, C4)을 포함하는 서브 패키지 유닛(M1A)으로 분리할 수 있다.
서브 패키지 유닛(M1A)은 동일한 수평 단면적을 갖는 제1 내지 제4 반도체 칩(C1A, C2, C3, C4)을 포함할 수 있다. 제1 내지 제4 반도체 칩(C1A, C2, C3, C4)의 측면을 제1 몰딩층(160)이 둘러쌀 수 있다. 제1 반도체 칩(C1)의 제1 접속 범프(134)는 제1 몰딩층(160)에 의해 커버되지 않고 서브 패키지 유닛(M1A) 외부로 노출될 수 있다. 제4 반도체 칩(C4)의 제4 상부 접속 패드(438)(또는 만약 제4 상부 접속 패드(438)가 생략되는 경우에, 제4 관통 비아(430))는 제1 몰딩층(160)에 의해 커버되지 않고 서브 패키지 유닛(M1A) 외부로 노출될 수 있다.
이후, 도 11 내지 도 13을 참조로 설명한 공정들을 수행하여 도 18의 반도체 패키지(100A)가 완성된다.
반도체 패키지(100A)는 수직 방향으로 적층된 서브 패키지 유닛(M1A, M2A)과, 서브 패키지 유닛(M1A)과 서브 패키지 유닛(M2A) 사이에 배치되는 제5 절연 물질층(640), 서브 패키지 유닛(M1A, M2A) 및 제5 절연 물질층(640)의 측면을 둘러싸는 제2 몰드층(660)을 포함할 수 있다. 제5 절연 물질층(640)의 일부분(예를 들어, 제5 절연 물질층(640)의 가장자리 또는 에지 부분)은 서브 패키지 유닛(M1A)의 제1 몰딩층(160)과 서브 패키지 유닛(M2A)의 제1 몰딩층(160) 사이에 배치될 수 있다. 제5 절연 물질층(640)은 제1 내지 제3 절연 물질층(142, 144, 146)보다 큰 수평 단면적을 가질 수 있다.
제1 내지 제4 반도체 칩(C1A, C2, C3, C4)이 실질적으로 동일한 수평 단면적을 가지며, 제1 내지 제4 반도체 칩(C1A, C2, C3, C4)의 측면들이 제1 몰드층(160)에 의해 둘러싸이므로, 제1 내지 제4 반도체 칩(C1A, C2, C3, C4)은 제2 몰드층(640)과 직접 접촉하지 않을 수 있다.
전술한 반도체 패키지(100A)의 제조 방법에 따르면, 서브 패키지 유닛(M1A, M2A) 내에 포함된 반도체 칩(C1A, C2, C3, C4)이 더 적은 횟수의 고온 공정에 노출될 수 있고, 이에 따라 상기 고온 공정에 의해 접속 범프 또는 접속범프와 관통 비아 사이의 연결 부분에 가해질 수 있는 열적/물리적 손상이 감소 또는 방지될 수 있다. 따라서, 반도체 패키지(100A)는 우수한 신뢰성을 가질 수 있다. 또한, 서브 패키지 유닛(M1A, M2A) 형성 단계에서 전기적 연결이 불량한 반도체칩들을 미리 스크린할 수 있으므로, 반도체 패키지(100A)의 불량률이 감소될 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 패키지(100B)를 나타내는 단면도이다. 도 19에서, 도 1 내지 도 18에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 패키지(100B)는 제1 내지 제5 절연 물질층(142A, 144A, 146A, 148A, 640A)의 형상을 제외하면 도 1 내지 도 13을 참조로 설명한 반도체 패키지(100)와 실질적으로 동일하다.
도 19를 참조하면, 제1 내지 제4 절연 물질층(142A, 144A, 146A, 148A)은 제2 내지 제5 반도체 칩(C2, C3, C4, C5)의 측면에 대하여 볼록하게 돌출되는 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 절연 물질층(142A, 144A, 146A, 148A)은 비도전성 필름(NCF)을 부착하여 형성될 수 있다. 예를 들어, 서브 패키지 유닛(M1, M2)의 형성 과정에서, 제2 반도체 칩(C2)을 제1 반도체 칩(C1)의 제1 관통 비아(130)에 연결되도록 부착할 때 압력이 가해질 수 있고, 이에 의해 제1 절연 물질층(142A)이 볼록하게 돌출되는 형상을 가질 수 있다.
제5 절연 물질층(640A)은 제1 반도체 칩(C1)의 측면 또는 제1 몰딩층(160)의 측면에 대하여 볼록하게 돌출되는 형상을 가질 수 있다. 제5 절연 물질층(640A)은 비도전성 필름(NCF)을 부착하여 형성될 수 있다. 예를 들어, 서브 패키지 유닛(M2)의 제1 관통 비아(130)가 서브 패키지 유닛(M1)의 제5 관통 비아(530)에 전기적으로 연결되도록 서브 패키지 유닛(M1) 상에 제5 절연 물질층(640A)을 부착하고, 제5 절연 물질층(640A) 상에 서브 패키지 유닛(M2)을 부착할 수 있다(또는 서브 패키지 유닛(M2)의 바닥면 상에 먼저 제5 절연 물질층(640A)을 부착한 이후, 제5 절연 물질층(640A)이 서브 패키지 유닛(M1)과 접촉하도록 서브 패키지 유닛(M2)을 서브 패키지 유닛(M1) 상에 부착할 수 있다). 이 때, 상기 부착 공정에서 제5 절연 물질층(640A)에 압력이 가해질 수 있고, 이에 의해 제5 절연 물질층(640A)은 제1 반도체 칩(C1)의 측면 또는 제1 몰딩층(160)의 측면에 대하여 볼록하게 돌출되는 형상을 가질 수 있다.
도 19에는 제5 절연 물질층(640A)이 볼록하게 돌출된 형상을 갖는 것이 예시적으로 도시되었으나, 제5 절연 물질층(640A)은 비도전성 필름(NCF)을 부착하는 대신에 모세관 언더필 방법에 의하여 에폭시 수지를 사용하여 형성될 수도 있다. 이러한 경우에 제5 절연 물질층(640A)은 그 상부 폭보다 하부 폭이 더 넓도록 아래 방향으로 확장되는 형상을 가질 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 패키지(100C)를 나타내는 단면도이다. 도 20에서, 도 1 내지 도 19에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 패키지(100C)는 제5 절연 물질층(640B)와 언더필층(630A)의 형성 공정을 제외하면 도 1 내지 도 13을 참조로 설명한 반도체 패키지(100)와 실질적으로 동일하다.
도 20을 참조하면, 인터포저(610) 상에 서브 패키지 유닛(M1)을 부착하고, 서브 패키지 유닛(M1) 상에 서브 패키지 유닛(M2)을 부착한 이후에, 제2 몰드층(660)의 형성 공정에서 인터포저(610)와 서브 패키지 유닛(M1) 사이의 공간에 언더필 물질층(630A)을 형성하고, 서브 패키지 유닛(M1)과 서브 패키지 유닛(M2)사이의 공간에 언더필 물질층(640B)을 형성할 수 있다. 예시적인 실시예들에서, 언더필 물질층(630A, 640B)은 MUF(Molded Under-fill) 방식으로 형성되는 제2 몰드층(660)의 일부분일 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 패키지(100D)를 나타내는 단면도이다. 도 21에서, 도 1 내지 도 20에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 21를 참조하면, 인터포저(610)의 일부분 상에 서브 패키지 유닛(M1, M2)이 적층되고, 인터포저(610)의 다른 일부분 상에 메인 반도체 칩(800)이 배치될 수 있다.
메인 반도체 칩(800)은 프로세스 유닛(Processor Unit)일 수 있다. 메인 반도체 칩(800)은 예를 들면, MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)일 수 있다. 일부 실시예에서, 메인 반도체 칩(800)은 정상 동작이 검증된 패키지, 즉 KGP(Known Good Package)일 수 있다.
메인 반도체 칩(800)의 하면에는 메인 연결 단자(810)가 부착될 수 있다. 메인 반도체 칩(800)은 메인 연결 단자(810)를 통하여 인터포저(610)와 전기적으로 연결될 수 있다. 메인 반도체 칩(800)과 인터포저(610) 사이에 메인 연결 단자(810)를 감싸는 언더필 물질층(820)을 더 형성할 수 있다. 언더필 물질층(820)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 일부 실시예에서, 언더필 물질층(820)은 MUF 방식으로 형성되는 제2 몰드층(660)의 일부분일 수 있다.
도 21에는 인터포저(610)의 일부분 상에 두 개의 서브 패키지 유닛(M1, M2)이 적층된 구조가 개시되었으나, 수직 방향으로 적층되는 서브 패키지 유닛(M1, M2)의 개수가 이에 한정되는 것은 아니다. 예를 들어, 3개 또는 4개의 서브 패키지 유닛(M1, M2)이 수직 방향으로 적층될 수 있다. 또한, 수직 방향으로 적층된 서브 패키지 유닛(M1, M2)의 적층 구조가 인터포저(610)의 다른 부분 상에 추가적으로 배치될 수도 있다. 예를 들어, 도 21에 예시적으로 도시된 것과는 달리, 인터포저(610)의 중앙 부분에 메인 반도체 칩(800)이 배치되고, 메인 반도체 칩(800) 주위에 서브 패키지 유닛(M1, M2)이 적층된 구조가 복수 개로 이격되어(예를 들어, 90도와 같은 소정의 각도로) 배치될 수 있다.
또한 도 21에는 제2 몰드층(660)이 메인 반도체 칩(800)의 전체 높이 이상으로 형성되어 메인 반도체 칩(800)의 상면 및 측면 전체를 커버하는 것으로 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 21에 예시적으로 도시된 것과는 달리, 제2 몰드층(660)은 메인 반도체 칩(800)의 측면 일부분만(예를 들어, 메인 반도체 칩(800)의 바닥면으로부터 소정의 높이까지) 커버하도록 형성될 수도 있다.
다른 실시예들에 있어서, 메인 반도체 칩(800)은 관통 비아(도시 생략)를 포함할 수 있고, 메인 반도체 칩(800) 상에 서브 패키지 유닛(M1, M2)의 적층 구조가 배치될 수도 있다. 이러한 경우에, 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)의 관통 비아(130, 230, 330, 430, 530)(도 10 참조)가 대응되는 메인 반도체 칩(800)의 상기 관통 비아와 전기적으로 연결될 수 있고, 제1 내지 제5 반도체 칩(C1, C2, C3, C4, C5)은 메인 연결 단자(810)를 통하여 인터포저(610) 및/또는 인쇄 회로 기판(710)과 전기적으로 연결될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
M1, M2: 서브 패키지 유닛
130, 230, 330, 430, 540: 관통 비아
142, 144, 146, 148, 640: 절연 물질층
160, 660: 몰드층
650: 절연 부재

Claims (20)

  1. 수직 방향으로 적층된 적어도 2개의 제1 반도체 칩과, 상기 적어도 2개의 제1 반도체 칩의 측면을 둘러싸는 제1 몰드층을 포함하는 제1 서브 패키지 유닛; 및
    상기 제1 서브 패키지 유닛 상에 배치되며, 수직 방향으로 적층된 적어도 2개의 제2 반도체 칩과, 상기 적어도 2개의 제2 반도체 칩의 측면을 둘러싸며 상기 제1 몰드층과는 이격된 제2 몰드층을 포함하는 제2 서브 패키지 유닛;을 포함하며,
    상기 적어도 2개의 제1 반도체 칩 및 상기 적어도 2개의 제2 반도체 칩 각각은 관통 비아(through substrate via, TSV)를 구비하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 적어도 2개의 제2 반도체 칩 중 최상부에 배치되는 제2 반도체 칩 상면 상에 형성되며, 상기 제2 반도체 칩 내의 상기 관통 비아와 전기적으로 연결되는 상부 접속 패드를 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 적어도 2개의 제2 반도체 칩 중 최상부에 배치되는 제2 반도체 칩 상면 상에 형성되는 절연 부재를 더 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 서브 패키지 유닛은 상기 적어도 2개의 제1 반도체 칩 각각 사이에 배치되는 제1 언더필 부재(underfill member)를 더 포함하고,
    상기 제2 서브 패키지 유닛은 상기 적어도 2개의 제2 반도체 칩 각각 사이에 배치되는 제2 언더필 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 서브 패키지 유닛과 상기 제2 서브 패키지 유닛 사이에 형성되는 제3 언더필 부재를 더 포함하며,
    상기 제3 언더필 부재는 상기 제1 몰드층의 상면 또는 상기 제2 몰드층의 바닥면과 접촉하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 몰드층과 상기 제2 몰드층 사이에 상기 제3 언더필 부재의 일부분이 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 몰드층과 상기 제2 몰드층 사이에 배치된 상기 제3 언더필 부재의 상기 일부분은 상기 제1 몰드층 또는 상기 제2 몰드층의 측면에 대하여 볼록하게 돌출되는 것을 특징으로 하는 반도체 패키지.
  8. 제5항에 있어서,
    상기 제3 언더필 부재는 상기 제1 언더필 부재 또는 제2 언더필 부재보다 더 큰 수평 단면적을 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 적어도 2개의 제1 반도체 칩은 서로 동일한 수평 단면적을 갖거나, 상기 적어도 2개의 제2 반도체 칩은 서로 동일한 수평 단면적을 갖는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 서브 패키지 유닛은 상기 적어도 2개의 제1 반도체 칩 하부에 배치되는 제3 반도체 칩을 더 포함하며,
    상기 제3 반도체 칩은 상기 적어도 2개의 제1 반도체 칩보다 더 큰 수평 단면적을 가지고, 상기 제3 반도체 칩의 상면 일부분에 상기 제1 몰드층이 배치되며,
    상기 제2 서브 패키지 유닛은 상기 적어도 2개의 제2 반도체 칩 하부에 배치되는 제4 반도체 칩을 더 포함하며,
    상기 제4 반도체 칩은 상기 적어도 2개의 제2 반도체 칩보다 더 큰 수평 단면적을 가지고, 상기 제4 반도체 칩의 상면 일부분에 상기 제2 몰드층이 배치되는 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1 서브 패키지 유닛과 상기 제2 서브 패키지 유닛이 상부에 실장되는 패키지 기판; 및
    상기 제1 서브 패키지 유닛과 상기 제2 서브 패키지 유닛의 측면을 둘러싸는 제3 몰드층을 더 포함하고,
    상기 제3 몰드층은 상기 제1 몰드층의 측면과 상기 제2 몰드층의 측면을 둘러싸는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 서브 패키지 유닛과 상기 제2 서브 패키지 유닛 사이에 형성되는 제1 언더필 부재를 더 포함하며,
    상기 제3 몰드층은 상기 제1 언더필 부재의 측면을 둘러싸는 것을 특징으로 하는 반도체 패키지.
  13. 제11항에 있어서,
    상기 제3 몰드층과 상기 제1 언더필 부재 사이의 계면은 상기 제3 몰드층과 상기 제1 몰드층 사이의 계면 또는 상기 제3 몰드층과 상기 제2 몰드층 사이의 계면과 정렬되는 것을 특징으로 하는 반도체 패키지.
  14. 패키지 기판; 및
    상기 패키지 기판 상에 상기 패키지 기판의 상면에 수직한 방향을 따라 적층되는 복수의 서브 패키지 유닛을 포함하며,
    상기 복수의 서브 패키지 유닛 각각은,
    제1 버퍼 칩,
    상기 제1 버퍼 칩 상에 배치되는 제1 메모리 칩,
    상기 제1 메모리 칩 상에 배치되는 제2 메모리 칩, 및
    상기 제1 및 제2 메모리 칩의 측면을 감싸는 제1 몰드층을 포함하며,
    상기 제1 버퍼칩, 상기 제1 메모리 칩 및 상기 제2 메모리 칩은 관통 비아를 구비하는 것을 특징으로 하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 제1 몰드층은 상기 제1 버퍼 칩의 상면과 접촉하며, 상기 제1 몰드층은 상기 제1 버퍼 칩의 측면 상에는 배치되지 않는 것을 특징으로 하는 반도체 패키지.
  16. 제14항에 있어서,
    상기 복수의 서브 패키지 유닛의 측면을 둘러싸며, 상기 제1 버퍼 칩의 측면과 접촉하는 제2 몰드층을 더 포함하는 반도체 패키지.
  17. 제14항에 있어서,
    상기 복수의 서브 패키지 유닛 중 최상부에 배치되는 서브 패키지 유닛의 상면 상에 배치되는 절연 부재; 및
    상기 복수의 서브 패키지 유닛 중 최상부에 배치되는 서브 패키지 유닛의 상기 제2 메모리 칩 상에 형성되며, 상기 제2 메모리 칩의 관통 비아와 전기적으로 연결되는 상부 접속 패드를 더 포함하며,
    상기 절연 부재는 상기 상부 접속 패드를 커버하는 것을 특징으로 하는 반도체 패키지.
  18. 제14항에 있어서,
    상기 제1 버퍼칩은 재배선층을 포함하지 않으며,
    상기 제1 버퍼칩의 관통 비아와 상기 제1 메모리 칩의 관통 비아는 서로 정렬되고,
    상기 제1 메모리 칩의 관통 비아와 상기 제2 메모리 칩의 관통 비아는 서로 정렬되는 것을 특징으로 하는 반도체 패키지.
  19. 적어도 2개의 서브 패키지 유닛을 형성하되, 상기 적어도 2개의 서브 패키지 유닛 각각은 관통 비아를 구비하는 적어도 2개의 반도체 칩과, 상기 적어도 2개의 반도체 칩의 측면을 둘러싸는 제1 몰드층을 포함하는, 상기 적어도 2개의 서브 패키지 유닛을 형성하는 단계; 및
    패키지 기판 상에 상기 적어도 2개의 서브 패키지 유닛을 상기 패키지 기판의 상면에 수직한 방향으로 순차적으로 실장하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  20. 제19항에 있어서,
    상기 적어도 2개의 서브 패키지 유닛을 실장하는 단계 이전에, 상기 적어도 2개의 서브 패키지 유닛 각각의 불량 여부를 테스트하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
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