JP3654113B2 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
半導体チップとインターポーザとの電気的接続に、ワイヤーボンディングやＴＡＢ（Tape Automated Bonding）のように、熱、圧力又は超音波振動等の物理的なストレスを加える方法が行われている。これらの方法では、拡散接合又は共晶接合によって電気的な接続を図っていたので、熱や圧力の条件設定が難しく、狭ピッチ化に限界があった。
【０００３】
本発明は、この問題点を解決するものであり、その目的は、狭ピッチの電気的接続に対応できる半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、電極を有する半導体チップと基板とが積層され、前記基板は、前記電極の少なくとも一部と平面的に重なる位置に貫通穴を有し、かつ、前記基板の前記半導体チップと対向する面とは反対の面に配線を有してなる半導体装置の製造方法であって、
前記貫通穴に導電性材料を充填して、前記電極と前記配線とを電気的に接続する。
【０００５】
本発明によれば、導電性材料を充填して、電極と配線とを電気的に接続するので、熱、圧力等の物理的なストレスを加えなくてよい。したがって、狭ピッチの電極に対応することができる。
【０００６】
（２）この半導体装置の製造方法において、
前記基板に前記貫通穴を形成した後に、前記基板を前記半導体チップ上に配置してもよい。
【０００７】
予め基板に貫通穴を形成しておくことは容易に行えるので、簡単な工程で、電極と配線とを電気的に接続することができる。
【０００８】
（３）この半導体装置の製造方法において、
前記基板に前記配線を形成した後に、前記基板を前記半導体チップ上に配置してもよい。
【０００９】
これによれば、一般的な配線基板を使用することが可能である。
【００１０】
（４）本発明に係る半導体装置の製造方法において、
前記配線を、前記貫通穴上を通って形成する。
【００１１】
これによれば、貫通穴に充填した導電性材料と配線とを電気的に接続しやすい。
【００１２】
（５）この半導体装置の製造方法において、
前記導電性材料を、インクジェット方式によって充填してもよい。
【００１３】
（６）この半導体装置の製造方法において、
前記半導体チップ及び前記基板を、前記導電性材料に浸漬することで、前記導電性材料を前記貫通穴に充填してもよい。
【００１４】
（７）この半導体装置の製造方法において、
前記導電性材料を、エネルギーによって硬化させてもよい。
【００１５】
（８）本発明に係る半導体装置は、上記方法によって製造されたものである。
【００１６】
（９）本発明に係る半導体装置は、電極を有する半導体チップと基板とが積層され、前記基板は、前記電極と平面的に重なる位置に貫通穴を有し、かつ、前記基板の前記半導体チップと対向する面とは反対の面に配線を有してなる半導体装置であって、
前記貫通穴に導電性材料が充填されてなり、前記電極と前記配線とが電気的に接続されたものである。
【００１７】
本発明によれば、電極と配線とを電気的に接続する導電性材料は、貫通穴に充填されているので、横方向に大きく拡がることがなく、狭ピッチの電極に対応できる。
【００１８】
（１０）本発明に係る半導体装置において、
前記配線は、前記貫通穴上を通って形成されている。
【００１９】
これによれば、貫通穴の開口部から横に拡げずに、導電性材料と配線とを電気的に接続することができる。
【００２０】
（１１）本発明に係る回路基板は、上記半導体装置が実装されたものである。
【００２１】
（１２）本発明に係る電子機器は、上記半導体装置を有する。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００２３】
（第１の実施の形態）
図１〜図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。本実施の形態では、半導体チップ１０と、基板２０と、が使用される。
【００２４】
半導体チップ１０の平面形状は一般的には矩形である。半導体チップ１０の一方の面に、複数の電極１２が形成されている。電極１２は、半導体チップ１０の面の少なくとも１辺（多くの場合、平行な２辺又は４辺）に沿って並んでいる。また、電極１２は、半導体チップ１０の面の端部に並んでいる場合と、図１に示すように中央部に並んでいる場合がある。各電極１２は、アルミニウムなどで薄く平らに形成されたパッドである。電極１２の少なくとも一部を避けて半導体チップ１０には、パッシベーション膜１４が形成されている。パッシベーション膜１４は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。
【００２５】
電極１２には、バンプを設けてもよいが、本発明では必須ではない。なお、バンプは、銀ペーストなどの導電ペーストや、金、ニッケル、銅、銀などの金属で形成することができる。バンプは、無電解メッキで形成してもよいし、ワイヤボンディングによるバンプであってもよい。
【００２６】
基板２０の一方の面には、配線２２が形成されている。なお、配線２２とは、少なくとも２点間の電気的接続を図るものを指し、独立した複数の配線２２を配線パターンと称してもよい。配線２２は、銅（Ｃｕ）、クローム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかを積層して、あるいはいずれかの一層で形成することができる。配線２２が接着剤（図示せず）を介して基板２０に貼り付けられて、３層基板を構成してもよい。この場合、フォトリソグラフィを適用した後にエッチングして配線２２を形成する。
【００２７】
あるいは、配線２２を、接着剤なしで基板２０に形成して２層基板を構成してもよい。例えば、スパッタリング等によって配線２２を形成してもよいし、メッキで配線２２を形成するアディティブ法を適用してもよい。
【００２８】
配線２２は、ハンダ、スズ、金、ニッケルなどでメッキされていることが好ましい。共晶が作られるような金属メッキが施されていてもよい。配線２２の一部は、引き回した部分よりも面積の大きいランドとなっていてもよい。このランドには、ハンダボールなどの外部端子を設けてもよい。
【００２９】
基板２０には、貫通穴２４が形成されている。貫通穴２４の平面形状は、円形であっても矩形であってもよい。貫通穴２４は、テーパが付されて形成されていてもよい。例えば、基板２０の配線２２が形成された面の方向に貫通穴２４が拡がっていてもよい。貫通穴２４は、電極１２の表面（例えばパッシベーション膜１４からの露出面）よりも小さく形成されていてもよい。こうすることで、貫通穴２４に導電性材料３０（図３参照）を充填したときに、導電性材料３０が電極１２からはみ出さない。もっとも、パッシベーション膜１４の電気的絶縁の信頼性が高ければ、パッシベーション膜１４上に導電性材料３０が載るように、電極１２の表面（例えばパッシベーション膜１４からの露出面）よりも貫通穴２４を大きく形成してもよい。
【００３０】
図２は、基板２０の配線２２が形成された面の平面図である。配線２２は、貫通穴２４の少なくとも一部を開口させて（塞がないで）形成されている。例えば、図１に示すように、配線２２を、貫通穴２４の開口よりも小さい幅で形成し、貫通穴２４上を通して形成してもよい。あるいは、配線２２を貫通穴２４の開口よりも大きい幅で、貫通穴２４を塞いで形成しても良い。その際、配線２２に穴を形成して、貫通穴２４の一部を開口させておけば、導電性材料３０を貫通穴２４に充填させることができる。配線２２を、貫通穴２４を避けて（貫通穴２４上を通さずに）形成するときには、貫通穴２４に接近して配線２２を形成する。あるいは、配線２２の側端と貫通穴２４の内面とを面一にしてもよい。
【００３１】
基板２０の少なくとも配線２２上には、保護膜２６（例えばソルダーレジスト）を形成しておくことが好ましい。また、基板２０の、配線２２が形成された面とは反対側の面には、接着剤２８を設けておいてもよい。接着剤２８は、液状で用意して基板２０に塗布してもよいし、シート状で用意して基板２０に貼り付けてもよい。
【００３２】
本実施の形態では、上述した基板２０を、半導体チップ１０上に配置する。詳しくは、基板２０の貫通穴２４を、電極１２上に配置する。そして、図３に示すように、基板２０を半導体チップ１０に貼り付ける。続いて、図３及び図４に示すように、導電性材料３０を貫通穴２４に充填する。導電性材料３０は、変形可能なもの（例えば流動体）であればよく、例えばペースト状、液状、ゲル状で用意する。具体的には、導電粒子を含有した樹脂、ハンダ等を導電性材料３０とすることができる。なお、樹脂が使用される場合には、熱、紫外線、光等で硬化するものであってもよい。
【００３３】
導電性材料３０は、貫通穴２４に注入すればよい。また、スクリーン印刷によって導電性材料３０を設けてもよい。あるいは、インクジェット方式（ハンダジェット方式）によって、導電性材料３０を充填してもよい。あるいは、導電性材料３０を容器に溜めて、半導体チップ１０及び基板２０を導電性材料３０に浸漬させることで、導電性材料３０を充填してもよい。
【００３４】
導電性材料３０は、電極１２及び配線２２に接触させて設ける。貫通穴２４内に隙間が形成されないように導電性材料３０を設けることが好ましい。また、導電性材料３０は、貫通穴２４から盛り上がっていてもよい。なお、配線２２が貫通穴２４上を通らないときには、貫通穴２４の開口から拡げて導電性材料３０を設ける。
【００３５】
こうして、図４に示すように、貫通穴２４に充填された導電性材料３０によって、電極１２と配線２２とが電気的に接続される。また、導電性材料３０の性質に応じて、熱、紫外線、光等のエネルギーを加えて、導電性材料３０を硬化させてもよい。
【００３６】
本実施の形態によれば、導電性材料３０を貫通穴２４に充填して、電極１２と配線２２とを電気的に接続するので、熱、圧力等の物理的なストレスを加えなくてよい。したがって、電極１２の配列やピッチにかかわらず、電気的な接続を行うことができる。
【００３７】
本実施の形態に係る半導体装置は、上述した半導体チップ１０、基板２０、導電性材料３０を含む。本実施の形態によれば、電極１２と配線２２とを電気的に接続する導電性材料３０は、貫通穴２４に充填されている。したがって、配線２２が貫通穴２４上を通って形成されていれば、導電性材料３０が横方向に大きく拡がらない。そのため、狭ピッチの電極１２であっても、隣同士の電極１２がショートすることなく、電気的な接続が図られる。
【００３８】
本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、予め配線２２及び貫通穴２４が形成された基板２０を、半導体チップ１０に貼り付けた。その代わりに、貫通穴２４が形成されていない基板２０を半導体チップ１０上に配置した後に、基板２０に貫通穴２４を形成してもよい。また、配線２２が形成されていない基板２０を半導体チップ１０上に配置した後に、基板２０に配線２２を形成してもよい。
【００３９】
（第２の実施の形態）
本発明は、リール・トゥ・リールの工程に対応させることができる。図５は、リール・トゥ・リールが適用された第２の実施の形態を示す図である。
【００４０】
基板４０には、図示しないリールに巻き取るため、複数のスプロケットホール４２が形成されていてもよい。基板４０は、ＴＡＢ技術が適用される場合には、ＴＡＢ用基板（フィルムキャリアテープ）であるが、これに限定されるものではなく、ＣＯＦ（Chip On Film）用基板や、ＣＯＢ（Chip On Board）用基板であってもよい。
【００４１】
基板４０は、長尺状（テープ状）をなす基材であり、配線４４の支持部材である。１つの半導体装置に使用される複数の配線４４によって１つの配線パターンが構成され、長尺状の基板４０には、図示しない複数の配線パターンが形成されている。基板４０は、フレキシブル性を有する。基板４０は、ポリイミド樹脂で形成されることが多いがそれ以外の周知の材料を使用することができる。
【００４２】
図５に示す基板４０にも貫通穴４６が形成されており、貫通穴４６上を配線４４が通るようになっている。また、配線４４は、ランド部４８を有する。ランド部４８には、ハンダボール等の外部端子を設けることができる。ランド部４８は、複数の配線２２からなる１つの配線パターンの中央部に位置する。
【００４３】
本実施の形態で使用する半導体チップ１００は、端部に図示しない電極が形成されている。配線２２は、半導体チップ１００の端部から中央部に引き回されており、中央部に外部端子を設けるためのランド部４８が形成されている。すなわち、本実施の形態では、外部端子が半導体チップ１０の搭載領域内のみに設けられたＦＡＮ−ＩＮ型の半導体装置を製造する。
【００４４】
本実施の形態でも、基板４０と半導体チップ１００とを貼り付けて、第１の実施の形態で説明した工程を行う。基板４０が長尺状をなすので、複数の半導体チップ１００を連続的に基板４０に貼り付けて、リール・ツゥ・リールで工程を行うことができる。
【００４５】
（第３の実施の形態）
図６は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。本実施の形態に係る半導体装置は、半導体チップ５０及び基板６０を有する。基板６０に形成された配線６２と、半導体チップ５０の電極５２とは、導電性材料７０によって電気的に接続されている。基板６０は、半導体チップ５０よりも大きい。
【００４６】
配線６２には、複数の外部端子８０が設けられている。外部端子８０はハンダや金属などの、導電性の部材で形成すればよい。本実施の形態では、外部端子８０は、ハンダボールである。ハンダボールの形成には、配線６２上に盛り上がった状態でクリームハンダを設け、これをリフロー工程で溶融させてボール状の端子を形成してもよい。ハンダからなる外部端子８０を設けるには、配線６２にハンダのメッキを施すことが好ましい。
【００４７】
なお、ハンダボールは必ずしも必要ではなく、基板６０の延出部をコネクタとしたり、コネクタを実装するなどの手段で配線６２を外部へ拡張させてもよいし、半導体チップ５０及びそれ以外の実装部品を基板６０上に実装して、半導体モジュールを構成してもよい。
【００４８】
さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的接続部を形成してもよい。その半導体装置は、いわゆるＬＧＡ（Land Grid Array）型の半導体装置である。
【００４９】
本実施の形態に係る半導体装置は、半導体チップの搭載領域内及びその外に外部端子が設けられたＦＡＮ−ＩＮ／ＯＵＴ型の半導体装置であるが、半導体チップの搭載領域外にのみ外部端子が設けられたＦＡＮ−ＯＵＴ型の半導体装置に本発明を適用することもできる。
【００５０】
図７には、外部端子を有する半導体装置１を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には例えば銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置１の外部端子とを機械的に接続することでそれらの電気的導通を図る。
【００５１】
そして、本発明を適用した半導体装置１を有する電子機器として、図８にはノート型パーソナルコンピュータ２０００、図９には携帯電話３０００が示されている。
【００５２】
なお、上述した実施の形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【図面の簡単な説明】
【図１】図１は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図２】図２は、本発明を適用した第１の実施の形態に係る基板の平面図である。
【図３】図３は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図４】図４は、第１の実施の形態に係る半導体装置を示す図である。
【図５】図５は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を示す図である。
【図６】図６は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図７】図７は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図８】図８は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【図９】図９は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
１０ 半導体チップ
１２ 電極
２０ 基板
２２ 配線
２４ 貫通穴
３０ 導電性材料
４０ 基板
４４ 配線
４６ 貫通穴
５０ 半導体チップ
５２ 電極
６０ 基板
６２ 配線
７０ 導電性材料
８０ 外部端子
１００ 半導体チップ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
半導体チップとインターポーザとの電気的接続に、ワイヤーボンディングやＴＡＢ（Tape Automated Bonding）のように、熱、圧力又は超音波振動等の物理的なストレスを加える方法が行われている。これらの方法では、拡散接合又は共晶接合によって電気的な接続を図っていたので、熱や圧力の条件設定が難しく、狭ピッチ化に限界があった。
【０００３】
本発明は、この問題点を解決するものであり、その目的は、狭ピッチの電気的接続に対応できる半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、電極を有する半導体チップと基板とが積層され、前記基板は、前記電極の少なくとも一部と平面的に重なる位置に貫通穴を有し、かつ、前記基板の前記半導体チップと対向する面とは反対の面に配線を有してなる半導体装置の製造方法であって、
前記貫通穴に導電性材料を充填して、前記電極と前記配線とを電気的に接続する。
【０００５】
本発明によれば、導電性材料を充填して、電極と配線とを電気的に接続するので、熱、圧力等の物理的なストレスを加えなくてよい。したがって、狭ピッチの電極に対応することができる。
【０００６】
（２）この半導体装置の製造方法において、
前記基板に前記貫通穴を形成した後に、前記基板を前記半導体チップ上に配置してもよい。
【０００７】
予め基板に貫通穴を形成しておくことは容易に行えるので、簡単な工程で、電極と配線とを電気的に接続することができる。
【０００８】
（３）この半導体装置の製造方法において、
前記基板に前記配線を形成した後に、前記基板を前記半導体チップ上に配置してもよい。
【０００９】
これによれば、一般的な配線基板を使用することが可能である。
【００１０】
（４）本発明に係る半導体装置の製造方法において、
前記配線を、前記貫通穴上を通って形成する。
【００１１】
これによれば、貫通穴に充填した導電性材料と配線とを電気的に接続しやすい。
【００１２】
（５）この半導体装置の製造方法において、
前記導電性材料を、インクジェット方式によって充填してもよい。
【００１３】
（６）この半導体装置の製造方法において、
前記半導体チップ及び前記基板を、前記導電性材料に浸漬することで、前記導電性材料を前記貫通穴に充填してもよい。
【００１４】
（７）この半導体装置の製造方法において、
前記導電性材料を、エネルギーによって硬化させてもよい。
【００１５】
（８）本発明に係る半導体装置は、上記方法によって製造されたものである。
【００１６】
（９）本発明に係る半導体装置は、電極を有する半導体チップと基板とが積層され、前記基板は、前記電極と平面的に重なる位置に貫通穴を有し、かつ、前記基板の前記半導体チップと対向する面とは反対の面に配線を有してなる半導体装置であって、
前記貫通穴に導電性材料が充填されてなり、前記電極と前記配線とが電気的に接続されたものである。
【００１７】
本発明によれば、電極と配線とを電気的に接続する導電性材料は、貫通穴に充填されているので、横方向に大きく拡がることがなく、狭ピッチの電極に対応できる。
【００１８】
（１０）本発明に係る半導体装置において、
前記配線は、前記貫通穴上を通って形成されている。
【００１９】
これによれば、貫通穴の開口部から横に拡げずに、導電性材料と配線とを電気的に接続することができる。
【００２０】
（１１）本発明に係る回路基板は、上記半導体装置が実装されたものである。
【００２１】
（１２）本発明に係る電子機器は、上記半導体装置を有する。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００２３】
（第１の実施の形態）
図１〜図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。本実施の形態では、半導体チップ１０と、基板２０と、が使用される。
【００２４】
半導体チップ１０の平面形状は一般的には矩形である。半導体チップ１０の一方の面に、複数の電極１２が形成されている。電極１２は、半導体チップ１０の面の少なくとも１辺（多くの場合、平行な２辺又は４辺）に沿って並んでいる。また、電極１２は、半導体チップ１０の面の端部に並んでいる場合と、図１に示すように中央部に並んでいる場合がある。各電極１２は、アルミニウムなどで薄く平らに形成されたパッドである。電極１２の少なくとも一部を避けて半導体チップ１０には、パッシベーション膜１４が形成されている。パッシベーション膜１４は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。
【００２５】
電極１２には、バンプを設けてもよいが、本発明では必須ではない。なお、バンプは、銀ペーストなどの導電ペーストや、金、ニッケル、銅、銀などの金属で形成することができる。バンプは、無電解メッキで形成してもよいし、ワイヤボンディングによるバンプであってもよい。
【００２６】
基板２０の一方の面には、配線２２が形成されている。なお、配線２２とは、少なくとも２点間の電気的接続を図るものを指し、独立した複数の配線２２を配線パターンと称してもよい。配線２２は、銅（Ｃｕ）、クローム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかを積層して、あるいはいずれかの一層で形成することができる。配線２２が接着剤（図示せず）を介して基板２０に貼り付けられて、３層基板を構成してもよい。この場合、フォトリソグラフィを適用した後にエッチングして配線２２を形成する。
【００２７】
あるいは、配線２２を、接着剤なしで基板２０に形成して２層基板を構成してもよい。例えば、スパッタリング等によって配線２２を形成してもよいし、メッキで配線２２を形成するアディティブ法を適用してもよい。
【００２８】
配線２２は、ハンダ、スズ、金、ニッケルなどでメッキされていることが好ましい。共晶が作られるような金属メッキが施されていてもよい。配線２２の一部は、引き回した部分よりも面積の大きいランドとなっていてもよい。このランドには、ハンダボールなどの外部端子を設けてもよい。
【００２９】
基板２０には、貫通穴２４が形成されている。貫通穴２４の平面形状は、円形であっても矩形であってもよい。貫通穴２４は、テーパが付されて形成されていてもよい。例えば、基板２０の配線２２が形成された面の方向に貫通穴２４が拡がっていてもよい。貫通穴２４は、電極１２の表面（例えばパッシベーション膜１４からの露出面）よりも小さく形成されていてもよい。こうすることで、貫通穴２４に導電性材料３０（図３参照）を充填したときに、導電性材料３０が電極１２からはみ出さない。もっとも、パッシベーション膜１４の電気的絶縁の信頼性が高ければ、パッシベーション膜１４上に導電性材料３０が載るように、電極１２の表面（例えばパッシベーション膜１４からの露出面）よりも貫通穴２４を大きく形成してもよい。
【００３０】
図２は、基板２０の配線２２が形成された面の平面図である。配線２２は、貫通穴２４の少なくとも一部を開口させて（塞がないで）形成されている。例えば、図１に示すように、配線２２を、貫通穴２４の開口よりも小さい幅で形成し、貫通穴２４上を通して形成してもよい。あるいは、配線２２を貫通穴２４の開口よりも大きい幅で、貫通穴２４を塞いで形成しても良い。その際、配線２２に穴を形成して、貫通穴２４の一部を開口させておけば、導電性材料３０を貫通穴２４に充填させることができる。配線２２を、貫通穴２４を避けて（貫通穴２４上を通さずに）形成するときには、貫通穴２４に接近して配線２２を形成する。あるいは、配線２２の側端と貫通穴２４の内面とを面一にしてもよい。
【００３１】
基板２０の少なくとも配線２２上には、保護膜２６（例えばソルダーレジスト）を形成しておくことが好ましい。また、基板２０の、配線２２が形成された面とは反対側の面には、接着剤２８を設けておいてもよい。接着剤２８は、液状で用意して基板２０に塗布してもよいし、シート状で用意して基板２０に貼り付けてもよい。
【００３２】
本実施の形態では、上述した基板２０を、半導体チップ１０上に配置する。詳しくは、基板２０の貫通穴２４を、電極１２上に配置する。そして、図３に示すように、基板２０を半導体チップ１０に貼り付ける。続いて、図３及び図４に示すように、導電性材料３０を貫通穴２４に充填する。導電性材料３０は、変形可能なもの（例えば流動体）であればよく、例えばペースト状、液状、ゲル状で用意する。具体的には、導電粒子を含有した樹脂、ハンダ等を導電性材料３０とすることができる。なお、樹脂が使用される場合には、熱、紫外線、光等で硬化するものであってもよい。
【００３３】
導電性材料３０は、貫通穴２４に注入すればよい。また、スクリーン印刷によって導電性材料３０を設けてもよい。あるいは、インクジェット方式（ハンダジェット方式）によって、導電性材料３０を充填してもよい。あるいは、導電性材料３０を容器に溜めて、半導体チップ１０及び基板２０を導電性材料３０に浸漬させることで、導電性材料３０を充填してもよい。
【００３４】
導電性材料３０は、電極１２及び配線２２に接触させて設ける。貫通穴２４内に隙間が形成されないように導電性材料３０を設けることが好ましい。また、導電性材料３０は、貫通穴２４から盛り上がっていてもよい。なお、配線２２が貫通穴２４上を通らないときには、貫通穴２４の開口から拡げて導電性材料３０を設ける。
【００３５】
こうして、図４に示すように、貫通穴２４に充填された導電性材料３０によって、電極１２と配線２２とが電気的に接続される。また、導電性材料３０の性質に応じて、熱、紫外線、光等のエネルギーを加えて、導電性材料３０を硬化させてもよい。
【００３６】
本実施の形態によれば、導電性材料３０を貫通穴２４に充填して、電極１２と配線２２とを電気的に接続するので、熱、圧力等の物理的なストレスを加えなくてよい。したがって、電極１２の配列やピッチにかかわらず、電気的な接続を行うことができる。
【００３７】
本実施の形態に係る半導体装置は、上述した半導体チップ１０、基板２０、導電性材料３０を含む。本実施の形態によれば、電極１２と配線２２とを電気的に接続する導電性材料３０は、貫通穴２４に充填されている。したがって、配線２２が貫通穴２４上を通って形成されていれば、導電性材料３０が横方向に大きく拡がらない。そのため、狭ピッチの電極１２であっても、隣同士の電極１２がショートすることなく、電気的な接続が図られる。
【００３８】
本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、予め配線２２及び貫通穴２４が形成された基板２０を、半導体チップ１０に貼り付けた。その代わりに、貫通穴２４が形成されていない基板２０を半導体チップ１０上に配置した後に、基板２０に貫通穴２４を形成してもよい。また、配線２２が形成されていない基板２０を半導体チップ１０上に配置した後に、基板２０に配線２２を形成してもよい。
【００３９】
（第２の実施の形態）
本発明は、リール・トゥ・リールの工程に対応させることができる。図５は、リール・トゥ・リールが適用された第２の実施の形態を示す図である。
【００４０】
基板４０には、図示しないリールに巻き取るため、複数のスプロケットホール４２が形成されていてもよい。基板４０は、ＴＡＢ技術が適用される場合には、ＴＡＢ用基板（フィルムキャリアテープ）であるが、これに限定されるものではなく、ＣＯＦ（Chip On Film）用基板や、ＣＯＢ（Chip On Board）用基板であってもよい。
【００４１】
基板４０は、長尺状（テープ状）をなす基材であり、配線４４の支持部材である。１つの半導体装置に使用される複数の配線４４によって１つの配線パターンが構成され、長尺状の基板４０には、図示しない複数の配線パターンが形成されている。基板４０は、フレキシブル性を有する。基板４０は、ポリイミド樹脂で形成されることが多いがそれ以外の周知の材料を使用することができる。
【００４２】
図５に示す基板４０にも貫通穴４６が形成されており、貫通穴４６上を配線４４が通るようになっている。また、配線４４は、ランド部４８を有する。ランド部４８には、ハンダボール等の外部端子を設けることができる。ランド部４８は、複数の配線２２からなる１つの配線パターンの中央部に位置する。
【００４３】
本実施の形態で使用する半導体チップ１００は、端部に図示しない電極が形成されている。配線２２は、半導体チップ１００の端部から中央部に引き回されており、中央部に外部端子を設けるためのランド部４８が形成されている。すなわち、本実施の形態では、外部端子が半導体チップ１０の搭載領域内のみに設けられたＦＡＮ−ＩＮ型の半導体装置を製造する。
【００４４】
本実施の形態でも、基板４０と半導体チップ１００とを貼り付けて、第１の実施の形態で説明した工程を行う。基板４０が長尺状をなすので、複数の半導体チップ１００を連続的に基板４０に貼り付けて、リール・ツゥ・リールで工程を行うことができる。
【００４５】
（第３の実施の形態）
図６は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。本実施の形態に係る半導体装置は、半導体チップ５０及び基板６０を有する。基板６０に形成された配線６２と、半導体チップ５０の電極５２とは、導電性材料７０によって電気的に接続されている。基板６０は、半導体チップ５０よりも大きい。
【００４６】
配線６２には、複数の外部端子８０が設けられている。外部端子８０はハンダや金属などの、導電性の部材で形成すればよい。本実施の形態では、外部端子８０は、ハンダボールである。ハンダボールの形成には、配線６２上に盛り上がった状態でクリームハンダを設け、これをリフロー工程で溶融させてボール状の端子を形成してもよい。ハンダからなる外部端子８０を設けるには、配線６２にハンダのメッキを施すことが好ましい。
【００４７】
なお、ハンダボールは必ずしも必要ではなく、基板６０の延出部をコネクタとしたり、コネクタを実装するなどの手段で配線６２を外部へ拡張させてもよいし、半導体チップ５０及びそれ以外の実装部品を基板６０上に実装して、半導体モジュールを構成してもよい。
【００４８】
さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的接続部を形成してもよい。その半導体装置は、いわゆるＬＧＡ（Land Grid Array）型の半導体装置である。
【００４９】
本実施の形態に係る半導体装置は、半導体チップの搭載領域内及びその外に外部端子が設けられたＦＡＮ−ＩＮ／ＯＵＴ型の半導体装置であるが、半導体チップの搭載領域外にのみ外部端子が設けられたＦＡＮ−ＯＵＴ型の半導体装置に本発明を適用することもできる。
【００５０】
図７には、外部端子を有する半導体装置１を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には例えば銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置１の外部端子とを機械的に接続することでそれらの電気的導通を図る。
【００５１】
そして、本発明を適用した半導体装置１を有する電子機器として、図８にはノート型パーソナルコンピュータ２０００、図９には携帯電話３０００が示されている。
【００５２】
なお、上述した実施の形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【図面の簡単な説明】
【図１】図１は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図２】図２は、本発明を適用した第１の実施の形態に係る基板の平面図である。
【図３】図３は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図４】図４は、第１の実施の形態に係る半導体装置を示す図である。
【図５】図５は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を示す図である。
【図６】図６は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図７】図７は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図８】図８は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【図９】図９は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
１０ 半導体チップ
１２ 電極
２０ 基板
２２ 配線
２４ 貫通穴
３０ 導電性材料
４０ 基板
４４ 配線
４６ 貫通穴
５０ 半導体チップ
５２ 電極
６０ 基板
６２ 配線
７０ 導電性材料
８０ 外部端子
１００ 半導体チップ
Claims (9)
- 電極を有する半導体チップと基板とが積層され、前記基板は、前記電極の少なくとも一部と平面的に重なる位置に貫通穴を有し、かつ、前記基板の前記半導体チップと対向する面とは反対の面に配線を有してなる半導体装置の製造方法であって、
前記配線を、前記貫通穴上を通って形成し、
前記貫通穴に導電性材料を充填して、前記電極と前記配線とを電気的に接続する半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記基板に前記貫通穴を形成した後に、前記基板を前記半導体チップ上に配置する半導体装置の製造方法。 - 請求項１又は請求項２記載の半導体装置の製造方法において、
前記基板に前記配線を形成した後に、前記基板を前記半導体チップ上に配置する半導体装置の製造方法。 - 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
前記導電性材料を、インクジェット方式によって充填する半導体装置の製造方法。 - 請求項１から請求項４のいずれかに記載の半導体装置の製造方法において、
前記半導体チップ及び前記基板を、前記導電性材料に浸漬することで、前記導電性材料を前記貫通穴に充填する半導体装置の製造方法。 - 請求項１から請求項５のいずれかに記載の半導体装置の製造方法において、
前記導電性材料を、エネルギーによって硬化させる半導体装置の製造方法。 - 電極を有する半導体チップと基板とが積層され、前記基板は、前記電極と平面的に重なる位置に貫通穴を有し、かつ、前記基板の前記半導体チップと対向する面とは反対の面に配線を有してなる半導体装置であって、
前記配線は、前記貫通穴上を通って形成され、
前記貫通穴に導電性材料が充填されてなり、前記電極と前記配線とが電気的に接続された半導体装置。 - 請求項７記載の半導体装置が実装された回路基板。
- 請求項７記載の半導体装置を有する電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061416A JP3654113B2 (ja) | 2000-03-07 | 2000-03-07 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061416A JP3654113B2 (ja) | 2000-03-07 | 2000-03-07 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001250842A JP2001250842A (ja) | 2001-09-14 |
| JP3654113B2 true JP3654113B2 (ja) | 2005-06-02 |
Family
ID=18581557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000061416A Expired - Fee Related JP3654113B2 (ja) | 2000-03-07 | 2000-03-07 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3654113B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8985734B2 (en) | 2012-08-31 | 2015-03-24 | Brother Kogyo Kabushiki Kaisha | Liquid jetting apparatus, piezoelectric actuator, and method for producing the liquid jetting apparatus |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332379A (ja) | 2002-05-16 | 2003-11-21 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| US7059512B2 (en) | 2002-11-06 | 2006-06-13 | Ricoh Company, Ltd. | Solder alloy material layer composition, electroconductive and adhesive composition, flux material layer composition, solder ball transferring sheet, bump and bump forming process, and semiconductor device |
| US7338836B2 (en) * | 2003-11-05 | 2008-03-04 | California Institute Of Technology | Method for integrating pre-fabricated chip structures into functional electronic systems |
| US7781324B2 (en) | 2005-06-30 | 2010-08-24 | Brother Kogyo Kabushiki Kaisha | Method of producing wire-connection structure, and wire-connection structure |
| JP4506773B2 (ja) | 2007-03-28 | 2010-07-21 | ブラザー工業株式会社 | 基板両面間の電気接続方法 |
-
2000
- 2000-03-07 JP JP2000061416A patent/JP3654113B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8985734B2 (en) | 2012-08-31 | 2015-03-24 | Brother Kogyo Kabushiki Kaisha | Liquid jetting apparatus, piezoelectric actuator, and method for producing the liquid jetting apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001250842A (ja) | 2001-09-14 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| S531 | Written request for registration of change of domicile |
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