JP2003332379A - 半導体装置、及びその製造方法 - Google Patents
半導体装置、及びその製造方法Info
- Publication number
- JP2003332379A JP2003332379A JP2002141529A JP2002141529A JP2003332379A JP 2003332379 A JP2003332379 A JP 2003332379A JP 2002141529 A JP2002141529 A JP 2002141529A JP 2002141529 A JP2002141529 A JP 2002141529A JP 2003332379 A JP2003332379 A JP 2003332379A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- semiconductor device
- tape
- inner lead
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 高信頼性で歩留りが高く、且つ高集積化・小
型化された半導体素子が実装可能な半導体装置、及びそ
の製造方法を提供すること。 【解決手段】 ベースフィルム１８と、ベースフィルム
１８裏面から実装され、バンプ１４を有する半導体素子
１２と、ベースフィルム１８表面に半導体素子１２の周
縁部に位置して形成され且つベースフィルム１８裏面か
ら半導体素子１２のバンプ１４と電気的に接続される複
数のインナーリード２０と、を具備し、ベースフィルム
１８には、インナーリード２０と半導体素子１２のバン
プ１４との接続用開口２６が設けられ、接続用開口２６
はインナーリード２０の先端を除く位置に設けられてお
り、インナーリード２０は、その先端がベースフィルム
１８に固定されて、半導体素子１２のバンプ１４とベー
スフィルム１８裏面から接続用開口２６を通じて電気的
に接続されている半導体装置、及びその製造方法であ
る。
型化された半導体素子が実装可能な半導体装置、及びそ
の製造方法を提供すること。 【解決手段】 ベースフィルム１８と、ベースフィルム
１８裏面から実装され、バンプ１４を有する半導体素子
１２と、ベースフィルム１８表面に半導体素子１２の周
縁部に位置して形成され且つベースフィルム１８裏面か
ら半導体素子１２のバンプ１４と電気的に接続される複
数のインナーリード２０と、を具備し、ベースフィルム
１８には、インナーリード２０と半導体素子１２のバン
プ１４との接続用開口２６が設けられ、接続用開口２６
はインナーリード２０の先端を除く位置に設けられてお
り、インナーリード２０は、その先端がベースフィルム
１８に固定されて、半導体素子１２のバンプ１４とベー
スフィルム１８裏面から接続用開口２６を通じて電気的
に接続されている半導体装置、及びその製造方法であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＴＣＰ（Ｔａｐｅ
Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ／テープ・キャリア
・パッケージ）として利用される半導体装置、及びその
製造方法に関する。
Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ／テープ・キャリア
・パッケージ）として利用される半導体装置、及びその
製造方法に関する。
【０００２】従来、半導体素子を実装する形態として、
ＴＣＰがある。このＴＣＰは、図１５及び図１６に示す
ように、外部と電気的に接続するためのバンプ（電極）
１１４がボンデイングパッド（図示せず）上に形成され
た四角い半導体素子１１２が、ＴＣＰテープキャリア１
１６裏面から実装される形態をとる。ＴＣＰテープキャ
リア１１６は、ポリイミドなどからなるベースフィルム
（テープ状部材）１１８と、ベースフィルム１１８表面
に形成され、半導体素子１１２とバンプ１１４を介して
電気的に接続されるインナーリード１２０と、インナー
リード１２０を保護するよう形成されるレジスト１２２
とを含んで構成される。ベースフィルム１１８には、半
導体素子１１２をベースフィルム１１８に実装する際に
半導体素子１１２表面を確認して位置合わせするための
デバイスホール１２４が設けられている。インナーリー
ド１２０は、その先端がデバイスホール１２４内に突出
した状態で形成されており、インナーリード１２０の先
端は、半導体素子１１２のバンプ１１４とのボンデイン
グ前には固定されていない構造になっている。このた
め、ボンデング時の加熱や、外的衝撃などにより、イン
ナーリード１２０の先端が変形するといった不具合が多
く生じる場合があり、半導体素子１１２のバンプ１１４
との正確な位置精度が保てず、歩留りが低下したり、接
続不良を起こすといった問題があった。
ＴＣＰがある。このＴＣＰは、図１５及び図１６に示す
ように、外部と電気的に接続するためのバンプ（電極）
１１４がボンデイングパッド（図示せず）上に形成され
た四角い半導体素子１１２が、ＴＣＰテープキャリア１
１６裏面から実装される形態をとる。ＴＣＰテープキャ
リア１１６は、ポリイミドなどからなるベースフィルム
（テープ状部材）１１８と、ベースフィルム１１８表面
に形成され、半導体素子１１２とバンプ１１４を介して
電気的に接続されるインナーリード１２０と、インナー
リード１２０を保護するよう形成されるレジスト１２２
とを含んで構成される。ベースフィルム１１８には、半
導体素子１１２をベースフィルム１１８に実装する際に
半導体素子１１２表面を確認して位置合わせするための
デバイスホール１２４が設けられている。インナーリー
ド１２０は、その先端がデバイスホール１２４内に突出
した状態で形成されており、インナーリード１２０の先
端は、半導体素子１１２のバンプ１１４とのボンデイン
グ前には固定されていない構造になっている。このた
め、ボンデング時の加熱や、外的衝撃などにより、イン
ナーリード１２０の先端が変形するといった不具合が多
く生じる場合があり、半導体素子１１２のバンプ１１４
との正確な位置精度が保てず、歩留りが低下したり、接
続不良を起こすといった問題があった。
【０００３】このような問題を鑑み、特開平１１−４０
６０５号公報には、インナーリードの先端をポリイミド
フィルムに固定させ、その変形を防止することが提案さ
れている。しかしながら、この提案では、インナーリー
ドは、入力側・出力側双方からデバイスホールを横切る
ように形成させて、その先端を固定させており、インナ
ーリードを密に形成できなかったり、インナーリードの
数を多くできないといった問題がある。この問題は、昨
今の半導体素子の高集積化、小型化の要求を満たすため
には、重要であり、改善が望まれている。
６０５号公報には、インナーリードの先端をポリイミド
フィルムに固定させ、その変形を防止することが提案さ
れている。しかしながら、この提案では、インナーリー
ドは、入力側・出力側双方からデバイスホールを横切る
ように形成させて、その先端を固定させており、インナ
ーリードを密に形成できなかったり、インナーリードの
数を多くできないといった問題がある。この問題は、昨
今の半導体素子の高集積化、小型化の要求を満たすため
には、重要であり、改善が望まれている。
【０００４】
【発明が解決しようとする課題】本発明は、前記従来に
おける諸問題を解決し、以下の目的を達成することを課
題とする。即ち、本発明の目的は、高信頼性で歩留りが
高く、且つ高集積化・小型化された半導体素子が実装可
能な半導体装置、及びその製造方法を提供することであ
る。
おける諸問題を解決し、以下の目的を達成することを課
題とする。即ち、本発明の目的は、高信頼性で歩留りが
高く、且つ高集積化・小型化された半導体素子が実装可
能な半導体装置、及びその製造方法を提供することであ
る。
【０００５】上記課題は、以下の手段により解決され
る。即ち、本発明の半導体装置は、テープ状基材と、前
記テープ状基材裏面から実装され、電極を有する半導体
素子と、前記テープ状基材表面に前記半導体素子の周縁
部に位置して形成され、且つテープ状基材裏面から前記
半導体素子の前記電極と電気的に接続されるインナーリ
ードと、を具備する半導体装置であって、前記テープ状
基材には、前記インナーリードと前記半導体素子の前記
電極との接続用開口が設けられ、前記接続用開口は前記
インナーリードの先端を除く位置に設けられており、前
記インナーリードは、その先端が前記テープ状基材に固
定されて、前記半導体素子の前記電極と前記テープ状基
材裏面から前記接続用開口を通じて電気的に接続されて
いることを特徴とする。
る。即ち、本発明の半導体装置は、テープ状基材と、前
記テープ状基材裏面から実装され、電極を有する半導体
素子と、前記テープ状基材表面に前記半導体素子の周縁
部に位置して形成され、且つテープ状基材裏面から前記
半導体素子の前記電極と電気的に接続されるインナーリ
ードと、を具備する半導体装置であって、前記テープ状
基材には、前記インナーリードと前記半導体素子の前記
電極との接続用開口が設けられ、前記接続用開口は前記
インナーリードの先端を除く位置に設けられており、前
記インナーリードは、その先端が前記テープ状基材に固
定されて、前記半導体素子の前記電極と前記テープ状基
材裏面から前記接続用開口を通じて電気的に接続されて
いることを特徴とする。
【０００６】本発明の半導体装置において、前記インナ
ーリードは、前記半導体素子の対向する辺周縁部に位置
して前記テープ状基材表面に形成されていることが好適
である。
ーリードは、前記半導体素子の対向する辺周縁部に位置
して前記テープ状基材表面に形成されていることが好適
である。
【０００７】また、前記テープ状基材に、前記接続用開
口が前記インナーリードに略直交して連続的に設けられ
ていてもよいし、前記接続用開口が前記インナーリード
毎に設けられていてもよい。前記接続用開口が前記イン
ナーリード毎に設けられている場合、前記インナーリー
ドと前記半導体素子の前記電極とは、導電性接着剤によ
り接続させる形態でもよい。
口が前記インナーリードに略直交して連続的に設けられ
ていてもよいし、前記接続用開口が前記インナーリード
毎に設けられていてもよい。前記接続用開口が前記イン
ナーリード毎に設けられている場合、前記インナーリー
ドと前記半導体素子の前記電極とは、導電性接着剤によ
り接続させる形態でもよい。
【０００８】また、前記テープ状基材に、前記半導体素
子の中央部に位置してデバイスホールが設けられ、且つ
前記デバイスホールの周辺に前記接続用開口が設けられ
る形態でもよく、デバイスホールが存在しない形態でも
よい。
子の中央部に位置してデバイスホールが設けられ、且つ
前記デバイスホールの周辺に前記接続用開口が設けられ
る形態でもよく、デバイスホールが存在しない形態でも
よい。
【０００９】本発明の半導体装置の製造方法は、前記テ
ープ状基材裏面から実装され、電極を有する半導体素子
と、前記テープ状基材表面に前記半導体素子の周縁部に
位置して形成され、且つテープ状基材裏面から前記半導
体素子の前記電極と電気的に接続されるインナーリード
と、を具備する半導体装置であって、前記テープ状基材
には、前記インナーリードと前記半導体素子の前記電極
との接続用開口が設けられ、前記接続用開口は前記イン
ナーリードの先端を除く位置に設けられており、前記イ
ンナーリードは、その先端が前記テープ状基材に固定さ
れて、前記半導体素子の前記電極と前記テープ状基材裏
面から前記接続用開口を通じて電気的に接続されている
ことを特徴とする。
ープ状基材裏面から実装され、電極を有する半導体素子
と、前記テープ状基材表面に前記半導体素子の周縁部に
位置して形成され、且つテープ状基材裏面から前記半導
体素子の前記電極と電気的に接続されるインナーリード
と、を具備する半導体装置であって、前記テープ状基材
には、前記インナーリードと前記半導体素子の前記電極
との接続用開口が設けられ、前記接続用開口は前記イン
ナーリードの先端を除く位置に設けられており、前記イ
ンナーリードは、その先端が前記テープ状基材に固定さ
れて、前記半導体素子の前記電極と前記テープ状基材裏
面から前記接続用開口を通じて電気的に接続されている
ことを特徴とする。
【００１０】本発明の半導体装置では、インナーリード
は、実装される半導体素子の周縁部に位置させてテープ
状基材表面に形成されており、実装される半導体素子の
種類に応じて、その数を増やし、ピッチを密に形成する
ことができる。そして、インナーリードは、その先端が
テープ状基材に固定されつつ、前記半導体素子の前記電
極とテープ状基材に設けられた接続用開口を通じて接続
される。このため、ボンデング時の加熱や、外的衝撃な
どにより、インナーリードの先端が変形するといった不
具合が防止され、高信頼性で歩留りを高くしつつ、高集
積化・小型化された半導体素子が実装可能である。
は、実装される半導体素子の周縁部に位置させてテープ
状基材表面に形成されており、実装される半導体素子の
種類に応じて、その数を増やし、ピッチを密に形成する
ことができる。そして、インナーリードは、その先端が
テープ状基材に固定されつつ、前記半導体素子の前記電
極とテープ状基材に設けられた接続用開口を通じて接続
される。このため、ボンデング時の加熱や、外的衝撃な
どにより、インナーリードの先端が変形するといった不
具合が防止され、高信頼性で歩留りを高くしつつ、高集
積化・小型化された半導体素子が実装可能である。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。なお、実質的に同様の機能を有す
るものには、全図面通して同じ符号を付して説明し、場
合によってはその説明を省略することがある。
を参照して説明する。なお、実質的に同様の機能を有す
るものには、全図面通して同じ符号を付して説明し、場
合によってはその説明を省略することがある。
【００１２】（第１の実施の形態）図１は、第１の実施
の形態に係る半導体装置を示す平面図である。図２は、
第１の実施の形態に係る半導体装置を示し、（ａ）は拡
大平面図であり、（ｂ）は拡大断面図である。図３は、
第１の実施の形態に係る半導体装置のＴＣＰテープキャ
リアを示し、（ａ）は拡大平面図であり、（ｂ）は拡大
断面図である。
の形態に係る半導体装置を示す平面図である。図２は、
第１の実施の形態に係る半導体装置を示し、（ａ）は拡
大平面図であり、（ｂ）は拡大断面図である。図３は、
第１の実施の形態に係る半導体装置のＴＣＰテープキャ
リアを示し、（ａ）は拡大平面図であり、（ｂ）は拡大
断面図である。
【００１３】図１〜３に示すように、第１の実施の形態
に係る半導体装置１０は、外部と電気的に接続するため
のバンプ（電極）１４がボンデイングパッド（図示せ
ず）上に形成された四角い半導体素子１２が、ＴＣＰテ
ープキャリア１６の裏面（第一の面）から実装される形
態をとる。ＴＣＰテープキャリア１６は、ポリイミドな
どからなるベースフィルム（テープ状部材）１８と、ベ
ースフィルム１８の表面（第二の面）に形成され、半導
体素子１２とバンプ１４を介して電気的に接続されるイ
ンナーリード２０と、インナーリード２０を保護するよ
う形成されるレジスト２２とを含んで構成される。
に係る半導体装置１０は、外部と電気的に接続するため
のバンプ（電極）１４がボンデイングパッド（図示せ
ず）上に形成された四角い半導体素子１２が、ＴＣＰテ
ープキャリア１６の裏面（第一の面）から実装される形
態をとる。ＴＣＰテープキャリア１６は、ポリイミドな
どからなるベースフィルム（テープ状部材）１８と、ベ
ースフィルム１８の表面（第二の面）に形成され、半導
体素子１２とバンプ１４を介して電気的に接続されるイ
ンナーリード２０と、インナーリード２０を保護するよ
う形成されるレジスト２２とを含んで構成される。
【００１４】インナーリード２０は、半導体素子１２に
おける対向する各辺の周縁部に各々位置するよう形成さ
れている。インナーリード２０は、半導体素子１２の各
辺に略直交して形成されている。
おける対向する各辺の周縁部に各々位置するよう形成さ
れている。インナーリード２０は、半導体素子１２の各
辺に略直交して形成されている。
【００１５】ベースフィルム１８には、半導体素子１２
をベースフィルム１８に実装する際に半導体素子１２表
面を確認して位置合わせするためのデバイスホール２
４、及びインナーリード２０と半導体素子１２とをバン
プ１４を介して電気的に接続される接続用開口２６が設
けられている。デバイスホール２４は、半導体素子１２
の中央部に位置するよう設けられている。一方、接続用
開口２６は、半導体素子１２の各辺周縁部に位置すよう
形成されている各々のインナーリード２０に略直交して
且つ連続的に、デバイスホール２４周辺に４つ設けられ
ている。但し、接続用開口２６及びデバイスホール２４
は、インナーリード２０の先端を除く位置に設けられて
おり、インナーリード２０の先端はベースフィルム１８
に固定されている。
をベースフィルム１８に実装する際に半導体素子１２表
面を確認して位置合わせするためのデバイスホール２
４、及びインナーリード２０と半導体素子１２とをバン
プ１４を介して電気的に接続される接続用開口２６が設
けられている。デバイスホール２４は、半導体素子１２
の中央部に位置するよう設けられている。一方、接続用
開口２６は、半導体素子１２の各辺周縁部に位置すよう
形成されている各々のインナーリード２０に略直交して
且つ連続的に、デバイスホール２４周辺に４つ設けられ
ている。但し、接続用開口２６及びデバイスホール２４
は、インナーリード２０の先端を除く位置に設けられて
おり、インナーリード２０の先端はベースフィルム１８
に固定されている。
【００１６】半導体素子１２は、そのバンプ１４を介し
てインナーリード２０とベースフィルム１８裏面から接
続用開口２６を通じて電気的に接続されて、ＴＣＰテー
プキャリア１６に実装されている。
てインナーリード２０とベースフィルム１８裏面から接
続用開口２６を通じて電気的に接続されて、ＴＣＰテー
プキャリア１６に実装されている。
【００１７】第１の実施の形態に係る半導体装置１０
は、例えば、図４〜５に示すようにして製造することが
できる。まず、ベースフィルム１８を用意し（図４
（ａ））、このベースフィルム１８にインナーリード２
０、レジスト２２を順次形成する（図４（ｂ））。イン
ナーリード２０は、フォトリソグラフィー法などにより
パターン化された銅などの薄膜を、接着剤によりベース
フィルム１８に接着させて設けることもできるし、スパ
ッタ法やＣＶＤ法などにより、パターン化した銅などの
薄膜を、ベースフィルム１８に直接設けることもでき
る。
は、例えば、図４〜５に示すようにして製造することが
できる。まず、ベースフィルム１８を用意し（図４
（ａ））、このベースフィルム１８にインナーリード２
０、レジスト２２を順次形成する（図４（ｂ））。イン
ナーリード２０は、フォトリソグラフィー法などにより
パターン化された銅などの薄膜を、接着剤によりベース
フィルム１８に接着させて設けることもできるし、スパ
ッタ法やＣＶＤ法などにより、パターン化した銅などの
薄膜を、ベースフィルム１８に直接設けることもでき
る。
【００１８】次に、ベースフィルム１８に、実装される
半導体素子１２の中央部に位置するようにデバイスホー
ル２４を形成し、そして、デバイスホール２４周辺に且
つ半導体素子１２の各辺周縁部に位置するよう形成され
ている各々のインナーリード２０に略直交して連続的に
接続用開口２６を４つ設ける（図４（ｂ））。但し、上
述のように、接続用開口２６及びデバイスホール２４
は、インナーリード２０の先端を除く位置に設けられ
る。これら接続用開口２６及びデバイスホール２４は、
金型などを用いることで容易に形成することができる。
このようにしてＴＣＰテープキャリア１６を作製する。
半導体素子１２の中央部に位置するようにデバイスホー
ル２４を形成し、そして、デバイスホール２４周辺に且
つ半導体素子１２の各辺周縁部に位置するよう形成され
ている各々のインナーリード２０に略直交して連続的に
接続用開口２６を４つ設ける（図４（ｂ））。但し、上
述のように、接続用開口２６及びデバイスホール２４
は、インナーリード２０の先端を除く位置に設けられ
る。これら接続用開口２６及びデバイスホール２４は、
金型などを用いることで容易に形成することができる。
このようにしてＴＣＰテープキャリア１６を作製する。
【００１９】なお、接続用開口２６及びデバイスホール
２４の形成は、インナーリード２０形成前でも後でもい
ずれでもよい。
２４の形成は、インナーリード２０形成前でも後でもい
ずれでもよい。
【００２０】次に、以下に示すようにインナーリードボ
ンド工程（ＩＬＢ工程）が行われ、ＴＣＰテープキャリ
ア１６に半導体素子１２が実装される。具体的には、ボ
ンデイングステージ２８上に半導体素子１２を配置する
（図５（ａ））。ボンデイングステージ上に配置された
半導体素子１２をボンデングする位置まで移動させ、半
導体素子認識用カメラにて、デバイスホール２４から半
導体素子１２表面を確認しつつ、各インナーリード２０
とバンプ１４が重なるように最終位置合わせを行う（図
５（ｂ））。その後、ボンデイングステージ２８を上昇
させると共に、ボンデイングツール３０を下降させ、イ
ンナーリード２０とバンプ１４を熱圧着させる（図５
（ｃ））。そして、ボンデイングステージ２８を下降さ
せると共に、ボンデイングツール３０を上昇させ（図５
（ｄ））、ＴＣＰテープキャリア１６に半導体素子１２
が実装される（図５（ｅ））。
ンド工程（ＩＬＢ工程）が行われ、ＴＣＰテープキャリ
ア１６に半導体素子１２が実装される。具体的には、ボ
ンデイングステージ２８上に半導体素子１２を配置する
（図５（ａ））。ボンデイングステージ上に配置された
半導体素子１２をボンデングする位置まで移動させ、半
導体素子認識用カメラにて、デバイスホール２４から半
導体素子１２表面を確認しつつ、各インナーリード２０
とバンプ１４が重なるように最終位置合わせを行う（図
５（ｂ））。その後、ボンデイングステージ２８を上昇
させると共に、ボンデイングツール３０を下降させ、イ
ンナーリード２０とバンプ１４を熱圧着させる（図５
（ｃ））。そして、ボンデイングステージ２８を下降さ
せると共に、ボンデイングツール３０を上昇させ（図５
（ｄ））、ＴＣＰテープキャリア１６に半導体素子１２
が実装される（図５（ｅ））。
【００２１】第１の実施の形態に係る半導体装置１０で
は、インナーリード２０は、半導体素子１２における対
向する各辺の周縁部、即ち、四辺の周縁部に各々位置す
るよう形成されており、実装される半導体素子の種類に
応じて、その数を増やし、ピッチを密に形成することが
できる。そして、ベースフィルム１８には、デバイスホ
ール２４と共に、その周辺にインナーリード２０に対応
して４つの接続用開口２６が、インナーリード２０先端
の除く位置に形成されており、インナーリード２０はそ
の先端がベースフィルム１８に固定されつつ、半導体素
子のバンプ１４と接続用開口２６を通じて接続される。
このため、ボンデング時の加熱や、外的衝撃などによ
り、インナーリード２０の先端が変形するといった不具
合が防止され、高信頼性で歩留りを高くしつつ、高集積
化・小型化された半導体素子が実装可能である。
は、インナーリード２０は、半導体素子１２における対
向する各辺の周縁部、即ち、四辺の周縁部に各々位置す
るよう形成されており、実装される半導体素子の種類に
応じて、その数を増やし、ピッチを密に形成することが
できる。そして、ベースフィルム１８には、デバイスホ
ール２４と共に、その周辺にインナーリード２０に対応
して４つの接続用開口２６が、インナーリード２０先端
の除く位置に形成されており、インナーリード２０はそ
の先端がベースフィルム１８に固定されつつ、半導体素
子のバンプ１４と接続用開口２６を通じて接続される。
このため、ボンデング時の加熱や、外的衝撃などによ
り、インナーリード２０の先端が変形するといった不具
合が防止され、高信頼性で歩留りを高くしつつ、高集積
化・小型化された半導体素子が実装可能である。
【００２２】また、半導体素子１２は、ベースフィルム
１８を介してインナーリード２０と接続して実装されて
いるので、半導体素子１２のエッジ部とインナーリード
２０とが接触せず、エッジショートが防止される。
１８を介してインナーリード２０と接続して実装されて
いるので、半導体素子１２のエッジ部とインナーリード
２０とが接触せず、エッジショートが防止される。
【００２３】（第２の実施の形態）図６は、第２の実施
の形態に係る半導体装置を示し、（ａ）は拡大平面図で
あり、（ｂ）は拡大断面図である。図７は、第２の実施
の形態に係る半導体装置のＴＣＰテープキャリアを示
し、（ａ）は拡大平面図であり、（ｂ）は拡大断面図で
ある。
の形態に係る半導体装置を示し、（ａ）は拡大平面図で
あり、（ｂ）は拡大断面図である。図７は、第２の実施
の形態に係る半導体装置のＴＣＰテープキャリアを示
し、（ａ）は拡大平面図であり、（ｂ）は拡大断面図で
ある。
【００２４】図６〜７に示すように、第２の実施の形態
に係る半導体装置１０は、接続用開口２６を、インナー
リード２０毎に設けた以外は、第１の実施の形態に係る
半導体装置１０と同様の形態である。
に係る半導体装置１０は、接続用開口２６を、インナー
リード２０毎に設けた以外は、第１の実施の形態に係る
半導体装置１０と同様の形態である。
【００２５】第２の実施の形態に係る半導体装置１０で
は、接続用開口２６をインナーリード２０毎に設けたこ
とで、インナーリード２０と半導体素子１２のバンプ１
４とのボンデイング（接続）際に、ボンデイング条件や
装置の異常などによりバンプ１４の潰れすぎたりしたと
き、潰れすぎたバンプ１４が接続用開口２６内壁に堰き
止められ、隣接するバンプ１４同士、インナーリード２
０同士、バンプ１４及びインナーリード２０の接触によ
る不良が防止される。
は、接続用開口２６をインナーリード２０毎に設けたこ
とで、インナーリード２０と半導体素子１２のバンプ１
４とのボンデイング（接続）際に、ボンデイング条件や
装置の異常などによりバンプ１４の潰れすぎたりしたと
き、潰れすぎたバンプ１４が接続用開口２６内壁に堰き
止められ、隣接するバンプ１４同士、インナーリード２
０同士、バンプ１４及びインナーリード２０の接触によ
る不良が防止される。
【００２６】また、インナーリード２０と半導体素子１
２のバンプ１４とのボンデイング（接続）際に、バンプ
１４とインナーリード２０の位置合わせに不具合が生
じ、ボンデイングの位置ズレを起こしたとき、各々の接
続用開口２６に入り込むようにバンプ１４が変形してボ
ンデイングされ、隣接するバンプ１４同士、インナーリ
ード２０同士、バンプ１４及びインナーリード２０の接
触による不良が防止される。
２のバンプ１４とのボンデイング（接続）際に、バンプ
１４とインナーリード２０の位置合わせに不具合が生
じ、ボンデイングの位置ズレを起こしたとき、各々の接
続用開口２６に入り込むようにバンプ１４が変形してボ
ンデイングされ、隣接するバンプ１４同士、インナーリ
ード２０同士、バンプ１４及びインナーリード２０の接
触による不良が防止される。
【００２７】（第３の実施の形態）図８は、第３の実施
の形態に係る半導体装置を示す平面図である。図９は、
第３の実施の形態に係る半導体装置を示し、（ａ）は拡
大平面図であり、（ｂ）は拡大断面図である。図１０
は、第３の実施の形態に係る半導体装置のＴＣＰテープ
キャリアを示し、（ａ）は拡大平面図であり、（ｂ）は
拡大断面図である。
の形態に係る半導体装置を示す平面図である。図９は、
第３の実施の形態に係る半導体装置を示し、（ａ）は拡
大平面図であり、（ｂ）は拡大断面図である。図１０
は、第３の実施の形態に係る半導体装置のＴＣＰテープ
キャリアを示し、（ａ）は拡大平面図であり、（ｂ）は
拡大断面図である。
【００２８】図８〜１０に示すように、第３の実施の形
態に係る半導体装置１０は、デバイスホール２４を設け
なかった以外は、第１の実施の形態に係る半導体装置１
０と同様の形態である。
態に係る半導体装置１０は、デバイスホール２４を設け
なかった以外は、第１の実施の形態に係る半導体装置１
０と同様の形態である。
【００２９】第３の実施の形態に係る半導体装置１０で
は、上述のようにボンデング時の加熱や、外的衝撃など
により、インナーリード２０の先端が変形するといった
不具合が防止できる。
は、上述のようにボンデング時の加熱や、外的衝撃など
により、インナーリード２０の先端が変形するといった
不具合が防止できる。
【００３０】（第４の実施の形態）図１１は、第４の実
施の形態に係る半導体装置を示し、（ａ）は拡大平面図
であり、（ｂ）は拡大断面図である。図１２は、第４の
実施の形態に係る半導体装置の半導体素子を示し、
（ａ）は拡大平面図であり、（ｂ）は拡大断面図であ
る。図１３は、第４の実施の形態に係る半導体装置のＴ
ＣＰテープキャリアを示し、（ａ）は拡大平面図であ
り、（ｂ）は拡大断面図である。
施の形態に係る半導体装置を示し、（ａ）は拡大平面図
であり、（ｂ）は拡大断面図である。図１２は、第４の
実施の形態に係る半導体装置の半導体素子を示し、
（ａ）は拡大平面図であり、（ｂ）は拡大断面図であ
る。図１３は、第４の実施の形態に係る半導体装置のＴ
ＣＰテープキャリアを示し、（ａ）は拡大平面図であ
り、（ｂ）は拡大断面図である。
【００３１】図１１〜１３に示すように、第４の実施の
形態に係る半導体装置１０は、半導体素子１２に予めバ
ンプ１４を形成せずボンデイングパッド（電極）３２の
みを有する四角い半導体素子１２が、ＴＣＰテープキャ
リア１６裏面から実装される形態をとる。そして、半導
体素子１２のボンデイングパッド３２と、インナーリー
ド２０とが導電性接着剤３４により接続用開口２６を通
じて電気的に接続されている。これら以外は、第２の実
施の形態に係る半導体装置１０と同様である。但し、接
続用開口２６の大きさは、半導体素子１２のボンデイン
グパッド３２の大きさと同一もしくはそれ以下に設定さ
れる。
形態に係る半導体装置１０は、半導体素子１２に予めバ
ンプ１４を形成せずボンデイングパッド（電極）３２の
みを有する四角い半導体素子１２が、ＴＣＰテープキャ
リア１６裏面から実装される形態をとる。そして、半導
体素子１２のボンデイングパッド３２と、インナーリー
ド２０とが導電性接着剤３４により接続用開口２６を通
じて電気的に接続されている。これら以外は、第２の実
施の形態に係る半導体装置１０と同様である。但し、接
続用開口２６の大きさは、半導体素子１２のボンデイン
グパッド３２の大きさと同一もしくはそれ以下に設定さ
れる。
【００３２】第４の実施の形態に係る半導体装置１０に
おいて、半導体素子１２は、例えば、図１４に示すよう
にＴＣＰテープキャリア１６に実装される。具体的に
は、ステージ３６上に半導体素子１２を配置する（図１
４（ａ））。ステージ上に配置された半導体素子１２を
所定の位置まで移動させ、半導体素子認識用カメラに
て、デバイスホールから半導体素子１２表面を確認しつ
つ、各インナーリード２０とボンデイングパッド３２が
重なるように最終位置合わせを行う（図１４（ｂ））。
その後、ステージ３６を上昇させると共に、ツール３８
を下降させ、半導体素子１２とＴＣＰテープキャリア１
６とを当接させる（図１４（ｃ））。そして、各接続用
開口２６に導電性接着剤３４を注入し、インナーリード
２０とボンデイングパッド３２とを電気的に接続させ、
そして、ステージ３６を下降させると共に、ツール３８
を上昇させ（図１４（ｄ））、ＴＣＰテープキャリア１
６に半導体素子１２が実装される（図１４（ｅ））。
おいて、半導体素子１２は、例えば、図１４に示すよう
にＴＣＰテープキャリア１６に実装される。具体的に
は、ステージ３６上に半導体素子１２を配置する（図１
４（ａ））。ステージ上に配置された半導体素子１２を
所定の位置まで移動させ、半導体素子認識用カメラに
て、デバイスホールから半導体素子１２表面を確認しつ
つ、各インナーリード２０とボンデイングパッド３２が
重なるように最終位置合わせを行う（図１４（ｂ））。
その後、ステージ３６を上昇させると共に、ツール３８
を下降させ、半導体素子１２とＴＣＰテープキャリア１
６とを当接させる（図１４（ｃ））。そして、各接続用
開口２６に導電性接着剤３４を注入し、インナーリード
２０とボンデイングパッド３２とを電気的に接続させ、
そして、ステージ３６を下降させると共に、ツール３８
を上昇させ（図１４（ｄ））、ＴＣＰテープキャリア１
６に半導体素子１２が実装される（図１４（ｅ））。
【００３３】第４の実施の形態に係る半導体装置１０で
は、導電性接着剤により、半導体素子１２のボンデイン
グパッド３２とインナーリード２０とを電気的に接続す
るので、実装する半導体素子１２に予めバンプを形成す
る必要がなく、すでに他の半導体装置用で市場に出荷さ
れているものでも、ウエハプロセスを変更せずに実装可
能である。
は、導電性接着剤により、半導体素子１２のボンデイン
グパッド３２とインナーリード２０とを電気的に接続す
るので、実装する半導体素子１２に予めバンプを形成す
る必要がなく、すでに他の半導体装置用で市場に出荷さ
れているものでも、ウエハプロセスを変更せずに実装可
能である。
【００３４】上記実施の形態では、インナーリード２０
を半導体素子１２の四辺周縁部全てに形成された形態を
説明したが、半導体素子１２の対向する二辺周縁部のみ
に形成された形態でもよい。また、インナーリード２０
の数やピッチは、実装される半導体素子１２の種類に応
じて設定されることは言うまでもないが、上述のよう
に、本発明では、高集積化・小型化された半導体素子が
実装可能である。
を半導体素子１２の四辺周縁部全てに形成された形態を
説明したが、半導体素子１２の対向する二辺周縁部のみ
に形成された形態でもよい。また、インナーリード２０
の数やピッチは、実装される半導体素子１２の種類に応
じて設定されることは言うまでもないが、上述のよう
に、本発明では、高集積化・小型化された半導体素子が
実装可能である。
【００３５】なお、上記何れの実施の形態に係る本発明
の半導体装置及び製造方法においても、限定的に解釈さ
れるものではなく、本発明の構成要件を満足する範囲内
で実現可能であることは、言うまでもない。
の半導体装置及び製造方法においても、限定的に解釈さ
れるものではなく、本発明の構成要件を満足する範囲内
で実現可能であることは、言うまでもない。
【００３６】
【発明の効果】以上、本発明によれば、高信頼性で歩留
りが高く、且つ高集積化・小型化された半導体素子が実
装可能な半導体装置、及びその製造方法を提供すること
ができる。
りが高く、且つ高集積化・小型化された半導体素子が実
装可能な半導体装置、及びその製造方法を提供すること
ができる。
【図１】 第１の実施の形態に係る半導体装置を示す平
面図である。
面図である。
【図２】 第１の実施の形態に係る半導体装置を示し、
（ａ）は拡大平面図であり、（ｂ）は拡大断面図であ
る。
（ａ）は拡大平面図であり、（ｂ）は拡大断面図であ
る。
【図３】 第１の実施の形態に係る半導体装置のＴＣＰ
テープキャリアを示し、（ａ）は拡大平面図であり、
（ｂ）は拡大断面図である。
テープキャリアを示し、（ａ）は拡大平面図であり、
（ｂ）は拡大断面図である。
【図４】 第１の実施の形態に係る半導体装置の製造方
法を説明するための工程図である。
法を説明するための工程図である。
【図５】 第１の実施の形態に係る半導体装置の製造方
法を説明するための工程図である。
法を説明するための工程図である。
【図６】 第２の実施の形態に係る半導体装置を示し、
（ａ）は拡大平面図であり、（ｂ）は拡大断面図であ
る。
（ａ）は拡大平面図であり、（ｂ）は拡大断面図であ
る。
【図７】 第２の実施の形態に係る半導体装置のＴＣＰ
テープキャリアを示し、（ａ）は拡大平面図であり、
（ｂ）は拡大断面図である。
テープキャリアを示し、（ａ）は拡大平面図であり、
（ｂ）は拡大断面図である。
【図８】 第３の実施の形態に係る半導体装置を示す平
面図である。
面図である。
【図９】 第３の実施の形態に係る半導体装置を示し、
（ａ）は拡大平面図であり、（ｂ）は拡大断面図であ
る。
（ａ）は拡大平面図であり、（ｂ）は拡大断面図であ
る。
【図１０】 第３の実施の形態に係る半導体装置のＴＣ
Ｐテープキャリアを示し、（ａ）は拡大平面図であり、
（ｂ）は拡大断面図である。
Ｐテープキャリアを示し、（ａ）は拡大平面図であり、
（ｂ）は拡大断面図である。
【図１１】 第４の実施の形態に係る半導体装置を示
し、（ａ）は拡大平面図であり、（ｂ）は拡大断面図で
ある。
し、（ａ）は拡大平面図であり、（ｂ）は拡大断面図で
ある。
【図１２】 第４の実施の形態に係る半導体装置の半導
体素子を示し、（ａ）は拡大平面図であり、（ｂ）は拡
大断面図である。
体素子を示し、（ａ）は拡大平面図であり、（ｂ）は拡
大断面図である。
【図１３】 第４の実施の形態に係る半導体装置のＴＣ
Ｐテープキャリアを示し、（ａ）は拡大平面図であり、
（ｂ）は拡大断面図である。
Ｐテープキャリアを示し、（ａ）は拡大平面図であり、
（ｂ）は拡大断面図である。
【図１４】 第４の実施の形態に係る半導体装置の製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【図１５】 従来の半導体装置を示す平面図である。
【図１６】 従来の半導体装置を示し、（ａ）は拡大平
面図であり、（ｂ）は拡大断面図である。
面図であり、（ｂ）は拡大断面図である。
１０ 半導体装置
１２ 半導体素子
１４ バンプ
１６ テープキャリア
１８ ベースフィルム
２０ インナーリード
２２ レジスト
２４ デバイスホール
２６ 接続用開口
２８ ボンデイングステージ
３０ ボンデイングツール
３２ ボンデイングパッド
３４ 導電性接着剤
Claims (8)
- 【請求項１】 テープ状基材と、 前記テープ状基材の第一の面から実装され、電極を有す
る半導体素子と、 前記テープ状基材の第二の面に前記半導体素子の周縁部
に位置して形成され、且つテープ状基材の第一の面から
前記半導体素子の前記電極と電気的に接続される複数の
インナーリードと、 を具備する半導体装置であって、 前記テープ状基材には、前記インナーリードと前記半導
体素子の前記電極との接続用開口が設けられ、前記接続
用開口は前記インナーリードの先端を除く位置に設けら
れており、 前記インナーリードは、その先端が前記テープ状基材に
固定されて、前記半導体素子の前記電極と前記テープ状
基材の第一の面から前記接続用開口を通じて電気的に接
続されている、 ことを特徴とする半導体装置。 - 【請求項２】 前記インナーリードは、前記半導体素子
の対向する辺周縁部に位置して前記テープ状基材の第ニ
の面に形成されていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 前記テープ状基材には、前記接続用開口
が前記インナーリードに略直交して連続的に設けられて
いることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】 前記テープ状基材には、前記接続用開口
が前記インナーリード毎に設けられていることを特徴と
する請求項１又は２に記載の半導体装置。 - 【請求項５】 前記インナーリードと前記半導体素子の
前記電極とが、導電性接着剤により接続されていること
を特徴とする請求項４に記載の半導体装置。 - 【請求項６】 前記テープ状基材には、前記半導体素子
の中央部に位置してデバイスホールが設けられ、且つ前
記デバイスホールの周辺に前記接続用開口が設けられて
いることを特徴とする請求項１〜５のいずれかに記載の
半導体装置。 - 【請求項７】 前記テープ状基材には、デバイスホール
が存在しないことを特徴とする請求項１〜６のいずれか
に記載の半導体装置。 - 【請求項８】 請求項１〜７のいずれかに記載の半導体
装置を製造する半導体装置の製造方法であって、 前記テープ状基材の第二の面にインナーリードを形成す
る工程と、 前記テープ状基材に、前記インナーリードと前記半導体
素子の前記電極との接続用開口を、前記インナーリード
の先端を除く位置に設ける工程と、 前記インナーリードと前記半導体素子の前記電極とを、
前記接続用開口を通じて接続する工程と、 を有することを特徴とする半導体装置の製造方法。 【０００１】
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002141529A JP2003332379A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置、及びその製造方法 |
| US10/259,641 US6720645B2 (en) | 2002-05-16 | 2002-09-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002141529A JP2003332379A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置、及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332379A true JP2003332379A (ja) | 2003-11-21 |
Family
ID=29416981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002141529A Pending JP2003332379A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置、及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6720645B2 (ja) |
| JP (1) | JP2003332379A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9024526B1 (en) | 2012-06-11 | 2015-05-05 | Imaging Systems Technology, Inc. | Detector element with antenna |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868724A (en) * | 1973-11-21 | 1975-02-25 | Fairchild Camera Instr Co | Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier |
| JPS52124865A (en) * | 1976-04-13 | 1977-10-20 | Sharp Corp | Semiconductor device |
| JPH04158564A (ja) * | 1990-10-22 | 1992-06-01 | Nec Corp | リードフレームおよびそのリードフレームを用いた半導体装置 |
| JPH081917B2 (ja) * | 1991-01-22 | 1996-01-10 | 株式会社東芝 | フィルムキャリアテ−プ |
| JPH04323838A (ja) * | 1991-04-24 | 1992-11-13 | Oki Electric Ind Co Ltd | 半導体素子の実装方法 |
| JPH088307A (ja) | 1994-06-23 | 1996-01-12 | Nec Kyushu Ltd | Ｔａｂ用テープ |
| KR0181615B1 (ko) * | 1995-01-30 | 1999-04-15 | 모리시다 요이치 | 반도체 장치의 실장체, 그 실장방법 및 실장용 밀봉재 |
| JP3501316B2 (ja) * | 1995-06-16 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JP3270807B2 (ja) * | 1995-06-29 | 2002-04-02 | シャープ株式会社 | テープキャリアパッケージ |
| JP3487173B2 (ja) * | 1997-05-26 | 2004-01-13 | セイコーエプソン株式会社 | Ｔａｂ用テープキャリア、集積回路装置及び電子機器 |
| JPH1140605A (ja) | 1997-07-22 | 1999-02-12 | Toshiba Corp | テープキャリアパッケージ |
| JPH11307594A (ja) | 1998-04-23 | 1999-11-05 | Mitsui Mining & Smelting Co Ltd | 電子部品実装用フィルムキャリアテープおよび半導体素子 |
| JP3654113B2 (ja) | 2000-03-07 | 2005-06-02 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
-
2002
- 2002-05-16 JP JP2002141529A patent/JP2003332379A/ja active Pending
- 2002-09-30 US US10/259,641 patent/US6720645B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030214025A1 (en) | 2003-11-20 |
| US6720645B2 (en) | 2004-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5519332A (en) | Carrier for testing an unpackaged semiconductor die | |
| JP3588801B2 (ja) | 半導体装置の製造方法 | |
| US20070138654A1 (en) | Semiconductor chip, film substrate, and related semiconductor chip package | |
| JPH11289024A (ja) | 半導体装置及びその製造方法 | |
| US6324068B1 (en) | Electronic component device, and main board for circuit boards | |
| US7973404B2 (en) | Relay board provided in semiconductor device, semiconductor device, and manufacturing method of semiconductor device | |
| US6617236B2 (en) | Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device | |
| JP3569025B2 (ja) | 半導体装置、およびそれを用いた電子装置 | |
| US6507118B1 (en) | Multi-metal layer circuit | |
| US7893550B2 (en) | Semiconductor package comprising alignment members | |
| US5275897A (en) | Precisely aligned lead frame using registration traces and pads | |
| JP2003332379A (ja) | 半導体装置、及びその製造方法 | |
| KR20000028840A (ko) | 필름 기판을 사용한 반도체 장치 제조 방법 | |
| JP3410898B2 (ja) | テープキャリアパッケージ | |
| JP3759703B2 (ja) | Ｃｏｆフィルムを用いた半導体装置及びその製造方法 | |
| JP2836208B2 (ja) | フィルムキャリアテープ | |
| JP2629216B2 (ja) | 半導体の組立方法 | |
| JP3119222B2 (ja) | Ｔｃｐ用テープ及びその製造方法並びにそのｔｃｐ用テープを用いた半導体装置 | |
| JP2806816B2 (ja) | ボンディング装置およびこれを用いたボンディング方法 | |
| JP2006071508A (ja) | 半導体装置の製造方法 | |
| JPH02156647A (ja) | Ｔａｂ用テープキャリア | |
| JPH10199928A (ja) | フレキシブル回路基板 | |
| JPH10173009A (ja) | Ｔａｂテープおよびそれを用いた半導体装置の製造方法 | |
| JPH10125846A (ja) | 半導体装置 | |
| JPH11163206A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031209 |