KR20020044093A - 반도체칩의 적층실장방법 - Google Patents

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KR20020044093A
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다고마사모토
도미타요시히로
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

각각이 전극면을 갖는 복수개의 반도체칩들이 잇따라 적층되고 실장된다. 초기에, 반도체칩들의 전극면들은 활성화된다. 그 후, 반도체칩들은 위치맞추어진다. 이어서, 반도체칩들은 반응층이 형성되지 않거나 반응층의 형성이 과도하게 억제되도록 적층 및 접합된다. 끝으로, 반도체칩들은 모든 반도체칩들의 적층 및 접합이 완료된 후에 반응층을 형성하도록 완전히 가열된다.

Description

반도체칩의 적층실장방법{Method for laminating and mounting semiconductor chip}
본 발명은 대체로 반도체칩의 적층실장방법에 관한 것이다. 보다 상세하게는, 본 발명은 3차원형태로 반도체칩을 적층실장하기 위한 방법에 관한 것이다.
전술한 유형의 반도체칩을 적층실장하기 위한 기법에서는, 반도체칩들이 직접 서로 적층되는 경우, 소형 반도체칩이 다른 대형 반도체칩의 회로면상에 접착제에 의해 설치되고, 공지의 전선접합(wire-bonding)을 사용하여 전기접속을 얻도록 봉지된다.
고밀도실장은 반도체칩들을 적층함으로써 실현된다. 이 상황에서, 접합충격으로 인한 손상을 회로면에 주는 일 없이 반도체칩들을 조립하는 것이 점점 더 중요하게 되었다.
이를 위해, 적층의 전제조건으로서 적층되는 반도체칩들의 크기들은 계속 감소되는 것이 필요하다. 따라서, 반도체장치의 고밀도를 달성하기 위해 반도체칩은 얇게 가공되어야 한다.
도 1을 참조하여, 반도체칩을 적층실장하기 위한 관련기술의 방법에 대해 설명한다. 요컨대, 도 1에 도시된 반도체장치에서적층된 반도체칩들은 전선접합에 의해 서로 접속된다.
더 구체적으로는, 반도체칩(1a)과 반도체칩(1a)보다 작은 크기를 갖는 반도체칩(1b)이 개재기(interposer; 12) 위에 은(Ag)페이스트에 의해 적층된다.
또, 반도체칩들(1a 및 1b)은 전선접합용 전선들(11)을 사용하여 전기적으로 접속되며, 몰드수지(15)로 봉지된 다음, 외부단자들(납땜범프들; 14)이 부착되어,도 1에 도시된 반도체장치가 구성된다.
그러나, 그렇게 제조되는 반도체장치는 전선접합에 의해 전기접속을 실현한다. 결과적으로, 이 경우 서로 다른 크기들을 갖는 반도체칩들만이 적층될 수 있다. 더욱이, 이 반도체칩들은 사용면을 아래로 하여 탑재될 수 없다.
따라서, 전선접합을 위한 추가적인 영역이 필요하고, 따라서 고밀도로 실장되기에는 불충분하다.
그에 더하여, 반도체칩들을 적층한 후 반도체칩 및 개재기 사이에 전기접속을 행하기 위한 전선접합 때문에, 하단에 적층된 반도체칩의 회로면에는 어쩔 수 없이 큰 하중이 가해진다. 이것은 반도체칩의 파괴를 일으킬 수 있다.
한편, 반도체칩들을 적층실장하기 위한 다른 관련기술의 방법으로는, 반도체칩들을 직접 적층하지 않고 적층에 적합한 반도체장치를 조립한 후에 반도체칩들을 적층하는 방법이 있다.
도 2a 및 도 2b를 참조하여, 그러한 관련기술의 반도체칩 적층실장방법에 대해 설명한다.
반도체칩(1)이 개재기(12)위에 배치되고, 그 위에 납땜범프(14)가 형성된다. 여기서, 배치된 반도체칩(1) 및 개재기(12)는 적층용 납땜범프(14)의 떨어져있기(standoff)범위 내에서 얇게 가공된다.
이러한 반도체장치들이 소망의 수로 적층 탑재된 후, 리플로우공정이 전체적으로 수행되어 전극들을 접속시킨다. 여기서, 참조번호 16은 플럭스(flux)를 나타낸다.
그러나, 그러한 방법에서는 적층하려는 모든 반도체칩들에 개재기가 사용되어야만 하고, 그래서 얇은 반도체장치를 제조할 수 없다.
게다가, 전체(일괄) 리플로우가 적층 동안 수행됨에도 불구하고, 자기정렬공정 또한 가능하다. 구체적으로는, 0.5㎜와 1㎜ 사이 피치의 비교적 큰 납땜범프가 평탄도 또는 위치맞추기(positioning)정확도의 변동을 제거 또는 감소하기 위하여 사용될 경우에만 적층이 가능하다.
또, 반도체장치들을 실장하기 위한 다른 관련기술의 방법으로는 미세 피치로 반도체칩들을 적층하기 위한 방법이 있다.
도 3a 내지 도 3d를 참조하여, 그러한 다른 관련기술의 반도체장치들을 실장하기 위한 방법에 대해 설명한다.
도 3에 도시된 바와 같이, 각각이 회로면(6) 및 이면(7)을 갖는 반도체칩들(1)이 위치되고, 땜납(4)으로 접합된다. 그 후, 다음에 적층하려는 반도체칩(1)이 위치되고 땜납으로 접합된다.
그런 상황에서, 전체적인 리플로우는 미세 피치 때문에 자기정렬의 효과를 기대할 수 없다. 따라서, 불가피하게 납땜접합이 연속하여 행해진다. 여기서, 참조번호 2는 관통전극을 나타내며, 참조번호 3은 범프를 나타내고, 참조번호 5는 납땜접합층을 나타낸다.
그러한 방법에 의하면, 반도체칩의 전극재료의 조성을 충분히 검사하고 또 적층실장 동안 열이력(thermal hysteresis)을 감소시키기 위해, 반도체장치의 전극들의 위치맞추기 정밀도를 향상시키는 것이 중요하게 된다.
그러나, 관련기술의 적층방법에서는 반도체장치를 소형화하기가 곤란하다. 게다가, 미세한 전극을 갖는 반도체칩이 실장된 경우에 반도체칩들을 소망의 갯수로 적층한 후 리플로우에 의해 일괄 접합하는 것도 곤란하다. 따라서, 반도체칩들은 순차 적층되어야 하고, 땜납에 의해 접합되어야 한다.
이 경우, 최종 적층까지 여러 번 땜납을 접합하는 동안 가해지는 열은 초기에 적층된 접합부에 쌓이게 된다. 그로 인해, 접합부들의 구조들은 처음 단계와 마지막 단계간에 다르게 된다. 게다가, 반복적으로 가열함에 의해 신뢰도가 떨어진다.
이러한 상황들을 고려하면, 개재기의 전극사양은 적층단계들 및 층들마다 바뀌어야 하고, 결과적으로 비용이 높아지게 된다.
따라서, 본 발명의 목적은, 미세 전극을 갖는 반도체칩을 적층실장하기 위한 방법에서 적층 후의 전체(일괄) 가열리플로우(heating reflow)에 의해 반도체칩을 실장할 수 있는 반도체칩 적층실장방법을 제공함에 있다.
본 발명의 다른 목적은, 접합부에서 높은 균일도 및 신뢰도를 갖는 반도체칩을 제조할 수 있는 반도체칩 적층실장방법을 제공함에 있다.
도 1은 반도체칩들을 적층실장하기 위한 관련 기법을 보여주는 단면도,
도 2a 및 도 2b는 반도체칩들을 적층실장하기 위한 다른 관련 기법을 보여주는 단면도들,
도 3a 내지 도 3d는 반도체칩들을 적층실장하기 위한 또 다른 관련 기법을 보여주는 단면도들,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체칩들을 적층실장하기 위한 방법을 보여주는 단면도들,
도 5는 발명의 실시예에 따른 반도체칩들을 적층실장하기 위한 방법을 보여주는 흐름도.
*도면의 주요부분에 대한 부호의 설명
1 : 반도체칩2 : 관통전극
3 : 범프4 : 땜납
5 : 반응층6 : 회로면
본 발명에 따르면, 각각이 전극면을 갖는 복수개의 반도체칩들이 순차적으로 적층 및 실장된다.
초기에는, 서로 대향하게 배치된 반도체칩들의 전극면들이 활성화된다.
그 후, 반도체칩들이 위치맞추어진다.
이어서, 반도체칩들은 반응층이 형성되지 않거나 반응층의 형성이 과도하게 억제되도록 가압에 의해 적층되고 접합된다.
끝으로, 반도체칩들은 모든 반도체칩들의 적층 및 접합이 완료된 후에 반응층을 형성하기 위해 일괄 가열된다.
이 상황에서, 적층 및 접합 단계 시 가압 이외에도 초음파가 가해질 수도 있다.
게다가, 범프가 반도체칩 위에 형성되고 전극면은 범프 위에 형성된 땜납을 포함한다.
다르게는, 범프가 반도체칩 위에 형성되고, 전극면은 무전해(electroless)도금에 의해 형성된 활성성분을 함유한 땜납을 구비한다.
이 경우, 반응층은 땜납으로 만들어진 접합층을 포함한다. 반응층은 반도체칩들 사이에 균일하게 형성되어도 좋다.
활성화단계는 바람직하게는 전극면의 유기물질을 제거하기 위해 수행된다.
게다가, 가압단계는 바람직하게는 활성화된 전극면을 원자간거리로 접근시켜 원자간의 힘(interatomic force)에 의해 접합이 행해지도록 수행된다.
활성화단계는 플라즈마에 의해 여기된 불활성기체의 원자빔에 의해 수행되어도 좋다.
다르게는, 활성화단계는 라디칼플루오르의 조사 또는 스퍼터링에 의해 행해져도 좋다.
그 대신, 활성화단계는 환원기체(reduction gas) 중에서의 열처리에 의해 행해져도 좋다.
구체적으로는, 본 발명에 따른 방법은 반도체칩들이 각각의 한단계(one-stage)적층마다 가열되고 잇달아 접합되는 방법을 채택하지 않는다.
본 발명의 방법은, 반도체칩들의 다중적층실장 시의 플럭스와 같은 접착제로 인한 임시접속을 하지 않고, 가열 없이 적층이 수행되는 방법을 채택한다. 이 상황에서, 가열 및 납땜접합은 모든 적층단계들이 끝난 후에 완료된다.
따라서, 적층은 가열 없이 접합으로 수행되고, 접합은 일괄 리플로우에 의해 완료된다. 그래서, 반응층들은 처음단계의 접합부와 최종단계의 접합부 간에 동일한 구조로 형성될 수 있다.
이를 위해, 접합부 및 반도체칩에 가해지는 열부하(thermal load)는 균일하게 되고, 따라서 균일한 접합강도가 얻어진다. 결과적으로, 접합부의 신뢰도가 고온 하의 보존신뢰도에 의존하여 달라지게 되는 것을 피할 수 있다. 게다가, 미세 피치의 전극을 갖는 반도체칩은 고정밀도로 적층될 수 있다.
보다 구체적으로는, 가열은 임시접합 동안 수행되지 않는다. 그로 인해, 적층은 반응층 없이 행해질 수 있다. 그 대신 반응층의 형성이 과도하게 억제되도록 적층이 수행되어도 좋다. 그 결과, 균일한 반응층이 접합 동안의 일괄 가열에 의해 각 적층 및 층마다 형성되고, 따라서 구조가 안정화될 수 있다.
이하, 도 4a 내지 도 4d 및 도 5를 참조하여, 본 발명의 실시예에 따른 제조방법에 관해 설명한다.
도 5에 도시된 흐름도에서, 반도체칩의 적층공정은 크게는 적층임시접합단계(20)와 적층가열접합단계(21)로 나누어진다.
이 상황에서, 적층임시접합단계(20)는 표면활성단계(201), 위치맞추기단계(202) 및 가압/탑재단계(203)를 구비한다. 한편, 적층가열접합단계(21)는 가열접합단계(204)를 포함한다.
도 4에 도시된 것처럼, 범프들(3)이 반도체칩(1)의 회로면(6) 및 이면에 형성되고, 땜납(4)이 범프(3)에 공급된다. 여기서, 참조번호 2는 관통전극을 나타낸다.
이러한 반도체칩(1)의 경우, 스퍼터링이 감압분위기에서 수행되며, 다르게는, 다양한 종류의 기체들이 도입된다. 이 상태에서, 플라즈마로써 여기된 원자빔이 조사되어, 범프(3)상에 형성된 땜납(4)의 표면에 있는 유기물질은 제거되고 활성화된다(단계 201).
유사한 공정이 적층하려는 반도체칩(1)에 대해 행해진다. 또, 표면 활성화된 반도체칩(1)의 표면이 다시 오염되지 않도록 하기 위해 필요한 만큼 위치맞추기가 감압분위기에서 행해진다(단계 202). 그 후, 가열(press)이 행해진다(단계 203).
가압에 의해, 활성화된 표면층은 원자간거리에 가깝게 되어, 원자간의 힘에 의해 접합이 실현된다. 그러한 접합은 가열 없이 수행된다. 그로 인해, 반응층(납땜접합층(5))은 형성되지 않는다. 다르게는 반응층의 형성이 과도하게 억제되어도 좋다. 이 단계를 통해, 반응층(5)이 형성되지 않는 임시접합에 의해 적층이 수행된다.
소망 갯수의 반도체칩들이 적층임시접합단계(20)에서 적층된 후, 적층실장공정은 땜납에 의해 접합되는 온도까지 가열됨으로써 완료된다(단계 204).
이 방법을 채택함으로써, 플럭스의 점착력으로 인한 임시부착이 행해지지 않기 때문에 접합 후의 세척단계는 불필요하게 된다.
게다가, 가열은 적층 동안의 가열 또는 접합 없이 소망 갯수의 반도체칩들을 적층한 후에 일괄하여 수행된다. 그로 인해, 균일한 반응층을 갖는 높은 신뢰도의 접합부가 각 적층 및 층에 대해 유익하게 형성된다. 그 후, 반도체칩은 필요한 대로 수지로 봉지되고, 외부단자가 부착된다.
전술한 실시예에서, 표면활성화단계 및 적층임시접합단계는 감압분위기에서 행해지지 않을 수 있다.
다르게는, 표면활성화는 플라즈마 또는 라디칼플루오르에 의해 여기된 불활성기체 또는 플라즈마 또는 다른 기체들에 의해 여기된 다른 활성화된 기체의 원자빔을 조사하여 수행되어도 좋다. 그 대신, 스퍼터링법에 의해 또는 환원기체 중에서의 열처리에 의해 행해져도 좋다.
게다가, 적층임시접합은 표면활성화가 유지되는 조건하의 또는 불활성화분위기 하의 공기 중의 감압분위기에서 행해져도 좋다.
더욱이, 표면활성화 후의 가압으로 인한 적층임시접합은 가압에 더하여 초음파를 가함으로써 행해져도 좋다.
이 경우, 땜납(4)이 범프(3)위로 공급됨에도 불구하고, 땜납은 무전해도금을 사용하여 공급되어도 좋고, 그것의 표면을 활성화하기 위한 성분을 함유한 땜납이사용되어도 좋다.
그 표면은 무전해도금에 들어있는 인의 환원작용에 의해 활성화되어, 표면활성화단계를 대체하거나 돕는다. 여기서, 땜납에 함유된 활성성분은 인이 아니라도 좋다.
게다가, 땜납(4)은 범프(3)위로 공급되지 않아도 좋다. 본 발명의 적층법에 따른 적층을 위한 분위기의 감압환경과 표면을 활성화하기 위한 방법을 조절함으로써, 구리, 금, 알루미늄, 및 범프로서 소용되는 다양한 금속재료들의 조합들이 사용될 수 있다.
[실시예]
제1실시예
도 4를 참조하여, 본 발명의 제1실시예가 설명된다.
회로면(6) 및 이면(7)상의 범프들(3)은 구리에 의해 형성되고, 주석이 0.2∼0.5㎛의 구리로 이루어진 범프들(3)위에 땜납(4)으로서 공급된다.
적층하려는 반도체칩들(1)은 표면이 활성화되고, 서로에 대해 위치 맞추어진다. 그 후, 그것들은 가압 및 탑재를 위한 기능을 갖는 장치 내에 배치되고, 약 1×10E-3∼1×10E-5㎩의 진공상태에 놓여진다. 그 후, 플라즈마를 발생하기 위해 아르곤기체가 그 속에 도입되고, 아르곤원자들이 5분 동안 범프의 표면을 향해 조사된다.
이 경우, 조사시간은 범프 또는 땜납으로서 공급된 재료의 식각속도에 의존하고, 1분과 2분 사이의 범위 내에서 선택된다. 그 후, 반도체칩들은 그러한 감압분위기에서 서로에 대해 위치 맞추어진 다음, 범프들의 접합표면들이 서로 결합되도록 소성변형하기 위하여 가압된다.
임시접합은 전술한 공정에 의해 활성화된 접합면을 갖는 범프에 대해 완료된다. 따라서, 순차 임시접합에 의해 형성된 적층체는 200℃까지 가열되고, 최종 접합은 주석을 확산함으로써 완료된다.
제1실시예에서는, 아르곤원자빔이 표면을 활성화하기 위해 진공 중에서 사용되었다. 다르게는, 공기 중에서 플라즈마에 의해 여기된 기체가 사용되어도 좋다. 게다가, 표면활성화 후의 가압 및 임시접합이 공기 중에서 행해짐에도 불구하고, 질소와 아르곤과 같은 기체가 도입된 공기 중에서 수행되어도 좋다.
제2실시예
도 4를 참조하여, 본 발명의 제2실시예에 대해 설명한다.
회로면(6)상의 범프들(3)은 금에 의해 형성되나 이면(7)상의 범프(3)는 구리에 의해 형성된다.
적층하려는 반도체칩들(1)은 그 표면이 활성화되고, 서로에 대해 위치 맞추어진다. 그 후, 그것들은 가압 및 탑재를 위한 기능을 갖는 장치 내에 배치되고, 약 1×10E-3∼1×10E-5㎩의 진공상태에 놓여진다. 그 후, 플라즈마를 발생하도록 아르곤기체가 그 속에 도입되고, 아르곤원자들은 10분 동안 범프의 표면을 향해 조사된다.
그 후, 반도체칩들은 그러한 감압분위기에서 서로에 대해 위치 맞추어진 다음, 범프들의 접합면들이 서로 결합되도록 소성변형하기 위해 가압된다.
임시접합은 전술한 공정에 의해 활성화된 접합면을 갖는 범프에 대해 완료된다. 따라서, 순차 임시접합에 의해 형성된 적층체는 250℃까지 가열되고, 최종접합은 금 및 구리를 번갈아 확산함으로서 완료된다.
이 경우, 가열온도가 250℃로 설정되었지만, 반도체칩이 불량이 되지 않게 하는 높은 온도로 가열이 행해져도 좋다. 더욱이, 범프의 재료는 적절히 변경되어도 좋고, 금속재료가 자유로이 결합될 수 있다.
본 발명은 지금까지 여러 실시예들에 관련하여 개시되었으나, 본 발명을 다양한 다른 방식으로 실용화하는 것은 이 기술분야의 당업자에게는 쉽사리 가능할 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 임시접합 시에 반도체칩들을 가열을 하지 않기 때문에 접합부에 반응층을 형성하지 않고 반도체칩들을 적층할 수 있다. 그리고, 실제 접합시에 일괄하여 가열하는 것에 의해 각 적층단계와 접합부에는 균일한 반응층이 형성되어 그 구조가 안정하다.

Claims (12)

  1. 각각이 전극면을 갖는 복수개의 반도체칩들을 순차 적층 및 실장하기 위한 방법에 있어서,
    반도체칩들의 서로 대향하게 배치된 전극면들을 활성화하는 단계;
    반도체칩들을 위치 맞추는 단계;
    반응층이 형성되지 않거나 반응층의 형성이 과도하게 억제되도록, 가압에 의해 반도체칩들을 적층하고 접합하는 단계; 및
    모든 반도체칩들의 적층 및 접합이 완료된 후에 반도체칩들을 일괄 가열하여 반응층을 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 적층 및 접합단계에서 가압 이외에도 초음파가 가해지는 방법.
  3. 제1항에 있어서, 범프가 반도체칩 위에 형성되고, 전극면은 범프상에 형성된 땜납을 구비한 방법.
  4. 제1항에 있어서, 범프가 반도체칩 위에 형성되고,
    전극면은 무전해도금에 의해 형성된 활성성분을 함유한 땜납을 구비한 방법.
  5. 제1항에 있어서, 반응층은 땜납으로 이루어진 접합층을 포함하는 방법.
  6. 제1항에 있어서, 반응층은 반도체칩들 사이에 균일하게 형성되는 방법.
  7. 제1항에 있어서, 활성화단계는 전극면상의 유기물질을 제거하기 위해 행해지는 방법.
  8. 제1항에 있어서, 가압단계는 활성화된 전극면을 원자간거리로 접근시킴으로서 원자간의 힘에 의해 수행되는 방법.
  9. 제1항에 있어서, 활성화단계는 플라즈마에 의해 여기된 불활성기체의 원자빔에 의해 행해지는 방법.
  10. 제1항에 있어서, 활성화단계는 라디칼플루오르를 조사함으로써 행해지는 방법.
  11. 제1항에 있어서, 활성화단계는 스퍼터링에 의해 행해지는 방법.
  12. 제1항에 있어서, 활성화단계는 환원기체에서의 열처리에 의해 행해지는 방법.
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