JP2000164636A - 半導体発光素子の実装方法及びこれに用いるボンディングツール - Google Patents

半導体発光素子の実装方法及びこれに用いるボンディングツール

Info

Publication number
JP2000164636A
JP2000164636A JP33715198A JP33715198A JP2000164636A JP 2000164636 A JP2000164636 A JP 2000164636A JP 33715198 A JP33715198 A JP 33715198A JP 33715198 A JP33715198 A JP 33715198A JP 2000164636 A JP2000164636 A JP 2000164636A
Authority
JP
Japan
Prior art keywords
light emitting
semiconductor light
emitting element
mounting
emitting device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP33715198A
Other languages
English (en)
Other versions
JP3690147B2 (ja
Inventor
Kunihiko Obara
邦彦 小原
Mineo Tokunaga
美根男 徳永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP33715198A priority Critical patent/JP3690147B2/ja
Publication of JP2000164636A publication Critical patent/JP2000164636A/ja
Application granted granted Critical
Publication of JP3690147B2 publication Critical patent/JP3690147B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525Means for applying energy, e.g. heating means
    • H01L2224/753Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301Bonding head
    • H01L2224/75302Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0095Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Led Devices (AREA)
  • Wire Bonding (AREA)
  • Led Device Packages (AREA)

Abstract

(57)【要約】 【課題】 接合面積の大きさを確保して安定したフェイ
スダウン実装ができる半導体発光素子の実装方法を提供
すること。 【解決手段】 電極パターンを形成した半導体ウエハー
1を実装基板とし、フリップチップ型の半導体発光素子
4をフェイスダウンで実装するに際し、半導体ウエハー
1の電極パターン1aのそれぞれにバンプ電極3を形成
し、半導体発光素子4の電極4c,4dをバンプ電極3
に対応させて荷重負荷をかけながら搭載してバンプ電極
3をレベリングし、半導体発光素子4の電極とバンプ電
極3とを超音波振動によって接合するとき振動を負荷す
るボンディングツール24によって半導体発光素子4の
位置ずれや回転ずれを抑える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、サファイア等の硬
質の基板を持つフリップチップ型の半導体発光素子をフ
ェイスダウンで実装基板側に実装する方法及びこの実装
の際の超音波負荷に用いるボンディングツールに関す
る。
【0002】
【従来の技術】各種の化合物半導体の薄膜層を基板の上
に積層して形成される半導体発光素子の中で、たとえば
サファイア等の絶縁性であってしかも透光性の基板を用
いるものでは、p側及びn側の電極が半導体積層膜の表
面に形成されたフリップチップ型として利用できる。こ
のようなフリップチップ型の発光素子では、p側及びn
側の電極を配線基板等の表面の電極パターンに直に導通
搭載するフェイスダウン方式のアセンブリによる実装が
可能である。そして、フェイスダウンによる実装では、
実装面積が小さくて回路配線が短くできるので、高密度
実装や高速素子の実装に最適であり、電子機器の小型化
や高機能化への対応も可能である。
【0003】フェイスダウンによる半導体発光素子の実
装方法の一つの典型的なものは、半導体発光素子のp側
及びn側のそれぞれの電極にAu等を利用したバンプ電
極を予め形成しておき、配線基板の配線パターンの電極
部にバンプ電極を突き合わせて超音波併用の熱圧着によ
るものである。この方法は、たとえば半田や導電性のペ
ースト等を利用した接合に比べると接合材の硬化時間等
が不要なので、生産性の面では好ましい。
【0004】図5は従来の超音波併用熱圧着による実装
方法において、半導体発光素子へのバンプ電極の形成か
ら配線基板への導通搭載までの工程を示す概略図であ
る。
【0005】図5の(a)は、ヒータ51を内蔵したス
テージ50の上面に予めダイシングした半導体発光素子
52を搭載し、この半導体発光素子52の電極52aの
表面にバンプ電極53を形成する工程を示す。半導体発
光素子52は先に説明したようにサファイア等を基板5
2bの表面にたとえばGaN等の半導体薄膜層52cを
積層形成し、この半導体薄膜層52cの表面にp側及び
n側の電極52aを設けたものである。そして、バンプ
電極53は、キャピラリー54から供給されるAu線5
5をトーチ(図示せず)で加熱して溶融させてボール状
とした後、キャピラリー54を電極52aの表面に接近
させて超音波を印加しながら熱圧着して形成される。
【0006】このバンプ電極53形成では、その突き出
し長さに数μmから数十μmのばらつきが発生するた
め、配線基板へ実装するときに各バンプ電極53に対す
る超音波の伝達量が不均一となり、接合強度にもばらつ
く傾向がみられる。このため、超音波併用熱圧着によっ
て接合するフェイスダウン実装の場合では、全てのバン
プ電極53の突き出し長さを一様とする必要があり、図
5の(b)に示すレベリングが行われる。この工程で
は、レベリング治具56によってバンプ電極53を一様
に圧下することで、バンプ電極53の突き出し長さが一
様化される。
【0007】次いで、半導体発光素子52は図5の
(c)に示すように、配線基板57の表面の配線パター
ンに合わせてフェイスダウン式で実装される。この実装
工程では、配線パターン57aを上面に形成した配線基
板57をステージ50の上に搭載し、ヒータ51によっ
て加熱保持する。一方、レベリング処理されたバンプ電
極53を形成した半導体発光素子52は、上下反転した
姿勢として搬送されるとともにボンディングツール58
によって吸着固定される。そして、半導体発光素子52
と配線基板57のそれぞれのバンプ電極53及び配線パ
ターン57aの位置合わせをした後、ボンディングツー
ル58を用いた超音波併用熱圧着によって、バンプ電極
53と配線パターン57aの金属材料との間での溶融合
金化を促すことで、配線基板57に対して半導体発光素
子52がフェイスダウン式で実装される。
【0008】
【発明が解決しようとする課題】ところが、このような
フェイスダウン式の実装方法では、1辺の長さが200
〜400μm程度の微小な半導体発光素子52にバンプ
電極53を形成した後にレベリングし、半導体発光素子
52を1個ごとに上下反転して搬送した後に実装すると
いうものなので、バンプ電極53を形成した後の実装ま
での工程での半導体発光素子52のハンドリングが難し
い。特に、フェイスダウン実装するために半導体発光素
子52を上下に反転させる操作では、バンプ電極53が
突き出ているために、ハンドリングが適切に実行できな
くて損傷を招くことがあり、製品歩留りに大きな影響を
及ぼす。
【0009】また、ボンディングツール58によってバ
ンプ電極53を配線基板57の配線パターン57aに超
音波併用熱圧着するとき、接合に必要な超音波エネルギ
ーの印加によって実装の位置ずれを伴いやすい。すなわ
ち、半導体発光素子52が微小であるため、その上下方
向及び左右方向のずれを発生すると同時に回転による姿
勢の捩れを発生する。このような位置ずれは、バンプ電
極53と配線パターン57aとの間の接合面積を小さく
してしまうことになり、その結果配線基板57に対する
半導体発光素子52の搭載接合強度を低下させ、製品の
信頼性を大幅に低下させる。
【0010】更に、フェイスダウン実装の接続強度と実
装精度は、荷重と超音波強度の大きさに左右され、とり
わけ超音波強度の影響は大きい。このため、超音波強度
を小さくすることで実装精度は向上するものの、その反
面で接合強度が弱くなり最適条件を設定することが困難
であるとともに信頼性低下の原因となる。
【0011】このように従来のフェイスダウン式の実装
方法では、半導体発光素子側とその実装面との間の位置
ずれによる問題のほか、接合強度の安定化についても改
善すべき点が残っている。
【0012】本発明において解決すべき課題は、半導体
発光素子を実装するときのハンドリングが容易で実装時
の位置ずれの発生がなくしかも接合面積の大きさも確保
して安定した接合強度でのフェイスダウン実装ができる
ようにすることにある。
【0013】
【課題を解決するための手段】本発明は、電極パターン
を形成した半導体ウエハーを実装基板とし、フリップチ
ップ型の半導体発光素子をフェイスダウンで実装する方
法であって、前記半導体ウエハーの電極パターンのそれ
ぞれにバンプ電極を形成する工程と、前記半導体発光素
子の電極を前記バンプ電極に対応させて荷重負荷をかけ
ながら搭載し前記バンプ電極をレベリングする工程と、
前記半導体発光素子の電極と前記バンプ電極とを溶融接
合する工程と、前記半導体ウエハーを前記半導体発光素
子をチップ単位として含むようにダイシングする工程と
からなることを特徴とする。
【0014】この実装方法において、前記半導体発光素
子の電極と前記バンプ電極との溶融接合を、前記半導体
発光素子への超音波振動負荷により実行する場合では、
前記半導体発光素子への超音波振動を負荷するためのボ
ンディングツールに、下端側に開口して前記半導体発光
素子を吸着するためのバキューム流路と、前記半導体発
光素子の外郭のうち少なくとも負荷される超音波振動の
振幅方向の外郭面を拘束する保持環とを備えたものが使
用できる。
【0015】
【発明の実施の形態】請求項1に記載の発明は、電極パ
ターンを形成した半導体ウエハーを実装基板とし、フリ
ップチップ型の半導体発光素子をフェイスダウンで実装
する方法であって、前記半導体ウエハーの電極パターン
のそれぞれにバンプ電極を形成する工程と、前記半導体
発光素子の電極を前記バンプ電極に対応させて荷重負荷
をかけながら搭載し前記バンプ電極をレベリングする工
程と、前記半導体発光素子の電極と前記バンプ電極とを
溶融接合する工程と、前記半導体ウエハーを前記半導体
発光素子をチップ単位として含むようにダイシングする
工程とからなる半導体発光素子の実装方法であり、半導
体発光素子を半導体ウエハーに搭載したときに同時にバ
ンプ電極のレベリングが行えるので、レベリングのため
の治具の交換等の作業が不要となり工数削減に対応でき
るという作用を有する。なお、バンプ電極のレベリング
では、突き出し長さのばらつきを3μm以内の範囲とす
ることが好ましい。
【0016】請求項2に記載の発明は、前記半導体発光
素子の電極と前記バンプ電極との溶融接合を、前記半導
体発光素子への超音波振動負荷により実行する請求項1
記載の半導体発光素子の実装方法であり、超音波負荷に
よって電極どうしの溶融接合を可能とするという作用を
有する。
【0017】請求項3に記載の発明は、請求項2記載の
半導体発光素子の実装方法において前記半導体発光素子
への超音波振動を負荷するためのボンディングツールで
あって、下端側に開口して前記半導体発光素子を吸着す
るためのバキューム流路と、前記半導体発光素子の外郭
のうち少なくとも負荷される超音波振動の振幅方向の外
郭面を拘束する保持環とを備えてなる半導体発光素子の
実装に用いるボンディングツールであって、半導体発光
素子が微小であっても超音波振動を受けたときの位置ず
れや回転ずれが防止でき、バンプ電極と電極パターンと
の間の接合面積を十分に確保して安定した接合強度が得
られるという作用を有する。
【0018】以下に、本発明の実施の形態の具体例を図
面に基づいて説明する。図1は本発明の実装方法におい
て、実装基板としての半導体ウエハーの表面に形成され
た電極パターンのバンプ電極を形成するまでの工程を示
す概略縦断面図、図2は半導体ウエハーの要部を拡大し
て示す平面図である。
【0019】図1及び図2において、上面のp側及びn
側の電極パターン1aを形成した実装基板としての半導
体ウエハー1が、従来例と同様にヒータ21を内蔵した
ステージ20の上に固定されている。そして、ステージ
20の上方にはAu線2を供給してバンプ電極を形成す
るためのキャピラリー22を移動可能に配置するととも
に、Au線2に高電圧を印加して溶融するためのトーチ
23を備えている。
【0020】キャピラリー22からAu線2が半導体ウ
エハー1側に供給されると、図1の(a)に示すよう
に、トーチ23による高電圧印加によってAu線2の下
端部が溶融してほぼ球状のボール2aが形成される。そ
して、図1の(b)のようにキャピラリー22を半導体
ウエハー1の電極パターン1aの表面に接近させて超音
波を印加する。これにより、ボール2aは電極パターン
1a上に熱圧着されて一体に接合され、突起状のバンプ
電極3が形成される。このバンプ電極3は半導体ウエハ
ー1の上面の全ての電極パターン1aについて形成する
ものとし、この後に半導体発光素子の実装と同時にバン
プ電極3のレベリングを行う。
【0021】図3は半導体発光素子の実装とバンプ電極
3のレベリングの工程を示す概略縦断面図である。
【0022】半導体発光素子4は、従来例と同様に絶縁
性であって光透過性のサファイアを基板4aとするとと
もにこの基板4aの表面にGaNの半導体薄膜層4bを
積層し、更にそのn側及びp側の半導体薄膜層の表面に
n側及びp側の電極4c,4dを形成した青色発光のフ
リップチップ型としたものである。半導体発光素子4
は、従来周知のように、ウエハー状態のサファイアの基
板4aの表面に半導体薄膜層4bをエピタキシャル成長
によって形成するとともに電極4c,4dを金属蒸着法
によって形成し、ダイシングによってチップ化したもの
である。なお、半導体発光素子4の平面形状の大きさ
は、従来技術の項でも説明したように、200〜400
μm程度である。
【0023】半導体発光素子4の実装工程では、まず、
ステージ20の上に搭載した半導体ウエハー1をヒータ
21によって予め加熱しておき、コレット(図示せず)
を利用して半導体発光素子4を上下反転させた姿勢でス
テージ20の上方に配置したボンディングツール24に
吸着させる。次いで、実装しようとする半導体発光素子
4の電極4c,4dをそれぞれの相手の電極パターン1
a上のバンプ電極3に位置合わせし、この後図3の
(a)のように半導体発光素子4を半導体ウエハー1上
に搭載する。ボンディングツール24は従来周知のよう
に空気吸引用のバキューム流路24aを下端まで形成し
たものであるが、本発明においては半導体発光素子4の
全体が嵌まり込んでこれを保持するための保持環24b
を下端に備えている。なお、この保持環24bは半導体
発光素子4の外周の全体を包囲する四角形状とすること
が好ましいが、超音波振動の振幅方向に一対配置して半
導体発光素子4の回転ずれを防止できるものであればよ
い。
【0024】ここで、半導体発光素子4の基板4aは高
硬度のサファイアなので、図3の(a)のようにバンプ
電極3に搭載したときには、ボンディングツール24に
よる圧下を受けても損傷する可能性はない。また、バン
プ電極3を押しつぶす程度の圧下力を加えると、バンプ
電極3はボンディングツール24に保持されている半導
体発光素子4からの荷重を受ける。すなわち、図5の
(b)で示したように、従来ではレベリング治具56を
利用してバンプ電極53の突き出し長さのばらつきを一
様化していたのに対し、半導体ウエハー1を圧下する方
向に負荷を加えるボンディングツール24の保持した半
導体発光素子4をそのまま使ってレベリングすることが
できる。
【0025】以上のレベリングによって2個のバンプ電
極3の突き出し長さが均一化された後には、ボンディン
グツール24によって圧下を加えながら図3の(b)に
示す矢印方向に超音波振動を印加する。この圧下と超音
波振動との合成によって、たとえばアルミニュームの電
極パターン1aとAuのバンプ電極3のそれぞれの表面
が互いに破壊されて新生面が生成され、この新生面に金
属間化合物が形成される。したがって、電極パターン1
aとバンプ電極3との間が電気的及び機械的に導通接合
される。
【0026】ここで、超音波振動を加えるときでも、半
導体発光素子4を保持環24bによって少なくとも振幅
方向を拘束すれば、半導体発光素子4の位置ずれや回転
が阻止される。したがって、超音波の印加強度を大きく
しても実装位置のずれの発生がなく、電極パターン1a
とバンプ電極3との間の接合面積が小さくなることが防
止され、安定した接合強度が得られる。なお、1辺の長
さが200〜400μm程度の半導体発光素子4の場合
であれば、保持環24bによる拘束保持は上下及び左右
方向の位置ずれは20μm以内程度であって、回転角度
も3°以内程度とすることが可能である。
【0027】以上の工程までで半導体ウエハー1上に半
導体発光素子4が実装され、従来例では実装する前にレ
ベリング工程を必要としていたのに対し、本発明ではレ
ベリングからパターン電極1aとバンプ電極3の溶融接
合までの工程を、治具等を交換することなく連続処理で
きる。そして、半導体発光素子4の実装の後には、図4
の(a)に示すように、ダイサー25によって半導体ウ
エハー1をダイシングする最終工程に移り、このダイシ
ングによって図4の(b),(c)に示す半導体発光素
子4をフェイスダウンした2層構造の発光素子が得られ
る。
【0028】
【発明の効果】本発明の実装方法では、バンプ電極のレ
ベリングが半導体発光素子の搭載時の負荷を利用して行
えるので、レベリングに必要な治具によるハンドリング
が不要となり、製造工数の削減と生産性の向上が図られ
る。
【0029】また、超音波振動を負荷するときに半導体
発光素子をボンディングツールの拘束環で保持すること
で、超音波振動を受けても半導体発光素子の位置ずれや
回転ずれの発生がなく、電極間の接合強度を安定させた
アセンブリが得られる。
【図面の簡単な説明】
【図1】本発明の実装方法におけるバンプ電極の形成ま
でを示す概略縦断面図
【図2】半導体ウエハーの電極パターン及びその上面に
形成したバンプ電極の配置を示す要部の平面図
【図3】本発明の実装方法における半導体発光素子及び
これを保持したボンディングツールによるレベリング及
び超音波振動の印加による電極接合までを示す概略縦断
面図
【図4】(a)は半導体発光素子の半導体ウエハー上へ
の実装後のダイシング工程を示す図(b)は得られた2
層構造の半導体発光素子の正面図(c)は得られた2層
構造の半導体発光素子の平面図
【図5】従来のバンプ電極の形成からレベリング及び配
線基板への実装までの工程を示す概略図
【符号の説明】
1 半導体ウエハー 1a 電極パターン 2 Au線 2a ボール 3 バンプ電極 4 半導体発光素子 4a 基板 4b 半導体薄膜層 4c,4d 電極 20 ステージ 21 ヒータ 22 キャピラリー 23 トーチ 24 ボンディングツール 24a バキューム流路 24b 保持環 25 ダイサー

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 電極パターンを形成した半導体ウエハー
    を実装基板とし、フリップチップ型の半導体発光素子を
    フェイスダウンで実装する方法であって、前記半導体ウ
    エハーの電極パターンのそれぞれにバンプ電極を形成す
    る工程と、前記半導体発光素子の電極を前記バンプ電極
    に対応させて荷重負荷をかけながら搭載し前記バンプ電
    極をレベリングする工程と、前記半導体発光素子の電極
    と前記バンプ電極とを溶融接合する工程と、前記半導体
    ウエハーを前記半導体発光素子をチップ単位として含む
    ようにダイシングする工程とからなる半導体発光素子の
    実装方法。
  2. 【請求項2】 前記半導体発光素子の電極と前記バンプ
    電極との溶融接合を、前記半導体発光素子への超音波振
    動負荷により実行する請求項1記載の半導体発光素子の
    実装方法。
  3. 【請求項3】 請求項2記載の半導体発光素子の実装方
    法において前記半導体発光素子への超音波振動を負荷す
    るためのボンディングツールであって、下端側に開口し
    て前記半導体発光素子を吸着するためのバキューム流路
    と、前記半導体発光素子の外郭のうち少なくとも負荷さ
    れる超音波振動の振幅方向の外郭面を拘束する保持環と
    を備えてなる半導体発光素子の実装に用いるボンディン
    グツール。
JP33715198A 1998-11-27 1998-11-27 半導体発光素子の実装方法 Expired - Fee Related JP3690147B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP33715198A JP3690147B2 (ja) 1998-11-27 1998-11-27 半導体発光素子の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33715198A JP3690147B2 (ja) 1998-11-27 1998-11-27 半導体発光素子の実装方法

Publications (2)

Publication Number Publication Date
JP2000164636A true JP2000164636A (ja) 2000-06-16
JP3690147B2 JP3690147B2 (ja) 2005-08-31

Family

ID=18305929

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33715198A Expired - Fee Related JP3690147B2 (ja) 1998-11-27 1998-11-27 半導体発光素子の実装方法

Country Status (1)

Country Link
JP (1) JP3690147B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043623A (ja) * 2000-07-27 2002-02-08 Nichia Chem Ind Ltd 光半導体素子とその製造方法
EP1610359A2 (en) 2004-06-24 2005-12-28 Sharp Kabushiki Kaisha Bonding apparatus, bonding method, and method for manufacturing semiconductor device
JP2006521699A (ja) * 2003-03-28 2006-09-21 ゲルコアー リミテッド ライアビリティ カンパニー Ledパワー・パッケージ
KR100989375B1 (ko) * 2009-12-02 2010-10-25 한국생산기술연구원 칩 수용홈이 형성된 초음파 접합장치
WO2016024180A1 (en) * 2014-08-11 2016-02-18 Koninklijke Philips N.V. Alloy stud bump interconnects for semiconductor devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043623A (ja) * 2000-07-27 2002-02-08 Nichia Chem Ind Ltd 光半導体素子とその製造方法
JP2006521699A (ja) * 2003-03-28 2006-09-21 ゲルコアー リミテッド ライアビリティ カンパニー Ledパワー・パッケージ
EP1610359A2 (en) 2004-06-24 2005-12-28 Sharp Kabushiki Kaisha Bonding apparatus, bonding method, and method for manufacturing semiconductor device
EP1610359A3 (en) * 2004-06-24 2008-03-19 Sharp Kabushiki Kaisha Bonding apparatus, bonding method, and method for manufacturing semiconductor device
KR100989375B1 (ko) * 2009-12-02 2010-10-25 한국생산기술연구원 칩 수용홈이 형성된 초음파 접합장치
WO2016024180A1 (en) * 2014-08-11 2016-02-18 Koninklijke Philips N.V. Alloy stud bump interconnects for semiconductor devices

Also Published As

Publication number Publication date
JP3690147B2 (ja) 2005-08-31

Similar Documents

Publication Publication Date Title
US6214642B1 (en) Area array stud bump flip chip device and assembly process
KR100488126B1 (ko) 반도체 장치 및 그 제조 방법
JP4456503B2 (ja) 電子部品の製造方法
US20020192855A1 (en) Semiconductor device and method for manufacturing the same
US6830958B2 (en) Method of making chip scale package
KR20080038028A (ko) 기판에 전자 부품을 탑재하는 방법 및 솔더면을 형성하는방법
JP2001110946A (ja) 電子デバイスおよびその製造方法
JP3690147B2 (ja) 半導体発光素子の実装方法
US20020039807A1 (en) Manufacturing method of a semiconductor device
KR100379823B1 (ko) 반도체집적회로장치의제조방법
US20060175939A1 (en) Piezoelectric device and method of producing the same
JP3301985B2 (ja) 半導体装置の製造方法
JPH0555635A (ja) 電子部品のフリツプチツプ接続構造
JP2002280415A (ja) 半導体装置
US6797530B2 (en) Semiconductor device-manufacturing method for manufacturing semiconductor devices with improved heat radiating efficiency and similar in size to semiconductor elements
JP2001085457A (ja) 半導体ウエハ、半導体装置及びその製造方法
JP2007115789A (ja) 積層型半導体装置および積層型半導体装置の製造方法
JPH10256418A (ja) 半導体装置及び半導体装置の製造方法
JPH0437137A (ja) 半導体チップ又は半導体装置及びその製造方法
JPH1140563A (ja) 半導体装置およびその電気特性変更方法
JPH0451056B2 (ja)
JP4952527B2 (ja) 半導体装置の製造方法及び半導体装置
JPH05166811A (ja) 半田バンプの形成方法
US20070290365A1 (en) Electronic Device Including a Component Stack and Connecting Elements, and Connecting Elements, and Method for Producing the Electronic Device
JP2001156111A (ja) 半導体装置の組立方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050215

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050606

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080624

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090624

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100624

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100624

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110624

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120624

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees