JP3690147B2 - 半導体発光素子の実装方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 20
- 230000008018 melting Effects 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 description 7
- 229910052594 sapphire Inorganic materials 0.000 description 6
- 239000010980 sapphire Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000002604 ultrasonography Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/75301—Bonding head
- H01L2224/75302—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
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Description
【０００１】
【発明の属する技術分野】
本発明は、サファイア等の硬質の基板を持つフリップチップ型の半導体発光素子をフェイスダウンで実装基板側に実装する方法及びこの実装の際の超音波負荷に用いるボンディングツールに関する。
【０００２】
【従来の技術】
各種の化合物半導体の薄膜層を基板の上に積層して形成される半導体発光素子の中で、たとえばサファイア等の絶縁性であってしかも透光性の基板を用いるものでは、ｐ側及びｎ側の電極が半導体積層膜の表面に形成されたフリップチップ型として利用できる。このようなフリップチップ型の発光素子では、ｐ側及びｎ側の電極を配線基板等の表面の電極パターンに直に導通搭載するフェイスダウン方式のアセンブリによる実装が可能である。そして、フェイスダウンによる実装では、実装面積が小さくて回路配線が短くできるので、高密度実装や高速素子の実装に最適であり、電子機器の小型化や高機能化への対応も可能である。
【０００３】
フェイスダウンによる半導体発光素子の実装方法の一つの典型的なものは、半導体発光素子のｐ側及びｎ側のそれぞれの電極にＡｕ等を利用したバンプ電極を予め形成しておき、配線基板の配線パターンの電極部にバンプ電極を突き合わせて超音波併用の熱圧着によるものである。この方法は、たとえば半田や導電性のペースト等を利用した接合に比べると接合材の硬化時間等が不要なので、生産性の面では好ましい。
【０００４】
図５は従来の超音波併用熱圧着による実装方法において、半導体発光素子へのバンプ電極の形成から配線基板への導通搭載までの工程を示す概略図である。
【０００５】
図５の（ａ）は、ヒータ５１を内蔵したステージ５０の上面に予めダイシングした半導体発光素子５２を搭載し、この半導体発光素子５２の電極５２ａの表面にバンプ電極５３を形成する工程を示す。半導体発光素子５２は先に説明したようにサファイア等を基板５２ｂの表面にたとえばＧａＮ等の半導体薄膜層５２ｃを積層形成し、この半導体薄膜層５２ｃの表面にｐ側及びｎ側の電極５２ａを設けたものである。そして、バンプ電極５３は、キャピラリー５４から供給されるＡｕ線５５をトーチ（図示せず）で加熱して溶融させてボール状とした後、キャピラリー５４を電極５２ａの表面に接近させて超音波を印加しながら熱圧着して形成される。
【０００６】
このバンプ電極５３形成では、その突き出し長さに数μｍから数十μｍのばらつきが発生するため、配線基板へ実装するときに各バンプ電極５３に対する超音波の伝達量が不均一となり、接合強度にもばらつく傾向がみられる。このため、超音波併用熱圧着によって接合するフェイスダウン実装の場合では、全てのバンプ電極５３の突き出し長さを一様とする必要があり、図５の（ｂ）に示すレベリングが行われる。この工程では、レベリング治具５６によってバンプ電極５３を一様に圧下することで、バンプ電極５３の突き出し長さが一様化される。
【０００７】
次いで、半導体発光素子５２は図５の（ｃ）に示すように、配線基板５７の表面の配線パターンに合わせてフェイスダウン式で実装される。この実装工程では、配線パターン５７ａを上面に形成した配線基板５７をステージ５０の上に搭載し、ヒータ５１によって加熱保持する。一方、レベリング処理されたバンプ電極５３を形成した半導体発光素子５２は、上下反転した姿勢として搬送されるとともにボンディングツール５８によって吸着固定される。そして、半導体発光素子５２と配線基板５７のそれぞれのバンプ電極５３及び配線パターン５７ａの位置合わせをした後、ボンディングツール５８を用いた超音波併用熱圧着によって、バンプ電極５３と配線パターン５７ａの金属材料との間での溶融合金化を促すことで、配線基板５７に対して半導体発光素子５２がフェイスダウン式で実装される。
【０００８】
【発明が解決しようとする課題】
ところが、このようなフェイスダウン式の実装方法では、１辺の長さが２００〜４００μｍ程度の微小な半導体発光素子５２にバンプ電極５３を形成した後にレベリングし、半導体発光素子５２を１個ごとに上下反転して搬送した後に実装するというものなので、バンプ電極５３を形成した後の実装までの工程での半導体発光素子５２のハンドリングが難しい。特に、フェイスダウン実装するために半導体発光素子５２を上下に反転させる操作では、バンプ電極５３が突き出ているために、ハンドリングが適切に実行できなくて損傷を招くことがあり、製品歩留りに大きな影響を及ぼす。
【０００９】
また、ボンディングツール５８によってバンプ電極５３を配線基板５７の配線パターン５７ａに超音波併用熱圧着するとき、接合に必要な超音波エネルギーの印加によって実装の位置ずれを伴いやすい。すなわち、半導体発光素子５２が微小であるため、その上下方向及び左右方向のずれを発生すると同時に回転による姿勢の捩れを発生する。このような位置ずれは、バンプ電極５３と配線パターン５７ａとの間の接合面積を小さくしてしまうことになり、その結果配線基板５７に対する半導体発光素子５２の搭載接合強度を低下させ、製品の信頼性を大幅に低下させる。
【００１０】
更に、フェイスダウン実装の接続強度と実装精度は、荷重と超音波強度の大きさに左右され、とりわけ超音波強度の影響は大きい。このため、超音波強度を小さくすることで実装精度は向上するものの、その反面で接合強度が弱くなり最適条件を設定することが困難であるとともに信頼性低下の原因となる。
【００１１】
このように従来のフェイスダウン式の実装方法では、半導体発光素子側とその実装面との間の位置ずれによる問題のほか、接合強度の安定化についても改善すべき点が残っている。
【００１２】
本発明において解決すべき課題は、半導体発光素子を実装するときのハンドリングが容易で実装時の位置ずれの発生がなくしかも接合面積の大きさも確保して安定した接合強度でのフェイスダウン実装ができるようにすることにある。
【００１３】
【課題を解決するための手段】
本発明は、電極パターンを形成した半導体ウエハーを実装基板とし、フリップチップ型の半導体発光素子をフェイスダウンで実装する方法であって、前記半導体ウエハーの電極パターンのそれぞれにバンプ電極を形成する工程と、前記半導体発光素子の電極を前記バンプ電極に対応させて荷重負荷をかけながら搭載し前記バンプ電極をレベリングする工程と、前記半導体発光素子の電極と前記バンプ電極とを溶融接合する工程と、前記半導体ウエハーを前記半導体発光素子をチップ単位として含むようにダイシングする工程とからなることを特徴とする。
【００１４】
この実装方法において、前記半導体発光素子の電極と前記バンプ電極との溶融接合を、前記半導体発光素子への超音波振動負荷により実行する場合では、前記半導体発光素子への超音波振動を負荷するためのボンディングツールに、下端側に開口して前記半導体発光素子を吸着するためのバキューム流路と、前記半導体発光素子の外郭のうち少なくとも負荷される超音波振動の振幅方向の外郭面を拘束する保持環とを備えたものが使用できる。
【００１５】
【発明の実施の形態】
請求項１に記載の発明は、電極パターンを形成した半導体ウエハーを実装基板とし、フリップチップ型の半導体発光素子をフェイスダウンで実装する方法であって、前記半導体ウエハーの電極パターンのそれぞれにキャピラリーから供給されるＡｕ線を溶融させてボール状とした後超音波を印加しながら熱圧着してバンプ電極を形成する工程と、前記半導体発光素子の電極を前記バンプ電極に対応させて超音波を印加しない状態で荷重負荷をかけながら搭載し前記半導体発光素子を使って前記バンプ電極をレベリングする工程と、前記半導体発光素子の電極と前記バンプ電極とを超音波振動負荷により溶融接合する工程と、前記半導体ウエハーを前記半導体発光素子をチップ単位として含むようにダイシングする工程とからなる半導体発光素子の実装方法であり、半導体発光素子を半導体ウエハーに搭載したときに同時にバンプ電極のレベリングが行えるので、レベリングのための治具の交換等の作業が不要となり工数削減に対応できるという作用を有する。なお、バンプ電極のレベリングでは、突き出し長さのばらつきを３μｍ以内の範囲とすることが好ましい。
【００１８】
以下に、本発明の実施の形態の具体例を図面に基づいて説明する。
図１は本発明の実装方法において、実装基板としての半導体ウエハーの表面に形成された電極パターンのバンプ電極を形成するまでの工程を示す概略縦断面図、図２は半導体ウエハーの要部を拡大して示す平面図である。
【００１９】
図１及び図２において、上面のｐ側及びｎ側の電極パターン１ａを形成した実装基板としての半導体ウエハー１が、従来例と同様にヒータ２１を内蔵したステージ２０の上に固定されている。そして、ステージ２０の上方にはＡｕ線２を供給してバンプ電極を形成するためのキャピラリー２２を移動可能に配置するとともに、Ａｕ線２に高電圧を印加して溶融するためのトーチ２３を備えている。
【００２０】
キャピラリー２２からＡｕ線２が半導体ウエハー１側に供給されると、図１の（ａ）に示すように、トーチ２３による高電圧印加によってＡｕ線２の下端部が溶融してほぼ球状のボール２ａが形成される。そして、図１の（ｂ）のようにキャピラリー２２を半導体ウエハー１の電極パターン１ａの表面に接近させて超音波を印加する。これにより、ボール２ａは電極パターン１ａ上に熱圧着されて一体に接合され、突起状のバンプ電極３が形成される。このバンプ電極３は半導体ウエハー１の上面の全ての電極パターン１ａについて形成するものとし、この後に半導体発光素子の実装と同時にバンプ電極３のレベリングを行う。
【００２１】
図３は半導体発光素子の実装とバンプ電極３のレベリングの工程を示す概略縦断面図である。
【００２２】
半導体発光素子４は、従来例と同様に絶縁性であって光透過性のサファイアを基板４ａとするとともにこの基板４ａの表面にＧａＮの半導体薄膜層４ｂを積層し、更にそのｎ側及びｐ側の半導体薄膜層の表面にｎ側及びｐ側の電極４ｃ，４ｄを形成した青色発光のフリップチップ型としたものである。半導体発光素子４は、従来周知のように、ウエハー状態のサファイアの基板４ａの表面に半導体薄膜層４ｂをエピタキシャル成長によって形成するとともに電極４ｃ，４ｄを金属蒸着法によって形成し、ダイシングによってチップ化したものである。なお、半導体発光素子４の平面形状の大きさは、従来技術の項でも説明したように、２００〜４００μｍ程度である。
【００２３】
半導体発光素子４の実装工程では、まず、ステージ２０の上に搭載した半導体ウエハー１をヒータ２１によって予め加熱しておき、コレット（図示せず）を利用して半導体発光素子４を上下反転させた姿勢でステージ２０の上方に配置したボンディングツール２４に吸着させる。次いで、実装しようとする半導体発光素子４の電極４ｃ，４ｄをそれぞれの相手の電極パターン１ａ上のバンプ電極３に位置合わせし、この後図３の（ａ）のように半導体発光素子４を半導体ウエハー１上に搭載する。ボンディングツール２４は従来周知のように空気吸引用のバキューム流路２４ａを下端まで形成したものであるが、本発明においては半導体発光素子４の全体が嵌まり込んでこれを保持するための保持環２４ｂを下端に備えている。なお、この保持環２４ｂは半導体発光素子４の外周の全体を包囲する四角形状とすることが好ましいが、超音波振動の振幅方向に一対配置して半導体発光素子４の回転ずれを防止できるものであればよい。
【００２４】
ここで、半導体発光素子４の基板４ａは高硬度のサファイアなので、図３の（ａ）のようにバンプ電極３に搭載したときには、ボンディングツール２４による圧下を受けても損傷する可能性はない。また、バンプ電極３を押しつぶす程度の圧下力を加えると、バンプ電極３はボンディングツール２４に保持されている半導体発光素子４からの荷重を受ける。すなわち、図５の（ｂ）で示したように、従来ではレベリング治具５６を利用してバンプ電極５３の突き出し長さのばらつきを一様化していたのに対し、半導体ウエハー１を圧下する方向に負荷を加えるボンディングツール２４の保持した半導体発光素子４をそのまま使ってレベリングすることができる。
【００２５】
以上のレベリングによって２個のバンプ電極３の突き出し長さが均一化された後には、ボンディングツール２４によって圧下を加えながら図３の（ｂ）に示す矢印方向に超音波振動を印加する。この圧下と超音波振動との合成によって、たとえばアルミニュームの電極パターン１ａとＡｕのバンプ電極３のそれぞれの表面が互いに破壊されて新生面が生成され、この新生面に金属間化合物が形成される。したがって、電極パターン１ａとバンプ電極３との間が電気的及び機械的に導通接合される。
【００２６】
ここで、超音波振動を加えるときでも、半導体発光素子４を保持環２４ｂによって少なくとも振幅方向を拘束すれば、半導体発光素子４の位置ずれや回転が阻止される。したがって、超音波の印加強度を大きくしても実装位置のずれの発生がなく、電極パターン１ａとバンプ電極３との間の接合面積が小さくなることが防止され、安定した接合強度が得られる。なお、１辺の長さが２００〜４００μｍ程度の半導体発光素子４の場合であれば、保持環２４ｂによる拘束保持は上下及び左右方向の位置ずれは２０μｍ以内程度であって、回転角度も３°以内程度とすることが可能である。
【００２７】
以上の工程までで半導体ウエハー１上に半導体発光素子４が実装され、従来例では実装する前にレベリング工程を必要としていたのに対し、本発明ではレベリングからパターン電極１ａとバンプ電極３の溶融接合までの工程を、治具等を交換することなく連続処理できる。そして、半導体発光素子４の実装の後には、図４の（ａ）に示すように、ダイサー２５によって半導体ウエハー１をダイシングする最終工程に移り、このダイシングによって図４の（ｂ），（ｃ）に示す半導体発光素子４をフェイスダウンした２層構造の発光素子が得られる。
【００２８】
【発明の効果】
本発明の実装方法では、バンプ電極のレベリングが半導体発光素子の搭載時の負荷を利用して行えるので、レベリングに必要な治具によるハンドリングが不要となり、製造工数の削減と生産性の向上が図られる。
【００２９】
また、超音波振動を負荷するときに半導体発光素子をボンディングツールの拘束環で保持することで、超音波振動を受けても半導体発光素子の位置ずれや回転ずれの発生がなく、電極間の接合強度を安定させたアセンブリが得られる。
【図面の簡単な説明】
【図１】本発明の実装方法におけるバンプ電極の形成までを示す概略縦断面図
【図２】半導体ウエハーの電極パターン及びその上面に形成したバンプ電極の配置を示す要部の平面図
【図３】本発明の実装方法における半導体発光素子及びこれを保持したボンディングツールによるレベリング及び超音波振動の印加による電極接合までを示す概略縦断面図
【図４】（ａ）は半導体発光素子の半導体ウエハー上への実装後のダイシング工程を示す図
（ｂ）は得られた２層構造の半導体発光素子の正面図
（ｃ）は得られた２層構造の半導体発光素子の平面図
【図５】従来のバンプ電極の形成からレベリング及び配線基板への実装までの工程を示す概略図
【符号の説明】
１ 半導体ウエハー
１ａ 電極パターン
２ Ａｕ線
２ａ ボール
３ バンプ電極
４ 半導体発光素子
４ａ 基板
４ｂ 半導体薄膜層
４ｃ，４ｄ 電極
２０ ステージ
２１ ヒータ
２２ キャピラリー
２３ トーチ
２４ ボンディングツール
２４ａ バキューム流路
２４ｂ 保持環
２５ ダイサー
【発明の属する技術分野】
本発明は、サファイア等の硬質の基板を持つフリップチップ型の半導体発光素子をフェイスダウンで実装基板側に実装する方法及びこの実装の際の超音波負荷に用いるボンディングツールに関する。
【０００２】
【従来の技術】
各種の化合物半導体の薄膜層を基板の上に積層して形成される半導体発光素子の中で、たとえばサファイア等の絶縁性であってしかも透光性の基板を用いるものでは、ｐ側及びｎ側の電極が半導体積層膜の表面に形成されたフリップチップ型として利用できる。このようなフリップチップ型の発光素子では、ｐ側及びｎ側の電極を配線基板等の表面の電極パターンに直に導通搭載するフェイスダウン方式のアセンブリによる実装が可能である。そして、フェイスダウンによる実装では、実装面積が小さくて回路配線が短くできるので、高密度実装や高速素子の実装に最適であり、電子機器の小型化や高機能化への対応も可能である。
【０００３】
フェイスダウンによる半導体発光素子の実装方法の一つの典型的なものは、半導体発光素子のｐ側及びｎ側のそれぞれの電極にＡｕ等を利用したバンプ電極を予め形成しておき、配線基板の配線パターンの電極部にバンプ電極を突き合わせて超音波併用の熱圧着によるものである。この方法は、たとえば半田や導電性のペースト等を利用した接合に比べると接合材の硬化時間等が不要なので、生産性の面では好ましい。
【０００４】
図５は従来の超音波併用熱圧着による実装方法において、半導体発光素子へのバンプ電極の形成から配線基板への導通搭載までの工程を示す概略図である。
【０００５】
図５の（ａ）は、ヒータ５１を内蔵したステージ５０の上面に予めダイシングした半導体発光素子５２を搭載し、この半導体発光素子５２の電極５２ａの表面にバンプ電極５３を形成する工程を示す。半導体発光素子５２は先に説明したようにサファイア等を基板５２ｂの表面にたとえばＧａＮ等の半導体薄膜層５２ｃを積層形成し、この半導体薄膜層５２ｃの表面にｐ側及びｎ側の電極５２ａを設けたものである。そして、バンプ電極５３は、キャピラリー５４から供給されるＡｕ線５５をトーチ（図示せず）で加熱して溶融させてボール状とした後、キャピラリー５４を電極５２ａの表面に接近させて超音波を印加しながら熱圧着して形成される。
【０００６】
このバンプ電極５３形成では、その突き出し長さに数μｍから数十μｍのばらつきが発生するため、配線基板へ実装するときに各バンプ電極５３に対する超音波の伝達量が不均一となり、接合強度にもばらつく傾向がみられる。このため、超音波併用熱圧着によって接合するフェイスダウン実装の場合では、全てのバンプ電極５３の突き出し長さを一様とする必要があり、図５の（ｂ）に示すレベリングが行われる。この工程では、レベリング治具５６によってバンプ電極５３を一様に圧下することで、バンプ電極５３の突き出し長さが一様化される。
【０００７】
次いで、半導体発光素子５２は図５の（ｃ）に示すように、配線基板５７の表面の配線パターンに合わせてフェイスダウン式で実装される。この実装工程では、配線パターン５７ａを上面に形成した配線基板５７をステージ５０の上に搭載し、ヒータ５１によって加熱保持する。一方、レベリング処理されたバンプ電極５３を形成した半導体発光素子５２は、上下反転した姿勢として搬送されるとともにボンディングツール５８によって吸着固定される。そして、半導体発光素子５２と配線基板５７のそれぞれのバンプ電極５３及び配線パターン５７ａの位置合わせをした後、ボンディングツール５８を用いた超音波併用熱圧着によって、バンプ電極５３と配線パターン５７ａの金属材料との間での溶融合金化を促すことで、配線基板５７に対して半導体発光素子５２がフェイスダウン式で実装される。
【０００８】
【発明が解決しようとする課題】
ところが、このようなフェイスダウン式の実装方法では、１辺の長さが２００〜４００μｍ程度の微小な半導体発光素子５２にバンプ電極５３を形成した後にレベリングし、半導体発光素子５２を１個ごとに上下反転して搬送した後に実装するというものなので、バンプ電極５３を形成した後の実装までの工程での半導体発光素子５２のハンドリングが難しい。特に、フェイスダウン実装するために半導体発光素子５２を上下に反転させる操作では、バンプ電極５３が突き出ているために、ハンドリングが適切に実行できなくて損傷を招くことがあり、製品歩留りに大きな影響を及ぼす。
【０００９】
また、ボンディングツール５８によってバンプ電極５３を配線基板５７の配線パターン５７ａに超音波併用熱圧着するとき、接合に必要な超音波エネルギーの印加によって実装の位置ずれを伴いやすい。すなわち、半導体発光素子５２が微小であるため、その上下方向及び左右方向のずれを発生すると同時に回転による姿勢の捩れを発生する。このような位置ずれは、バンプ電極５３と配線パターン５７ａとの間の接合面積を小さくしてしまうことになり、その結果配線基板５７に対する半導体発光素子５２の搭載接合強度を低下させ、製品の信頼性を大幅に低下させる。
【００１０】
更に、フェイスダウン実装の接続強度と実装精度は、荷重と超音波強度の大きさに左右され、とりわけ超音波強度の影響は大きい。このため、超音波強度を小さくすることで実装精度は向上するものの、その反面で接合強度が弱くなり最適条件を設定することが困難であるとともに信頼性低下の原因となる。
【００１１】
このように従来のフェイスダウン式の実装方法では、半導体発光素子側とその実装面との間の位置ずれによる問題のほか、接合強度の安定化についても改善すべき点が残っている。
【００１２】
本発明において解決すべき課題は、半導体発光素子を実装するときのハンドリングが容易で実装時の位置ずれの発生がなくしかも接合面積の大きさも確保して安定した接合強度でのフェイスダウン実装ができるようにすることにある。
【００１３】
【課題を解決するための手段】
本発明は、電極パターンを形成した半導体ウエハーを実装基板とし、フリップチップ型の半導体発光素子をフェイスダウンで実装する方法であって、前記半導体ウエハーの電極パターンのそれぞれにバンプ電極を形成する工程と、前記半導体発光素子の電極を前記バンプ電極に対応させて荷重負荷をかけながら搭載し前記バンプ電極をレベリングする工程と、前記半導体発光素子の電極と前記バンプ電極とを溶融接合する工程と、前記半導体ウエハーを前記半導体発光素子をチップ単位として含むようにダイシングする工程とからなることを特徴とする。
【００１４】
この実装方法において、前記半導体発光素子の電極と前記バンプ電極との溶融接合を、前記半導体発光素子への超音波振動負荷により実行する場合では、前記半導体発光素子への超音波振動を負荷するためのボンディングツールに、下端側に開口して前記半導体発光素子を吸着するためのバキューム流路と、前記半導体発光素子の外郭のうち少なくとも負荷される超音波振動の振幅方向の外郭面を拘束する保持環とを備えたものが使用できる。
【００１５】
【発明の実施の形態】
請求項１に記載の発明は、電極パターンを形成した半導体ウエハーを実装基板とし、フリップチップ型の半導体発光素子をフェイスダウンで実装する方法であって、前記半導体ウエハーの電極パターンのそれぞれにキャピラリーから供給されるＡｕ線を溶融させてボール状とした後超音波を印加しながら熱圧着してバンプ電極を形成する工程と、前記半導体発光素子の電極を前記バンプ電極に対応させて超音波を印加しない状態で荷重負荷をかけながら搭載し前記半導体発光素子を使って前記バンプ電極をレベリングする工程と、前記半導体発光素子の電極と前記バンプ電極とを超音波振動負荷により溶融接合する工程と、前記半導体ウエハーを前記半導体発光素子をチップ単位として含むようにダイシングする工程とからなる半導体発光素子の実装方法であり、半導体発光素子を半導体ウエハーに搭載したときに同時にバンプ電極のレベリングが行えるので、レベリングのための治具の交換等の作業が不要となり工数削減に対応できるという作用を有する。なお、バンプ電極のレベリングでは、突き出し長さのばらつきを３μｍ以内の範囲とすることが好ましい。
【００１８】
以下に、本発明の実施の形態の具体例を図面に基づいて説明する。
図１は本発明の実装方法において、実装基板としての半導体ウエハーの表面に形成された電極パターンのバンプ電極を形成するまでの工程を示す概略縦断面図、図２は半導体ウエハーの要部を拡大して示す平面図である。
【００１９】
図１及び図２において、上面のｐ側及びｎ側の電極パターン１ａを形成した実装基板としての半導体ウエハー１が、従来例と同様にヒータ２１を内蔵したステージ２０の上に固定されている。そして、ステージ２０の上方にはＡｕ線２を供給してバンプ電極を形成するためのキャピラリー２２を移動可能に配置するとともに、Ａｕ線２に高電圧を印加して溶融するためのトーチ２３を備えている。
【００２０】
キャピラリー２２からＡｕ線２が半導体ウエハー１側に供給されると、図１の（ａ）に示すように、トーチ２３による高電圧印加によってＡｕ線２の下端部が溶融してほぼ球状のボール２ａが形成される。そして、図１の（ｂ）のようにキャピラリー２２を半導体ウエハー１の電極パターン１ａの表面に接近させて超音波を印加する。これにより、ボール２ａは電極パターン１ａ上に熱圧着されて一体に接合され、突起状のバンプ電極３が形成される。このバンプ電極３は半導体ウエハー１の上面の全ての電極パターン１ａについて形成するものとし、この後に半導体発光素子の実装と同時にバンプ電極３のレベリングを行う。
【００２１】
図３は半導体発光素子の実装とバンプ電極３のレベリングの工程を示す概略縦断面図である。
【００２２】
半導体発光素子４は、従来例と同様に絶縁性であって光透過性のサファイアを基板４ａとするとともにこの基板４ａの表面にＧａＮの半導体薄膜層４ｂを積層し、更にそのｎ側及びｐ側の半導体薄膜層の表面にｎ側及びｐ側の電極４ｃ，４ｄを形成した青色発光のフリップチップ型としたものである。半導体発光素子４は、従来周知のように、ウエハー状態のサファイアの基板４ａの表面に半導体薄膜層４ｂをエピタキシャル成長によって形成するとともに電極４ｃ，４ｄを金属蒸着法によって形成し、ダイシングによってチップ化したものである。なお、半導体発光素子４の平面形状の大きさは、従来技術の項でも説明したように、２００〜４００μｍ程度である。
【００２３】
半導体発光素子４の実装工程では、まず、ステージ２０の上に搭載した半導体ウエハー１をヒータ２１によって予め加熱しておき、コレット（図示せず）を利用して半導体発光素子４を上下反転させた姿勢でステージ２０の上方に配置したボンディングツール２４に吸着させる。次いで、実装しようとする半導体発光素子４の電極４ｃ，４ｄをそれぞれの相手の電極パターン１ａ上のバンプ電極３に位置合わせし、この後図３の（ａ）のように半導体発光素子４を半導体ウエハー１上に搭載する。ボンディングツール２４は従来周知のように空気吸引用のバキューム流路２４ａを下端まで形成したものであるが、本発明においては半導体発光素子４の全体が嵌まり込んでこれを保持するための保持環２４ｂを下端に備えている。なお、この保持環２４ｂは半導体発光素子４の外周の全体を包囲する四角形状とすることが好ましいが、超音波振動の振幅方向に一対配置して半導体発光素子４の回転ずれを防止できるものであればよい。
【００２４】
ここで、半導体発光素子４の基板４ａは高硬度のサファイアなので、図３の（ａ）のようにバンプ電極３に搭載したときには、ボンディングツール２４による圧下を受けても損傷する可能性はない。また、バンプ電極３を押しつぶす程度の圧下力を加えると、バンプ電極３はボンディングツール２４に保持されている半導体発光素子４からの荷重を受ける。すなわち、図５の（ｂ）で示したように、従来ではレベリング治具５６を利用してバンプ電極５３の突き出し長さのばらつきを一様化していたのに対し、半導体ウエハー１を圧下する方向に負荷を加えるボンディングツール２４の保持した半導体発光素子４をそのまま使ってレベリングすることができる。
【００２５】
以上のレベリングによって２個のバンプ電極３の突き出し長さが均一化された後には、ボンディングツール２４によって圧下を加えながら図３の（ｂ）に示す矢印方向に超音波振動を印加する。この圧下と超音波振動との合成によって、たとえばアルミニュームの電極パターン１ａとＡｕのバンプ電極３のそれぞれの表面が互いに破壊されて新生面が生成され、この新生面に金属間化合物が形成される。したがって、電極パターン１ａとバンプ電極３との間が電気的及び機械的に導通接合される。
【００２６】
ここで、超音波振動を加えるときでも、半導体発光素子４を保持環２４ｂによって少なくとも振幅方向を拘束すれば、半導体発光素子４の位置ずれや回転が阻止される。したがって、超音波の印加強度を大きくしても実装位置のずれの発生がなく、電極パターン１ａとバンプ電極３との間の接合面積が小さくなることが防止され、安定した接合強度が得られる。なお、１辺の長さが２００〜４００μｍ程度の半導体発光素子４の場合であれば、保持環２４ｂによる拘束保持は上下及び左右方向の位置ずれは２０μｍ以内程度であって、回転角度も３°以内程度とすることが可能である。
【００２７】
以上の工程までで半導体ウエハー１上に半導体発光素子４が実装され、従来例では実装する前にレベリング工程を必要としていたのに対し、本発明ではレベリングからパターン電極１ａとバンプ電極３の溶融接合までの工程を、治具等を交換することなく連続処理できる。そして、半導体発光素子４の実装の後には、図４の（ａ）に示すように、ダイサー２５によって半導体ウエハー１をダイシングする最終工程に移り、このダイシングによって図４の（ｂ），（ｃ）に示す半導体発光素子４をフェイスダウンした２層構造の発光素子が得られる。
【００２８】
【発明の効果】
本発明の実装方法では、バンプ電極のレベリングが半導体発光素子の搭載時の負荷を利用して行えるので、レベリングに必要な治具によるハンドリングが不要となり、製造工数の削減と生産性の向上が図られる。
【００２９】
また、超音波振動を負荷するときに半導体発光素子をボンディングツールの拘束環で保持することで、超音波振動を受けても半導体発光素子の位置ずれや回転ずれの発生がなく、電極間の接合強度を安定させたアセンブリが得られる。
【図面の簡単な説明】
【図１】本発明の実装方法におけるバンプ電極の形成までを示す概略縦断面図
【図２】半導体ウエハーの電極パターン及びその上面に形成したバンプ電極の配置を示す要部の平面図
【図３】本発明の実装方法における半導体発光素子及びこれを保持したボンディングツールによるレベリング及び超音波振動の印加による電極接合までを示す概略縦断面図
【図４】（ａ）は半導体発光素子の半導体ウエハー上への実装後のダイシング工程を示す図
（ｂ）は得られた２層構造の半導体発光素子の正面図
（ｃ）は得られた２層構造の半導体発光素子の平面図
【図５】従来のバンプ電極の形成からレベリング及び配線基板への実装までの工程を示す概略図
【符号の説明】
１ 半導体ウエハー
１ａ 電極パターン
２ Ａｕ線
２ａ ボール
３ バンプ電極
４ 半導体発光素子
４ａ 基板
４ｂ 半導体薄膜層
４ｃ，４ｄ 電極
２０ ステージ
２１ ヒータ
２２ キャピラリー
２３ トーチ
２４ ボンディングツール
２４ａ バキューム流路
２４ｂ 保持環
２５ ダイサー
Claims (1)
- 電極パターンを形成した半導体ウエハーを実装基板とし、フリップチップ型の半導体発光素子をフェイスダウンで実装する方法であって、前記半導体ウエハーの電極パターンのそれぞれにキャピラリーから供給されるＡｕ線を溶融させてボール状とした後超音波を印加しながら熱圧着してバンプ電極を形成する工程と、前記半導体発光素子の電極を前記バンプ電極に対応させて超音波を印加しない状態で荷重負荷をかけながら搭載し前記半導体発光素子を使って前記バンプ電極をレベリングする工程と、前記半導体発光素子の電極と前記バンプ電極とを超音波振動負荷により溶融接合する工程と、前記半導体ウエハーを前記半導体発光素子をチップ単位として含むようにダイシングする工程とからなる半導体発光素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33715198A JP3690147B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体発光素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33715198A JP3690147B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体発光素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164636A JP2000164636A (ja) | 2000-06-16 |
| JP3690147B2 true JP3690147B2 (ja) | 2005-08-31 |
Family
ID=18305929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33715198A Expired - Fee Related JP3690147B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体発光素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3690147B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4759791B2 (ja) * | 2000-07-27 | 2011-08-31 | 日亜化学工業株式会社 | 光半導体素子とその製造方法 |
| US20040188696A1 (en) * | 2003-03-28 | 2004-09-30 | Gelcore, Llc | LED power package |
| JP2006013073A (ja) | 2004-06-24 | 2006-01-12 | Sharp Corp | ボンディング装置、ボンディング方法及び半導体装置の製造方法 |
| KR100989375B1 (ko) * | 2009-12-02 | 2010-10-25 | 한국생산기술연구원 | 칩 수용홈이 형성된 초음파 접합장치 |
| WO2016024180A1 (en) * | 2014-08-11 | 2016-02-18 | Koninklijke Philips N.V. | Alloy stud bump interconnects for semiconductor devices |
-
1998
- 1998-11-27 JP JP33715198A patent/JP3690147B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000164636A (ja) | 2000-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050524 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050606 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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