JP5732623B2 - 半導体素子の実装方法 - Google Patents

半導体素子の実装方法 Download PDF

Info

Publication number
JP5732623B2
JP5732623B2 JP2011218824A JP2011218824A JP5732623B2 JP 5732623 B2 JP5732623 B2 JP 5732623B2 JP 2011218824 A JP2011218824 A JP 2011218824A JP 2011218824 A JP2011218824 A JP 2011218824A JP 5732623 B2 JP5732623 B2 JP 5732623B2
Authority
JP
Japan
Prior art keywords
semiconductor element
mounting
bonding step
temporary bonding
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011218824A
Other languages
English (en)
Other versions
JP2013080758A (ja
Inventor
大輔 櫻井
大輔 櫻井
和也 後川
和也 後川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2011218824A priority Critical patent/JP5732623B2/ja
Publication of JP2013080758A publication Critical patent/JP2013080758A/ja
Application granted granted Critical
Publication of JP5732623B2 publication Critical patent/JP5732623B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29035—Disposition the layer connector covering only portions of the surface to be connected covering only the peripheral area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83885—Combinations of two or more hardening methods provided for in at least two different groups from H01L2224/83855 - H01L2224/8388, e.g. for hybrid thermoplastic-thermosetting adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9205—Intermediate bonding steps, i.e. partial connection of the semiconductor or solid-state body during the connecting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

薄型化，端子の狭ピッチ化がされた半導体素子をバンプを介して基板や下段の半導体素子に接合する半導体素子の実装方法に関する。
半導体装置の高機能化，小型化の要請に応じ、半導体素子を複数積層して１パッケージ化するＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｔｅ）等の半導体装置が用いられている。また、さらなる小型化を実現するために積層される個々の半導体素子が薄型化され、高機能化のために端子数が増加して端子の狭ピッチ化が進んでいる。例えば、半導体素子厚が５０μｍ、端子間ピッチが５０μｍの半導体素子が搭載されている。
ここで、半導体素子の積層は、バンプを介して電極端子間をはんだ接合することにより行われるが、はんだ溶融の際の加熱により、半導体素子が反り、上段の半導体素子の積層が困難になったり、電極端子間の接続不良等が発生する場合があった。反りの原因は、半導体素子表面に形成される回路に用いられるＡｌやＣｕあるいはＳｉＮ，ポリミド等の絶縁膜の材料と半導体裏面材料との線膨張係数差によるものである。特に、半導体素子の薄型化により反りの発生が顕著となり、また、端子が狭ピッチ化されるために半導体素子の反りを原因とする電極端子間の接続不良が発生しやすくなっている。
そのため、従来の半導体素子の実装方法では、はんだを溶融してからはんだが凝固して電極端子間接合が完了するまでの間、半導体素子の反りを規制するように半導体素子を加圧していた。
以下、図６を用いて従来の半導体素子の実装方法について説明する。
図６は従来の接合条件に対応する実装状態の推移を説明する相関図である。
まず、バンプを介して互いの電極端子が接続されるように、基板上に半導体素子を載置する。
次に、半導体素子上面と平行で半導体素子上面より大きな板状の加圧部材を用いて、半導体素子上から荷重Ｐ１を加圧する。
次に、バンプを加熱してバンプを溶融する。加熱は、バンプをはんだ融点Ｔ０以上に昇温し、所定の温度Ｔ１を一定時間保持する。その後、バンプを冷却する。そして、溶融したバンプが完全に凝固すると加圧を解除し、１段目の半導体素子の実装が終了する。バンプが融点Ｔ０以上になっている期間ｔ１にバンプが溶融し、その後凝固することで電極端子間を接合する。また、バンプが溶融する前から凝固するまでの期間ｔ２の間加圧を行うことにより、半導体素子の実装時に半導体素子が反ることを防止している。
次に、同様に、半導体素子上に別の半導体素子を搭載し、電極端子間をバンプにより接合する。以後、所定の段数の半導体素子について同様の工程を繰り返す。つまり、１段の半導体素子を実装する時間はｔ２であり、積層する段数の分だけ実装時間ｔ２を繰り返す。
このように、半導体素子を積層する毎に、バンプが凝固するまでの間加圧しながら実装することにより、半導体素子が反ることを防止しながら実装を行っていた。
特開平９−９７７９１号公報
しかしながら、従来の半導体素子の実装方法では、半導体素子を積層する毎に、バンプが凝固するまで加圧を行い実装する必要があったため、接合時間を要し、生産性が低くなるという問題点があった。
本発明は、上記問題点を解決するために、薄型化，端子が狭ピッチ化された半導体素子であっても、生産性を維持しながら、はんだ接合の際の反りを抑制することを目的とする。
上記目的を達成するために、本発明の半導体素子の実装方法は、基板または下段となる第１の半導体素子が備える第１の電極端子と第２の半導体素子が備える第２の電極端子とをバンプをはさんで対向させて前記基板または下段となる第１の半導体素子上に前記第２の半導体素子を搭載する第１の搭載工程と、前記バンプを加熱しながら前記第２の半導体素子の前記第２の電極端子形成面の裏面である上面を加圧する第１の仮接合工程と、前記第２の半導体素子上に前記第１の搭載工程と同様に第３の半導体素子を搭載する第２の搭載工程と、前記第２の搭載工程で搭載した前記第２の半導体素子と前記第３の半導体素子とを前記第１の仮接合工程と同様に仮接合する第２の仮接合工程と、前記第２の搭載工程および第２の仮接合工程と同様の工程を所定の段数の半導体素子を積層するまで繰り返す積層工程と、前記所定の段数の半導体素子の前記第２の仮接合工程が終了した後、最上段の半導体素子上面を加圧しながら前記バンプを加熱する本接合工程とを有し、前記本接合工程の加圧は前記バンプが凝固するまで行われ、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が前記本接合終了後の前記バンプの合金化率よりも低いことを特徴とする。
また、本発明の半導体素子の実装方法は、ウェハに形成された第１の半導体素子が備える第１の電極端子と第２の半導体素子が備える第２の電極端子とをバンプをはさんで対向させて前記第１の半導体素子上に前記第２の半導体素子を搭載する第１の搭載工程と、前記バンプを加熱しながら前記第２の半導体素子の前記第２の電極端子形成面の裏面である上面を加圧する第１の仮接合工程と、前記第２の半導体素子上に前記第１の搭載工程と同様に第３の半導体素子を搭載する第２の搭載工程と、前記第２の搭載工程で搭載した前記第２の半導体素子と前記第３の半導体素子とを前記第１の仮接合工程と同様に仮接合する第２の仮接合工程と、前記第２の搭載工程および第２の仮接合工程と同様の工程を所定の段数の半導体素子を積層するまで繰り返す積層工程と、前記所定の段数の半導体素子の前記第２の仮接合工程を前記ウェハ上の全ての前記第１の半導体素子について行った後、前記ウェハについて一括で、最上段の半導体素子上面を加圧しながら前記バンプを加熱する本接合工程とを有し、前記本接合工程の加圧は前記バンプが凝固するまで行われ、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が前記本接合終了後の前記バンプの合金化率よりも低いことを特徴とする。
また、前記第１の仮接合工程および第２の仮接合工程にて前記バンプを第１の温度まで加熱し、前記本接合工程にて前記バンプを第２の温度まで加熱し、前記第１の温度が前記第２の温度より高いことが好ましい。
また、前記本接合における加圧時間が前記第１の仮接合工程および第２の仮接合工程における加圧時間より長いことが好ましい。
また、前記第１の仮接合工程および第２の仮接合工程における加圧は前記バンプが前記バンプの材料の融点以上の温度に加熱されている期間中にのみ行われることが好ましい。
また、前記本接合の加圧における荷重が前記第１の仮接合工程および第２の仮接合工程の加圧における荷重より小さいことが好ましい。
また、前記バンプの材料がＳｎ２．３Ａｇである場合、前記第１の仮接合工程および第２の仮接合工程における加圧時間は０．２５〜２．０ｓｅｃ、前記本接合における加圧時間は３０〜３００ｓｅｃであっても良い。
また、前記本接合を還元ガス雰囲気中で行うことが好ましい。
また、前記搭載工程の前に前記バンプの表面に対してＡｒプラズマ洗浄あるいは蟻酸還元または水素還元を行うことが好ましい。
また、前記反りが下に凸の場合は前記半導体素子の外周領域に、前記反りが上に凸の場合は前記半導体素子の中央部に、搭載された半導体素子間をつなぐ紫外線硬化接着剤を設け、前記仮接合工程において紫外線を照射しても良い。
また、前記第１の搭載工程および前記第２の搭載工程を加熱しながら行うことが好ましい。
また、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が１．０〜１０．０％であり、前記本接合終了後の前記バンプの合金化率が２５．０〜１００％であることが好ましい。
半導体素子を搭載する毎に加圧状態で加熱して仮接合を行い、全ての半導体素子を仮接合した後、一括して加圧状態で加熱して本接合を行うことにより、薄型化，端子が狭ピッチ化された半導体素子であっても、生産性を維持しながら、はんだ接合の際の反りを抑制して積層することができる。
実施の形態１における半導体素子の実装方法の仮接合工程を順に説明する概略断面図 実施の形態１における半導体素子の実装方法の本接合工程を順に説明する概略断面図 接合条件に対応する実装状態の推移を説明する相関図 実施の形態２における半導体素子の実装方法の仮接合工程を順に説明する概略断面図 実施の形態３における半導体素子の実装方法を説明する図 従来の接合条件に対応する実装状態の推移を説明する相関図
半導体装置を製造する際や実装基板に半導体素子を実装する際に、下段となる基板や半導体素子の電極端子と上段となる半導体素子の電極端子とを、バンプを介してフリップチップ接合して実装することが行われる。そして、実装した半導体素子上にさらに半導体素子をフリップチップ接合して、複数の半導体素子が積層される。
以下、図面を用いて、本発明のバンプを介した半導体素子の実装方法の実施の形態について、基板に複数の半導体素子を積層して実装する場合を例に説明する。
（実施の形態１）
まず、図１，図２を用いて実施の形態１における半導体素子の実装方法について説明する。
図１は実施の形態１における半導体素子の実装方法の仮接合工程を順に説明する概略断面図、図２は実施の形態１における半導体素子の実装方法の本接合工程を順に説明する概略断面図である。
図１に示すように、実施の形態１では、仮接合として、電極端子７が複数形成された基板２と、電極端子７と対応する位置に複数の電極端子８が形成された半導体素子１を実装する。さらに、半導体素子１上に別の半導体素子を同様に実装し、このような実装を繰り返して半導体素子を積層する。
まず、図１（ａ）に示すように、基板２の電極端子７または半導体素子１の電極端子８のいずれかにバンプ４を形成する。バンプ４の形成方法は任意であるが、例えば、電極端子７または電極端子８にＴｉ，Ｗ，Ｃｕでシード層スパッタを行い、電極端子表面をＮｉ電界めっきした後、レジストを形成してはんだめっきを行い、レジスト除去後リフローして形成する。あるいは、Ｃｕピラーバンプの場合、シード層スパッタを行った後、電極端子表面にＣｕ電解めっきを形成し、レジストを形成してはんだめっきを行った後、レジストを除去し、最後にリフローして形成しても良い。
次に、図１（ｂ）に示すように、電極端子７，８の位置を合わせて基板２上に半導体素子１を載置し、仮接合として、加熱した状態で、半導体素子１の反りを抑制するように半導体素子１の上面全面と接する平板状の加圧部材５を半導体素子１に当接させて加圧する。加熱の方法として、例えば、基板２を加熱ステージ６上に載置することで基板２側から加熱し、ヒーター９で加圧部材５を加熱することにより半導体素子１側からも加熱する。
このような仮接合により、図１（ｃ）に示すように、バンプ４と電極端子７，８との界面領域のみを合金化して基板２と半導体素子１とを仮接合する。このような部分的な合金化は、加圧，加熱時間により制御され、バンプ４の約１．０〜１０．０％が合金化するようにする。これにより、例えば、バンプ４の高さが約１０μｍの場合、バンプ４の電極端子７，８の界面から１．０μｍ程度の範囲が合金化する。この時、加圧，加熱を解除した瞬間はバンプ４の合金化されていない領域である非合金層４ａは溶融状態である。また、加圧を解除することにより、半導体素子１は表裏の線膨張係数差により反りを生じ始める。この状態で、非合金層４ａは凝固し始め、半導体素子１が完全に反る前に凝固することにより、半導体素子１の反りを抑制しながら半導体素子１の仮接合を行うことができる。このように、反りによる応力がバンプ４に印加する際に、非合金層４ａは合金化せず溶融しているため、反りによりバンプ４が切断されることを防止することができる。ここで、加圧，加熱を解除した後、冷却ガス等でバンプ４を冷却することにより、凝固が促進し、より反りを抑制しながら半導体素子１を仮接合することができる。
さらに、バンプ４の接着から仮接合を行って、半導体素子１上に半導体素子３を実装する。このような半導体素子の実装を繰り返し、図１（ｄ）に示すように、基板２上に複数の半導体素子を積層する。このように、半導体素子を実装する毎に仮接合を行うことにより、上段の半導体素子の仮接合時に下段の半導体素子に接合されたバンプ４の非合金層４ａが再び溶融し、下段の半導体素子の反りを緩和することができる。また、非合金層４ａは合金化せず、合金層４ｂよりも弾性力の有るはんだであるため、半導体素子の積層時に半導体素子にかかる応力を緩和し、半導体素子の破壊等を抑制することができる。図１（ｄ）では３段の半導体素子を積層する例を示しているが、積層する段数に制限はない。
次に、図２に示すように、実施の形態１では、本接合として、仮接合を繰り返して積層した半導体素子のバンプ４の非合金層４ａを一括して合金化する。
まず、図２（ａ）に示すように、バンプ４の電極端子７，８との境界領域のみが合金化して積層された複数の半導体素子に対して、最上段の半導体素子１０上に、例えば半導体素子１０平面を覆うような加圧部材５を当接させて積層した半導体素子全体を加圧した状態で加熱する。
このような加熱により非合金層４ａが再溶融し、この状態で加圧されることにより半導体素子の反りが除去される。つまり、加熱，加圧により半導体素子の反りが戻る方向に作用するが、バンプ４が完全に合金化されておらず非合金層４ａが溶融するため、半導体素子の戻りを阻害せずに溶融した非合金層４ａが反りの戻りを吸収し、はんだの表面張力により反りを抑制して、半導体素子の反りを除去することができる。
次に、図２（ｂ）に示すように、加熱を停止し、加圧状態を維持したまま冷却ガス１１を導入してバンプを冷却する。このように、加熱後、加圧状態でバンプ全体の約２５．０〜１００％が凝固して合金層４ｃとなり、半導体素子が反りのない状態で各半導体素子が下段の半導体素子または基板２に実装固定される。
最後に、冷却ガス１１の導入および加圧を停止すると、図２（ｃ）に示すように、基板２上への反りのない半導体素子の積層が完成する。
以上のように、複数の半導体素子をバンプを介して積層する際に、半導体素子を１段実装する毎に加熱中のみ加圧する仮接合を繰り返し、全ての半導体素子の仮接合を行った後、一括して加熱から冷却が終了までの間加圧する本接合を行うことにより、薄型化，端子が狭ピッチ化された半導体素子であっても、生産性を維持しながら、はんだ接合の際の反りを抑制して積層することができる。
例えば、基板に４段の半導体素子を積層する場合、従来は、反りを防止するために半導体素子を接合する度に加圧を維持しながら約３０ｓｅｃ間加熱，冷却を行っており、４段の半導体素子を積層する場合は約１２０ｓｅｃの接合時間を要していた。これに対して本発明の半導体素子の実装方法によれば、４段の半導体素子の実装毎に約０．２５ｓｅｃの仮接合を行った後、一括して約３０ｓｅｃの本接合を行うことにより、合計で４段の半導体素子を積層する場合は約３１ｓｅｃの接合時間で接合を行うことができ、約８９ｓｅｃの時短が可能となり、生産性を向上させることができる。
次に、図１〜３を用いて具体的な例における半導体素子の実装方法について詳細に説明する。
図３は接合条件に対応する実装状態の推移を説明する相関図である。
ここでは、５０μｍピッチで２２５００個のＣｕ製の電極端子８を設けた８mm角、５０μｍ厚の半導体素子をはんだ材料がＳｎ２．３Ａｇのバンプ４を介して、Ｎｉ−Ａｌ製の電極端子７を設けた基板２上に２段積層する場合を例に説明する。なお、Ｓｎ２．３Ａｇは、Ｓｎを９７．７ａｔ％、Ａｇを２．３ａｔ％含有する合金である。
まず、電極端子７または電極端子８のいずれかにバンプ４を形成する。
次に、ヒーター９を用いて加熱しながら、バンプ４を介して電極端子７と電極端子８接続するように基板２上に半導体素子１を搭載し、例えば、基板２を１５０℃に加熱された加熱ステージ６上に載置する（図１（ａ）の状態）。
次に、バンプ４の温度がはんだの融点Ｔ０より高いＴ１になるように昇温して加熱を停止する。この時、はんだの融点Ｔ０より高い温度となる時間がｔ１になるように加熱を調節する。これにより、バンプ４と電極端子７，８との界面領域のみに厚さ０．５〜２．０μｍで組成がＮｉ３Ｓｎ４の合金層４ｂが形成される。また、加熱を開始してからバンプ４の温度がＴ０を超えるまでのタイミングから、好ましくはバンプ４の温度がＴ０を超えると同時に、加圧部材５を用いて半導体素子１の反りを防止するように荷重Ｐ１で加圧を開始し、バンプ４の温度がＴ０を下回ると同時に加圧を解除する。つまり、概ね、バンプ４の温度がＴ０を超えるｔ１時間だけ加圧をして仮接合を行う（図１（ｂ）の状態）。
このように、Ｔ０より高い温度で加熱する期間中に加圧して実装することにより、半導体素子１の反りを防止できる。なお、除圧することにより、半導体素子１は反ろうとするが、温度がＴ０を下回るためにバンプ４の非合金層４ａは凝固を始め、反りの進行中に凝固するので、反りによるバンプ４の破断を防ぎながら反りを抑制することができる。このようにして、合金層４ｂにより電極端子７，８とバンプ４との仮接合がなされる（図１（ｃ）の状態）。また、凝固を促進して反り量を低減させるために、除圧後Ｎ２ガス等の冷却ガスを導入しても良い。
そして、同様の方法で、半導体素子１の上面に半導体素子３を仮接合し、さらに、所望の段数まで半導体素子の仮接合を繰り返す（図１（ｄ）の状態）。この時、上段の半導体素子の方がヒーターに近いため高温となり、合金化が下段に比べて促進される。逆に、下段の半導体素子は上段の半導体素子の仮接合時に同時に合金化が進むため、合金化のばらつきは抑制される。
ここで、バンプ４がＳｎ２．３Ａｇであるので、融点Ｔ０は２２０℃であり、Ｔ１は２６０〜３００℃に設定する。また、ｔ１は０．２５〜２．０ｓｅｃとすることにより、バンプ４と電極端子７または電極端子８との界面領域のみ合金化する。また、荷重Ｐ１および２段目以降の荷重Ｐ２を１０〜２００Ｎとすることにより、半導体素子１の反りを抑制することができる。また、加熱ステージ温度は１２０〜２００℃とし、加熱ヘッド温度は２８０〜３４０℃とする。
続いて、積層する全ての半導体素子の仮接合が終了した段階で、一括して本接合を行う。
まず、例えば２６０℃に設定された真空加熱炉に仮接合された半導体素子を搬入し、加圧部材５により最上段の半導体素子から０．１〜０．５Ｎの荷重Ｐ３を加える（図２（ａ）の状態）。
次に、バンプ４の温度が融点Ｔ０を超えてＴ３に達するまで昇温を続け、Ｔ３になった時点で昇温を停止する。その後、バンプ４の温度は徐々に低下してＴ０に至る。この、バンプ４の温度が融点Ｔ０を超えてからＴ０に戻るまでに時間ｔ３の間に、非合金層４ａが溶融して全体が合金化する。加圧により半導体素子の反りが戻ろうとし、その時点でバンプ４の非合金層４ａが溶融しているため半導体素子の反りが解消される。
次に、バンプ４の温度がＴ０に至ると、非合金層４ａを迅速に凝固させるためにＮ２ガス等の冷却ガスを導入する（図２（ｂ）の状態）。
次に、非合金層４ａが完全に凝固した後、加圧を解除する。加圧の解除は非合金層４ａが完全に凝固したことをモニターして行っても良いが、あらかじめ求めた凝固が完了するタイミングで解除しても良い。加圧の時間ｔ４は加熱開始前から非合金層４ａが完全に凝固するまでの時間であり、ここでは３０〜３００ｓｅｃとなる。これにより、バンプ４の全体、あるいは少なくとも９０％以上が組成が（Ｃｕ，Ｎｉ）６Ｓｎ５の合金層４ｃとなり、電極端子７，８間が合金層４ｃでつながり接合が強固となる。以上により、基板２上に複数の半導体素子を積層する実装が終了する（図２（ｃ）の状態）。
このように、加熱を開始してから冷却が完了するまでの間に加圧を実施することにより、半導体素子の反りを防止しながら積層実装を行うことができる。
ここで、バンプ４がＳｎ２．３Ａｇであるので、融点Ｔ０は２２０℃であり、Ｔ３は２４５〜２６０℃に設定する。また、Ｔ１をＴ３より高い温度とすることにより、仮接合をより短時間に行うことができる。また、一部が合金化されているので、比較的低い温度Ｔ３で本接合することができ、さらに、仮接合よりも長時間加熱するために仮接合より高密度な合金化が可能となり、接合強度を高くすることができる。また、仮接合によりある程度の反りの矯正がなされているので、荷重Ｐ３は荷重Ｐ１およびＰ２より小さくしても、本接合にて半導体素子の反りを防止することができる。
本接合は全ての半導体素子を一括して行う方法について説明したが、本接合を複数回に分けて、いくつかの仮接合された半導体素子毎の本接合を繰り返すことにより全ての半導体素子を本接合しても良い。これにより、生産効率の向上を図りながら、特に多段積層する場合などに安定的に接合処理を行うことが可能となる。
以上のように、半導体素子を実装する毎に仮接合を行い、仮接合のバンプ凝固過程では加圧を行わないことにより、半導体素子の実装毎の実装時間を短縮する。また、上段の半導体素子の接合時に、バンプの非合金層が溶融するため、加圧による反りの抑制を効率化できる。そして、積層された複数の半導体素子について一括で本接合を行う。本接合では、バンプ凝固過程においても加圧を継続することにより、薄型化，端子が狭ピッチ化された半導体素子であっても半導体素子の反りを抑制しながら積層された半導体素子の実装が可能となる。また、長時間を要するバンプ凝固過程での加圧を半導体素子の積層後に一括で行うことにより、半導体素子の実装毎にバンプ凝固過程での加圧を行う場合に比べて実装時間が短縮されるので生産性を向上させることができる。
なお、各構成材料は上記例以外に様々な材料を用いることができ、それに応じて仮接合，本接合の条件を決定する。はんだ材料としては、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＺｎＢｉ、ＳｎＰｂ、ＳｎＢｉ、ＳｎＡｇＢｉＩｎ、ＳｎＩｎ、Ｉｎ、Ｓｎ等を用いることができる。電極端子としては、例えば、ＡｌＣｕ、ＡｌＳｉＣｕ、ＡｌＳｉ、Ｃｕ、Ａｌ等を用いることができる。さらに、バンプ４としてＣｕを内包したＳｎ等のはんだ、あるいはＣｕの表面にＳｎ等のはんだを設けたＣｕピラーバンプや無電解Ｎｉめっきバンプ等を用いても良い。
また、図１，２の説明では、半導体素子が下に凸の向きに反る場合を例示しているが、反りの向きは半導体素子毎で任意であり、半導体素子によって反りの方向が異なっている場合でも同様の方法で積層実装が可能である。
（実施の形態２）
次に、図４を用いて実施の形態２における半導体素子の実装方法について説明する。
図４は実施の形態２における半導体素子の実装方法の仮接合工程を順に説明する概略断面図である。
実施の形態２における半導体素子の実装方法の特徴は、半導体素子の反りが大きくなる領域、つまり、基板と半導体素子、あるいは半導体素子間の距離が大きくなる領域に紫外線硬化および熱硬化を併用する紫外線硬化接着剤を設けることである。例えば、半導体素子が下に凸になる場合、半導体素子の周辺領域である半導体素子のコーナー部や電極端子の外側の半導体素子の外周辺に沿った領域等に、高さがバンプとその上下の電極端子の高さの合計と同程度の１または複数の紫外線硬化接着剤を設ける。逆に、半導体素子が上に凸になる場合は、半導体素子中央部の電極端子が形成されていない領域に高さがバンプとその上下の電極端子の高さの合計と同程度の１または複数の紫外線硬化接着剤を設ける。また、反りの方向が不明の場合は両方に紫外線硬化接着剤を設けても良い。
以下、図４を用いて仮接合工程について、半導体素子が下に凸になるように反る場合を例に説明する。なお、本接合工程は実施の形態１と同様であるので説明を省略する。
まず、図４（ａ）に示すように、電極端子８の外側で半導体素子１の外周部に１または複数の紫外線硬化接着剤１２を設ける。紫外線硬化接着剤１２の高さは、バンプ４とその上下の電極端子７，８の高さの合計と同程度とする。その後またはその前に、実施の形態１と同様に電極端子７または８にバンプ４を接着する。
次に、図４（ｂ）に示すように、電極端子７，８の位置を合わせて基板２上に半導体素子１を載置し、実施の形態１と同様に加熱，加圧を行って仮接合を行う。本実施の形態では、仮接合の際に紫外線を照射する。加圧中の紫外線の照射は紫外線硬化接着剤１２が完全に硬化せず、弾性が残る程度の時間に調整して行う。例えば、紫外線硬化接着剤１２として、アクリル系材料の一般的な紫外線・熱硬化併用型接着剤を用いる。照射条件は、３６５ｎｍ波長で３００〜５００ｍＷ／ｃｍ２の光量を０．１〜１．０ｓｅｃ間照射する。この時点では光硬化成分のみが硬化し、熱硬化成分は未反応のため紫外線硬化接着剤１２は半硬化状態である。この状態で、加圧を停止することにより半導体素子１は反り始めるが、紫外線照射の継続により紫外線硬化接着剤１２が硬化および収縮するため、反りに対する抗力となり反りを抑制することができる（図４（ｃ））。
以上の仮接合を半導体素子を搭載する毎に行い、その後、実施の形態１と同様に一括して本接合を行う。本接合に際し、紫外線硬化接着剤１２は半硬化状態であるので、加圧による反りの矯正の妨げにはならず、本接合の際の加熱により硬化し、反りの防止にも貢献する。
以上のように、実施の形態１と同様に薄型化，端子が狭ピッチ化された半導体素子であっても、生産性を維持しながら、はんだ接合の際の反りを抑制して積層することができ、さらに、仮接合時に紫外線硬化接着剤１２に紫外線を照射することにより反りの抑制を行うことができるので、反りの大きい半導体素子であっても容易に反りを抑制して積層することができる。
（実施の形態３）
次に、図５を用いて実施の形態３における半導体素子の実装方法について説明する。
図５は実施の形態３における半導体素子の実装方法を説明する図であり、図５（ａ）は半導体素子を積層したウェハの構成を示す斜視図、図５（ｂ）は半導体素子を積層したウェハの構成を示す断面図、図５（ｃ）は積層した半導体素子を個片化する工程を説明する断面図である。
以上の各実施の形態では、基板あるいは半導体素子上に複数段の半導体素子を実装する方法について説明したが、実施の形態３における半導体素子の実装方法の特徴は、基板に代わり複数の半導体素子が形成されたウェハの各半導体素子上に複数段の半導体素子を実装することである。
図５に示すように、ウェハ１３の表面には複数の半導体素子１４が互いにスクライブ領域１５を介してマトリクス状に形成されている。本実施の形態では、まず、ウェハの状態で半導体素子１４上に複数の半導体素子を積層する。積層は実施の形態１または実施の形態２と同様の方法で、各半導体素子１４上に所定の段数の半導体素子を仮接合し、全ての半導体素子１４の仮接合を行ってから、ウェハ１３単位で一括して全ての半導体素子１４の本接合を行う（図５（ａ），図５（ｂ））。
このようにして、ウェハ１３上の半導体素子１４上に複数の半導体素子を積層した状態で、各半導体素子を一括モールドし、その後、スクライブ領域１５に沿ってダイシングブレード１６等を用いてダイシングすることにより、半導体素子が積層された半導体装置を個片化する（図５（ｃ））。
以上のように、ウェハ状態で半導体素子１４上に、個々の半導体素子１４毎に仮接合を行った後、ウェハ一括で本接合を行うことにより、薄型化，端子が狭ピッチ化された半導体素子であっても、生産性を維持しながら、はんだ接合の際の反りを抑制して積層することができる。例えば、ウェハ１３に１０００個の半導体素子１４が形成され、半導体素子１４上に４段の半導体素子を積層する場合、仮接合時間を０．２５ｓｅｃ，本接合時間を３０ｓｅｃとすると、実施の形態１および実施の形態２の方法を用いて実装した場合、１つの半導体素子１４の実装に、仮接合時間として０．２５ｓｅｃ×４段＝１．００ｓｅｃ、本接合時間として３０ｓｅｃかかり、合計３１ｓｅｃが必要となる。さらにこれを１０００個に行うため、ウェハ１３の全ての半導体素子１４に半導体素子を積層するのに３１０００ｓｅｃが必要となる。実施の形態３では、ウェハ３上の全ての半導体素子１４を実装するためには、仮接合時間として０．２５ｓｅｃ×４段×１０００個＝１０００ｓｅｃ、本接合時間として３０ｓｅｃを要するのみで、合計１０３０ｓｅｃで積層することが可能となり、実施の形態１，２に比べて生産性向上の効果が顕著となる。従来の方法で実装した場合、３０ｓｅｃ×４段×１０００個＝１２００００ｓｅｃを要するので、実施の形態３のようにウェハ上の半導体素子に実装する場合には、飛躍的に生産性を向上させることができることとなる。
なお、上記各実施の形態において、仮接合または本接合、あるいはその両方をバンプに還元ガスを導入しながら行っても良い。還元ガスを導入することにより、バンプ表面の酸化物を還元することができ、はんだと電極端子との濡れ性が向上し、接合部の空隙の発生を抑制して接合強度を向上させると共に接合を短時間で行うことができる。なお、還元ガスとしては、蟻酸等のカルボン酸等を用いることができる。
また、仮接合の前にＡｒプラズマ洗浄あるいは蟻酸還元または水素還元を行うによりバンプ表面のはんだ酸化膜を除去しても良い。バンプ表面の酸化物を除去することにより、接合部の空隙の発生を抑制して接合強度を向上させると共に接合を短時間で行うことができる。さらに、Ａｒプラズマ洗浄後、Ｈ２ガス雰囲気中に保持することにより、その後の酸化を抑制することもできる。
本発明は、薄型化，端子が狭ピッチ化された半導体素子であっても、生産性を維持しながら、はんだ接合の際の反りを抑制することができ、薄型化，端子の狭ピッチ化がされた半導体素子をバンプを介して基板や下段の半導体素子に接合する半導体素子の実装方法等に有用である。
１ 半導体素子
２ 基板
３ 半導体素子
４ バンプ
４ａ 合金層
４ｂ 非合金層
５ 加圧部材
６ 加熱ステージ
７ 電極端子
８ 電極端子
９ ヒーター
１０ 半導体素子
１１ 冷却ガス
１２ 紫外線硬化接着剤
１３ ウェハ
１４ 半導体素子
１５ スクライブ領域
１６ ダイシングブレード

Claims (13)

  1. 基板または下段となる第１の半導体素子が備える第１の電極端子と第２の半導体素子が備える第２の電極端子とをバンプをはさんで対向させて前記基板または下段となる第１の半導体素子上に前記第２の半導体素子を搭載する第１の搭載工程と、
    前記バンプを加熱しながら前記第２の半導体素子の前記第２の電極端子形成面の裏面である上面を加圧する第１の仮接合工程と、
    前記第２の半導体素子上に前記第１の搭載工程と同様に第３の半導体素子を搭載する第２の搭載工程と、
    前記第２の搭載工程で搭載した前記第２の半導体素子と前記第３の半導体素子とを前記第１の仮接合工程と同様に仮接合する第２の仮接合工程と、
    前記第２の搭載工程および第２の仮接合工程と同様の工程を所定の段数の半導体素子を積層するまで繰り返す積層工程と、
    前記所定の段数の半導体素子の前記第２の仮接合工程が終了した後、最上段の半導体素子上面を加圧しながら前記バンプを加熱する本接合工程と
    を有し、前記本接合工程の加圧は前記バンプが凝固するまで行われ、前記第１の仮接合工程および第２の仮接合工程にて前記バンプを第１の温度まで加熱し、前記本接合工程にて前記バンプを第２の温度まで加熱し、前記第１の温度が前記第２の温度より高く、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が前記本接合終了後の前記バンプの合金化率よりも低いことを特徴とする半導体素子の実装方法。
  2. ウェハに形成された第１の半導体素子が備える第１の電極端子と第２の半導体素子が備える第２の電極端子とをバンプをはさんで対向させて前記第１の半導体素子上に前記第２の半導体素子を搭載する第１の搭載工程と、
    前記バンプを加熱しながら前記第２の半導体素子の前記第２の電極端子形成面の裏面である上面を加圧する第１の仮接合工程と、
    前記第２の半導体素子上に前記第１の搭載工程と同様に第３の半導体素子を搭載する第２の搭載工程と、
    前記第２の搭載工程で搭載した前記第２の半導体素子と前記第３の半導体素子とを前記第１の仮接合工程と同様に仮接合する第２の仮接合工程と、
    前記第２の搭載工程および第２の仮接合工程と同様の工程を所定の段数の半導体素子を積層するまで繰り返す積層工程と、
    前記所定の段数の半導体素子の前記第２の仮接合工程を前記ウェハ上の全ての前記第１の半導体素子について行った後、前記ウェハについて一括で、最上段の半導体素子上面を加圧しながら前記バンプを加熱する本接合工程と
    を有し、前記本接合工程の加圧は前記バンプが凝固するまで行われ、前記第１の仮接合工程および第２の仮接合工程にて前記バンプを第１の温度まで加熱し、前記本接合工程にて前記バンプを第２の温度まで加熱し、前記第１の温度が前記第２の温度より高く、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が前記本接合終了後の前記バンプの合金化率よりも低いことを特徴とする半導体素子の実装方法。
  3. 基板または下段となる第１の半導体素子が備える第１の電極端子と第２の半導体素子が備える第２の電極端子とをバンプをはさんで対向させて前記基板または下段となる第１の半導体素子上に前記第２の半導体素子を搭載する第１の搭載工程と、
    前記バンプを加熱しながら前記第２の半導体素子の前記第２の電極端子形成面の裏面である上面を加圧する第１の仮接合工程と、
    前記第２の半導体素子上に前記第１の搭載工程と同様に第３の半導体素子を搭載する第２の搭載工程と、
    前記第２の搭載工程で搭載した前記第２の半導体素子と前記第３の半導体素子とを前記第１の仮接合工程と同様に仮接合する第２の仮接合工程と、
    前記第２の搭載工程および第２の仮接合工程と同様の工程を所定の段数の半導体素子を積層するまで繰り返す積層工程と、
    前記所定の段数の半導体素子の前記第２の仮接合工程が終了した後、最上段の半導体素子上面を加圧しながら前記バンプを加熱する本接合工程と
    を有し、前記本接合工程の加圧は前記バンプが凝固するまで行われ、前記第１の仮接合工程および第２の仮接合工程における加圧は前記バンプが前記バンプの材料の融点以上の温度に加熱されている期間中にのみ行われ、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が前記本接合終了後の前記バンプの合金化率よりも低いことを特徴とする半導体素子の実装方法。
  4. ウェハに形成された第１の半導体素子が備える第１の電極端子と第２の半導体素子が備える第２の電極端子とをバンプをはさんで対向させて前記第１の半導体素子上に前記第２の半導体素子を搭載する第１の搭載工程と、
    前記バンプを加熱しながら前記第２の半導体素子の前記第２の電極端子形成面の裏面である上面を加圧する第１の仮接合工程と、
    前記第２の半導体素子上に前記第１の搭載工程と同様に第３の半導体素子を搭載する第２の搭載工程と、
    前記第２の搭載工程で搭載した前記第２の半導体素子と前記第３の半導体素子とを前記第１の仮接合工程と同様に仮接合する第２の仮接合工程と、
    前記第２の搭載工程および第２の仮接合工程と同様の工程を所定の段数の半導体素子を積層するまで繰り返す積層工程と、
    前記所定の段数の半導体素子の前記第２の仮接合工程を前記ウェハ上の全ての前記第１の半導体素子について行った後、前記ウェハについて一括で、最上段の半導体素子上面を加圧しながら前記バンプを加熱する本接合工程と
    を有し、前記本接合工程の加圧は前記バンプが凝固するまで行われ、前記第１の仮接合工程および第２の仮接合工程における加圧は前記バンプが前記バンプの材料の融点以上の温度に加熱されている期間中にのみ行われ、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が前記本接合終了後の前記バンプの合金化率よりも低いことを特徴とする半導体素子の実装方法。
  5. 基板または下段となる第１の半導体素子が備える第１の電極端子と第２の半導体素子が備える第２の電極端子とをバンプをはさんで対向させて前記基板または下段となる第１の半導体素子上に前記第２の半導体素子を搭載する第１の搭載工程と、
    前記バンプを加熱しながら前記第２の半導体素子の前記第２の電極端子形成面の裏面である上面を加圧する第１の仮接合工程と、
    前記第２の半導体素子上に前記第１の搭載工程と同様に第３の半導体素子を搭載する第２の搭載工程と、
    前記第２の搭載工程で搭載した前記第２の半導体素子と前記第３の半導体素子とを前記第１の仮接合工程と同様に仮接合する第２の仮接合工程と、
    前記第２の搭載工程および第２の仮接合工程と同様の工程を所定の段数の半導体素子を積層するまで繰り返す積層工程と、
    前記所定の段数の半導体素子の前記第２の仮接合工程が終了した後、最上段の半導体素子上面を加圧しながら前記バンプを加熱する本接合工程と
    を有し、前記本接合工程の加圧は前記バンプが凝固するまで行われ、前記本接合の加圧における荷重が前記第１の仮接合工程および第２の仮接合工程の加圧における荷重より小さく、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が前記本接合終了後の前記バンプの合金化率よりも低いことを特徴とする半導体素子の実装方法。
  6. ウェハに形成された第１の半導体素子が備える第１の電極端子と第２の半導体素子が備える第２の電極端子とをバンプをはさんで対向させて前記第１の半導体素子上に前記第２の半導体素子を搭載する第１の搭載工程と、
    前記バンプを加熱しながら前記第２の半導体素子の前記第２の電極端子形成面の裏面である上面を加圧する第１の仮接合工程と、
    前記第２の半導体素子上に前記第１の搭載工程と同様に第３の半導体素子を搭載する第２の搭載工程と、
    前記第２の搭載工程で搭載した前記第２の半導体素子と前記第３の半導体素子とを前記第１の仮接合工程と同様に仮接合する第２の仮接合工程と、
    前記第２の搭載工程および第２の仮接合工程と同様の工程を所定の段数の半導体素子を積層するまで繰り返す積層工程と、
    前記所定の段数の半導体素子の前記第２の仮接合工程を前記ウェハ上の全ての前記第１の半導体素子について行った後、前記ウェハについて一括で、最上段の半導体素子上面を加圧しながら前記バンプを加熱する本接合工程と
    を有し、前記本接合工程の加圧は前記バンプが凝固するまで行われ、前記本接合の加圧における荷重が前記第１の仮接合工程および第２の仮接合工程の加圧における荷重より小さく、前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が前記本接合終了後の前記バンプの合金化率よりも低いことを特徴とする半導体素子の実装方法。
  7. 前記本接合における加圧時間が前記第１の仮接合工程および第２の仮接合工程における加圧時間より長いことを特徴とする請求項１〜請求項６のいずれかに記載の半導体素子の実装方法。
  8. 前記バンプの材料がＳｎ２．３Ａｇである場合、前記第１の仮接合工程および第２の仮接合工程における加圧時間は０．２５〜２．０ｓｅｃ、前記本接合における加圧時間は３０〜３００ｓｅｃであることを特徴とする請求項１〜請求項７のいずれかに記載の半導体素子の実装方法。
  9. 前記本接合を還元ガス雰囲気中で行うことを特徴とする請求項１〜請求項８のいずれかに記載の半導体素子の実装方法。
  10. 前記搭載工程の前に前記バンプの表面に対してＡｒプラズマ洗浄あるいは蟻酸還元または水素還元を行うことを特徴とする請求項１〜請求項９のいずれかに記載の半導体素子の実装方法。
  11. 前記反りが下に凸の場合は前記半導体素子の外周領域に、前記反りが上に凸の場合は前記半導体素子の中央部に、搭載された半導体素子間をつなぐ紫外線硬化接着剤を設け、前記仮接合工程において紫外線を照射することを特徴とする請求項１〜請求項１０のいずれかに記載の半導体素子の実装方法。
  12. 前記第１の搭載工程および前記第２の搭載工程を加熱しながら行うことを特徴とする請求項１〜請求項１１のいずれかに記載の半導体素子の実装方法。
  13. 前記第１の仮接合工程および前記第２の仮接合工程によって合金化された前記バンプの合金化率が１．０〜１０．０％であり、前記本接合終了後の前記バンプの合金化率が２５．０〜１００％であることを特徴とする請求項１〜請求項１２のいずれかに記載の半導体素子の実装方法。
JP2011218824A 2011-10-03 2011-10-03 半導体素子の実装方法 Active JP5732623B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011218824A JP5732623B2 (ja) 2011-10-03 2011-10-03 半導体素子の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011218824A JP5732623B2 (ja) 2011-10-03 2011-10-03 半導体素子の実装方法

Publications (2)

Publication Number Publication Date
JP2013080758A JP2013080758A (ja) 2013-05-02
JP5732623B2 true JP5732623B2 (ja) 2015-06-10

Family

ID=48526933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011218824A Active JP5732623B2 (ja) 2011-10-03 2011-10-03 半導体素子の実装方法

Country Status (1)

Country Link
JP (1) JP5732623B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6140531B2 (ja) * 2013-05-30 2017-05-31 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体チップ接合装置および半導体チップ接合方法
TW201625708A (zh) * 2014-10-10 2016-07-16 Mitsubishi Chem Corp 半導體元件之製造方法
JP6349538B2 (ja) * 2016-09-30 2018-07-04 株式会社新川 半導体装置の製造方法および実装装置
JP2021040012A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2573829B2 (ja) * 1986-08-12 1997-01-22 恵次 飯村 面実装型電子素子の実装方法および面実装型電子素子を実装した電子装置
JP3552422B2 (ja) * 1996-10-04 2004-08-11 株式会社デンソー ボールグリッドアレイ半導体装置及びその実装方法
JP2000068321A (ja) * 1998-08-26 2000-03-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3447690B2 (ja) * 2000-12-04 2003-09-16 日本電気株式会社 半導体チップの積層実装方法
JP2002198396A (ja) * 2000-12-26 2002-07-12 Matsushita Electric Ind Co Ltd 半導体装置、半導体装置の製造方法、及び半導体装置用回路基板
JP2005142210A (ja) * 2003-11-04 2005-06-02 Seiko Epson Corp 半導体実装基板の製造方法、半導体実装基板、３次元実装型半導体装置の製造方法、３次元実装型半導体装置、及び電子機器
JP2007208056A (ja) * 2006-02-02 2007-08-16 Sony Corp 半導体装置の製造方法
JP5159273B2 (ja) * 2007-11-28 2013-03-06 ルネサスエレクトロニクス株式会社 電子装置の製造方法

Also Published As

Publication number Publication date
JP2013080758A (ja) 2013-05-02

Similar Documents

Publication Publication Date Title
WO2018047861A1 (ja) 配線基板及び配線基板の製造方法
KR101934595B1 (ko) 반도체 소자의 실장 방법
JP5159273B2 (ja) 電子装置の製造方法
US7863101B2 (en) Stacking semiconductor device and production method thereof
JP5820991B2 (ja) 半導体装置製造方法および半導体装置
US8409919B2 (en) Method for manufacturing semiconductor device
KR102121176B1 (ko) 반도체 패키지의 제조 방법
JP5732623B2 (ja) 半導体素子の実装方法
US20210227734A1 (en) Thermocompression Bonding with Passivated Gold Contacting Metal
JP6197619B2 (ja) 電子装置及び電子装置の製造方法
JP6349539B2 (ja) 半導体装置の製造方法および実装装置
JP2004281491A (ja) 半導体装置及びその製造方法
JP2009283484A (ja) 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
JP2016162985A (ja) 半導体装置の製造方法
JP2013065761A (ja) 半導体装置の製造方法および半導体装置の製造装置
JP6398499B2 (ja) 電子装置及び電子装置の製造方法
JP5838903B2 (ja) 積層体の製造方法
JP7406336B2 (ja) 半導体装置の製造方法
JP7103515B2 (ja) 電極付き受動部品及び電極付き受動部品の集合体
JP6119239B2 (ja) 電子装置の製造方法
JP3721859B2 (ja) 半導体パッケージ
JP2010263200A (ja) 半導体装置の製造方法およびこの方法に用いる圧力容器
JP6451178B2 (ja) 半導体装置の製造方法
JP2013219231A (ja) 半導体装置の製造方法
KR101192925B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140711

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141009

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141016

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20141015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150203

R151 Written notification of patent or utility model registration

Ref document number: 5732623

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151