JP2004296896A

JP2004296896A - 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法

Info

Publication number: JP2004296896A
Application number: JP2003088828A
Authority: JP
Inventors: Kazuhiro Masuda; 員拓増田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

【課題】良好な電気的接続状態を確保した信頼性の高い半導体装置を提供する。
【解決手段】本発明の半導体装置は、基板１０上に電極１６が積層された構成を含む半導体装置であって、電極１６及び基板１０の積層方向には、これら電極１６及び基板１０を貫通する貫通孔１１が形成され、その貫通孔１１内部には導電部材２４が挿通されるとともに、該貫通孔１１が一つの電極１６の形成領域内において複数の小貫通孔１１ａを具備してなることを特徴とする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法に関し、特に三次元実装技術に好適な構成の半導体装置に関するものである。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌｄａｔａａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（ＣｈｉｐＳｃａｌｅＰａｃｋａｇｅ）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、例えば特許文献１に開示されているような三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。
【０００４】
【特許文献１】
特開２００２−５０７３８号公報
【０００５】
【発明が解決しようとする課題】
ところで、上述の三次元実装技術においては、各半導体チップ間を配線接続する技術が極めて重要になる。なぜならば、複数の半導体チップからなる半導体装置が所期の機能を発揮するには設計通り配線がなされていることが必要条件であることはもちろんのこと、半導体チップ間の接続を強固にして半導体装置の信頼性を確保する必要があるからである。
【０００６】
三次元実装技術に用いられる半導体チップは、例えば半導体基板の表面と裏面とに形成された電極と、半導体基板の表面から裏面へ貫通する貫通孔とを有し、この貫通孔を介して上下の電極同士が電気的に接続された電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された電極が、他の半導体チップの表面に形成された電極と接続され、これにより各半導体チップ間で配線接続される。
【０００７】
このような半導体装置において、電極の接続状態、すなわち電気的接続状態は当該半導体装置の信頼性を確保する上で重要な要素となり、例えば電気的接続不良が生じた場合には当該半導体装置において誤作動が生じてしまう惧れがある。一方、上記の電極構造を形成するには多くの工程を必要とするため、製造効率が悪いという問題がある。また、上記の電極構造では貫通孔を形成することが必須となるが、この貫通孔の形成位置によっては、半導体チップの設計の自由度が制限されることがあり、設計の自由度も考慮した電極構造にする必要もある。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、良好な電気的接続状態を確保した信頼性の高い半導体装置と、その製造方法、及びこれを備えた半導体デバイス、ならびに該半導体デバイスを備えた電子機器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、基板上に電極が積層された構成を含む半導体装置であって、前記電極及び前記基板の積層方向には、これら電極及び基板を貫通する貫通孔が形成され、その貫通孔内部には導電部材が挿通されるとともに、該貫通孔が一つの電極の形成領域内において複数の小貫通孔を具備してなることを特徴とする。
【００１０】
このような半導体装置によると、貫通孔内部に挿通された導電部材により半導体装置の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置を積層することができるため、半導体装置の三次元実装を実現可能となる。そして、接続端子の役割を担う導電部材の挿通孔（貫通孔）を電極に対して設けたため、基板上の電極が形成されていない領域に貫通孔を形成する場合に比して、該基板の省スペース化が可能となり、当該半導体装置の高機能化ないし小型化を実現することが可能となり得る。また、この貫通孔を一つの電極の形成領域内において複数の小貫通孔を具備してなる形にて形成したため、表裏間の接続を一層強固なものとすることができる。すなわち、一つの電極に対して一つの貫通孔を形成した場合には、一点に集中して応力がかかり、その結果、上述のように表裏間で接続を行った場合には該接続が剥がれてしまう惧れがあるが、本発明では、小貫通孔を多数設けて、表裏間の接続を多点接続としたために、表裏間で接続を行った場合にも該接続が剥がれる等の不具合が生じ難くなる。したがって、本発明の半導体装置によれは、電気的接続不良に基づく誤作動が生じ難く、信頼性の高い三次元実装化された半導体装置を提供することが可能となる。
【００１１】
前記一つの電極内において、前記小貫通孔がスリット状に形成されているものとすることができる。この場合、導電部材を貫通孔内に充填させる工程において、導電部材としてコンフォーマル成長により膜形成可能な材料を用いた場合には、複数のスリット状の小貫通孔内に導電部材を簡便に充填させることができるようになる。なお、小貫通孔の配置としては、例えば千鳥状、川の字状のものを採用することも可能である。また、この場合のコンフォーマル成長可能な膜材料としては、例えばメッキ又はＣＶＤ等により薄膜形成可能な材料を例示することができる。
【００１２】
また、前記小貫通孔の軸断面形状を角のない形状とすることができる。この場合、貫通孔内における導電部材の充填性を高めることが可能となり、導電不良等の不具合発生を防止ないし抑制することが可能となる。さらに、角部を形成した場合には、該角部において応力が集中してしまう惧れがあり、当該半導体装置を表裏間で接続する場合には、該角部で不良が生じる惧れもあるが、本発明ではこれらの問題も解決することができる。
【００１３】
本発明において前記導電部材は、前記貫通孔の孔軸方向への接続端子、すなわち基板上下方向（積層方向）への電気的接続を行う機能を有している。ここで、導電部材は、前記基板の電極が形成された面とは反対側の面において、その一部が前記貫通孔から外側に突出してなることが好ましく、この場合、突出した部分において外部との電気的接続を容易に行うことが可能となる。
【００１４】
次に、本発明の半導体デバイスは、以上のような半導体装置を具備してなることを特徴とし、この場合、一層小型化で信頼性の高い半導体デバイスを実現することが可能となる。また、本発明の電子機器は、この半導体デバイスを具備してなることを特徴とし、この場合も、一層小型化で信頼性の高い電子機器を実現することが可能となる。
【００１５】
次に、本発明の半導体装置の製造方法は、基板上に電極を形成する積層工程と、前記電極及び前記基板の積層方向に、これら電極及び基板を貫通する貫通孔を、一つの電極の形成領域内に複数の小貫通孔を具備する形にて形成する貫通孔形成工程と、形成した貫通孔に対して導電部材を充填する導電部材充填工程と、を含み、前記貫通孔形成工程において、少なくともスリット状の開口部を有したマスクを用いたエッチングにより小貫通孔を形成する工程を含むことを特徴とする。
【００１６】
このような製造方法によると、上述した本発明の半導体装置を効率良く製造することができる。すなわち、スリット状の開口部を有したマスクにより基板をエッチングすることで、一つの電極の形成領域内に複数の小貫通孔を形成することが可能となり、例えば当該半導体装置を三次元実装化する際にも表裏間の接続を一層強固にすることができるようになる。また特に、一つの電極内において小貫通孔がスリット状に形成されることとなるため、例えば導電部材を貫通孔内に充填させる工程において、導電部材としてコンフォーマル成長により膜形成可能な材料を用いた場合には、複数のスリット状の貫通孔内に導電部材を簡便に充填させることができるようになり、製造効率を一層高めることが可能となる。
【００１７】
なお、マスクとして、角のない開口形状の開口部を有したものを用いることもできる。この場合、断面形状に角のない貫通孔を形成することができるようになり、該貫通孔内における導電部材の充填性を高めることが可能となり、導電不良等の不具合発生を防止ないし抑制することが可能となる。
【００１８】
さらに、以上のような方法により得られる半導体装置を、各半導体装置の導電部材を介して積層する半導体装置積層工程を具備するものとすることができる。このような工程により、高い信頼性を備えた半導体装置の三次元実装を実現することが可能となり、ひいては極めて小型で信頼の高い半導体装置、及びこれを備えた半導体デバイス、さらにはこれを表示部に具備してなる電子機器を提供することが可能となる。
【００１９】
なお、本発明において半導体装置に形成する各小貫通孔の孔形状（軸断面形状、或いは開口形状）としては、円形の他、四角形等の多角形も採用することができる。また、電極としてはアルミニウムを主体として構成されるのが一般的であるが、銅などを用いて形成しても良く、その形状は設計に応じて種々異なるが、例えば一辺が約１００μｍ程度の角形をなしていても良い。さらに、貫通孔内に充填する導電部材についてもアルミニウムや銅を用いることができ、銅を充填させる場合にはＣｕダマシン法を採用することができる。すなわち、貫通孔に銅をＣＶＤ法や、電界メッキ法等により充填させ、ＣＭＰにより表面を研磨除去する方法により、導電部材を形成することができる。このように銅を接続端子用の導電部材として用いた場合には、高速デバイスに適した低抵抗化が実現されることとなり非常に有利な半導体装置となり得る。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。なお、本実施の形態においては、各図において各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２１】
（第１の実施の形態）
図１は第１の実施の形態の半導体装置について、その要部を示す部分断面模式図であって、半導体装置１００は、シリコン基板１０上に熱酸化膜からなる絶縁膜１２及びＳｉＯ_２からなる層間絶縁膜１４を介して電極パッド１６が積層された構成の半導体装置本体部１を三次元実装してなるものである。
【００２２】
各半導体装置本体部１は、シリコン基板１０上に厚さ約４０００Åの絶縁膜１２と、厚さ約１００００Åの層間絶縁膜１４と、厚さ約８０００Åの電極パッド１６とが積層されてなるとともに、これらシリコン基板１０、絶縁膜１２、層間絶縁膜１４、電極パッド１６を積層方向に貫通する貫通孔１１を具備してなる。ここで、貫通孔１１内には、更に複数の小貫通孔１１ａが形成され、その小貫通孔１１ａ内部には導電部材からなる接続端子２４がそれぞれ挿通されている。つまり図１１の断面図に示すように、貫通孔１１内のシリコン層１０ａの内部に小貫通孔１１ａが複数形成され、しかも一つの電極パッド１６に対応して複数形成されている。なお、シリコン基板１０よりも上層の絶縁膜１０，１２、及び電極パッド１６においては、共通の貫通孔１１内部に、シリコン基板１０側の小貫通孔１１ａから連続して接続端子２４が形成されている。
【００２３】
一方、電極パッド１６上には、該電極パッド１６の貫通孔１１よりも拡径のパッシベーション膜１８が形成されている。さらに、電極パッド１６及びパッシベーション膜１８上には絶縁層２０が積層され、該絶縁層２０は、電極パッド１６上のパッシベーション膜１８が形成されていない領域に接続孔２８を具備するとともに、貫通孔１１に面する絶縁壁部１３を具備してなる。また、絶縁層２０は電極パッド１６上から貫通孔１１内面にまで延びて形成され、電極パッド１６と接続端子２４との間に位置して、これらを絶縁している。
【００２４】
さらに具体的には、絶縁層２０は、電極パッド１６の上層面及び貫通孔１１の内面を覆う形にて形成され、少なくとも電極パッド１６と接続端子２４を接続するための接続孔２８を、貫通孔１１と基板１０の面内において異なる位置に具備してなるものであり、これら接続孔２８と貫通孔１１との間に絶縁壁部１３が配設されているのである。このように絶縁壁部１３は貫通孔１１の内面に沿って、該電極パッド１６の表面から突出する環状凸部を少なくとも有してなり、自身も貫通孔１１に沿う孔部を具備してなるものである。
【００２５】
このような絶縁壁部１３を備える絶縁層２０の孔内側には下地膜２２を介して上記接続端子２４が挿通されている。貫通孔１１内部に形成された接続端子２４は、該貫通孔１１から絶縁層２０の絶縁壁部１３を跨ぐ形にて接続孔２８において電極パッド１６と接続されている。なお、本実施の形態においては、貫通孔１１内面の基板１０と絶縁膜１２との境界付近において段差が形成されており、これにならって接続端子２４の孔との接触面には段差が形成されている。また、貫通孔１１の開口形状（孔軸断面形状）は丸形であるが、その他にも四角形等の多角形状のものを採用することも可能である。
【００２６】
電極パッド１６は、厚さ１００ÅであってＴｉからなる第１層１６ａ、厚さ約１０００ÅであってＴｉＮからなる第２層１６ｂ、厚さ約５０００ÅであってＡｌＣｕからなる第３層１６ｃ、及び厚さ約４００ÅであってＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。前述したように電極パッド１６の孔内面には絶縁壁部１３を具備した絶縁層２０が形成されており、一方、接続端子２４は、貫通孔１１から該絶縁壁部１３を跨いで接続孔２８を介して電極パッド１６と平面的に接続されている。すなわち、貫通孔１１内部に充填された接続端子２４は、電極パッド１６上の貫通孔１１に面する位置に選択的に形成された絶縁層２０の絶縁壁部１３上を覆うとともに、貫通孔１１の孔面とは異なる位置において、絶縁膜２０に形成された接続孔２８にも充填されて電極パッド１６と接続されている。なお、接続孔２８は電極パッド１６の第４層（キャップ層）１６ｄをも貫通する形にて第３層１６ｃにまで開口されている。
【００２７】
以上のような電極パッド１６と接続端子２４との接続に供する接続孔２８は、一つの電極パッド１６に対して多数形成することも可能で、この場合、電極パッド１６と接続端子２４との機械的接続強度が強固なものとなり、その接続安定性が向上することとなる。
【００２８】
また、接続端子２４上層には錫−銀からなるメッキ薄膜１９が形成され、該メッキ薄膜１９を介して異なる半導体装置本体部が積層接続される。なお、半導体装置本体部１においては、シリコン基板１０の貫通孔１１から接続端子２４が若干突出して形成され、その突出した部分が異なる半導体装置本体部の接続端子とメッキ薄膜を介して接続されることとなり、積層された各半導体装置本体部の層間にはアンダフィル２５が充填されている。
【００２９】
ここで、シリコン基板１０の貫通孔１１内には上述したように小貫通孔１１ａが複数形成され、その小貫通孔１１ａ内部に接続端子２４が挿通されているため、メッキ薄膜１９と接続端子２４が多点接続することとなる。したがって、三次元実装した各半導体装置本体部１の接続が強固なものとなり、接続不良等の発生を防止ないし抑制することが可能となる。
【００３０】
このように本実施の形態の半導体装置１００によると、貫通孔１１内部に挿通された接続端子２４により半導体装置本体部１の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置本体部を積層することが可能なため、半導体装置本体部１を三次元実装させることが可能となる。そして、貫通孔１１を電極パッド１６内部に設けたため、シリコン基板１０上の電極パッド１６が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化ないし小型化を実現することが可能となり得る。さらに、上述したように接続端子２４を多点接続したため、各半導体装置本体部１の接続安定性を向上させることができ、信頼性の高い半導体装置を提供することが可能となる。
【００３１】
以下、図１に示した半導体装置１００の製造方法について、その一例を説明する。図２〜図６は、半導体装置１００を製造する一連の工程の、本発明に関連した工程を断面図にて示す工程図である。なお、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行っても良い。なお、半導体チップの場合には、一般的には直方体（立方体を含む）であるが、その形状は限定されず、円柱状（球状を含む）であってもよい。
【００３２】
まず、処理対象の半導体基板の構成について説明する。図２（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたシリコン等からなる基板（シリコン基板）１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ_２）で形成されている。
【００３３】
絶縁膜１２上には、例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。多層配線構造を有する半導体装置においては、例えば３層配線構造を有する場合、層間絶縁膜１４上に、次の層間絶縁膜１４ａ、更にその次の層間絶縁膜１４ｂが積層されることになる。つまりｎ層多層配線構造を有する場合には、ｎ層分の層間絶縁膜が積層されることとなる（図示せず）。それぞれの層間絶縁膜には、膜厚が５０００Å〜１００００Åのシリコン酸化膜や低誘電率膜が適用される。層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された電極としての電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。
【００３４】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。なお、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００３５】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。なお、電極パッド１６の下方には電子回路が形成されていない。
【００３６】
また、層間絶縁膜１４上には、電極パッド１６を覆うように保護層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ_２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。
【００３７】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を図２（ａ）に示したパッシベーション膜１８上の全面に塗布する。なお、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３８】
パッシベーション膜１８上にレジストを塗布した後、プリベークを行い、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行うことでレジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状に応じて設定され、具体的には径６０μｍの円形開口部を有するものである。このようなレジストのパターニング後、ポストベークを行い、図２（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図２（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００３９】
なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状に応じて設定され、その径は電極パッド１６に形成される開口の径より大きい径に設定される。
【００４０】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジスト７１をマスクとして、ドライエッチングにより電極パッド１６、層間絶縁膜１４、及び絶縁膜１２を開口する。図２（ｃ）は、電極パッド１６、層間絶縁膜１４、及び絶縁膜１２を開口して開口部Ｈ２を形成した状態を示す断面図である。なお、ドライエッチングとしてはＲＩＥを用いることができる。
【００４１】
ここでは、電極パッド１６と層間絶縁膜１４及び絶縁膜１２を同一工程にて開口するものとしているが、例えば電極パッド１６を開口した後に、別工程で層間絶縁膜１４及び絶縁膜１２を開口するものとしても良い。つまり、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直すものとすることができる。さらに、電極パッド１６に形成された開口部Ｈ２を開口した後にレジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図２（ｃ）に示すように基板１０を露出せしめることも可能である。
【００４２】
以上のような工程により、図２（ｃ）に示すように基板１０の表面が露出される。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００４３】
なお、このように電極パッド１６を開口した後に、別工程で層間絶縁膜１４及び絶縁膜１２を開口するものとすれば、例えば図８に示したような半導体装置本体部３００を含む半導体装置３００を提供することができる。つまり、電極パッド１６に形成された貫通孔の孔径と、層間絶縁膜１４及び絶縁膜１２に形成された貫通孔の孔径が異なり、その結果、該電極パッド１６と層間絶縁膜１４との境界付近において、貫通孔１１の内面に段差が形成されることとなる。この場合、接続端子２４が貫通孔１１から抜ける等の不具合が生じ難くなり、接続状態の安定性を向上させることが可能となる。
【００４４】
次に、図３（ａ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、パッシベーション膜１８及び電極パッド１６の上層面、及び開口部Ｈ２の内面を覆う態様にて形成するものとし、例えばＳｉＯ_２等の絶縁材料を用いてＣＶＤ法等により形成することができる。このようにハードマスク２９を全面形成したのち、図３（ａ）に示すように、開口部Ｈ２の底においてハードマスク２９の一部を開口し、基板１０の一部を開口部Ｈ２に露出させる。ここでは図１１に示したような小貫通孔１１ａを基板１０に対して形成すべく、小孔２９ｃを具備したマスクパターン部２９ｂを形成するため、レジストを用いたエッチングによりハードマスク２９の穿孔を行った。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）であってもよい。
【００４５】
そして、このマスクパターン部２９ｂを備えるハードマスク２９を用いて、ドライエッチングにより、図３（ｂ）に示すように基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）を用いることができる。図３（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、ハードマスク２９の各小孔２９ｃは、基板穿孔時のオーバーエッチ（サイドエッチ）を考慮して、開口径を基板の開口径よりも小さく構成している。
【００４６】
なお、ハードマスク２９の膜厚については、基板１０に対して７０μｍ程度の深さの孔を形成する場合には、例えば正珪酸四エチル（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ：Ｓｉ（ＯＣ_２Ｈ_６）_４：以下、ＴＥＯＳという）を原料として、ＰＥＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて形成したシリコン酸化膜、即ちＰＥ−ＴＥＯＳ法にて形成したシリコン酸化膜を２μｍ程度形成する必要がある。ハードマスク２９の形成方法としては、ＰＥ−ＴＥＯＳ法の他にも、オゾンとＴＥＯＳを用いて熱ＣＶＤ法によりシリコン酸化膜を形成する即ちＯ_３−ＴＥＯＳ法或いはＳｉＨ_４−Ｎ_２Ｏ系、ＳｉＨ_４−Ｏ_２系のプラズマ励起ＣＶＤ法により形成することも可能である。また、基板穿孔工程により、ハードマスク２９も薄膜化され、該穿孔工程後には膜厚が１０００Å〜９０００Å程度に減少することとなる。つまり、本実施の形態では、ハードマスク２９の膜厚をオーバーエッチング量よりも大きな値となるように設定した。
【００４７】
ここで、通常用いられるフォトレジストマスクでは、ドライエッチングの耐性が乏しいため７０μｍ孔設に対して１０μｍ程度のレジストマスクが必要で、厚膜によりコストアップに繋がる上、プロセス的にもアスペクト比が大きくなり、非効率的である。しかしながら、上述のようなハードマスク２９によると、膜厚を薄くでき、コスト削減とともに効率的な製造プロセスを実現できる。また、ハードマスク２９のマスクパターン部２９ｂに形成する小孔２９ｃの開口形状としては、本実施の形態では円形を採用しているが、四角形等の多角形を採用でき、開口プロセスにはＰＦＣ系ドライエッチング、又はＢＨＦ系ウェットエッチングのいずれかが好適である。
【００４８】
以上の工程が終了すると、孔部Ｈ３よりも孔内側に突出して残されたハードマスク２９の突出部２９ａをエッチングにより除去する。すなわち電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に残されたハードマスク２９について、孔部Ｈ３よりも突出した突出部２９ａを除去し、図４（ａ）に示すように電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄膜の絶縁膜２９が残存するようにエッチングする。
【００４９】
図４（ａ）は、電極パッド１６の上方並びに開口部Ｈ２の内壁にハードマスク（絶縁膜）２９を残存させた状態を示す断面図である。このようなエッチングを行うことで、孔部Ｈ３の開口径よりも大きい開口径を有する形にて、電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄層絶縁膜２９を形成する（残存させる）ことが可能である。なお、この場合の薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、形成した基板貫通孔の開口径及び形成した電極孔の開口径に対応させる。例えば、薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、基板貫通孔の開口径を３０μｍ、電極孔の開口径を６０μｍとしたとき、その間の値の４０μｍ〜５８μｍ（例えば５０μｍ）程度となる。
【００５０】
次に、突出部２９ａ除去用のレジストを除去した後、絶縁膜２９上及び孔部Ｈ３内に絶縁膜の被覆処理を行う。ここでは、ＰＥ−ＴＥＯＳ法にて、シリコン酸化膜を１μｍ程度形成するものとしており、その結果、図４（ｂ）に示すように、基板１０、絶縁膜１２，１４、電極パッド１６に連通した貫通孔１１内部に絶縁膜２０を形成することができる。なお、図４（ｂ）においては、孔部Ｈ３の内周面のみに絶縁膜２０が形成されているが、実際には各小孔１１ｂの内周面にも絶縁膜２０が形成されることとなる。
【００５１】
続いて、絶縁膜２０上にレジスト（図示省略）を塗布する。このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、このレジストを塗布した後、プリベークを行い、さらに所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３（周辺部を含む）を中心とした円環形状にレジストをパターニングする。
【００５２】
レジストのパターニングが終了すると、ポストベークを行った後、エッチングにより電極パッド１６の一部を覆う絶縁膜２０を除去することで、図５（ａ）に示すように電極パッド１６の開口部Ｈ２周辺に絶縁壁部１３を残存させた状態で、該電極パッド１６の一部に接続孔を開口する。図５（ａ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図５（ａ）に示すように、電極パッド１６の開口周辺部を除いた領域には接続孔２８が形成され、電極パッド１６の一部が露出した状態となる。なお、この接続孔２８によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。
【００５３】
以上の工程が終了すると、絶縁膜２０の表面、電極パッド１６の露出部、並びに孔部Ｈ３の内面及び底部に、バリア層及びシード層を含む下地膜２２を形成する工程が行われる。図５（ｂ）は、下地膜２２を形成した状態を示す断面図である。図５（ｂ）に示すように、下地膜２２は、絶縁壁部１３と接続孔２８内部を十分にカバーして、電極パッド１６上と絶縁膜２０上に連続的に形成される。なお、図５（ｂ）においては、孔部Ｈ３の内周面のみに下地膜２２が形成されているが、実際には図１１に示すように各小孔１１ａの内周面にも下地膜２２が形成されることとなる。
【００５４】
下地膜２２の形成が終了すると、接続端子を形成するためのレジストを塗布し、次に、電気化学プレーティング（ＥＣＰ）法を用いて、貫通孔１１の内部及び接続孔２８の内部を含む形にて下地膜２２上にメッキ処理を施して、図６（ａ）に示すように貫通孔１１内部を銅で埋め込むとともに、絶縁壁部１３を跨いで接続孔２８内部にも銅を埋め込み、接続端子２４を形成する工程を行う。このようにして、貫通孔１１とは異なる領域の接続孔２８において、接続端子２４と電極パッド１６とが電気的に接続され、基板１０の表面側の外部電極となる接続端子２４が形成される。
【００５５】
この後、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングにより除去することにより、図６（ｂ）に示すような状態が形成される。
【００５６】
以上の工程を経て製造された半導体装置本体部は、例えば接続端子２４が基板１０の裏面に露出するまで基板１０の裏面が研磨され、露出した接続端子２４と電気的に接続された電極が形成される。そして、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を積層し、又は、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を少なくとも１つ含んで積層して半導体装置本体部間を配線することにより高密度実装が可能な三次元実装型（スタック型）の半導体装置が製造される。なお、各半導体装置本体部を積層するには、上下に配置された半導体装置本体部の電極を、ハンダ等のロウ材１９（図１参照）によって電気的な導通を取りつつ、接合するようにしても良い。
【００５７】
なお、各半導体装置本体部を積層するには、上下に配置された半導体装置本体部の電極を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置本体部を接合するためだけの接着剤を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００５８】
また、接着剤により半導体装置本体部同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００５９】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００６０】
また、電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００６１】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置本体部の接続端子２４には、外部端子が接続される。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置本体部を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００６２】
以上説明したように、本実施形態の半導体装置の製造方法によれば、パッシベーション膜１８を開口し、引き続き電極パッド１６を開口して電極パッド１６に開口部Ｈ２を形成した後、パッシベーション膜１８の上面及び開口部内壁、さらには電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に形成され、その開口底部に自身の開口部Ｈ５を有してなるハードマスク２９をマスクとして基板１０を穿孔している。このため、基板１０から電極パッド１６に至る積層方向において貫通孔内面に段差部を形成することが可能となり、その貫通孔内部に形成する接続端子２４の抜け防止に寄与することが可能となる。
【００６３】
また、本実施形態によれば、半導体素子が形成されていない領域に配設された電極パッド１６に開口部Ｈ２（貫通孔１１）を穿孔して接続端子２４を形成しているため、電極パッド１６の形成位置とは異なる位置に接続端子２４を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上する。ここで、接続端子２４を電極パッド１６の形成位置とは異なる位置に形成した場合には、接続端子２４の大きさが制限されることがあったが、本実施形態では接続端子２４の大きさを電極パッド１６と同程度の大きさにすることができるため、これにより他の半導体装置と接続される面積が大になり、その結果として半導体装置の信頼性・信頼性を向上させることができる。
【００６４】
さらに、図３（ａ）に示した所定のマスクパターン２９ｂを備えたハードマスク２９により基板１０をエッチングすることで、一つの電極パッド１６の形成領域内に複数の小貫通孔１１ａを簡便に形成することが可能となる。また特に、一つの電極パッド１６内において小貫通孔１１ａが複数形成されることとなるため、例えば接続端子２４を貫通孔１１内に充填させる工程において、導電部材としてコンフォーマル成長により膜形成可能な材料を用いた場合には、複数の小貫通孔１１ａ内に導電部材を簡便に充填させることができるようになり、製造効率を一層高めることが可能となる。
【００６５】
なお、ハードマスク２９としては、その開口形状が角のない開口部を有したマスクパターン２９ｂを具備したものを用いている。この場合、断面形状に角のない小貫通孔１１ａを形成することができるようになり、該小貫通孔１１ａ内における導電部材の充填性を高めることが可能となり、導電不良等の不具合発生を防止ないし抑制することが可能となる。また、ハードマスク２９としては、開口部がスリット状に配列されたマスクパターン２９ｂを具備したものを用いることもできる。この場合、図１２に示したような軸断面形状がストライプ状の小貫通孔１１ａを複数形成することができるようになる。
【００６６】
なお、本実施形態では接続端子２４を構成する導電部材として銅を用いており、銅を充填させる際にＣｕダマシン法を採用することができる。すなわち、孔部Ｈ３に銅をＣＶＤ法、電界メッキ法等により充填させ、ＣＭＰにより表面を研磨除去する方法により、接続端子２４を形成することができる。勿論、接続端子２４は銅以外のアルミニウム等を主体として構成することも可能である。
【００６７】
（第２の実施の形態）
次に、本発明の半導体装置の第２の実施の形態について説明する。図７は第２の実施の形態の半導体装置について、その要部を示す部分断面模式図であって、第１の実施の形態の図１に相当する図である。第２の実施の形態の半導体装置２００は、シリコン基板１０上に絶縁膜１２及び層間絶縁膜１４を介して電極パッド１６が積層された構成の半導体装置本体部１を複数積層してなるものであって、第１の実施の形態と大きく異なる点は、シリコン基板１０、絶縁膜１２、層間絶縁膜１４及び電極パッド１６を貫通する貫通孔１１が面一に形成されている点である。したがって、図１と同じ構成のものについては、該図１と同じ符号を付し説明を省略する。
【００６８】
各半導体装置本体部２は、シリコン基板１０と電極パッド１６の積層方向に面一で貫通する貫通孔１１を具備してなり、該貫通孔１１内部には導電部材からなる接続端子２４が挿通されている。このような本実施の形態の半導体装置２００によると、貫通孔１１の内面が面一で段差の生じない状態で形成されているため、当該貫通孔１１内面へのメッキ処理等が容易となり、段差がある場合に比して均一な薄膜を形成することが可能となる。
【００６９】
また、本実施の形態においても、貫通孔１１内部に挿通された接続端子２４により半導体装置本体部２の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置本体部を積層することが可能なため、半導体装置本体部２を三次元実装させることが可能となる。そして、貫通孔１１を電極パッド１６内部に設けたため、シリコン基板１０上の電極パッド１６が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化ないし小型化を実現することが可能となり得る。さらに、基板１０の貫通孔１１内には小貫通孔１１ａが複数形成され、その小貫通孔１１ａ内部に接続端子２４が挿通されているため、該接続端子２４が別の半導体装置本体部２のメッキ薄膜１９と多点接続することとなる。したがって、三次元実装した各半導体装置本体部２の接続が強固なものとなり、接続不良等の発生を防止ないし抑制することが可能となる。
【００７０】
なお、図７に示した半導体装置２００の製造方法については、図２（ｂ）から図２（ｃ）に示したような、電極パッド１６及び絶縁膜１２，１４に対する開口工程と、基板１０に対する穿孔工程とを同一工程にて行うのが良い。これにより、各層の開口径が略同一となり、段差のない、若しくは段差の少ない貫通孔１１を形成することができる。なお、このような方法によっても若干の段差が生じた場合には、その段差の部分をエッチングにより除去するものとしても良い。
【００７１】
上記のような基板１０に対する穿孔工程を行った後は、図４（ｂ）に示すような絶縁膜２０、図５に示すような接続孔２８及び下地膜２２を形成し、接続端子２４を充填することで、貫通孔１１に段差のない半導体装置本体部２を得ることができる。
【００７２】
（第３の実施の形態）
図９は、本発明の半導体デバイスの一実施形態たる回路基板の概略構成を示す斜視図である。図９に示すように、本実施の形態の半導体デバイス１０２は、上記半導体装置１００（２００，３００）が回路基板１０１上に搭載された構成を具備している。回路基板１０１には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０１には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１００の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
【００７３】
また、本実施形態の半導体装置を具備した半導体デバイスを有する電子機器として、図１０にはノート型パーソナルコンピュータ２０１が示されている。図９に示した半導体デバイスは各電子機器の筐体内部に配置される。
【００７４】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置について概略構成を示す断面模式図。
【図２】図１の半導体装置の一製造工程を示す断面模式図。
【図３】図２に続く、半導体装置の一製造工程を示す断面模式図。
【図４】図３に続く、半導体装置の一製造工程を示す断面模式図。
【図５】図４に続く、半導体装置の一製造工程を示す断面模式図。
【図６】図５に続く、半導体装置の一製造工程を示す断面模式図。
【図７】第２の実施の形態の半導体装置について概略構成を示す断面模式図。
【図８】半導体装置の一変形例について概略構成を示す断面模式図。
【図９】第３の実施の形態の半導体デバイスについて概略構成を示す斜視図。
【図１０】電子機器の一実施の形態について概略構成を示す斜視図。
【図１１】図１の半導体装置に形成された貫通孔の断面模式図。
【図１２】図１１に示した貫通孔についての変形例を示す断面模式図。
【符号の説明】
１，２…半導体装置本体部、１０…シリコン基板（基板）、１１…貫通孔、１１ａ…小貫通孔、１３…絶縁壁部（絶縁部材）、１６…電極パッド（電極）、１８…パッシベーション膜（絶縁膜）、２０…絶縁膜、２４…接続端子（導電部材）、１００，２００、３００…半導体装置、１０２…半導体デバイス、２０１…電子機器

Claims

基板上に電極が積層された構成を含む半導体装置であって、
前記電極及び前記基板の積層方向には、これら電極及び基板を貫通する貫通孔が形成され、その貫通孔内部には導電部材が挿通されるとともに、該貫通孔が一つの電極の形成領域内において複数の小貫通孔を具備してなることを特徴とする半導体装置。
前記一つの電極の形成領域内において、前記小貫通孔がスリット状に形成されていることを特徴とする請求項１に記載の半導体装置。
前記小貫通孔の軸断面形状が、角のない形状とされていることを特徴とする請求項１又は２に記載の半導体装置。
前記導電部材は、前記貫通孔の孔軸方向への電気的接続を担う接続端子として機能していることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
請求項１ないし４のいずれか１項に記載の半導体装置が複数積層されてなり、各半導体装置が前記導電部材を介して電気的に接続されてなることを特徴とする半導体装置。
請求項１ないし５のいずれか１項に記載の半導体装置を具備してなることを特徴とする半導体デバイス。
請求項６に記載の半導体デバイスを具備してなることを特徴とする電子機器。
基板上に電極を形成する積層工程と、
前記電極及び前記基板の積層方向に、これら電極及び基板を貫通する貫通孔を、一つの電極の形成領域内に複数の小貫通孔を具備する形にて形成する貫通孔形成工程と、
形成した貫通孔に対して導電部材を充填する導電部材充填工程と、を含み、
前記貫通孔形成工程において、少なくともスリット状の開口部を有したマスクを用いたエッチングにより小貫通孔を形成する工程を含むことを特徴とする半導体装置の製造方法。
基板上に電極を形成する積層工程と、
前記電極及び前記基板の積層方向に、これら電極及び基板を貫通する貫通孔を、一つの電極の形成領域内に複数の小貫通孔を具備する形にて形成する貫通孔形成工程と、
形成した貫通孔に対して導電部材を充填する導電部材充填工程と、を含み、
前記貫通孔形成工程において、少なくとも角のない開口形状の開口部を有したマスクを用いたエッチングにより小貫通孔を形成する工程を含むことを特徴とする半導体装置の製造方法。
前記導電部材充填工程において、該導電部材をコンフォーマル成長により充填させることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
請求項８ないし１０のいずれか１項に記載の製造方法により得られた半導体装置を複数用い、各半導体装置をその導電部材を介して積層する半導体装置積層工程を具備することを特徴とする半導体装置の製造方法。