KR101161718B1 - 관통전극을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

볼록형 기판 위에 유동성을 갖는 절연재(5b)가 도포되고, 오목형 기판 위에 유동성을 갖는 절연재(5a)가 도포된 상태에서, 오목형 기판의 홀(13) 안으로 볼록형 기판의 원주모양 도전부(8)가 삽입된다. 그에 따라, 도전부(7)와 내부배선(4)이 돌기 전극(6)을 통해 전기적으로 접속된다. 따라서, 어스펙트비가 클 경우에도, 미세화가 가능하여 신뢰성이 높고, 형성이 용이한 관통 전극을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
반도체 장치, 반도체 기판, 반도체 회로, 오목형 기판, 볼록형 기판

Description

관통전극을 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING THROUGH ELECTRODE AND METHOD OF MANUFACTURING THE SAME}
도 1은 실시예 1의 반도체 장치의 구조를 설명하기 위한 도면이고,
도 2는 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 3은 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 4는 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 5는 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 6는 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 7는 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 8는 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 9는 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 10은 실시예 2의 반도체 장치의 구조를 설명하기 위한 도면이고,
도 11은 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 12는 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 13은 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 14는 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 15는 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 16은 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 17은 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 18은 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 19은 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 20은 실시예 3의 반도체 장치의 오목형 기판을 설명하기 위한 도면으로, 도 21의 XX-XX선 단면을 도시하는 도면이고,
도 21은 실시예 3의 반도체 장치의 오목형 기판의 상면도이고,
도 22는 실시예 3의 반도체 장치의 볼록형 기판을 설명하기 위한 도면으로, 도 23의 XII-XXII선단면을 도시하는 도면이고,
도 23은 실시예 3의 반도체 장치의 볼록형 기판의 하면도이고,
도 24는 실시예 3의 반도체 장치의 오목형 기판과 볼록형 기판이 감합된 상태를 도시하는 도면으로, 도 25의 XXIV-XXIV선단면을 도시하는 도면이고,
도 25는 실시예 3의 반도체 장치의 오목형 기판과 볼록형 기판이 감합된 상태를 도시하는 도면으로, 도 24의 XXV-XXV선단면을 도시하는 도면이고,
도 26은 실시예 4의 반도체 장치의 오목형 기판을 설명하기 위한 도면으로, 도 27의 XXVI-XXVI선단면을 도시하는 도면이고,
도 27은 실시예 4의 반도체 장치의 오목형 기판의 상면도이고,
도 28은 실시예 4의 반도체 장치의 볼록형 기판을 설명하기 위한 도면으로, 도 29의 XXVIII-XXVIII선단면을 도시하는 도면이고,
도 29는 실시예 4의 반도체 장치의 볼록형 기판의 하면도이고,
도 30은 실시예 4의 반도체 장치의 오목형 기판과 볼록형 기판이 감합된 상태를 도시하는 도면으로, 도 31의 XXX-XXX선단면을 도시하는 도면이고,
도 31은 실시예 4의 반도체 장치의 오목형 기판과 볼록형 기판이 감합된 상태를 도시하는 도면으로, 도 30의 XXXI-XXXI선단면을 도시하는 도면이고,
도 32는 실시예 5의 반도체 장치의 구조를 설명하기 위한 도면이고,
도 33은 실시예 5의 변형예 1의 반도체 장치를 설명하기 위한 도면이고,
도 34는 실시예 5의 변형예 2의 반도체 장치를 설명하기 위한 도면이고,
도 35는 실시예 5의 변형예 3의 반도체 장치를 설명하기 위한 도면이고,
도 36은 실시예 5의 변형예 4의 반도체 장치를 설명하기 위한 도면이고,
도 37은 실시예 5의 변형예 5의 반도체 장치를 설명하기 위한 도면이고,
도 38은 실시예 5의 변형예 6의 반도체 장치를 설명하기 위한 도면이고,
도 39는 실시예 5의 변형예 7의 반도체 장치를 설명하기 위한 도면이고,
도 40은 실시예 5의 도 36에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 41은 실시예 5의 도 36에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 42는 실시예 5의 도 36에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 43은 실시예 5의 도 36에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 44는 실시예 5의 도 36에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 45는 실시예 5의 도 36에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 46은 실시예 5의 도 37에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 47은 실시예 5의 도 37에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 48은 실시예 5의 도 37에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 49는 실시예 6의 반도체 장치의 구조를 설명하기 위한 도면이고,
도 50은 실시예 6의 반도체 장치의 변형예의 구조를 설명하기 위한 도면이고,
도 51은 실시예 6의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 52는 실시예 6의 변형예의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 53은 실시예 6의 변형예의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 54는 실시예 6의 변형예의 반도체 장치의 제조 방법을 설명하기 위한 도 면이고,
도 55는 실시예 6의 변형예의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 56은 실시예 6의 변형예의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 57은 실시예 7의 반도체 장치의 구조를 설명하기 위한 도면이고,
도 58은 실시예 7의 반도체 장치의 변형예를 설명하기 위한 도면이고,
도 59는 실시예 8의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 60은 실시예 8의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 61은 실시예 8의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 62는 실시예 8의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 63은 실시예 8의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 64는 실시예 8의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 65는 실시예 8의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 66은 실시예 9의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 67은 실시예 9의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 68은 실시예 9의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 69는 실시예 9의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 70은 실시예 9의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 71은 실시예 9의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 72는 실시예 10의 반도체 장치의 구조를 설명하기 위한 도면이고,
도 73은 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 74는 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 75는 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 76은 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 77은 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 78은 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 79는 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 80은 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 81은 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 82는 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 83은 실시예 10의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 84는 실시예 11의 반도체 장치의 구조를 설명하기 위한 도면이고,
도 85는 실시예 11의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 86은 실시예 11의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 87은 실시예 11의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 88은 실시예 11의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 89는 실시예 12의 반도체 장치의 오목형 기판을 설명하기 위한 도면으로, 도 90의 LXXXIX-LXXXIX선단면을 도시하는 도면이고,
도 90은 실시예 12의 반도체 장치의 오목형 기판의 상면도이고,
도 91은 실시예 12의 반도체 장치의 볼록형 기판의 도 92의 XCI-XCI선단면을 도시하는 도면이고,
도 92는 실시예 12의 반도체 장치의 볼록형 기판의 하면도이고,
도 93은 실시예 12의 반도체 장치의 오목형 기판과 볼록형 기판이 감합된 상태를 도시하는 도면으로, 도 94의 XCIII-XCIII선단면을 도시하는 도면이고,
도 94는 실시예 12의 반도체 장치의 오목형 기판과 볼록 기판이 감합된 상태를 도시하는 도면으로, 도 93의 XCIV-XCIV선단면을 도시하는 도면이고,
도 95는 실시예 12의 반도체 장치의 오목형 기판을 설명하기 위한 도면으로, 도 96의 XCV-XCV선단면을 도시하는 도면이고,
도 96은 실시예 12의 반도체 장치의 오목형 기판의 상면도이고,
도 97은 실시예 12의 반도체 장치의 볼록형 기판을 설명하기 위한 도면이고, 도 98의 XCVII-XCVII선단면을 도시하는 도면이고,
도 98은 실시예 12의 반도체 장치의 볼록형 기판의 하면도이고,
도 99는 실시예 12의 반도체 장치의 오목형 기판과 볼록형 기판이 감합된 상태를 도시하는 도면으로, 도 100의 XCIX-XCIX선단면을 도시하는 도면이고,
도 100은 실시예 12의 반도체 장치의 오목형 기판과 볼록형 기판이 감합된 상태를 도시하는 도면으로, 도 99의 C-C선단면을 도시하는 도면이고,
도 101은 실시예 13의 반도체 장치의 구조를 설명하기 위한 도면이고,
도 102는 실시예 13의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 103은 실시예 13의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 104는 실시예 13의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 105는 실시예 13의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 106은 실시예 13의 반도체 장치의 제조 방법을 설명하기 위한 도면이고,
도 107은 실시예 13의 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
본 발명은, 반도체 기판과 다른 반도체 기판, 다른 반도체 장치 또는 다른 기기와의 전기적인 접속을 도모하기 위한 관통 전극을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 반도체 기판의 표면으로부터 이면으로 관통하는 관통 전극을 갖는 반도체 장치가 이용되고 있다. 종래의 반도체 장치는, 다음과 같은 방법에 의해 형성된다.
그 방법에 있어서는, 우선, 반도체 기판 위에 소정의 깊이를 갖는 관통 전극을 매립하기 위한 제 1홀과 관통 전극에 접속되는 배선을 형성한다. 다음에 제 1홀의 내주면 및 배선을 피복하도록 절연막을 퇴적한다. 그 후에 제 1홀 내의 절연막 중 관통 전극이 형성되는 예정 부분의 절연막을 제거한다. 따라서, 제 1홀의 내주면을 따라 절연막이 잔존한다. 그 결과, 절연막의 표면에 의해 제 1홀의 내측에 제 2홀이 형성된다. 또, 이때, 제 1홀의 외측에 있어서는, 배선의 일부가 노출 되도록 절연막이 제거된다.
다음에 절연막의 윗면 및 제 2홀의 표면을 따르도록 도전막(시드층)을 퇴적한다. 이 도전막을 음극으로서 전기도금을 행함으로써, 전술의 제 2홀에 금속을 매립한다. 매립된 금속은 원주모양이 되고 있다. 그 후 전술의 원주모양의 금속의 바닥면이 노출될때 까지, 기계적, 화학적 또는 이들 연마의 양쪽에 의해, 반도체 기판의 이면을 연마한다. 그것에 따라, 반도체 기판의 이면에 원주모양의 금속의 바닥면이 노출한다. 이 원주모양의 금속이 관통 전극이다.
［특허문헌 1］일본 특허공개 2002-170904호 공보
상기한 바와 같은 관통 전극을 갖는 반도체 장치의 제조 방법에 있어서는, 특히 어스펙트비가 큰 관통 전극을 형성할 경우에는, 깊이가 깊고, 개구가 좁은 제 1홀의 내주면 및 바닥면을 따라 양호한 피복성을 갖는 절연막 및 시드층을 형성할 필요가 있다. 그러나, 전술한 프로세스는 매우 곤란한 것이다.
상기 절연막의 피복성이 양호하지 않을 경우에는, 반도체 기판에서의 전기적인 리크 및 반도체 회로의 동작 불량에 기인하여, 반도체 장치의 수율 및 신뢰성이 저하한다. 또한 전술의 시드층의 피복성이 양호하지 않을 경우에는, 전기도금의 때에 관통 전극이 되는 금속에 공동이 생기기 위해서, 반도체 장치의 효율이 저하한다.
또한 전기도금에 의한 금속의 제 2홀로의 매립 스텝에 있어서는, 금속은 기 본적으로, 약액(藥液)의 유속이 큰 부분에서 양호하게 형성된다. 그 때문에 제 2홀의 상부에 있어서는, 약액의 유속이 크기 때문에 금속이 양호하게 형성되고, 제 2홀의 바닥면 근방에는, 약액의 유속이 작기 때문에 금속은 양호하게 형성되지 않는다. 즉, 제 2홀내에 있어서는, 하부의 금속에 비교하여 상부의 금속이 빠르게 성장하므로, 제 2홀의 하부에 공동을 갖는 상태에서 제 2홀의 상부가 막히게 된다.
상기한 문제는, 제 1홀 및 제 2홀의 어스펙트비를 작게 함으로써 해소된다. 어스펙트비를 작게 하기 위해 제 1홀의 개구 및 제 2홀의 개구를 크게 하거나 또는 제 1홀의 깊이 및 제 2홀의 깊이를 줄이는 방법이 고안되고 있다.
그러나, 제 1홀의 개구 및 제 2홀의 개구를 크게 하는 것은, 반도체 장치의 미세화를 방해한다. 한편, 제 1홀 및 제 2홀의 깊이를 줄이기 위해서는, 반도체 기판의 두께를 얇게 해야 한다. 그 때문에 반도체 기판의 강성이 작아진다. 그 결과, 반도체 장치의 신뢰성이 저하한다. 또한 얇은 반도체 기판을 형성할 경우에, 반도체 기판의 보강을 위한 지지판을 반도체 장치에 붙이면, 그 만큼 제조공정이 증가한다. 또한, 지지판 및 반도체 장치와 지지판을 접착하는 접착제는, 내열성 및 내약품성을 갖고, 또한, 지지판의 반도체 장치로부터의 필링이 용이한 것이어야 한다는 제약을 갖는다.
본 발명의 목적은 어스펙트비가 클 경우에도, 미세화가 가능하여 신뢰성이 높고 또한 형성이 용이한 관통 전극을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는, 반도체 회로를 갖는 반도체 기판을 구비하고 있다. 반도체 회로를 포함하는 반도체 기판의 표면은, 제 1절연막에 의해 피복되고 있다. 제 1절연막 내에는 내부배선이 형성되고 있다. 제 1절연막 위에는 제 2절연막이 형성되고 있다. 제 2절연막 내에는 도전부가 형성되고 있다. 도전부는, 내부배선에 직접적 또는 다른 부재를 통해 전기적으로 접속됨과 동시에, 제 2절연막의 주표면에 있어서 노출되고 있다.
또한 도전부의 하면에는, 원주모양 도전부가 직접적으로 또는 다른 부재를 통해 전기적으로 접속되고 있다. 원주모양 도전부는, 반도체 기판의 두께 방향으로 뻗으며, 반도체 기판의 이면에 있어서 노출되고 있다. 반도체 기판 내에는, 원주모양 도전부를 내포하도록 관통구멍이 뻗어 있다. 또한 관통구멍의 내벽과 원주모양 도전부가, 절연부에 의해 절연되고 있다. 절연부와 제 2절연막은 일체로 형성되고 있다.
상기의 구성에 의하면, 관통 전극이 되는 원주모양 도전부를 후술하는 반도체 장치의 제조 방법을 이용하여 형성할 수 있다. 그로 인해 신뢰성이 높은 관통 전극을 갖는 반도체 장치를 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 오목형 기판과 볼록형 기판을 준비하는 스텝을 구비하고 있다.
상기의 오목형 기판은, 반도체 회로를 갖는 반도체 기판과, 반도체 회로를 포함하는 반도체 기판의 주표면을 피복하도록 배치된 제 1절연막과, 제 1절연막 내 에 배치된 내부배선을 포함하고, 제 1절연막 및 반도체 기판에는 제 1절연막 및 반도체 기판의 두께 방향으로 뻗는 오목부가 배치된다.
상기의 볼록형 기판은, 가(假)기판과, 가기판 위에 형성된 도전부와, 가기판의 주표면에 대하여 수직 방향으로 뻗는 원주모양 도전부를 포함하고 있다.
또한 본 발명의 반도체 장치의 제조 방법은, 볼록형 기판 및 오목형 기판 중 적어도 어느 한쪽의 접합면에 있어서 유동성을 갖는 절연재가 도포된 상태에서, 오목형 기판과 볼록형 기판이 감합되거나 또는 오목형 기판과 볼록형 기판이 간극을 갖는 상태에서 감합되며, 간극에 유동성을 갖는 절연재가 주입되는 스텝을 구비하고 있다.
또한 본 발명의 반도체 장치의 제조 방법은, 도전부와 내부배선이 직접적으로 또는 다른 부재를 통해 전기적으로 접속되는 스텝과, 유동성을 갖는 절연재를 경화시켜 제 2절연막을 형성하는 스텝과, 반도체 기판의 이면을 연마함으로써 원주모양 도전부를 노출시키는 스텝과, 가기판을 제거함으로써 도전부를 노출시키는 스텝을 더 구비하고 있다.
상기의 제조 방법에 의하면, 제어하기 곤란한 오목부 기판의 오목부의 내벽으로의 성막이 필요없기 때문에, 관통 전극을 갖는 반도체 장치의 신뢰성이 향상한다. 또한 절연막으로서 유전율이 낮고, 두께가 큰 것을 이용할 수 있기 때문에, 절연막의 불량에 의해 반도체 장치의 고속성이 저해되는 경우는 없다. 또한 원주모양 도전부가 형성되는 가기판은, 반도체 장치의 이면을 연마할 때 지지체로서의 기능을 한다. 따라서, 상기의 제조 방법에 의하면, 지지체의 장착 공정을 별개로 행할 필요가 없기 때문에 반도체 장치의 제조공정을 단축시킬 수 있게 된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 관련하여 이행되는 본 발명에 관한 다음의 상세한 설명에서 알 수 있을 것이다.
이하, 도면을 참조하면서, 본 발명의 실시예의 반도체 장치 및 그 제조 방법을 설명한다. 또, 각 실시예에 있어서는, 같은 구조 및 기능을 갖는 부위에는, 동일 부호가 붙여지고 있기 때문에, 그 설명은 반복하지 않는다.
［실시예 1］
우선, 도 1을 이용하여 실시예 1의 반도체 장치의 구조를 설명한다.
도 1에 나타나 있는 바와 같이 본 실시예의 반도체 장치는, 반도체 기판(1)을 구비하고 있다. 반도체 기판(1) 내에는, 반도체 회로(2)가 형성되어 있다. 또한 반도체 회로(2)의 표면을 포함하는 반도체 기판(1)의 표면을 피복하도록 절연막(3)이 형성되어 있다. 절연막(3) 내에는, 내부배선(4)이 형성되어 있다. 내부배선(4)은, 반도체 회로(2)에 접속되고 있다. 또한 절연막(3) 위에는 절연막(5)이 형성되어 있다. 또한 절연막(5)을 상하 방향으로 관통하는 돌기 전극(6)이 배치된다. 돌기 전극(6)은, 내부배선(4)에 접속되고 있다.
또한 절연막(5) 내에는 도전부(7)도 형성되고 있다. 도전부(7)의 주표면과 절연막(5)의 주표면은 동일 평면 내에 있다. 즉, 도전부(7)는, 절연막(5)의 표면에 있어서 노출되고 있다. 또한 도전부(7)는, 돌기 전극(6)의 위 표면에 접속되고 있다. 또한 절연막(3) 및 반도체 기판(1) 내에는, 절연막(3) 및 반도체 기판(1)을 두께 방향으로 관통하는 홀(13)이 배치된다. 홀(13) 내에는, 홀(13)의 내주면을 따르도록 절연막(5)이 본 발명의 절연부로서 매립되고 있다. 또, 절연부(5)에 의해, 후술하는 원주모양 도전부(8)와 반도체 기판(1)이 절연되고 있다.
또한 절연막(5)의 내주면에 의해 홀(14)이 형성되어 있다. 또한 홀(14) 내에는 원주모양 도전부(8)가 배치된다. 원주모양 도전부(8)는, 일단이 도전부(7)의 하면에 접속되고, 타단이 반도체 기판(1)의 이면에 있어서 노출되고 있다. 원주모양 도전부(8)의 노출면, 절연막(5)의 하면 및 반도체 기판(1)의 이면의 각각은, 동일 평면 내에 있다.
상기의 원주모양 도전부(8)는, 다른 반도체 기판, 다른 반도체 장치 또는 다른 기기와 접속되는 관통 전극으로서의 기능을 한다. 따라서, 복수의 본 실시예의 반도체 장치끼리 또는 본 실시예의 반도체 장치와 다른 반도체 장치 혹은 다른 기기를 쌓을 수 있게 된다. 그 결과, 전자회로의 대규모 집적이 가능하게 된다.
다음에 도 1에 나타나 있는 바와 같은 구조의 반도체 장치를 제조하기 위한 방법을, 도 2～도 9를 이용하여 설명한다.
우선, 도 2에 도시하는 오목형 기판이 형성된다. 도 2에 도시하는 오목형 기판에 있어서는, 도 1에 도시하는 반도체 장치의 구조와 동일한 부분에는 동일 부호가 붙여지므로, 그 설명은 반복하지 않는다. 또, 도 2에 도시하는 오목형 기판은, 절연막(3) 및 반도체 기판(1)에 그 두께 방향으로 홀(13)이 형성된 직후의 구조이다. 또한 이 단계에서는, 홀(13)은, 반도체 기판(1)의 이면까지 이르지 않는다. 다음에 도 3에 나타나 있는 바와 같이 홀(13)을 매립함과 동시에 돌기 전극(6)의 측면을 피복하도록 절연재(5a)가 도포된다.
한편, 전술의 도 2 및 도 3에 도시하는 오목형 기판의 형성 공정과는 다른 공정에 있어서, 도 4 및 도 5에 도시하는 볼록형 기판이 형성된다. 도 4에 도시하는 구조는, 다음과 같은 방법으로 형성된다.
우선, 가기판으로서의 금속판(100) 위에 도전부(7)가 형성된다. 다음에 금속판(100)의 주표면 및 도전부(7)를 피복하도록 레지스트 막(101)이 형성된다. 또, 금속판(100)은, 후속 공정에서 에칭에 의해 제거되므로 그 재료는, 알루미늄 등의 에칭되기 쉬운 것이 바람직하다. 그 후에 레지스트 막(101)에 홀(15)이 형성된다.
다음에 홀(15)내에 원주모양 도전부(8)가 형성된다. 그에 따라, 도 4에 도시하는 구조를 얻을 수 있다. 이 공정에 있어서는, 금속판(100) 및 도전부(7)를 음극으로서 전기도금이 행해진다. 그에 따라, 원주모양 도전부(8)는, 홀(15)의 바닥면에서 상부를 향해 뻗도록 형성된다, 즉, 보텀업(bottom up)에 의해 형성된다. 그 결과, 원주모양 도전부(8)에는, 발명의 배경에서 설명한 바와 같은 공동이 형성되지 않는다. 즉, 원주모양 도전부(8)의 상태는 양호하게 된다. 그 후 레지스트 막(101)이 제거된다. 따라서, 도전부(7)의 주표면으로부터 금속판(100)의 주표면에 대하여 수직 방향으로 뻗는 원주모양 도전부(8)가 형성된다. 다음에 금속판(100) 및 도전부(7)를 피복하도록 절연재(5b)가 도포된다. 그에 따라, 도 5에 도시하는 구조를 얻을 수 있다.
또, 절연재(5a) 및 (5b)는, 낮은 온도에서 유동성을 갖는 상태가 되는 것이면 어떤 것이라도 좋지만, 예를 들면, 저융점 유리, 폴리이미드 또는 NCP(Non conductive Paste)등인 것이 바람직하다.
다음에 도 6에 나타나 있는 바와 같이 도 3에 도시하는 오목형 기판과 도 5에 도시하는 볼록형 기판을 감합한다. 즉, 원주모양 도전부(8)가 홀(13) 내에 삽입된다. 그에 따라, 홀(13) 내의 절연재(5a)가 홀(13)의 외부로 압출된다. 또한 절연재(5b)와 절연재(5a)는 볼록측 기판과 오목측 기판 사이의 스페이스 전체에 걸쳐 뻗는다. 그 후에 절연재(5a) 및 (5b)는 일체화되어 경화된다. 이때, 돌기 전극(6)과 도전부(7)가 접속된다. 그 결과, 도 7에 도시하는 구조가 형성된다. 또, 본 실시예에 있어서는, 볼록형 기판과 오목형 기판을 서로 붙이기 위해 절연재(5a) 및 (5b)의 양쪽이 이용되고 있지만, 그것들 중 어느 한쪽만을 이용하여 볼록형 기판과 오목형 기판이 점착되고 있다.
다음에 반도체 기판(1)의 이면으로부터 소정의 높이 위치까지 반도체 기판(1)을 연마한다. 그에 따라, 도 8에 나타나 있는 바와 같이 원주모양 도전부(8)가 반도체 기판(1)의 이면에 있어서 노출된다. 다음에 금속판(100)을 에칭에 의해 제거한다. 그에 따라, 도 9에 나타나 있는 바와 같이 도전부(7)가 노출된다.
상기와 같은 본 실시예의 반도체 장치의 제조 방법에 의하면, 발명의 배경에서 설명한 것과 같은 어스펙트비가 큰 홀(13)의 내주면에 피복성이 높은 절연막을 형성하는 공정이 불필요하게 된다. 그 때문에 비교적 간단하게 양호한 관통 전극을 형성할 수 있게 된다.
또한 전술한 바와 같이, 본 실시예의 반도체 장치의 제조 방법에 의하면, 금속판(100)을 음극으로서 이용하고, 금속판(100)의 표면상에 있어서, 형으로서의 레 지스트 막(101)의 홀(15) 안에서 원주모양 도전부(8)를 위쪽을 향해 서서히 퇴적시키는 방법 (이하,「보텀업」이라 함)에 의해 형성할 수 있기 때문에, 홀(13) 내에 공동이 형성되는 것을 줄일 수 있다. 그 결과, 반도체 장치의 신뢰성이 향상된다.
또한 종래기술에 있어서는, 연마에 의해 얇아지는 것에 기인하여 기계적 강도가 저하된 반도체 기판(1)을 보강하는 보강부재를 배치하기 위한 전용 공정이 필요하다. 그러나, 본 실시예의 반도체 장치의 제조 방법에 의하면, 반도체 기판(1)의 이면을 연마함으로써 원주모양 도전부(8)의 바닥면을 노출시킬 때에, 볼록형 기판의 금속판(100)이 보강부재의 역활을 한다. 그 때문에 보강부재를 배치하기 위한 전용 공정이 필요없게 된다. 따라서, 반도체 장치의 제조공정이 간략화된다.
또한 본 실시예의 반도체 장치의 제조 방법에 의하면, 원주모양 도전부(8)를 홀(13) 내에 삽입할 때, 유동성을 갖는 절연재(5a) 및 (5b)는, 홀(13)의 내주면과 원주모양 도전부(8) 사이에 공동이 형성되지 않도록, 원주모양 도전부(8)에 의해 압력이 가해진다. 그 때문에 절연막(5)의 상태는 양호하게 된다. 그 결과, 막두께가 굵으며 유전율이 낮은 절연막(5)을 형성할 수 있게 된다. 따라서, 관통 전극에 전류가 흐를 때에 관통 전극에 생기는 기생 커패시턴스를 작게 할 수 있다. 그 결과, 절연막(5)의 불량에 기인하는 반도체 장치의 고속동작의 저해가 방지된다.
또, 본 실시예에 있어서는, 볼록형 기판 및 오목형 기판의 접합면에 유동성을 갖는 절연재가 도포된 상태에서, 오목형 기판과 볼록형 기판이 감합되는 제조 방법이 이용되고 있다. 그러나, 오목형 기판과 볼록형 기판이 서로 간극을 가지면서 도전부(7)와 돌기 전극(6)이 접촉하는 상태에서, 그 간극에 유동성을 갖는 절연 재가 주입되는 제조 방법에 의해서도, 도 1에 도시하는 구조의 반도체 장치를 제조할 수 있다.
［실시예 2］
다음에 실시예 2의 반도체 장치의 구조를 도 10을 이용하여 설명한다.
도 10에 도시하는 본 실시예의 반도체 장치는, 도 1에 도시하는 실시예 1의 반도체 장치의 구조와 거의 같다. 단, 본 실시예의 반도체 장치는, 실시예 1의 반도체 장치와 다음이 다르다.
우선, 본 실시예의 반도체 장치에 있어서는, 내부배선(4) 대신에, 내부배선(40)이 배치된다. 내부배선(40)의 일부는 접속부(41)로서 규정된다. 접속부(41)의 윗면에는, 도전부(70)가 접속된다. 도전부(70)의 하면에는, 원주모양 도전부(80)가 접속되어 있다. 결국, 본 실시예의 반도체 장치는, 도 10에 나타나 있는 바와 같이 못모양의 관통 전극(220)을 갖고 있다. 또, 실시예 1과 실시예 2를 비교한 경우에, 동일 부호가 붙여진 부분에 대해서는, 동일한 구조 및 동일한 기능을 갖기 때문에, 그 설명은 반복하지 않는다.
다음에 도 11～도 19를 이용하여 본 실시예의 반도체 장치의 제조 방법을 설명한다. 본 실시예의 반도체 장치의 제조 방법은, 실시예 1의 반도체 장치의 제조 방법과 거의 같다. 실시예 1에 있어서는, 도 2에 도시하는 오목형 기판이 형성되지만, 본 실시예에 있어서는, 도 11에 도시하는 오목형 기판이 형성된다. 도 2에 도시하는 구조와 도 11에 도시하는 구조는, 다음 점에 있어서 다르다.
도 11에 도시하는 구조에 있어서는, 도 2에 도시하는 구조의 돌기 전극(6)이 배치되지 않으며 또한 내부배선(40)이 홀(13)을 둘러싸도록 배치된다. 도 11에 도시하는 구조가 형성된 후에는, 도 12에 나타나 있는 바와 같이 홀(13) 개구의 주위의 절연막(3)이 제거되고, 그에 따라, 내부배선(40)의 일부가 접속부(41)로서 노출된다. 다음에 접속부(41)의 노출면 및 홀(13)을 매립하도록 절연재(5a)가 도포된다. 그 구조가 도 13에 나타나고 있다.
또한 실시예 1에 있어서는, 도 5에 도시하는 볼록형 기판이 형성되었지만, 본 실시예에 있어서는, 도 16에 도시하는 볼록형 기판이 형성된다. 그 본 실시예의 볼록형 기판의 제조 방법은, 다음과 같은 것이다.
우선, 금속판(100) 위에는, 레지스트 막(101a)이 형성된다. 다음에 레지스트 막(101a)의 일부가 제거되고, 그에 따라, 홀(15a)이 형성된다. 다음에 홀(15a) 내에 도전부(70)가 형성된다. 그에 따라, 도 14에 도시하는 구조를 얻을 수 있다.
그 후에 레지스트 막(101a)이 제거된다. 다음에 레지스트 막(101b)이 도전부(70) 및 금속판(100)의 주표면을 피복하도록 형성된다. 그 후에 레지스트 막(101b)을 상하로 관통하여 도전부(70)에 이르는 홀(15b)이 형성된다. 다음에 홀(15b)내에 원주모양 도전부(80)가 형성된다. 그에 따라, 도 15에 도시하는 구조를 얻을 수 있다. 또, 원주모양 도전부(80)는, 금속판(100) 및 도전부(70)를 음극으로서 이용하는 전기도금에 의해 형성된다.
다음에 레지스트 막(101b)이 제거된다. 그 후에 절연재(5b)가 금속판(100)의 주표면 및 도전부(70)를 피복하도록 형성된다. 그에 따라, 도 16에 도시하는 구조를 얻을 수 있다. 그 후에 도 17에 나타나 있는 바와 같이 도 16에 도시하는 볼록형 기판과 도 13에 도시하는 오목형 기판이 감합된다. 그 후에 절연재(5a) 및 절연재(5b)가 경화한다. 그 결과, 볼록형 기판과 오목형 기판 사이에 절연막(5)이 충전된 구조가 형성된다. 그에 따라, 도 18에 도시하는 구조를 얻을 수 있다.
그 후에 실시예 1과 마찬가지로, 반도체 기판(1)의 이면으로부터 소정의 높이 위치까지 반도체 기판(1)이 연마됨으로써, 반도체 기판(1)의 이면에 원주모양 도전부(80)의 바닥면이 노출된다. 또한 금속판(100)이 에칭에 의해 제거됨으로써, 절연막(5)의 표면에 있어서 도전부(70)가 노출한다. 그에 따라, 도 19에 도시하는 구조를 얻을 수 있다.
또, 본 실시예에 있어서는, 전술의 절연재(5a) 및 (5b)의 양쪽을 이용할 수 있지만, 그것들 중 어느 한쪽 만이 이용되는 제조 방법에 의해서도, 본 실시의 반도체 장치를 제조할 수 있다.
상기와 같은 본 실시예의 반도체 장치의 제조 방법에 의해서도, 실시예 1의 반도체 장치의 제조 방법에 의해 얻어지는 효과와 동일한 효과를 얻을 수 있다.
또한 본 실시예의 반도체 장치에 의하면, 도 17에 도시하는 오목형 기판과 볼록형 기판을 감합시킬 때에, 접속부(41)와 도전부(70)가 접촉함으로써, 오목형 기판과 볼록형 기판의 위치 관계가 고정된다. 따라서, 도 6에 도시하는 실시예 1의 반도체 장치와 같이, 돌기 전극(6)과 도전부(7)의 접촉에 의해 오목형 기판과 볼록형 기판의 위치 관계가 고정되는 제조 방법에 비교하여, 오목형 기판과 볼록형 기판 사이의 위치 관계, 특히, 홀(13)과 원주모양 도전부(80)와의 위치 관계를 적정한 것으로 할 수 있다.
또, 도전부(7)의 하면과 내부배선(40)의 접속부(41)의 윗면이 표면처리되면, 그것들의 접촉 상태가 양호하게 된다. 또한 본 실시예에 있어서도, 볼록형 기판 및 오목형 기판의 접합면에 유동성을 갖는 절연재가 도포된 상태에서, 오목형 기판과 볼록형 기판이 감합되는 제조 방법이 이용되고 있다. 그러나, 오목형 기판과 볼록형 기판이 서로 간극을 가지면서 도전부(70)와 접속부(41)가 접촉하는 상태에서, 그 간극에 유동성을 갖는 절연재가 주입되는 제조 방법에 의해서도, 도 9에 도시하는 구조의 반도체 장치를 제조 할 수 있다.
［실시예 3］
다음에 도 20～도 25을 이용하여, 실시예 3의 반도체 장치의 구조를 설명한다.
본 실시예의 반도체 장치는, 실시예 1의 반도체 장치의 구조와 거의 같다. 본 실시예의 반도체 장치의 구조와 실시예 1의 반도체 장치의 구조가 다른 점은, 홀(13) 대신에 홈(130)이 형성되는 것이다. 즉, 절연막(3) 및 반도체 기판(1)에 홈(130)이 형성되고 있다. 또한 본 실시예에 있어서는, 홈(130) 내에 있어서, 홈(130)이 뻗는 방향을 따라 나열되도록 복수의 원주모양 도전부(8)가 배치된다.
도 20～도 25에서 알 수 있는 바와 같이, 본 실시예의 반도체 장치의 구조에 의하면, 원주모양 도전부(8) 사이에는, 반도체 기판(1)은 존재하지 않고, 절연막(5)만이 존재한다. 바꿔 말하면, 절연재(5a) 및 (5b)가 홈(130) 내에 있어서 원주모양 도전부(8) 사이에 충전된다.
그 때문에 원주모양 도전부(8) 상호간의 간격을 좁게 해도 원주모양 도전부 (8) 사이의 절연막(5)의 막두께를 두껍게 할 수 있기 때문에, 원하는 절연 성능을 얻을 수 있다. 따라서, 반도체 장치를 미세화하는 것이 가능하게 된다. 또한 원주모양 도전부(8)의 위치 맞춤의 정밀도가 완화됨과 동시에, 절연재(5a) 및 (5b)가 보다 유동되기 쉽다. 그 결과, 절연재(5a) 및 (5b)로서 점성이 높은 재료를 사용할 수 있게 된다. 따라서, 절연재 선택의 폭이 넓어진다.
또, 본 실시예에 있어서는, 볼록형 기판 및 오목형 기판의 접합면에 유동성을 갖는 절연재가 도포된 상태에서, 오목형 기판과 볼록형 기판이 감합되는 제조 방법을 이용해도 되지만, 오목형 기판과 볼록형 기판이 서로 간극을 갖는 상태에서 감합되고, 그 간극에 유동성을 갖는 절연재가 주입되는 제조 방법이 이용되어도 좋다.
또한 본 실시예의 반도체 장치의 제조 방법에 있어서도, 최종적으로는, 실시예 1의 반도체 장치의 제조 방법과 같이, 반도체 기판(1)의 이면이 제거되고, 원주모양 도전부(8)의 이면이 노출된 후, 금속판(100)이 제거되며 도전부(7)가 노출한다.
［실시예 4］
다음에 도 26～도 31을 이용하여, 본 실시예의 반도체 장치의 구조를 설명한다.
본 실시예의 반도체 장치의 구조는, 실시예 2의 반도체 장치의 구조와 거의 같다. 본 실시예의 반도체 장치의 구조와 실시예 2의 반도체 장치의 구조가 다른 점은, 홀(13)의 대신에, 홈(130)이 형성되는 것이다. 즉, 절연막(3) 및 반도체 기 판(1)에 홈(130)이 형성되고 있다. 또한 본 실시예에 있어서는, 홈(130)이 연장되는 방향을 따라서 나열되도록, 복수의 원주모양 도전부(80)가 형성되고 있다. 즉, 홈(130)내에는, 복수의 원주모양 도전부(80)가 일렬로 배치된다.
본 실시예의 반도체 장치에 의해서도, 실시예 3의 반도체 장치와 같이, 원주모양 도전부(80) 상호간의 간격을 극히 좁힐 수 있게 된다. 따라서, 반도체 장치를 미세화 할 수 있게 된다.
또, 본 실시예에 있어서도, 볼록형 기판 및 오목형 기판의 접합면에 유동성을 갖는 절연재가 도포된 상태에서, 오목형 기판과 볼록형 기판이 감합되는 제조 방법이 이용되어도 좋지만, 오목형 기판과 볼록형 기판이 서로 간극을 갖는 상태에서 감합되고, 그 간극에 유동성을 갖는 절연재가 주입되는 제조 방법이 이용되어도 좋다.
또한, 본 실시예의 반도체 장치의 제조 방법에 있어서도, 최종적으로는, 실시예 2의 반도체 장치의 제조 방법과 같이, 반도체 기판(1)의 이면이 제거되고, 원주모양 도전부(80)의 이면이 노출된 후, 금속판(100)이 제거되고 도전부(7)가 노출된다.
［실시예 5］
다음에 실시예 5의 반도체 장치를 도 32를 이용하여 설명한다.
본 실시예의 반도체 장치는, 실시예 1의 반도체 장치의 구조와 거의 같다. 그러나, 본 실시예의 반도체 장치의 구조는, 도전부(7) 위에 돌기 전극(9)이 배치된다는 점에 있어서, 도 1에 도시하는 실시예 1의 반도체 장치의 구조와 다르다. 이러한 구조에 의하면, 돌기 전극(9)이 절연막(5)의 주표면으로부터 돌출하고 있기 때문에, 도전부(7)와 다른 반도체 기판 또는 다른 반도체 장치와의 전기적인 접속 뿐만아니라, 도전부(7)와 다른 기기와의 전기적인 접속도 더욱 양호하게 된다.
또한 본 실시예의 반도체 장치의 구조의 변형예로서, 도 32에 도시하는 돌기 전극(9) 대신에, 도 33에 나타나 있는 바와 같이 상부가 일부 돌출하고 있는 원주모양 도전부(8a)가 이용되고, 그 돌출한 상부의 형상을 따르도록 도전부(7a)가 배치되는 구조가 채용되어도 좋다. 즉, 도전부(7a)의 상부가 절연막(5)의 주표면으로부터 돌출한 구조가 채용되어도 좋다. 도 33에 도시하는 구조에 의해서도, 도 32에 도시하는 돌기 전극(9)을 갖고 있는 구조와 같이, 도전부(7a)와 다른 반도체 기판, 다른 반도체 장치 또는 다른 기기와의 전기적인 접속이 양호하게 된다.
또한 본 실시예의 반도체 장치의 구조의 다른 변형예로서, 도 34 및 도 35에 도시하는 구조를 생각할 수 있다. 도 34에 도시하는 구조는, 도 2에 도시하는 실시예 2의 반도체 장치의 구조와 거의 같다. 그러나, 도 34에 도시하는 구조는, 도전부(70) 위에 돌기 전극(90)이 형성되는 점에 있어서, 도 2에 도시하는 구조와 다르다. 이 돌기 전극(90)에 의해서도, 도 32에 도시하는 돌기 전극(9)에 의해 얻어지는 효과와 동일한 효과를 얻을 수 있게 된다.
또한 도 34에 도시하는 돌기 전극(90) 대신에, 도 35에 나타나 있는 바와 같이 도 10에 도시하는 도전부(70)의 위 표면이 돌출한 도전부(70a)가 배치되어도 좋다. 이 경우, 원주모양 도전부(80a)는, 도 35에 나타나 있는 바와 같이 상부의 일부가 돌출하고 있다. 즉, 도전부(70a)는, 원주모양 도전부(80a)의 형상을 따르도 록 형성되어 있다.
또한 본 실시예의 반도체 장치에 있어서는, 도 32에 도시하는 구조에 더하여, 도 36에 나타나 있는 바와 같이 절연막(5) 및 도전부(7) 위에 유리 질 또는 유기물로 이루어지는 보호막(10)이 형성되어도 좋다. 즉, 보호막(10)은, 돌기 전극(9)이 형성되는 영역 이외의 영역에 형성된다. 이 구조에 의하면, 보호막(10)에 의해, 절연막(5)의 주표면 및 도전부(7)의 주표면이 보호된다. 또한 보호막(10)은, 돌기 전극(9) 위에 배치되지 않고, 돌기 전극(9)은, 보호막(10)의 주표면으로부터 돌출하고 있기 때문에 도전부(7)와 다른 반도체 기판, 다른 반도체 장치 또는 다른 기기와의 전기적인 접속이 보호막(10)에 의해 저해되지 않는다.
또한 전술의 보호막(10)은, 도 37에 나타나 있는 바와 같이 원주모양 도전부(8a)와 도전부(7a)를 갖는 도 33에 도시하는 구조의 보호막으로서 이용되어도 좋다. 즉, 도 37에 나타나 있는 바와 같이 도전부(7a)의 돌출 부분을 피복하지 않고 도전부(7a)의 돌출부 이외의 부분 및 절연막(5)을 피복하도록 보호막(10)이 배치되어도 좋다. 이 경우, 그 돌출 부분은 보호막(10)의 주표면으로부터 돌출하고 있다. 또한 도 38에 나타나 있는 바와 같이 도 34에 도시하는 구조에 보호막(10)이 부가되어도 좋다. 도 38에 도시하는 구조에 있어서는, 돌기 전극(90)은 보호막(10)의 주표면으로부터 돌출하고 있다. 또한, 도 39에 나타나 있는 바와 같이 도 35에 도시하는 구조에 보호막(10)이 부가되어도 좋다. 도 39에 도시하는 구조에 있어서는, 도전부(70a)의 돌출부는, 보호막(10)의 주표면으로부터 돌출하고 있다.
다음에 본 실시예의 도 36에 도시하는 구조의 반도체 장치의 제조 방법을 도 40～도 45를 이용하여 설명한다.
우선, 알루미늄과 같은 재료로 이루어지는 금속판(100) 위에, CVD(Chemical Vapor Deposition) 또는 스핀 코트에 의해, 유리 질 또는 유기물로 이루어지는 보호막(10)을 형성한다. 다음에 보호막(10) 위에 레지스트 막(101)을 형성한다. 다음에 레지스트 막(101) 및 보호막(10)을 관통하여 금속판(100)을 노출시키도록 홀(110)을 형성한다. 그에 따라, 도 40에 도시하는 구조를 얻을 수 있다. 다음에 금속판(100)을 다시 에칭하여 홀(120)을 형성한다. 다음에 레지스트 막(101)을 제거한다. 그에 따라, 도 41에 도시하는 구조를 얻을 수 있다.
다음에 금속판(100)을 음극으로서 사용하는 전기도금에 의해, 보호막(10) 및 금속판(100)에 형성된 홀(120)의 하부를 메우도록, 금과 같은 알루미늄과는 다른 재료로 이루어지는 돌기 전극(9)을 형성한다. 그에 따라, 도 42에 도시하는 구조를 얻을 수 있다. 다음에 돌기 전극(9)에 접속되는 동시에 보호막(10) 표면의 일부를 따르도록 도전부(7)를 퇴적한다. 그에 따라, 도 43에 도시하는 구조를 얻을 수 있다. 또, 도전부(7)를 퇴적하는 공정은, 홀(120)을 형성하는 공정 후이거나 전이라도 좋다. 또한 도전부(7)의 형성 방법은, 퇴적 이외에, 금박의 점착, 무전해 도금, 전기도금 및 퇴적과 도금의 조합 중 어느 것이라도 좋다.
다음에 도전부(7) 및 보호막(10)을 매립하도록 레지스트 막(101b)을 형성한다. 다음에 레지스트 막(101b)을 그 두께 방향으로 관통하고, 도전부(7)를 노출시키는 홀(23)을 형성한다. 이 홀(23)에 원주모양 도전부(8)를 형성한다. 그 후에 레지스트 막(101b)을 제거한다. 다음에 볼록형 기판을 오목형 기판에 끼워 넣을 수 있음과 동시에, 유동성을 갖는 절연재를 이용하여 볼록형 기판과 오목형 기판 사이의 스페이스를 메운다. 그 후 오목형 기판의 이면이 연마된다. 그로써 얻어진 구조가 도 45에 도시된다. 다음에 금속판(100)이 에칭에 의해 제거된다. 그에 따라, 도 36에 도시하는 구조를 얻을 수 있다.
상기의 제조 방법에 의하면, 돌기 전극(9)이 미리 도전부(7)에 형성되어 있기 때문에, 금속판(100)이 제거되고, 얇아진 반도체 장치의 도전부(7) 위에 돌기 전극(9)을 형성하는 제조 방법에 비교하여, 반도체 장치의 크랙킹(cracking)에 기인하는 수율의 저하를 억제 할 수 있다. 또한 보호막(10)이 절연막(5) 위에 배치된 상태에서, 금속판(100)의 제거가 행해지므로, 금속판(100)의 에칭에 의한 제거를 용이하게 행할 수 있다.
다음에 도 46～도 48을 이용하여, 도 37에 도시하는 구조의 반도체 장치의 제조 방법을 설명한다.
우선, 금속판(100) 위에 보호막(10)을 형성한다. 다음에 보호막(10) 및 금속판(100)에 홀(17)을 형성한다. 그 후에 보호막(10)의 주표면 및 홀(17)의 표면을 따르도록 도전부(7a)를 형성한다. 그에 따라, 도 46에 도시하는 구조를 얻을 수 있다. 다음에 도전부(7a) 및 보호막(10)을 매립하도록 레지스트 막(101)을 형성한다. 그 후에 레지스트 막(101)을 그 두께 방향으로 관통하여 도전부(7a)의 오목부에 이르는 홀(18)을 형성한다.
다음에 홀(18) 내에 원주모양 도전부(8a)를 도금에 의해 형성한다. 그에 따라, 도 47에 도시하는 구조를 얻을 수 있다. 다음에 레지스트 막(101)을 제거한 다. 그것에 의해 얻어진 볼록형 기판을 오목형 기판에 끼워넣는다. 그 후에 절연재를 오목형 기판과 볼록형 기판의 틈으로 흘러들어간다. 다음에 절연재를 경화시킨다. 그에 따라, 절연막(5)이 볼록형 기판과 오목형 기판 사이의 스페이스에 형성된다. 그 결과, 도 48에 도시하는 구조를 얻을 수 있다. 그 후에 금속판(100)을 에칭에 의해 제거한다. 그에 따라, 도 37에 도시하는 구조를 얻을 수 있다.
또, 원주모양 도전부(8a)의 각각이 전기도금에 의해 형성되므로, 홀(18) 내에 자동적으로 금속이 매립된다.
또한 도 37에 도시하는 구조의 돌출부를 갖는 도전부(7a)는, 보호막(10)이 형성되지 않고, 금속판(100) 위에 평판상의 도전부(7a)가 형성되는 상태에서, 볼록형의 금형을 도전부(7a)의 주표면에 누름으로써 형성될 수 있다.
［실시예 6］
다음에 도 49를 이용하여 실시예 6의 반도체 장치의 구조를 설명한다.
본 실시예의 반도체 장치의 구조는, 도 1에 도시하는 반도체 장치의 구조와 거의 같다. 그러나, 본 실시예의 반도체 장치는, 반도체 기판(1)의 이면에 노출하고 있는 원주모양 도전부(8)의 표면을 피복하도록 돌기 전극(11)이 형성되는 점에 있어서, 실시예 1의 반도체 장치와 다르다.
도 49에 도시하는 구조에 의하면, 돌기 전극(11)이 배치되므로, 원주모양 도전부(8)과 반도체 기판(1)의 이면에 접속되는 다른 반도체 기판, 다른 반도체 장치 또는 다른 기기와의 전기적인 접속이 양호하게 된다. 또한 전술의 실시예의 돌기 전극(9)과 본 실시예의 돌기 전극(11)의 양쪽을 갖는 반도체 장치에 의하면, 본 반 도체 장치와 다른 기기 등과의 접속 형태를 다양화시킬 수 있다.
또, 돌기 전극(11)은, 도 50에 나타나 있는 바와 같이 도 36에 도시하는 구조의 원주모양 도전부(8)의 노출면을 피복하도록 형성되어도 좋다.
상술한 도 49에 도시하는 구조의 반도체 장치의 제조 방법에 있어서는, 우선, 실시예 1의 도 8에 나타나 있는 바와 같은 구조를 얻을 수 있다. 그 후에 도 51에 나타나 있는 바와 같이 전기도금에 의해, 금속판(100), 도전부(7) 및 원주모양 도전부(8)를 음극으로 하여, 원주모양 도전부(8)의 노출면에 돌기 전극(11)이 부착된다. 그 후 에칭에 의해 금속판(100)이 제거된다. 그 결과, 도 49에 도시하는 구조를 얻을 수 있다.
또한 본 실시예의 반도체 장치의 제조 방법의 변형예로서는, 볼록형 기판을 형성하는 공정에 있어서, 도 52에 나타나 있는 바와 같이 원주모양 도전부(8a)의 윗면에 돌기 전극(111)이 형성되어도 좋다. 그 후에 레지스트 막(101)은 제거된다. 그에 따라, 볼록형 기판을 얻을 수 있다. 이 볼록형 기판이 실시예 1의 오목형 기판에 끼워지게 되면, 도 53에 나타나 있는 바와 같은 구조를 얻을 수 있다. 그 후에 도 54에 나타나 있는 바와 같이 반도체 기판(1)의 이면을 연마함으로써, 돌기 전극(111)이 노출된다. 또한, 반도체 기판(1)의 이면으로부터 돌기 전극(111)이 돌출하도록 반도체 기판(1)의 이면을 연마하면, 도 55에 도시하는 구조를 얻을 수 있다. 그 후에 금속판(100)이 에칭에 의해 제거되면, 도 56에 도시하는 구조를 얻을 수 있다.
또, 반도체 기판(1)의 이면의 연마를 절연막(5)이 노출한 단계에서 일단 종 료해도 좋다. 이 경우, 다음 공정으로서, 반도체 기판(1)만을 에칭에 의해 선택적으로 제거하고, 그 후에 절연막(5)만을 선택적으로 에칭한다. 이 제조 방법에 의해서도, 도 56에 도시하는 구조를 얻는 것은 가능하다.
［실시예 7］
다음에 도 57을 이용하여 실시예 7의 반도체 장치의 구조를 설명한다.
본 실시예의 반도체 장치의 구조는, 도 50에 도시하는 반도체 장치의 구조와 거의 같다. 그러나, 본 실시예의 반도체 장치는, 반도체 기판(1)의 이면 위에 보호막(20)이 형성되는 점이, 도 50에 도시하는 구조와 다르다.
또한 본 실시예의 반도체 장치의 구조의 변형예로서는, 도 58에 나타나 있는 바와 같은 구조라도 좋다. 도 58에 도시하는 구조는, 도 38에 도시하는 구조와 거의 동일하지만, 반도체 기판(1)의 이면에 보호막(20)이 형성되는 것 및 원주모양 도전부(80)의 노출면 위에 돌기 전극(11)이 형성되는 점에 있어서, 도 38에 도시하는 구조가 다르다. 도 58에 나타나 있는 바와 같은 구조에 의해서도, 도 57에 도시하는 구조와 같이, 반도체 기판(1)의 이면이 보호된다.
［실시예 8］
다음에 도 59～도 65를 이용하여, 실시예 8의 반도체 장치의 제조 방법을 설명한다.
도 59에 나타나 있는 바와 같이 금속판(100) 위에 도전부(7)를 형성한다. 도전부(7) 위에 절연막(66)을 형성한다. 그에 따라, 도 60에 도시하는 구조를 얻을 수 있다.
다음에 도전부(7), 절연막(66) 및 금속판(100)의 주표면을 피복하도록 레지스트 막(101)을 형성한다. 그 후에 레지스트 막(101)을 그 두께 방향으로 관통하는 홀(19)을 형성한다. 이 홀(19) 내에 원주모양 도전부(8)를 형성한다. 그에 따라, 도 61에 도시하는 구조를 얻을 수 있다. 그 후에 레지스트 막(101)을 제거한다. 그에 따라, 도 62에 도시하는 구조를 얻을 수 있다.
다음에 도 63에 나타나 있는 바와 같이 절연막(66)의 윗면 이외의 주표면, 즉, 금속판(100)의 주표면, 도전부(7)의 노출면, 절연막(66)의 양측면 및 원주모양 도전부(8)의 표면을 피복하도록 절연막(12)을 형성한다. 절연막(12)은, 폴리이미드 등으로 이루어지고, 도전부(7), 금속판(100) 및 원주모양 도전부(8)를 전극으로서 이용한 전착에 의해 형성된다.
또, 전착 대신에, 노출한 도전부(7) 및 금속판(100)을 양극으로서 이용하고, 도전부(7) 및 금속판(100)의 노출면을 산화하거나 또는 노출면에 알루미늄 등을 도금한 후, 노출된 도전부(7) 및 금속판(100)을 양극으로서 이용하며, 도전부(7), 금속판(100) 및 원주모양 도전부(8)의 도금면을 산화해도 된다. 다음에 절연막(66)을 제거한다. 그에 따라, 도 64에 도시하는 구조를 얻을 수 있다.
다음에 절연막(12)을 마스크로서, 절연막(66)이 제거된 위치, 즉 도전부(7)의 노출면 위에, 땜납과 같은 도전성의 접합재(16)를, 금속판(100) 및 도전부(7)를 음극으로서 이용한 전기도금에 의해 형성한다. 또, 이 접합재(16)의 형성 공정은, 생략될 수 있는 것이다. 그에 따라, 도 65에 도시하는 구조를 얻을 수 있다. 이 도 65에 도시하는 구조의 볼록형 기판과 실시예 1의 오목형 기판에 감합시킨 경우 에 있어서도, 실시예 1의 반도체 장치에 의해 얻어지는 효과와 동일한 효과를 얻을 수 있다.
［실시예 9］
다음에 도 66～도 71을 이용하여, 실시예 9의 반도체 장치의 제조 방법을 설명한다.
우선, 금속판(100) 위에 도전부(7)를 형성한다. 다음에 도전부(7) 및 금속판(100)의 표면을 피복하도록 보호막(600)을 전착에 의해 형성한다. 그 후에 보호막(600)의 주표면을 피복하도록 레지스트 막(101)을 형성한다. 다음에 레지스트 막(101) 및 보호막(600)을 두께 방향으로 관통하고, 도전부(7)를 노출시키도록 홀(22)을 형성한다. 그에 따라 얻어지는 구조가 도 67에 도시되고 있다.
다음에 홀(22) 내에 원주모양 도전부(8)를 형성한다. 그에 따라 얻어지는 구조가 도 68에 도시되고 있다. 그 후에 레지스트 막(101)을 제거한다. 그것에 의해 얻어지는 구조가 도 69에 도시되고 있다. 다음에 원주모양 도전부(8)의 노출면을 피복하도록 절연막(200)을 전착에 의해 형성한다. 그에 따라, 도 70에 도시하는 구조를 얻을 수 있다. 다음에 보호막(600)을 제거한다. 이때, 보호막(600)의 일부가 원주모양 도전부(8)와 도전부(7)의 접속부 근방에 잔존부가 601로서 남는다. 그것에 의해 얻어진 구조가 도 71에 도시되고 있다.
이 도 71에 도시하는 볼록측 기판과 실시예 1의 오목형 기판을 감합시킨 경우에 있어서도, 실시예 1의 반도체 장치에 의해 얻어지는 효과와 동일한 효과를 얻을 수 있다.
또, 전술의 절연막(200) 및 보호막(600)은, 전착에 의해 형성되지만, 전착 대신에, 금속판(100), 도전부(70) 및 원주모양 도전부(8)을 양극으로서 이용하고, 금속판(100), 도전부(70) 및 원주모양 도전부(8)의 노출면을 산화하거나 또는 그 노출면에 알루미늄 등을 도금한 후에, 도금된 금속판(100), 도전부(70) 및 원주모양 도전부(8)를 양극으로서 이용하여, 그 도금면을 산화해도 된다.
［실시예 10］
다음에 도 72를 이용하여, 실시예 10의 반도체 장치의 구조를 설명한다.
본 실시예의 반도체 장치의 구조는, 실시예 2의 반도체 장치의 구조와 거의 같다. 그러나, 본 실시예의 반도체 장치는, 다음의 점에 있어서, 실시예 2의 반도체 장치와 다르다.
본 실시예의 반도체 장치는, 원주모양 도전부(80)의 외주면에는, 절연막(20b)이 형성되고 있다. 또한 원주모양 도전부(80)의 노출면에는, 돌기 전극(11)이 형성되고 있다. 또한, 접속부(41)와 도전부(70)는 접합재(42)에 의해 접합되고 있다. 또한 절연막(20b)과 도전부(70) 사이에는, 잔존부(61)가 형성되고 있다. 이 도 72에 도시하는 구조의 반도체 장치에 의해서도, 실시예 2의 반도체 장치에 의해 얻어진 효과와 동일한 효과를 얻을 수 있다.
다음에 도 72에 도시하는 본 실시예의 반도체 장치의 제조 방법을 설명한다.
우선, 금속판(100) 위에 레지스트 막(101)을 형성한다. 다음에 레지스트 막(101) 및 금속판(100)에 홀(21)을 형성한다. 그에 따라 얻어진 구조가 도 73에 도시되고 있다. 다음에 도 74에 나타나 있는 바와 같이 홀(21)의 바닥면을 피복하도 록 돌기 전극(90)을 형성한다. 다음에 도 75에 나타나 있는 바와 같이 돌기 전극(90) 위에 도전부(70)를 형성한다. 다음에 도 76에 나타나 있는 바와 같이 도전부(70)의 윗면 및 레지스트 막(101)의 윗면을 피복하도록 절연막(60)을 형성한다.
다음에 도 77에 나타나 있는 바와 같이 레지스트 막(101) 상의 절연막(60) 및 레지스트 막(101)을 제거한다. 그 후에 금속판(100)의 주표면, 절연막(60), 도전부(70) 및 돌기 전극(90)을 피복하도록, 레지스트 막(101b)을 형성한다. 다음에 레지스트 막(101b) 및 절연막(60)을 그 두께 방향으로 관통하고, 도전부(70)에 이르는 홀(21)을 형성한다. 그에 따라 얻어진 구조가 도 78에 도시되고 있다.
다음에 홀(21)내에 원주모양 도전부(80)를 형성한다. 그에 따라 얻어진 구조가 도 79에 도시되고 있다. 다음에 레지스트 막(101b)을 제거한다. 그에 따라 얻어진 구조가 도 80에 도시되고 있다. 다음에 원주모양 도전부(80)의 노출면을 피복하도록 전착에 의해 절연막(20b)을 형성한다. 이때, 금속판(100)의 윗면 및 돌기 전극(90)의 측면 및 도전부(70)의 측면을 피복하도록 절연막(20a)이 형성된다. 그에 따라 얻어진 구조가 도 81에 도시되고 있다. 다음에 도 82에 나타나 있는 바와 같이 도전부(70)의 윗면에 위치하는 절연막(60)의 불필요한 부분을 제거한다. 그에 따라, 잔존부(61)가 형성된다.
다음에 도 83에 나타나 있는 바와 같이 잔존부(61)의 측면상으로 도전부(70) 위표면상에 도전성의 접합재(42)를 전기도금에 의해 형성한다. 또, 이 접합재(42)의 형성 공정은 생략될 수 있는 것이다. 도 83에 도시하는 볼록형 기판과 실시예 2의 오목형 기판을 감합시키는 것에 의해서도, 실시예 2의 반도체 장치에 의해 얻 어진 효과와 동일한 효과를 얻을 수 있다.
또한 접합재(42)를 배치하는 위치에 절연막(60)을 형성해 두는 방법이 이용되고 있지만, 그 절연막(60)을 배치하지 않고, 레지스트 막을 이용한 포토리소그래피 공정에 의해, 볼록형 기판의 주표면을 피복하도록 배치된 절연막의 접합재(42)를 배치하는 위치에 개구를 형성하는 방법이 이용되어도 좋다.
또, 원주모양 도전부(80)의 선단면 위에 존재하는 절연막(20b)은, 반도체 기판(1)의 이면을 연마하는 공정에 있어서 제거된다.
본 실시예의 반도체 장치와 같이 , 원주모양 도전부(8)의 외주면을 피복하는 절연막(20b)이 형성되어 있으면, 가령 오목형 기판과 볼록형 기판을 감합시킬 때, 원주모양 도전부(80)가 홀(13)이 뻗는 방향에 대해 경사진 방향을 향해 홀(13) 내에 삽입되어도, 적어도 절연막(20b)에 의해 반도체 기판(1)과 원주모양 도전부(80) 사이의 절연성을 확보할 수 있다. 또한 절연막(20a)은, 절연막(5)의 보호막으로서 기능을 한다. 따라서, 반도체 장치의 신뢰성이 보다 향상된다.
［실시예 11］
다음에 도 84를 이용하여 실시예 11의 반도체 장치의 구조를 설명한다.
본 실시예의 반도체 장치의 구조는, 도 1에 도시하는 실시예 1의 반도체 장치의 구조와 거의 같다. 그러나, 도 84에 도시하는 본 실시예의 반도체 장치는, 홀(13)의 내주면을 피복하는 도전막(30)이 형성되어 있는 점에 있어서, 실시예 1의 도 1에 도시하는 반도체 장치와 다르다. 즉, 본 실시예에 있어서는, 원주모양 도전부(8)의 외주면과는 소정의 간격을 두고 도전막(30)이 통모양으로 형성된다. 도 전막(30)은, 접지전극에 전기적으로 접속되고, 전위 고정되고 있다. 본 실시예의 반도체 장치의 구조에 의하면, 도전막(30)과 원주모양 도전부(8)의 조합 구조는, 동축 케이블의 구조와 동일하므로 원주모양 도전부(8)를 통해 입력 또는 출력되는 신호는, 노이즈에 의한 악영향을 쉽게 받지 않는다.
다음에 본 실시예의 반도체 장치의 제조 방법을 도 85～도 88을 이용하여 설명한다.
우선, 도 85에 도시하는 구조가 형성된다. 도 85에 도시하는 구조는, 실시예 1의 도 2에 도시하는 반도체 장치의 구조와 거의 같다. 그러나, 도 85에 도시하는 구조에서는, 아직, 도 2에 도시하는 구조의 돌기 전극(6)은 형성되지 않고 있다.
다음에 도 86에 나타나 있는 바와 같이 홀(13)의 내주면 및 바닥면을 피복하도록, 무전해 도금 또는 CVD가 의해 니켈로 이루어지는 도전막(30)을 형성한다. 또, 반도체의 도전성을 이용하면, 전해 도금에 의해 도전막(30)을 형성할 수도 있다. 다음에 도 87에 나타나 있는 바와 같이 내부배선(4)이 노출하도록 홀(160)을 형성한다. 그 후에 도 88에 나타나 있는 바와 같이 홀(160)내에 내부배선(4)에 접속하도록 돌기 전극(6)을 형성한다.
도 88에 도시하는 오목형 기판과 실시예 1의 볼록형 기판을 감합시킨 구조의 반도체 장치에 의해서도, 실시예 1의 반도체 장치에 의해 얻어진 효과와 동일한 효과를 얻을 수 있다.
［실시예 12］
다음에 도 89～도 94를 이용하여 실시예 12의 반도체 장치의 구조를 설명한다.
본 실시예의 반도체 장치는, 실시예 2의 반도체 장치의 구조와 거의 같다. 그러나, 본 실시예의 반도체 장치의 구조는, 도전부(70)에 노치(700)가 배치된다는 점에 있어서, 실시예 2의 반도체 장치의 구조와 다르다.
본 실시예의 반도체 장치에 의하면, 오목형 기판과 볼록형 기판이 감합되는 것에 의해, 홀(13)에 원주모양 도전부(8)가 삽입되고, 절연재(5a) 및 (5b)가 홀(13)안에서 압출될 때, 홀(13)내의 절연재(5a) 및 (5b)는, 노치(700)를 거쳐 절연막(3) 위로 흘러나간다. 그 때문에 절연재(5a) 및 (5b)가 오목형 기판과 볼록형 기판이 감합을 저해하지 않는다. 따라서, 반도체 장치의 수율이 향상한다.
또한 다른 제조 방법으로서, 오목형 기판과 볼록형 기판이 감합되어, 오목형 기판과 볼록형 기판이 소정의 간극을 가지면서 도전부(70)와 접속부(41)가 접촉된 상태에서, 그 간극에 유동성을 갖는 절연재(5a) 및 (5b)가 충전되는 방법이 이용되는 경우에는, 절연재(5a) 및 (5b)가 노치(700)를 거쳐, 원주모양 도전부(80) 주위의 스페이스로 흘러들어온다. 그 때문에 절연재(5a) 및 (5b)가 원주모양 도전부(80) 주위의 스페이스로 흘러들어오기 쉽다.
그 결과, 절연막(5)에 공동이 형성되는 것을 방지할 수 있다.
또, 본 실시예의 반도체 장치의 변형예로서, 도 95～도 100에 나타나 있는 바와 같이 내부배선(40)의 접속부(41)에 노치(400)가 배치되는 구조가 채용되어도 좋다.
본 실시예의 변형예의 반도체 장치에 의해서도, 오목형 기판과 볼록형 기판이 감합되어, 오목형 기판과 볼록형 기판이 소정의 간극을 가지면서 도전부(70)와 접속부(41)가 접촉된 상태에서, 그 간극에 유동성을 갖는 절연재(5a) 및 (5b)가 충전될 때, 노치(400) 및 (700)를 거쳐, 절연재(5a) 및 (5b)가 원주모양 도전부(80) 주위의 스페이스로 흘러들어온다. 그 때문에 도 95～도 100에 도시하는 구조에 의하면, 노치(400)가 배치되므로, 전술의 도 89～도 94에 도시하는 구조에 비교하여, 더욱 절연재(5a) 및 (5b)가 원주모양 도전부(80) 주위의 스페이스로 흘러들어오기 쉽다. 따라서, 절연막(5)에 공동이 형성되는 것을 더욱 더 확실하게 방지할 수 있다.
［실시예 13］
다음에 실시예 13의 반도체 장치의 구조를 설명한다.
실시예 13에 도시하는 반도체 장치의 구조는, 도 101에 나타나 있는 바와 같이 절연막(5) 및 그보다 하측의 구조는, 실시예 1의 도 1에 도시하는 반도체 장치의 구조와 거의 같다. 그러나 본 실시예의 도 101에 도시하는 절연막(5) 및 그보다 하측의 구조는, 원주모양 도전부(8)의 노출면에, 도전막(8010)이 배치되는 점에 있어서, 실시예 1의 반도체 장치의 구조와 다르다.
다음에 도 101에 도시하는 반도체 장치의 절연막(5)보다도 상측 구조의 제조 방법을, 도 102～도 107을 이용하여 설명한다.
그 제조 방법에 있어서는, 우선, 도 102에 도시하는 구조를 얻을 수 있다. 도 102에 도시하는 구조는, 반도체 기판(1001)을 구비하고 있다. 반도체 기판 (1001)에는, 반도체 회로(102)가 배치된다. 반도체 회로(102)를 포함하는 반도체 기판(1001)의 주표면을 피복하도록 절연막(103)이 배치된다.
절연막(103)내에는, 내부배선(104)이 배치된다. 또한 내부배선(104)은 절연막(103)의 표면에 있어서 일부 노출하고 있다. 또한 절연막(103) 및 반도체 기판(1001)에 있어서, 그 두께 방향으로 뻗도록 홀(113)이 배치된다.
다음에 도 103에 나타나 있는 바와 같이 홀(113)의 내주면 및 바닥면을 피복함과 동시에 내부배선(104)의 한쪽 측면을 덮는 절연막(300)이 형성된다. 다음에 도 104에 나타나 있는 바와 같이 절연막(103)의 표면, 내부배선(104)의 표면 및 절연막(300)의 표면을 피복하는 도전막(350)을 형성한다.
다음에 도 105에 나타나 있는 바와 같이 도전막(350)을 피복하도록 도전부(8000)를 전기도금에 의해 형성한다. 다음에 도 106에 나타나 있는 바와 같이 도전부(8000)의 상측 부분 및 도전막(350)의 일부를 CMP(Chemical Mechanical Polishing)에 의해 제거하고, 원주모양 도전부(800) 및 도전막(360)을 형성한다. 다음에 도 107에 나타나 있는 바와 같이 원주모양 도전부(800)의 주표면으로부터 반도체 기판(1)의 주표면에 대하여 수직 방향으로 뻗도록 원주모양 도전부(8)를 형성한다. 이에 따라 얻어진 구조가, 실시예 1의 도 5에 도시하는 볼록형 기판에 대응하는 구조이다. 본 실시예의 원주모양 도전부(8)의 형성 방법은, 실시예 1의 원주모양 도전부(8)의 형성 방법과 완전 동일하다.
본 실시예의 도 107에 도시하는 볼록형 기판과 실시예 1의 도 3에 도시하는 오목형 기판을 감합시킨다. 다음에 반도체 기판(1)의 이면을 연마한 후, 원주모양 도전부(8)의 노출면에 도전막(8010)을 형성한다. 그 후에 반도체 기판(1001)의 이면을 연마하여 도전막(360)을 노출시킨다. 다음에 반도체 기판(1001)의 이면에 보호막(1000)을 형성한다. 그에 따라, 도 101에 나타나 있는 바와 같은 구조의 반도체 장치를 얻을 수 있다.
본 실시예의 반도체 장치에 의해, 전술한 각 실시예의 반도체 장치에 의해 얻어진 효과와 동일한 효과를 얻을 수 있다.
본 발명을 상세하게 설명했지만 이는 예시만을 위한 것으로 한정은 되지 않으며 발명의 정신과 첨부한 청구범위에 의해서만 한정되는 것을 명백하게 알 수 있을 것이다.
본 발명에 의하면, 어스펙트비가 클 경우에도, 미세화가 가능하여 신뢰성이 높고, 형성이 용이한 관통 전극을 갖는 반도체 장치를 얻을 수 있다.

Claims (15)

  1. 반도체 회로(2)를 갖는 반도체 기판(1)과,
    상기 반도체 회로(2)를 포함하는 상기 반도체 기판(1)의 표면을 피복하도록 형성된 제 1절연막(3)과,
    상기 제 1절연막(3) 내에 형성된 내부배선(4)(40)과,
    상기 제 1절연막(3) 위에 형성된 제 2절연막(5)과,
    상기 제 2절연막(5)내에 형성되어, 상기 내부배선(4)(40)에 직접적 또는 다른 부재(6)를 통해 전기적으로 접속됨과 동시에, 상기 제 2절연막(5)의 주표면에 있어서 노출하는 도전부(7)(70)와,
    상기 도전부(7)(70)의 하면에 직접적으로 또는 다른 부재를 통해 전기적으로 접속되어, 상기 반도체 기판(1)의 두께 방향으로 뻗고, 상기 반도체 기판(1)의 이면에 있어서 노출하는 원주모양 도전부(8)(80)와,
    상기 반도체 기판(1) 내에 배치되고, 상기 원주모양 도전부(8)(80)를 내포하도록 뻗는 관통구멍(13)을 구비하고,
    상기 관통구멍(13)의 내벽과 상기 원주모양 도전부(8)(80)가, 상기 제 2절연막(5)과 일체로 형성된 절연부에 의해 절연되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 관통구멍(13)에는, 상기 원주모양 도전부(8)(80)가 복수 내포되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 도전부(7)(70)의 상부가 상기 제 2절연막(5)의 주표면보다도 돌출하거나 또는 상기 도전부(7)(70)의 상기 표면에 상기 제 2절연막(5)의 주표면으로부터 돌출하는 돌기 전극(9)이 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제 2절연막(5)의 주표면을 피복하는 보호막(10)을 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 원주모양 도전부(8)(80)의 노출면 위에 상기 반도체 기판(1)의 이면으로부터 돌출하는 돌기 전극(11)을 더 구비한 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 절연부와 상기 원주모양 도전부(8)(80) 사이에 제 3절연막(12)(20b)(61)을 더 구비한 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 관통구멍(13)의 내주면 위에 이 내주면을 따르는 도전막(30)을 더 구비하고,
    상기 도전막(30)이 전위 고정된 것을 특징으로 하는 반도체 장치.
  8. 오목형 기판과 볼록형 기판을 준비하는 스텝을 구비한 반도체 장치의 제조 방법에 있어서,
    상기 오목형 기판은,
    반도체 회로(2)를 갖는 반도체 기판(1)과,
    상기 반도체 회로(2)를 포함하는 상기 반도체 기판(1)의 주표면을 피복하도록 배치된 제 1절연막(3)과,
    상기 제 1절연막(3)내에 배치된 내부배선(4)(40)을 포함하고,
    상기 제 1절연막(3) 및 상기 반도체 기판(1)에는, 상기 제 1절연막(3) 및 상기 반도체 기판(1)의 두께 방향으로 뻗는 오목부(13)가 배치되며,
    상기 볼록형 기판은,
    가기판(100)과,
    상기 가기판(100) 위에 형성된 도전부(7)(70)와,
    상기 가기판(100)의 주표면에 대하여 수직 방향으로 뻗는 원주모양 도전부(8)(80)를 포함하고,
    상기 볼록형 기판 및 상기 오목형 기판 중 적어도 어느 한쪽의 접합면에 있어서 유동성을 갖는 절연재(5a)(5b)가 도포된 상태에서, 상기 오목형 기판과 상기 볼록형 기판이 감합되거나 또는 상기 오목형 기판과 상기 볼록형 기판이 간극을 갖는 상태에서 감합되며, 상기 간극에 유동성을 갖는 절연재(5a)(5b)가 주입되는 스텝과,
    상기 도전부(7)(70)와 상기 내부배선(4)이 직접적으로 또는 다른 부재(6)를 통해 전기적으로 접속되는 스텝과,
    상기 유동성을 갖는 절연재(5a)(5b)를 경화시키고, 제 2절연막(5)을 형성하는 스텝과,
    상기 반도체 기판(1)의 이면을 연마함으로써 상기 원주모양 도전부(8)(80)를 노출시키는 스텝과,
    상기 가기판(100)을 제거함으로써 상기 도전부(7)(70)를 노출시키는 스텝을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 볼록형 기판은, 상기 원주모양 도전부(8)(80)를 복수 포함하고,
    상기 오목형 기판에는, 적어도 하나의 오목부(13)가 배치되며,
    2이상의 상기 원주모양 도전부(8)(80)가 상기 하나의 오목부(13)안에 삽입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 가기판(100)이 도전성을 갖고,
    상기 볼록형 기판을 준비하는 스텝은,
    상기 가기판(100) 위에 상기 원주모양 도전부(8)(80)를 형성하기 위한 주형(mold)을 형성하는 스텝과,
    상기 가기판(100)을 음극으로서 이용하는 전기도금에 의해 상기 주형 안에 상기원주모양 도전부(8)(80)를 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 8항에 있어서,
    상기 원주모양 도전부(8)(80)의 선단에 돌기 전극(11)을 전기도금에 의해 형성하는 스텝을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 8항에 있어서,
    상기 제 2절연막(5)의 표면을 피복하는 보호막(10)을 형성하는 스텝을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 8항에 있어서,
    상기 오목부(13)의 표면 상에 이 표면을 따르는 도전막(30)을 형성하는 스텝을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 8항에 있어서,
    상기 내부배선(40)은, 상기 도전부(70)의 하측에 있어서 상기 원주모양 도전부(80)를 둘러싸도록 배치되고, 상기 도전부(70)의 하면에 접촉하고 있으며,
    상기 내부배선(40) 및 상기 도전부(70) 중 적어도 어느 한쪽에 노치(400)(700)가 배치되고,
    상기 노치(400)(700)를 통해 상기 절연재(5a)(5b)가 유동하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 8항에 있어서,
    상기 원주모양 도전부(8)(80)의 표면 전체를 피복하도록 제 3절연막(12)(20b)(61)을 형성하는 스텝을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US7344959B1 (en) 2006-07-25 2008-03-18 International Business Machines Corporation Metal filled through via structure for providing vertical wafer-to-wafer interconnection
US7973413B2 (en) 2007-08-24 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
JP2010114320A (ja) * 2008-11-07 2010-05-20 Panasonic Corp 半導体装置
US8531565B2 (en) 2009-02-24 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Front side implanted guard ring structure for backside illuminated image sensor
US9142586B2 (en) 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
US8232137B2 (en) * 2009-12-10 2012-07-31 Intersil Americas Inc. Heat conduction for chip stacks and 3-D circuits
US8492260B2 (en) * 2010-08-30 2013-07-23 Semionductor Components Industries, LLC Processes of forming an electronic device including a feature in a trench
KR101688006B1 (ko) * 2010-11-26 2016-12-20 삼성전자주식회사 반도체 장치
JP6051359B2 (ja) * 2010-12-22 2016-12-27 俊 保坂 コア付きインダクタ素子およびその製造方法
KR101801137B1 (ko) * 2011-02-21 2017-11-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6154583B2 (ja) * 2012-06-14 2017-06-28 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
US8981533B2 (en) 2012-09-13 2015-03-17 Semiconductor Components Industries, Llc Electronic device including a via and a conductive structure, a process of forming the same, and an interposer
US9159699B2 (en) * 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
US9449898B2 (en) 2013-07-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having backside interconnect structure through substrate via and method of forming the same
US9812354B2 (en) 2015-05-15 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a material defining a void

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296896A (ja) 2003-03-27 2004-10-21 Seiko Epson Corp 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法
JP2006080149A (ja) 2004-09-07 2006-03-23 Sharp Corp 半導体装置の積層構造

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01185943A (ja) * 1988-01-21 1989-07-25 Nec Corp 半導体集積回路装置
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
JP2001127242A (ja) * 1999-10-22 2001-05-11 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器、およびそれらの製造方法
JP4522574B2 (ja) 2000-12-04 2010-08-11 大日本印刷株式会社 半導体装置の作製方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296896A (ja) 2003-03-27 2004-10-21 Seiko Epson Corp 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法
JP2006080149A (ja) 2004-09-07 2006-03-23 Sharp Corp 半導体装置の積層構造

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