KR20060113412A - 반도체 장치와 그 제조 방법 - Google Patents

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KR20060113412A
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resin layer
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도모키 고바야시
도시지 시마다
아키노부 이노우에
아츠노리 가지키
히로유키 가토
히로시 시미즈
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신꼬오덴기 고교 가부시키가이샤
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Abstract

도전막을 형성하는 것이 곤란한 밀봉 수지 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층을 설치하고, 및 전자 부품에 전기적으로 접속되는 배선 패턴을 수지층 상에 설치한다.
도전막, 수지층, 실드층, 보호막, 밀봉 수지

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR APPARATUS AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제 1 예시적, 비제한적 실시예에 따른 반도체 장치의 단면도.
도 2는 예시적, 비제한적 실시예의 반도체 장치를 형성하는 반도체 장치 형성용 기판의 평면도.
도 3은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 1).
도 4는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 2).
도 5는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 3).
도 6은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 4).
도 7은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 5).
도 8은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도 면(그 6).
도 9는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 7).
도 10은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 8).
도 11은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 9).
도 12는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 10).
도 13은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 11).
도 14는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 12).
도 15는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 13).
도 16은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 14).
도 17은 본 발명의 제 2 예시적, 비제한적 실시예에 따른 반도체 장치의 단면도.
도 18은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도 면(그 1).
도 19는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 2).
도 20은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 3).
도 21은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 4).
도 22는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 5).
도 23은 본 발명의 제 3 예시적, 비제한적 실시예에 따른 반도체 장치의 단면도.
도 24는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 1).
도 25는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 2).
도 26은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 3).
도 27은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 4).
도 28은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도 면(그 5).
도 29는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 6).
도 30은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 7).
도 31은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 8).
도 32는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 9).
도 33은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 10).
도 34는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 11).
도 35는 본 발명의 제 4 예시적, 비제한적 실시예에 따른 반도체 장치의 단면도.
도 36은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 1).
도 37은 반도체 장치의 예시적, 비제한적 실시예의 제조 공정을 나타내는 도면(그 2).
도 38은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도 면(그 3).
도 39는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 4).
도 40는 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 5).
도 41은 예시적, 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면(그 6).
도 42는 전자 부품을 밀봉하는 실드층과 밀봉 수지를 포함하는 종래 반도체 장치의 사시도.
도면의 주요 부분에 대한 부호의 설명
10,40,50,60…반도체 장치 11…기판
11A,12A,14B,41A,52B,61A…상면 12…비아 접속용 단자
13…전자 부품 14, 41, 61…밀봉 수지
14A, 15A, 21A,33A, 36A, 42A, 52A, 63A…개구부
14C, 52C, 61B…측면 15, 42, 52, 63…수지층 17, 45, 65…비아 18…배선 패턴 19…접속부 21, 55…보호막 23…확산방지막 25…다른 전자 부품 30…반도체 장치 형성용 기판 32…시드층 33, 36…레지스트층 35…도전막 53…실드층 57, 59, 62, 64…홈부
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히 전자 부품을 밀봉하는 밀봉 수지를 포함하는 반도체 장치와 그 제조 방법에 관한 것이다.
종래 반도체 장치는 기판 상에 탑재되는 전자 부품을 밀봉하는 밀봉 수지와, 밀봉 수지 상에 전자파(電磁波)로부터 전자부품을 보호하기 위한 실드층(shielding layer)을 포함한다.
도 42는 전자 부품을 밀봉하는 밀봉 수지와 실드층을 포함하는 종래 반도체 장치의 사시도이다. 도 42에서, 실드층(105)과 밀봉 수지(104)의 일부를 반도체 장치(100)의 구조를 이해하기 용이하도록 절결(切缺)하여 도시한다.
도 42에 나타낸 바에 같이, 반도체 장치(100)는 기판(101), 전자 부품(102), 밀봉 수지(104) 및 실드층(105)을 갖는다.
전자 부품(102)은 기판(101)상에 탑재된다. 예컨대, 전자 부품(102)은 고주파 반도체 소자, 칩 저항 또는 칩 커패시터이다. 밀봉 수지(104)는 외부의 충격 등으로부터 전자 부품(102)을 보호한다. 전자 부품(102)을 피복하도록 밀봉 수지(104)를 설치한다. 밀봉 수지(104)는 우수한 내충격성 및 내구성을 가지며 그 표면은 평탄한 면으로 형성된다.
실드층(105)은 밀봉 수지(104)의 상면을 피복하도록 밀봉 수지(104) 상에 직 접 설치된다. 실드층(105)으로서, 예컨대, 스퍼터 법, 진공 증착법 또는 도금법에 의해 형성되는 도전막(금속막)을 이용할 수 있다. 실드층(105)은 외부로부터 전자파를 차단함으로써 전자파로부터 전자 부품(102)을 보호한다. (예를 들면, 일본 문헌: 일본국 공개 특허 제-2002-280468호 공보 참조)
그러나, 밀봉 수지(104)는 우수한 내충격성과 내구성을 가지고 있어서 그 표면을 조면화하기가 곤란하다. 이 결과로서, 스퍼터법, 진공 증착법, 도금법 등에 의해 형성되는 도전막과 밀봉 수지(104) 사이의 밀착성이 악화되고, 밀봉 수지(104)상에 배선 패턴 또는 도전막으로 이루어진 실드층(105)을 직접 형성하기가 곤란했다.
또한, 종래 반도체 장치(100)에서는, 실드층(105)이 밀봉 수지(104)의 측면에 설치되지 않아서, 밀봉 수지(104)의 측면으로부터 침입하는 전자파 때문에 전 자 부품(102)의 전기적 특성이 감소하는 문제가 있었다.
또한, 최근 전자 기기의 고성능화에 따라 반도체 장치(100)의 탑재 밀도를 향상시켜야 한다는 문제가 있다.
본 발명은, 탑재 밀도를 향상시키고 전자파를 고정밀도로 차단할 수 있는 반도체 장치, 및 그 제조 방법을 제공하는 것을 목적으로 한다.
일 형태에서, 기판, 기판 상에 탑재되는 전자 부품, 전자 부품을 밀봉하는 밀봉 수지, 밀봉 수지 상에 설치되며, 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층, 및 전자 부품과 전기적으로 접속되고 수지층 상에 설치되는 도체 패턴을 포함하는 반도체 장치를 개시한다.
도전막을 형성하는 것이 곤란한 밀봉 수지 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층을 설치함으로써, 수지층 상에 도전 패턴을 설치할 수 있고 반도체 장치의 탑재 밀도를 향상시킬 수 있다.
여기서, 도전 패턴은 배선 패턴 또는 안테나를 포함한다.
또한, 상술한 구조에서, 도전 패턴은 다른 전자 부품을 접속하는 접속부를 가질 수 있다. 도전 패턴에 접속부를 설치함으로써, 다른 전자 부품이 접속부에 탑재되고 또한 탑재 밀도가 향상될 수 있다.
다른 형태에서는, 기판, 기판에 형성되는 접지 단자, 기판 상에 탑재되는 전자 부품, 전자 부품을 밀봉하는 밀봉 수지, 밀봉 수지 상에 설치되며 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층, 및 접지 단자에 전기적으로 접속되고 수지층 상에 설치되는 실드층을 포함하는 반도체 장치를 기술한다.
도전막을 형성하는 것이 곤란한 밀봉 수지 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층을 설치함으로써, 수지층 상에 실드층이 설치될 수 있다.
또한, 상술한 구조에서는, 밀봉 수지의 상면 및 측면을 연속적으로 피복하도록 수지층을 설치할 수 있고, 수지층을 피복하도록 실드층을 설치할 수 있다. 따라서 밀봉 수지의 상면 및 측면을 둘러싸도록 실드층을 설치함으써, 전자파를 고정 밀도로 차단할 수 있다.
다른 형태에서는, 기판, 기판 상에 탑재되는 전자 부품, 및 전자 부품을 밀봉하는 밀봉 수지를 포함하는 반도체 장치로서, 밀봉 수지 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층을 형성하는 수지층 형성 공정, 및 수지층 상에 도체 패턴을 형성하는 도체 패턴 형성 공정을 포함하는 반도체 장치의 제조 방법을 기술한다.
도전막을 형성하는 것이 곤란한 수지층 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층을 형성하는 수지층 형성 공정을 설치함으로써, 수지층 상에 도체 패턴을 형성할 수 있다. 여기서, 도체 패턴은 배선 패턴 또는 안테나를 포함한다.
다른 형태에서는, 기판, 기판 상에 형성되는 접지 단자, 기판 상에 탑재되는 전자 부품, 및 전자 부품을 밀봉하는 밀봉 수지 포함하는 반도체 장치로서, 밀봉 수지 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층을 형성하는 수지층 형성 공정, 및 수지층 상에 접지 단자에 전기적으로 접속되는 실드층을 형성하는 실드층 형성 공정을 포함하는 반도체 장치의 제조 방법을 기술한다.
도전막을 형성하는 것이 곤란한 밀봉 수지 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층을 형성하는 수지층 형성 공정을 설치함으로써, 수지층 상에 실드층을 형성할 수 있다.
하나 이상의 후술하는 장점이 몇몇 실시예에 나타날 수 있다. 예를 들면, 탑재 밀도를 향상할 수 있고, 전자파를 고정밀도로 차단할 수 있다.
다음, 도면에 기초하여 본 발명의 실시예를 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 예시적, 비제한적 실시예에 따른 반도체 장치의 단면도이다. 도 1에서, H1은 비아 접속용 단자(12)의 높이(이하 "높이 H1"이라 함)를 나타내고, 기판(11)의 상면(11A)을 기준으로 하는 경우 M1은 밀봉 수지(14)의 두께(이하 "두께 M1"이라 함)를 나타내며, M2는 각각 수지층(15)의 두께(이하 "두께 M2"라 함)를 나타낸다.
우선, 도 1을 참조하여 본 발명의 예시적, 비제한적 실시예에 따른 반도체 장치(10)를 설명한다. 반도체 장치(10)는 기판(11), 비아 접속용 단자(12), 전자 부품(13), 밀봉 수지(14), 수지층(15), 비아(17), 배선 패턴(18), 보호막(21) 및 확산 방지막(23)을 갖는다.
기판(11)은 전자 부품(13)을 마더 보드(mother board)등의 다른 기판(도시 생략)에 전기적으로 접속한다. 예를 들면, 기판(11)으로서, 인쇄 배선 기판을 이용할 수 있다.
기판(11) 상에 비아 접속용 단자(12)를 설치하고, 배선(도시 생략)에 의해 전자 부품(13)과 전기적으로 접속한다. 또한, 비아 접속용 단자(12)의 상면(12A)이 비아(17)에 접속된다. 예를 들면, 기판(11)의 배선 상에 기둥 형상의 Cu 도금막을 석출하거나, 기둥 형상의 구리 재료를 배치함으로써 비아 접속용 단자(12)를 형성할 수 있다.
또한, 비아 접속용 단자(12)의 높이(H1)를 높일 수 있다( H1〈 M1). 비아 접속용 단자(12)의 높이(H1)를 높임으로써, 밀봉 수지(14)에 형성되는 개구부(14A)의 폭을 줄여서 개구부(14A)를 용이하게 형성할 수 있다.
기판(11) 상에 전자 부품(13)을 탑재한다. 예컨대, 전자 부품(13)으로서, 수정 진동자(crystal oscillator), 칩 커패시터, 칩 저항 또는 반도체 칩 등의 수동(passive) 부품을 이용할 수 있다.
밀봉 수지(14)는 비아 접속용 단자(12)의 상면(12A)을 노출하는 개구부(14A)를 가지며, 전자 부품(13)을 밀봉하도록 기판(11) 상에 설치된다. 밀봉 수지(14)는 외부로부터의 충격 등으로부터 기판(11) 상에 탑재되는 전자 부품(13)을 보호한다. 밀봉 수지(14)는 우수한 내충격성 및 내구성을 가지며, 그 표면은 평탄한 면으로 형성되어, 밀봉 수지(14)의 표면을 조면화하기가 곤란하다. 이 결과로서, 스퍼터법, 진공 증착법, 도금법 등에 의해 형성되는 도전막에 대한 밀착성이 나빠서 도전막이 박리하고, 밀봉 수지(14)상에 도전막(배선 패턴(18))을 직접 형성하는 것이 곤란하다. 예컨대, 밀봉 수지(14)로서, 몰딩 수지(molding resin)를 이용할 수 있다. 예컨대, 몰딩 수지로서, 트랜스퍼(transfer) 몰딩법에 의해 형성되는 에폭시형 몰딩 수지를 이용할 수 있다. 보다 구체적으로 , 경화제(충전제와 함께)가 에폭시 수지를 포함되는 수지를 이용할 수 있다. 예를 들면, 에폭시 수지로서 크레졸 노보락(cresol novolac) 타입 에폭시 수지, 경화제로서 페놀 노보락(phenol novolac) 타입 수지, 충전제로서 용융 실리카(fused silica) 또는 결정질 실리카(crystalline silica)를 이용할 수 있다. 또한, 예컨대, 밀봉 수지(14)의 두께 (M1)를 1㎜로 설정할 수 있다.
수지층(15)은 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높고 도전막을 형성할 수 있을 정도로 조면화를 실행할 수 있는 수지층이다. 수지층(15)은 비아 접속용 단자(12)의 상면(12A)을 노출하는 개구부(15A)를 갖고 밀봉 수지(14)의 상면(14B)을 피복하도록 설치된다. 또한, 개구부(15A)는 비아(17)를 노출하는 개구부이다. 예컨대, 수지층(15)으로서, 에폭시 타입 수지 또는 에폭시 타입 수지에 Pd 등의 도금 촉매로서 이용되는 금속 입자가 분산되는 재료를이용할 수 있다. 보다 구체적으로, 경화제 도는 충전제를 포함하지 않는 에폭시 수지, 페놀 타입 수지, 액정 중합체(liquid crystal polymer), 또는 폴리마이드 수지를 이용할 수 있다. 수지층(15)으로서의 에폭시 수지는 경화제 또는 충전제를 포함하지 않기 때문에, 밀봉 수지(14)로서 경화제 및/또는 충전제를 갖는 에폭시 수지의 밀착성에 비하여 조면화 처리를 함으로써 그 밀착성을 향상시킬 수 있다.
예컨대, 수지층(15)의 두께(M2)는 30㎛ 내지 60㎛이다.
따라서, 도전막에 대한 밀착성이 나쁜 밀봉 수지(14) 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높은 수지층(15)을 설치함으로써, 수지층(15) 상에 배선 패턴(18)을 설치할 수 있고, 반도체 장치(10)의 탑재 밀도를 향상시킬 수 있다.
보다 구체적으로, 몰딩 수지에 포함되는 충전제 성분량이 상당하기 때문에(예를 들면, 70wt%)Y, 몰딩 수지에 도전막에 대한 밀착성의 향상을 위한 조면화 처리를 실행하더라도, 충전제의 떨어짐(falling down)(붕괴)때문에, 구조체의 밀착 이 유지될 수 없다. 예를 들면, 몰딩 수지에 도전막을 설치하는 경우에, 몰딩 수지로부터 도전막을 박리하는 도전막의 박리 강도는 20-60g/㎝이다. 이와는 대조적으로, 도전막에 대한 밀착성이 도전막에 대한 몰딩 수지의 밀착성보다 높은 수지층을 몰딩 수지 상에 설치하고(열 경화에 의해 몰딩 수지에 수지층을 밀착한다), 그 다음 도전막을 수지층 상에 설치하는 경우, 도전막의 박리 강도는 600g/㎝이상이 되어 결과적으로 도전막에 대한 밀착성이 향상된다. 또한, 도전막은 시드층(seed layer)도 포함하고 있다. 또한, 안테나를 배선 패턴(18) 대신에 형성할 수 있다. 이에 도전막은 배선 패턴, 안테나, 또는 시드층 등의 도체 패턴을 구성하는 막을 의미한다.
수지층(15)에 형성되는 개구부(15A) 내에 비아(17)를 설치한다. 비아(17)는 하단에서 비아 접속용 단자(12)와 전기적으로 접속되고 상단에서 배선 패턴(18)과 전기적으로 접속된다. 예컨대, 도금법으로 비아(17)를 형성할 수 있다. 또한, 예컨대, Cu를 비아(17)의 재료로 이용할 수 있다.
배선 패턴(18)은 수지층(15) 상에 설치되고 다른 전자 부품(25)를 탑재하기 위해 접속부(19)를 갖는다. 따라서, 배선 패턴(18)에 다른 전자 부품(25)을 탑재하기 위해 접속부(19)를 설치함으로써, 반도체 장치(10)의 탑재 밀도를 더 향상 시킬 수 있다.
예컨대, 스퍼터법, 진공 증착법, 또는 도금법에 의해 형성되는 도전막을 패터닝함으로써 배선 패턴(18)을 형성할 수 있다. 스퍼터법 또는 진공 증착법을 이용하는 경우에는, 예컨대, Al을 배선 패턴의 재료로 이용할 수 있다. 또한, 도금법 을 이용하는 경우에는, 예컨대, Cu를 배선 패턴(18)의 재료로 이용할 수 있다. 또한, 예컨대, 그외 전자 부품(25)으로서, 수정 진동자, 칩 커패시터, 칩 저항 또는 반도체 칩 등의 수동 소자를 이용할 수 있다.
보호막(21)은 절연성을 갖는 막이며 접속부(19) 이외에 배선 패턴(18)을 피복하도록 수지층(15) 상에 설치된다. 보호막(21)은 외부로부터의 충격 등으로부터 배선 패턴(18)을 보호하는 막이다. 예컨대, 보호막(21)으로서, 땜납 레지스트(solder resist)를 이용할 수 있다.
확산 방지막(23)은 접속부(19) 상에 설치된다. 예컨대, 확산 방지막(23)으로서, Ni/Au층(접속부(19) 상에 설치되는 Ni층과 Ni층 상에 설치되는 Au층의 조합층)을 이용할 수 있다.
반도체 장치의 예시적이고 비제한적 실시예에 따라서, 도전막에 대한 밀착성이 나쁜 밀봉 수지(14) 상에 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높은 수지층(15)을 설치함으로써, 수지층(15) 상에 배선 패턴(18)을 설치하여 반도체 장치(10)의 탑재 밀도를 향상시킬 수 있다. 또한, 배선 패턴(18)에 그외 전자 부품(25)을 접속하는 접속부(19)을 설치함으로써 탑재 밀도를 더욱 향상시킬 수 있다.
또한, 예시적이고 비제한적 실시예에 따라서, 비아 접속용 단자(12)를 설치하지 않고 기판(11)의 배선에 비아(17)를 직접 접속할 수도 있다. 또한, 기판(11)의 배선에 접속되는 외부 접속 단자를 기판(11)의 저면에 설치할 수 있다. 또한, 전자 부품(13) 사이의 전기 접속을 위한 리드선으로서 배선 패턴(18)을 이용할 수 있다.
도 2는 반도체 장치의 예시적이고 비제한적 실시예를 형성하는 반도체 장치 형성용 기판의 평면도이다. 도 2에서, A는 반도체 장치(10)를 형성하는 영역(이하 "반도체 장치 형성 영역 A"라 칭함)을 나타내고, B는 다이싱 블레이드(dicing blade)가 반도체 장치 형성용 기판(30)을 절단하는 위치(이하 "다이싱 위치 B"라 칭함)를 각각 나타낸다.
그 다음, 도 2를 참조하여 반도체 장치(10)가 형성되는 반도체 장치 형성용 기판(30)을 설명한다. 반도체 장치 형성용 기판(30)은 복수의 반도체 장치 형성 영역(A)을 갖는다. 반도체 장치 형성용 기판(30)의 반도체 장치 형성 영역(A)에 기판(11)을 형성한다. 후술하는 바와 같이 반도체 장치(10)에 대응하는 구조체를 형성한 후에 다이싱 위치(B)를 따라 반도체 장치 형성용 기판(30)을 절단한다. 이 결과로서, 반도체 장치(10)는 개별 조각으로 분할되어 반도체 장치(10)가 제조된다. 예컨대, 글라스 에폭시(glass epoxy)를 반도체 장치 형성용 기판(30)의 재료로 이용할 수 있다.
도 3 내지 16은 예시적이고 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면이다. 도 3 내지 16에서, 도 1에 나타낸 반도체 장치(10)와 동일 구성 부품에는 동일 번호를 부여한다.
그 다음, 도 3 내지 16을 참조하여 예시적이고 비제한적 실시예의 반도체 장치(10)의 제조 방법을 설명한다. 도 3에 나타낸 바와 같이, 우선 비아 접속용 단자(12)을 반도체 장치 형성 영역(A)에 형성되는 기판(11) 상에 형성한 다음, 기판 (11)상에 전자 부품(13)을 탑재한다(전자 부품 탑재 공정). 예를 들면, 기둥 형상의 Cu도금막을 석출하거나 기둥 형상의 구리 재료를 배치함으로써 비아 접속용 단자(12)를 형성할 수 있다.
그 다음, 도 4에 나타낸 바와 같이, 비아 접속용 단자(12) 및 전자 부품(13)를 피복하도록 기판(11) 상에 밀봉 수지(14)를 형성한다(밀봉 수지 형성 공정). 예컨대, 밀봉 수지(14)의 두께(M1)를 1㎜로 설정할 수 있다. 또한, 예컨대, 비아 접속용 단자(12) 상에 밀봉 수지(14)의 두께(M3)를 200㎛로 설정할 수 있다.
그 다음, 도 5에 나타낸 바와 같이, 비아 접속용 단자(12)의 상면(12A)을 노출하는 개구부(14A)를 밀봉 수지(14)에 형성한다. 예컨대, 레이저 또는 드릴에 의해 개구부(14A)를 형성할 수 있다.
그 다음, 도 6에 나타낸 바와 같이, 개구부(14A)를 충전하고 또한 밀봉 수지(14)의 상면(14A)을 피복하도록 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높은 수지층(15)를 형성한다(수지층 형성 공정). 예컨대, 수지층(15)으로서, 에폭시 타입 수지 또는 에폭시 타입 수지에 Pd 등의 도금 촉매로서 이용되는 금속 입자가 분산되는 재료가 이용될 수 있다. 예컨대, 수지층(15)의 두께(M2)를 30㎛ 내지 60㎛로 설정할 수 있다.
그 다음, 도 7에 나타낸 바와 같이, 비아 접속용 단자(12)의 상면(12A)을 노출하는 개구부(15A)를 수지층(15) 내에 형성한 후, 수지층(15)의 표면을 조면화한다. 예컨대, 레이저 또는 드릴에 의해 개구부(15A)를 형성할 수 있다. 또한, 예컨대, 수지층(15) 표면의 조면화 처리로서, 디스미어(desmear) 처리를 이용할 수 있다.
그 다음, 도 8에 나타낸 바와 같이, 개구부(15A) 및 개구부(15A)를 형성하는 수지층(15)에 노출되는 비아 접속용 단자(12)의 상면(12A)를 피복하도록 시드층(32)을 형성한다. 예컨대, 무전해 도금법에 의해서 형성되는 Cu층을 시드층(32)으로 이용할 수 있다.
그 다음, 도 9에 나타낸 바와 같이, 시드층(32) 상에 배선 패턴(18)의 형상에 대응하는 개구부(33A)를 갖는 레지스트층(33)을 형성한다. 그 다음, 도 10에 나타낸 바와 같이, 시드층(32) 상에 전해 도금법에 의해 도전막(35)을 형성한다. 이 결과로서, 도전막(35) 및 시드층(32)으로 이루어진 비아(17)를 개구부(15a)에 형성한다. 예컨대, Cu막을 도전막(15)으로 형성할 수 있다.
그 다음, 도 11에 나타낸 바와 같이, 레지스트 박리제(resist stripping agent)에 의해 레지스트층(33)을 제거한다. 그 다음, 도 12에 나타낸 바와 같이, 도전막(35)으로 피복되지 않은 불필요한 시드층(32)을 제거한다(배선 패턴 형성 공정). 이 결과로서, 수지층(15) 상에 도전막(35) 및 시드층(32)으로 이루어진 배선 패턴(18)(접속부(19)포함)을 형성한다.
그 다음, 도 13에 나타낸 바와 같이, 배선 패턴(18) 및 수지층(15)을 피복하면서 접속부(19)를 노출하는 개구부(36A)를 포함하는 레지스트층(36)을 형성한다.
그 다음, 도 14에 나타낸 바와 같이, 접속부(19) 상에 확산 방지막(23)을 형성한다. 예컨대, 확산 방지막(23)으로서, Ni/Au층(접속부(19) 상에 설치되는 Ni층과 Ni층 상에 설치되는 Au층의 조합층)을 형성한다. 예컨대, 접속부(19)를 급전층 (power feeding layer)으로 이용하는 전해 도금법에 의해, Ni/Au층을 형성할 수 있다. 확산 방지막(23)을 형성한 다음 레지스트 박리제에 의해 레지스트층(36)을 제거한다.
그 다음, 도 15에 나타낸 바와 같이, 배선 패턴(18) 및 수지층(15)을 피복하면서 확산 방지막(23)을 노출하는 개구부(21A)를 포함하는 보호막(21)을 형성한다(보호막 형성 공정). 보호막(21)은 절연성을 갖는 막이다. 예컨대, 보호막(21)으로서, 땜납 레지스트를 이용할 수 있다.
그 다음, 도 16에 나타낸 바와 같이, 다이싱 위치(B)를 따라 도 15에 나타낸 구조체를 절단하고 개별 조각으로 분할하고, 이에 의해서 반도체 장치(10)를 제조한다.
예시적이고 비제한적 실시예의 반도체 장치 제조 방법에 따라서, 도전막(35)을 형성하는 것이 곤란한 밀봉 수지(14) 상에 도전막(35)에 대한 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높은 수지층(15)을 형성하는 수지층 형성 공정을 포함함으로써 수지층(15) 상에 배선 패턴(18)을 형성할 수 있다.
(제 2 실시예)
도 17 은 본 발명의 예시적이고 비제한적 실시예에 따른 반도체 장치의 단면도이다. 도 17에서, M4는 밀봉 수지(41)의 두께(이하 "두께 M4"라 칭함)를 나타내고, M5는 수지층(42)의 두께(이하"두께 M5"라 칭함)를 각각 나타낸다. 또한, 도 17에서, 제 1 예시적이고 비제한적 실시예의 반도체 장치(10)와 동일 구성 부품에는 동일 번호를 부여한다.
우선, 도 17을 참조하여 본 발명의 예시적이고 비제한적 실시예에 따른 반도체 장치(40)를 설명한다. 제 1 예시적이고 비제한적 실시예의 반도체 장치(10)에 설치되는 밀봉 수지(14), 수지층(15), 및 비아(17) 대신에 밀봉 수지(41), 수지층(42), 비아(45)를 설치하는 것을 제외하고는 반도체 장치(40)는 반도체 장치(10)의 구조와 유사한 구조를 갖는다.
밀봉 수지(41)는 제 1 예시적이고 비제한적 실시예에서 설명하는 밀봉 수지(14)의 특성과 유사한 특성을 갖는 수지이며 도전막에 대한 밀착성이 나쁜 수지이다. 기판(11) 상에 전자 부품(13)을 밀봉하도록 밀봉 수지(41)를 설치한다. 또한, 밀봉 수지(41)의 상면(41A)을 비아 접속용 단자(12)의 상면(12A)과 거의 동일면에 형성한다. 즉, 비아 접속용 단자(12)의 높이(H1)와 거의 동일하게 되도록 밀봉 수지(41)의 두께(M4)를 구성한다. 밀봉 수지(41)로서, 제 1 예시적이고 비제한적 실시예에서 설명하는 밀봉 수지(14)와 유사한 수지를 이용할 수 있다.
따라서, 비아 접속용 단자(12)의 상면(12A)과 거의 동일면에 밀봉 수지(41)의 상면(41A)을 형성함으로써, 밀봉 수지(41)의 두께(M4)를 얇게 해서 반도체 장치(40)의 소형화(박형화)를 성취할 수 있다.
수지층(42)은 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(41)의 밀착성보다 높은 수지층이며 도전막을 형성할 수 있을 정도로 조면화를 실행할 수 있다. 수지층(42)은 비아 접속용 단자(12)의 상면(12A)을 노출하는 개구부(42A)를 갖고 밀봉 수지(41)의 상면(41B)을 피복하도록 설치된다. 수지층(42)으로서, 제 1 예시적이고 비제한적 실시예에서 설명하는 밀봉 수지(15)와 유사한 수지를 이용할 수 있다. 또한 도전막은 시드층을 포함한다. 또한, 배선 패턴(18) 대신에 안테나를 형성할 수 있다. 여기서 도전막은 배선 패턴, 안테나, 또는 시드층 등의 도체 패턴을 구성하는 막을 의미한다.
수지층(42)에 형성되는 개구부(42A)에 비아(45)를 설치하여, 배선 패턴(18)과 비아 접속용 단자(12) 사이를 전기적으로 접속한다.
반도체 장치의 예시적이고 비제한적 실시예에 따라서, 도전막에 대한 밀착성이 밀봉 수지(41) 상에 도전막에 대한 밀봉 수지(41)의 밀착성보다 높은 수지층(42)을 설치하고, 수지층(42) 상에 배선 패턴(18)을 형성함으로써, 반도체 장치(40)의 탑재 밀도를 향상할 수 있고, 또한 밀봉 수지(41)의 두께(M4)을 얇게 해서 반도체 장치(40)의 소형화를 성취할 수 있다.
또한, 기판(11)의 배선에 접속되는 외부 접속 단자를 기판(11)의 하면에 설치할 수 있다. 또한, 전자 부품(13) 사이의 전기 접속을 위한 리드선으로서 배선 패턴(18)을 이용할 수 있다.
도 18 내지 22는 예시적이고 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면이다. 도 18 내지 22에서, 도 17에서 설명하는 반도체 장치(40)와 동일 구성 부품에는 동일 번호를 부여한다. 또한 도 18 내지 22에서, A1은 반도체 장치(40)를 형성하는 영역(이하 "반도체 장치 형성 영역 A1"이라 칭함)을 나타내고, B1은 다이싱 블레이드가 절단한 위치(이하" 다이싱 위치 B1"이라 칭함)를 각각나타낸다.
그 다음, 도 18 내지 22를 참조하여 예시적이고 비제한적 실시예의 반도체 장치(40)의 제조 방법을 설명한다.
우선, 제 1 예시적이고 비제한적 실시예에서 설명하는 도 3 내지 도 4의 처리와 유사한 처리를 실행하고, 비아 접속용 단자(12)를 형성하는 기판(11) 상에 전자 부품(13)을 탑재하고(전자 부품 탑재 공정), 비아 접속용 단자(12)와 전자 부품(13)을 피복하도록 밀봉 수지(41)를 형성한다(밀봉 수지 형성 공정).
그 다음, 도 18에 나타낸 바와 같이, 밀봉 수지(41)의 상면(41A)이 비아 접속용 단자(12)의 상면 (12A)과 동일면이 되도록 밀봉 수지(41)을 연마한다(M4 = H1).
그 다음, 도 19에 나타낸 바와 같이, 밀봉 수지(41)의 상면(41A) 및 비아 접속용 단자(12)의 상면(12A)을 피복하도록 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(41)의 밀착성보다 높은 수지층(42)을 형성한다(수지층 형성 공정). 예컨대, 수지층(42)의 두께(M5)를 30㎛ 내지 60㎛로 설정할 수 있다.
그 다음, 도 20에 나타낸 바와 같이, 비아 접속용 단자(12)의 상면 (12A)을 노출하는 개구부(42A)를 수지층(42)에 형성한 다음, 개구부(42A)를 형성하는 수지층(42)의 표면을 조면화한다. 예컨대, 레이저 또는 드릴에 의해 개구부(42A)를 형성할 수 있다. 또한, 예컨대, 수지층(42) 상면의 조면화 처리로서, 디스미어 처리를 이용할 수 있다.
그 다음, 도 21에 나타낸 바와 같이, 개구부(42A)에 노출되는 비아 접속용 단자(12)의 상면(12A) 및 개구부(42A)가 형성된 수지층(42)을 피복하도록 시드층(32)을 형성한다. 예컨대, 시드층(32)으로서, 전해 도금법에 의해 형성되는 Cu층 을 이용할 수 있다.
그 다음, 제 1 예시적이고 비제한적 실시예에서 설명하는 도 9 내지 16의 공정(배선 패턴 형성 공정 및 보호막 형성 공정을 포함)과 유사한 처리를 실행함으로써, 도 22에 나타낸 바와 같이, 도전막(35) 및 시드층(32)으로 이루어진 비아(45)를 포함하는 반도체 장치(40)를 제조한다.
예시적이고 비제한적 실시예의 반도체 장치 제조 방법에 따라서, 밀봉 수지(41)의 상면(41A)이 비아 접속용 단자(12)의 상면(12A)과 동일면이 되도록 밀봉 수지(41)를 연마함으로써, 밀봉 수지(41)의 두께(M4)를 얇게 해서 반도체 장치(40)의 소형화를 성취할 수 있다.
(제 3 실시예)
도 23은 본 발명의 제 3 예시적이고 비제한적 실시예에 따른 반도체 장치의 단면도이다. 도 23에서, M6은 수지층(52)의 두께(이하 "두께 M6"라 칭함)를 나타내고, M7은 각각 실드층(53)의 두께(이하 "두께 M7"이라 칭함)를 나타낸다. 또한, 도 23에서, 제 1 예시적이고 비제한적 실시예의 반도체 장치(10)와 동일 구성 부품에는 동일 번호를 부여한다.
도 23을 참조하여 본 발명의 예시적이고 비제한적 실시예에 따른 반도체 장치(50)를 설명한다. 반도체 장치(50)는 기판(11), 전자 부품(13), 밀봉 수지(14), 비아(17), 접지 단자(51), 수지층(52), 실드층(53) 및 보호막(55)을 갖는다.
접지 단자(51)는 접지 전위로 설정되는 단자이며 기판(11)상에 설치된다. 접지 단자(51)는 비아(17)을 통하여 실드층(53)과 전기적으로 접속된다.
수지층(52)은 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높고, 도전막을 형성할 수 있을 정도로 조면화를 실행할 수 있는 수지이다. 수지층(52)은 접지 단자(51)의 상면(51A)를 노출하는 개구부(52A)를 가지며 밀봉 수지(14)의 상면(14B)과 측면(14C)를 피복하도록 설치된다. 수지층(52)으로서, 제 1 예시적이고 비제한적 실시예에서 설명하는 수지층(15)에 유사한 수지를 이용할 수 있다. 예컨대, 수지층(52)의 두께(M6)를 30㎛ 내지 60㎛로 설정할 수 있다. 또한, 도전막은 시드층도 포함한다. 여기서 도전막은 실드층 또는 시드층을 구성하는 막을 의미한다.
밀봉 수지(14)의 상면(14B)과 측면(14C)을 연속적으로 피복하도록 도전막의 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높은 수지층(52)을 설치함으로써, 밀봉 수지(14)의 상면(14B) 및 측면(14C)을 연속적으로 둘러싸도록 실드층(53)을 형성할 수 있다.
밀봉 수지(14)의 상면(14B) 및 측면(14C)를 연속적으로 둘러싸도록 수지층(52) 상에 실드층(53)을 설치한다. 실드층(53)은 비아(17)에 전기적으로 접속되며 비아(17)를 통하여 접지 단자(51)에 전기적으로 접속된다.
전자 부품(13)을 밀봉하는 밀봉 수지(14)의 상면(14B) 및 측면(14C)을 둘러싸도록 실드층(53)을 설치함으로써, 밀봉 수지(14)의 측면(14C)의 측으로부터 침입하는 전자파를 차단할 수 있고 외부로부터의 전자파를 고정밀도로 차단할 수 있다.
예를 들면, 스퍼터법, 진공 증착법 또는 도금법에 의해 형성되는 도전막을 형성함으로써 실드층(53)을 형성할 수 있다. 스퍼터법 또는 진공 증착법을 이용하 는 경우, 실드층의 재료료서, 예컨대, Al을 이용할 수 있다. 또한, 도금법을 이용하는 경우, 실드층(53)의 재료로서, 예컨대, Cu 를 이용할 수 있다. 예컨대, 실드층(53)의 두께(M7)를 10㎛ 내지 30㎛로 설정할 수 있다.
보호막(55)은 절연성을 갖는 막이며 실드층(53)을 피복하도록 설치된다. 보호막(55)은 실드층(53)을 보호하는 막이다. 보호막(55)으로서, 예컨대, 땜납 레지스트를 이용할 수 있다.
반도체 장치의 예시적이고 비제한적 실시예에 따라서, 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높은 수지층(52)을 설치함으로써, 외부로부터의 전자파를 고정밀도로 차단할 수 있고, 도전막(금속막)을 형성하는 것이 곤란한 밀봉 수지(14)를 피복하도록 도전막을 형성할 수 있고, 밀봉 수지(14)의 상면(14B) 및 측면(14C)을 연속적으로 둘러싸도록 수지층(52) 상에 실드층(53)을 설치할 수 있을 정도로 조면화를 실행할 수 있다. 또한, 밀봉 수지(14)의 상면(14B)의 측에만 실드층(53) 및 수지층(52)을 설치할 수 있다. 또한, 기판(11)의 배선에 접속되는 외부 접속 단자를 기판(11)의 하면에 설치할 수 있다. 또한, 내부에 실드층을 포함하는 기판을 기판(11)으로 이용할 수 있다. 또한, 접지 단자(51)를 설치하지 않고 기판(11)의 접지용 배선의 일부에 비아(17)를 직접 접속할 수 있다.
도 24 내지 34는 예시적이고 비제한적 실시예의 반도체 장치의 제조 공정을 나타내는 도면이다. 도 24 내지 34에서, A2는 반도체 장치(50)를 형성하는 영역(이하 "반도체 장치 형성 영역 A2"라 칭함)을 나타내고, B2는 각각 다이싱 블레이드 에 의해 절단되는 위치(이하 "다이싱 위치 B2"라 칭함)를 나타낸다. 또한, 도 24 내지 34에서, 도 23에 나타낸 바와 같이, 반도체 장치(50)와 동일 구성 부품은 동일 번호를 부여한다.
그 다음, 도 24 내지 34를 참조하여 예시적이고 비제한적 실시예의 반도체 장치(50)의 제조 방법을 설명한다. 도 24에 나타낸 바와 같이, 우선 반도체 장치 형성 영역(A2)에 대응하는 기판 상에 접지 단자(51)를 형성하고(접지 단자 형성 공정) 그 다음, 기판(11) 상에 전자 부품(13)을 탑재한다(전자 부품 탑재 공정).
그 다음, 도 25에 나타낸 바와 같이, 접지 단자(51)와 전자 부품(13)을 피복하도록 기판(11) 상에 밀봉 수지(14)를 형성한다(밀봉 수지 형성 공정). 예컨대,밀봉 수지(14)의 두께(M8)를 200㎛로 설정할 수 있다(접지 단자(51)의 상면(51A)으로부터 밀봉 수지(14)의 상면(14B)까지를 범위로 하는 두께).
그 다음, 도 26에 나타낸 바와 같이, 다이싱 위치(B2)에 대응하는 밀봉 수지(14)에 기판(11)을 노출하는 홈부(57)를 형성한다. 예컨대, 다이싱 블레이드에 의해 절단함으로써, 홈부(57)를 형성할 수 있다. 예컨대, 홈부(57)의 폭(W1)을 0.5 ㎜로 설정할 수 있다.
그 다음, 도 27에 나타낸 바와 같이, 접지 단자(51)의 상면(51A)을 노출하는 개구부(14A)를 형성한다. 그 다음, 도 28에 나타낸 바와 같이, 개구부(14A) 및 홈부(57)를 충전하면서 밀봉 수지(14)의 상면(14B)을 피복하도록 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높은 수지층(52)을 형성한다(수지층 형성 공정).
그 다음, 도 29에 나타낸 바와 같이, 홈부(57)가 충전되는 수지층(52)에 기판(11)의 상면(11A)을 노출하는 홈부(59)를 형성한다. 이 경우에, 밀봉 수지(14)의 측면(14C)에 수지층(52)이 남도록 홈부(59)를 형성한다(밀봉 수지(14)의 측면(14C)이 수지층(52)으로 피복되는 상태). 예컨대, 다이싱 블레이드에 의해 절단함으로써, 홈부(59)를 형성할 수 있다.
그 다음, 도 30에 나타낸 바와 같이, 수지층(52)에 접지 단자(51)의 상면(51A)을 노출하는 개구부(52A)를 형성한 다음, 수지층(52)의 표면을 조면화한다. 예컨대, 레이저 또는 드릴에 의해 개구부(52A)를 형성할 수 있다. 또한, 예컨대, 수지층(52)의 표면의 조면화 처리로서, 디스미어 처리를 이용할 수 있다.
그 다음, 도 31에 나타낸 바와 같이, 수지층(52) 및 개구부(52A)에 노출되는 접지 단자(51)의 상면(51A)를 피복하도록 시드층(32)를 형성한다. 전해 도금을 실행하는 경우에 시드층(32)은 급전층이다. 예컨대, 무전해 도금법에 의해 형성되는 Cu층을 시드층(32)으로 이용할 수 있다.
그 다음, 도 32에 나타낸 바와 같이, 시드층(32) 상에 도전막(35)를 형성한다. 이 결과로서, 개구부(52A)에 밀봉 수지(14)의 상면(14B) 및 측면(14C)을 둘러싸는 비아(17)와 실드층(53)을 형성한다(실드층 형성 공정). 실드층(53)과 비아(17)는 각각 시드층(32) 및 도전막(35)으로 이루어진다. 예컨대, 전해 도금법에 의해 형성되는 Cu막을 도전막(35)으로 이용할 수 있다.
그 다음, 도 33에 나타낸 바와 같이, 홈부(59)를 충전하면서 실드층(53)을 피복하도록 보호막(55)을 형성한다(보호막 형성 공정). 이 결과로서, 반도체 장치 형성 영역(A2)에 반도체 장치(50)에 대응하는 구조체를 형성한다. 보호막(55)은 절연성을 갖는 막이며 실드층(53)을 보호한다. 예컨대, 땜납 레지스트를 보호막(55)으로 형성할 수 있다.
그 다음, 도 34에 나타낸 바와 같이, 도 33에 나타낸 구조체를 다이싱 위치(B2)를 따라 절단하고 개별 조각으로 분할하고, 이에 의해서 반도체 장치(50)를 제조한다.
예시적이고 비제한적 실시예의 반도체 장치의 제조 방법에 따라서, 도전막을 형성하는 것이 곤란한 수지층(14)을 피복하도록 도전막의 밀착성이 도전막에 대한 밀봉 수지(14)의 밀착성보다 높은 수지층(52)를 형성함으로써 수지층(52) 상에 실드층(53)을 고정밀도로 형성할 수 있다.
또한, 밀봉 수지(14)의 상면(14B)과 측면(14C)을 피복하도록 수지층(52)을 형성함으로써, 밀봉 수지(14)의 상면(14B) 및 측면(14C)을 둘러싸도록 실드층(53)을 형성하여 전자파를 고정밀도로 차단할 수 있다.
또한, 예시적이고 비제한적 실시예의 반도체 장치 제조 방법에서, 예로서 도금법에 의해 실드층(53)을 형성하는 경우를 예로서 설명했지만, 예컨대, 스퍼터법 또는 진공증착법에 의해 Al층을 형성함으로써 실드층(53)을 형성할 수 있다. 또한, 밀봉 수지(14)의 상면(14B)의 측에 설치되는 수지층(52)에만 실드층(53)을 설치할 수 있다.
(제 4 실시예)
도 35는 제 4 예시적이고 비제한적 실시예의 반도체 장치의 단면도이다. 도 35에서, H2는 접지 단자(51)의 높이(이하 "높이 H2"라 칭함)를 나타내고, M8은 수지층(63)의 두께(이하 "두께 M8"이라 칭함)를 나타내며, M9는 각각 밀봉 수지(61)의 두께(이하 "두께 M9"라 칭함)를 나타낸다. 또한, 도 35에서, 제 3 예시적이고 비제한적 실시예의 반도체 장치와 동일 구성부품에는 동일 번호를 부여한다.
우선, 도 35를 참조하여 본 발명의 예시적이고 비제한적 실시예에 따른 반도체 장치(60)를 설명한다. 제 3 예시적이고 비제한적 실시예의 반도체 장치(50)에 설치되는 밀봉 수지(14), 수지층(52) 및 비아(17) 대신에 밀봉 수지(61), 수지층(63) 및 비아(65)를 설치하는 것을 제외하고는 반도체 장치(60)는 반도체 장치(50)의 구조와 유사한 구조를 갖는다.
기판(11) 상에 전자 부품(13)을 밀봉하도록 밀봉 수지(61)를 설치한다. 접지 단자(51)의 상면(51A)과 거의 동일면에 밀봉 수지(61)의 상면(61A)을 형성한다. 또한, 밀봉 수지(61)의 두께(M9)를 접지 단자(51)의 높이(H2)와 거의 동일하게 형성한다.
밀봉 수지(61)의 상면(61A)을 접지단자(51)의 상면(51A)과 거의 동일면으로 형성하고 밀봉 수지(61)의 두께(M9)를 얇게 함으로써, 반도체 장치(60)의 소형화(박형화)를 성취할 수 있다. 또한, 밀봉 수지(61)로서, 제 1 예시적이고 비제한적 실시예에서 설명하는 밀봉 수지(14)와 유사한 수지를 이용할 수 있다.
수지층(63)은 접지 단자(51)의 상면(51A)을 노출하는 개구부(63A)를 가지며 밀봉 수지(61)의 상면(61A)과 측면(61B)을 피복하도록 설치된다. 수지층(63)은 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(61)의 밀착성보다 높은 수지층이며 도전막을 형성할 수 있는 정도로 조면화를 실행할 수 있다. 수지층(63)으로서, 제 1 예시적이고 비제한적 실시예에서 설명하는 수지층(15)과 유사한 수지를 이용할 수 있다. 또한, 도전막은 시드층도 포함한다. 여기서 도전막은 실드층 또는 시드층을 구성하는 막을 의미한다.
수지층(63)에 형성되는 개구부(63A)에 비아(65)를 설치한다. 비아(65)는 실드층(53)과 접지 단자(51) 사이를 전기적으로 접속한다.
반도체 장치의 예시적이고 비제한적 실시예에 따라서, 외부로부터의 전자파를 고정밀도로 차단하고 또한 밀봉 수지(61)의 상면(61A)을 접지 단자(51)의 상면(51A)과 거의 동일면에 형성하면 밀봉 수지(61)의 두께(M9)가 얇아지고, 이에 의해서 반도체 장치(60)의 소형화를 성취할 수 있다. 또한, 밀봉 수지(61)의 상면(61A)의 측에만 실드층(53)과 수지층(63)을 설치할 수 있다. 또한, 기판(11)의 배선에 접속되는 외부접속 단자를 기판(11)의 하면에 설치할 수 있다. 또한, 기판(11)으로서 내부에 실드층을 포함하는 기판을 이용할 수 있다.
도 36 내지 41은 예시적이고 비제한적 실시예의 반도체 장치 제조 공정을 나타내는 도면이다. 도 36 내지 41에서, A3은 반도체 장치(60)를 형성하는 영역(이하 "반도체 장치 형성 영역 A3"라 칭함)을 나타내고, B3은 각각 다이싱 블레이드에 의해 절단되는 위치(이하 "다이싱 위치 B3"이라 칭함)를 나타낸다. 또한, 도 36 내지 41에서, 도 35에서 설명하는 반도체 장치(50)와 동일 구성 부품에는 동일 번호를 부여한다.
그 다음, 도 36 내지 41을 참조하여 예시적이고 비제한적 실시예의 반도체 장치(60)의 제조 방법을 설명한다. 우선, 제 3 예시적이고 비제한적 실시예에서 설명하는 도 24 및 25의 공정과 유사한 처리를 실행하고, 기판(11) 상에 접지 단자(51)를 형성한 다음(접지 단자 형성 공정), 기판(11) 상에 전자 부품(13)을 탑재할 수 있다(전자 부품 탑재 공정). 그 다음, 접지 단자(51)와 전자 부품(13)을 피복하도록 기판 (11) 상에 밀봉 수지(61)를 형성한다(밀봉 수지 형성 공정).
그 다음, 도 36에 나타낸 바와 같이, 밀봉 수지(61)의 상면(61A)이 접지 단자(51)의 상면(51A)과 동일면이 되도록 밀봉 수지(61)를 연마한다.
그 다음, 도 37에 나타낸 바와 같이, 다이싱 위치(B3)에 대응하는 밀봉 수지(61)에 기판(11)의 상면(11A)을 노출하는 홈부(62)를 형성한다. 예컨대, 다이싱 블레이드에 의해 절담함으로써, 홈부(62)를 형성할 수 있다. 예컨대, 홈부(62)의 폭(W2)을 0.5㎜로 설정할 수 있다.
그 다음, 도 38에 나타낸 바와 같이, 홈부(62)를 충전하면서 밀봉 수지(61)의 상면(61A)을 피복하도록 도전막에 대한 밀착성이 도전막에 대한 밀봉 수지(61)의 밀착성보다 높은 수지층(63)을 형성한다(수지층 형성 공정). 수지층(63)으로서, 제 1 예시적이고 비제한적 실시예에서 설명하는 수지층(15)과 유사한 수지를 이용할 수 있다. 또한, 예컨대, 수지층(63)의 두께(M8)를 30㎛ 내지 60㎛ 로 설정할 수 있다.
그 다음, 도 39에 나타낸 바와 같이, 밀봉 수지(61)의 홈부(62)를 충전한 수지층(63)에 기판(11)의 상면(11A)을 노출하는 홈부(64)을 형성한다. 이 경우, 밀봉 수지(61)의 측면(61B)에 수지층(63)이 남도록 홈부(64)를 형성한다(밀봉 수지 (61)의 측면(61C)이 수지층(63)으로 피복되는 상태). 예컨대, 다이싱 블레이드에 의해 절단함으로써, 홈부(64)를 형성할 수 있다.
그 다음, 도 40에 나타낸 바와 같이, 수지층(63)에 접지 단자(51)의 상면 (51A)를 노출하는 개구부(63A)를 형성한 다음, 수지층(63)의 표면을 조면화한다. 예컨대, 레이저 또는 드릴에 의해 개구부(63A)를 형성할 수 있다. 또한, 예컨대, 수지층(63) 표면의 조면화 처리로서, 디스미어 처리를 이용할 수 있다.
그 다음, 제 3 예시적이고 비제한적 실시예에서 설명하는 도 31 내지 34의 처리(실드층 형성 공정과 보호막 형성 공정을 포함)를 실행함으로써, 도 41에 나타낸 바와 같이, 반도체 장치(60)를 제조한다.
예시적이고 비제한적 실시예의 반도체 장치의 제조 방법에 따라서, 실드층(53)을 고정밀도로 형성할 수 있고, 밀봉 수지(61)의 상면(61A)이 접지 단자(51)의 상면(51A)과 동일면이 되도록 밀봉 수지(61)를 연마하고 이에 의해서, 밀봉 수지(61)의 두께(M9)를 얇게 해서 반도체 장치(60)의 소형화를 성취할 수 있다.
또한, 밀봉 수지(61)의 상면(61A)의 측에 설치되는 수지층(63)에만 실드층(53)을 설치할 수 있다.
이상, 본 발명의 바람직한 실시예를 상세히 설명했으나, 본 발명은 이런 구체적인 실시예에 한정되지 않으며, 청구항에서 설명하는 본 발명의 범위 내에서 다양한 변형 및 변경을 할 수 있다.
상술한 바에 따르면, 이는 탑재 밀도를 향상시키고 전자파를 고정밀도로 차 단할 수 있는 반도체 장치, 및 그 제조 방법을 제공할 수 있다.

Claims (10)

  1. 기판,
    상기 기판 상에 탑재되는 전자 부품,
    상기 전자 부품을 밀봉하는 밀봉 수지,
    상기 밀봉 수지 상에 설치되며, 도전막에 대한 밀착성이 상기 도전막에 대한 상기 밀봉 수지의 밀착성보다 높은 수지층, 및
    상기 전자 부품과 전기적으로 접속되고 상기 수지층 상에 설치되는 도체 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 도체 패턴은 다른 전자 부품을 접속하는 접속부를 갖는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 접속부를 노출한 상태에서 상기 도체 패턴을 피복하는 보호막을 더 포함하는 반도체 장치.
  4. 기판,
    상기 기판 상에 형성되는 접지 단자,
    상기 기판 상에 탑재되는 전자 부품,
    상기 전자 부품을 밀봉하는 밀봉 수지,
    상기 밀봉 수지 상에 설치되며, 도전막에 대한 밀착성이 상기 도전막에 대한 밀봉 수지의 밀착성보다 높은 수지층, 및
    상기 접지 단자에 전기적으로 접속되고 상기 수지층 상에 설치되는 실드층을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 밀봉 수지의 상면 및 측면을 연속적으로 피복하도록 수지층을 설치하고, 상기 수지층을 피복하도록 실드층을 설치하는 반도체 장치.
  6. 제 4항 또는 제 5항에 있어서,
    상기 실드층을 피복하는 보호막을 더 포함하는 반도체 장치.
  7. 기판, 상기 기판 상에 탑재되는 전자 부품, 및 상기 전자 부품을 밀봉하는 밀봉 수지를 포함하는 반도체 장치의 제조 방법으로서,
    도전막에 대한 밀착성이 상기 도전막에 대한 상기 밀봉 수지의 밀착성보다 높은 수지층을 상기 밀봉 수지 상에 형성하는 수지층 형성 공정, 및
    상기 수지층 상에 도체 패턴을 형성하는 도체 패턴 형성 공정을 포함하는 반도체 장치의 제조 방법.
  8. 기판, 상기 기판 상에 형성되는 접지 단자, 상기 기판 상에 탑재되는 전자 부품, 및 상기 전자 부품을 밀봉하는 밀봉 수지를 포함하는 반도체 장치의 제조 방법으로서,
    도전막에 대한 밀착성이 상기 도전막에 대한 상기 밀봉 수지의 밀착성보다 높은 수지층을 상기 밀봉 수지 상에 형성하는 수지층 형성 공정, 및
    상기 수지층 상에 상기 접지 단자에 전기적으로 접속되는 실드층을 형성하는 실드층 형성 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 수지층 형성 공정은 상기 밀봉 수지의 상면 및 측면을 연속적으로 피복하도록 상기 수지층을 형성하고, 상기 실드층 형성 공정은 상기 수지층을 피복하도록 상기 실드층을 형성하는 반도체 장치의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 실드층을 피복하는 보호막을 형성하는 보호막 형성 공정을 더 포함하는 반도체 장치의 제조 방법.
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