CN113555347A - 电子器件模块及制造该电子器件模块的方法 - Google Patents

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shielding
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洪锡润
朴汉洙
徐南一
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Abstract

本发明提供一种电子器件模块及制造该电子器件模块的方法。所述电子器件模块包括：基板；至少一个电子器件，安装在所述基板的第一表面上；屏蔽壁，安装在所述基板的所述第一表面上；密封部，设置在所述基板的所述第一表面上，使得所述至少一个电子器件和所述屏蔽壁嵌在所述密封部中；以及屏蔽层，设置在所述密封部的一个表面上。所述密封部的至少一部分设置在所述屏蔽壁的外部。所述屏蔽壁和所述屏蔽层利用不同的材料形成。

Description

电子器件模块及制造该电子器件模块的方法
本申请要求于2020年4月24日在韩国知识产权局提交的第10-2020-0050093号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容出于所有目的通过引用被包含于此。
技术领域
以下描述涉及一种可有效地屏蔽电磁波的电子器件模块及制造该电子器件模块的方法。
背景技术
在电子产品市场中，对于便携式电子产品的需求已增长。为了满足这样的需求，已要求安装在便携式电子产品中的电子器件具有减小的尺寸和重量。
为了减小这样的电子器件的尺寸和重量，已经实现了减小安装组件的单个尺寸的技术。另外，已经实现了用于将多个单独器件构造在单个芯片上的片上系统(SOC)技术或者或用于将多个单独器件集成为单个封装件的系统级封装(SIP)技术。
特别地，已经要求处理或使用高频信号的高频电子器件模块(诸如，通信模块或网络模块)具有各种电磁屏蔽结构，以具有减小的尺寸并且针对电磁干扰(EMI)实现优异的屏蔽特性。
发明内容
提供本发明内容以按照简化的形式介绍下面在具体实施方式中进一步描述所选择的构思。本发明内容并不意在确定所要求保护的主题的关键特征或必要特征，也不意在用于帮助确定所要求保护的主题的范围。
在一个总体方面，一种电子器件模块包括：基板；至少一个电子器件，安装在所述基板的第一表面上；屏蔽壁，安装在所述基板的所述第一表面上；密封部，设置在所述基板的所述第一表面上，使得所述至少一个电子器件和所述屏蔽壁嵌在所述密封部中；以及屏蔽层，设置在所述密封部的一个表面上。所述密封部的至少一部分设置在所述屏蔽壁的外部。所述屏蔽壁和所述屏蔽层利用不同的材料形成。
所述屏蔽壁可被设置为围绕所述至少一个电子器件，并且所述屏蔽壁的端部的至少一部分可电连接到所述屏蔽层。
所述电子器件模块还可包括：屏蔽阻隔壁，设置在位于所述屏蔽壁内的内部区域中，并且设置在所述至少一个电子器件中的电子器件之间。
所述密封部可包括：内密封部，设置在位于所述屏蔽壁内的内部空间中；以及外密封部，设置在所述屏蔽壁的外侧上。
所述外密封部的一个表面的至少一部分可暴露在所述屏蔽层的外部。
所述外密封部的至少一部分可具有比所述内密封部的厚度小的厚度。
所述电子器件模块还可包括设置在所述外密封部中的至少一个通信器件。
所述屏蔽壁可利用包含导电填料的聚合物材料形成，并且所述屏蔽层可利用金属材料形成。
所述屏蔽壁与所述屏蔽层之间的界面表面可与所述密封部与所述屏蔽层之间的界面表面共面。
所述屏蔽壁的上表面可包括与所述屏蔽层接触的凹槽。
所述电子器件模块还可包括：天线，设置在所述基板的第二表面上。
所述密封部的一个表面可包括沿着边缘倒角的倒角部。
所述屏蔽层的设置在所述倒角部上的部分可具有朝向所述边缘减小的厚度。
在另一总体方面，一种制造电子器件模块的方法，所述方法包括：在基板上形成使至少一个电子器件嵌入的密封部；通过部分地去除所述密封部来形成沟槽；通过利用导电构件填充所述沟槽来形成屏蔽壁；以及在所述密封部的上表面上形成屏蔽层。所述屏蔽壁不暴露在所述密封部的外部。所述屏蔽壁利用与所述屏蔽层的材料不同的材料形成。
所述方法还可包括：在形成所述屏蔽壁之后，在所述屏蔽壁的端部上形成凹槽。
所述密封部可包括：内密封部，设置在形成于所述屏蔽壁内的内部空间中；以及外密封部，设置在所述屏蔽壁的外侧上。
所述至少一个电子器件可设置在所述内密封部中。
所述外密封部的至少一部分可具有比所述内密封部的厚度小的厚度。在所述外密封部中或者所述基板与所述外密封部之间的界面处可设置天线器件。
通过以下具体实施方式、附图和权利要求，其他特征和方面将是显而易见的。
附图说明
图1是示出根据实施例的电子器件模块的透视图。
图2是沿着图1中的线I-I'截取的截面图。
图3至图8是示出根据实施例的制造图1中示出的电子器件模块的方法的示图。
图9是示出根据实施例的电子器件模块的截面图。
图10是示出根据实施例的制造图9中示出的电子器件模块的方法的截面图。
图11至图15是示出根据实施例的电子器件模块的截面图。
在整个附图和具体实施方式中，相同的附图标记指示相同的元件。附图可不按照比例绘制，并且为了清楚、说明和方便起见，可夸大附图中的元件的相对尺寸、比例和描绘。
具体实施方式
提供以下具体实施方式以帮助读者获得对在此描述的方法、设备和/或系统的全面理解。然而，在此描述的方法、设备和/或系统的各种变化、修改和等同物在理解本申请的公开内容之后将是显而易见的。例如，在此描述的操作的顺序仅仅是示例，并且不限于在此阐述的顺序，而是除了必然以特定顺序发生的操作以外，可做出在理解本申请的公开内容之后将是显而易见的改变。此外，为了提高清楚性和简要性，可省略对于本领域已知特征的描述。
在此描述的特征可按照不同的形式实施，并且不应被解释为限于在此描述的示例。更确切地，已经提供了在此描述的示例仅为了示出实现在理解本申请的公开内容之后将是显而易见的在此描述的方法、设备和/或系统的许多可行方式中的一些可行方式。
在此，要注意的是，关于示例或实施例的术语“可”的使用(例如，关于示例或实施例可包括或实现什么)意味着存在包括或实现这样的特征的至少一个示例或实施例，而所有示例和实施例不限于此。
在整个说明书中，当元件(诸如层、区域或基板)被描述为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，其可直接“在”所述另一元件“上”、“连接到”所述另一元件或“结合到”所述另一元件，或者可存在介于它们之间的一个或更多个其他元件。相比之下，当元件被描述为“直接在”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可不存在介于它们之间的其他元件。
如在此使用的，术语“和/或”包括相关所列项中的任意一项和任意两项或更多项的任意组合。
尽管在此可使用诸如“第一”、“第二”和“第三”的术语来描述各种构件、组件、区域、层或部分，但是这些构件、组件、区域、层或部分不受这些术语的限制。更确切地，这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因此，在不脱离示例的教导的情况下，在此描述的示例中所称的第一构件、第一组件、第一区域、第一层或第一部分也可被称为第二构件、第二组件、第二区域、第二层或第二部分。
为了易于描述，在此可使用诸如“在……上方”、“上部”、“在……下方”和“下部”的空间相关术语来描述如附图中所示的一个元件与另一元件的关系。这样的空间相关术语意在除了包含在附图中描绘的方位之外还包含器件在使用或操作中的不同方位。例如，如果附图中的器件被翻转，则被描述为相对于另一元件位于“上方”或“上部”的元件于是将相对于另一元件位于“下方”或“下部”。因此，术语“在……上方”根据器件的空间方位而包含“在……上方”和“在……下方”两种方位。器件还可按照其他方式(例如，旋转90度或处于其他方位)定位，并将对在此使用的空间相关术语做出相应地解释。
在此使用的术语仅用于描述各种示例，并不用于限制本公开。除非上下文另有明确说明，否则单数形式也意在包括复数形式。术语“包括”、“包含”和“具有”列举存在所陈述的特征、数量、操作、构件、元件和/或它们的组合，但不排除存在或添加一个或更多个其他特征、数量、操作、构件、元件和/或它们的组合。
由于制造技术和/或公差，附图中示出的形状可能发生变化。因此，在此描述的示例不限于附图中示出的特定形状，而是包括在制造期间发生的形状变化。
在此描述的示例的特征可按照如在理解本申请的公开内容之后将是显而易见的各种方式组合。此外，尽管在此描述的示例具有各种构造，但是如在理解本申请的公开内容之后将是显而易见的其他构造是可行的。
图1是示出根据实施例的电子器件模块100的透视图。图2是沿着图1中的线I-I'截取的截面图。
参照图1和图2，电子器件模块100可包括例如基板10、一个或更多个电子器件1、密封部40和屏蔽部70。
基板10可以是通过交替地堆叠多个绝缘层17和多个布线层16而形成的多层基板。然而，作为另一示例，基板10可被构造为其中布线层16形成在绝缘层17的两个相对表面上的双面基板。例如，基板10可以是各种众所周知类型的基板(例如，印刷电路板、柔性基板、陶瓷基板、玻璃基板等)中的任意一种。
绝缘层17可不限于任何特定的材料。例如，诸如热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺树脂)的绝缘材料、其中热固性树脂或热塑性树脂与无机填料浸在芯材料(诸如，玻璃纤维)中的绝缘材料(诸如，半固化片、味之素堆积膜(AjinomotoBuild-up Film，ABF)、FR-4、双马来酰亚胺三嗪(BT))等可用于形成绝缘层17。
布线层16可电连接到电子器件1，并且还可电连接到屏蔽部70。
诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或者铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)或钛(Ti)的合金的导电材料可用作布线层16的材料。
将堆叠的布线层16彼此连接的层间连接导体15可设置在绝缘层17中。
绝缘保护层(未示出)可设置在基板10的表面上。绝缘保护层可利用阻焊剂形成，并且可被构造为分别在最外绝缘层17的上表面和下表面上覆盖布线层16和绝缘层17。因此，基板10可包括设置在最外绝缘层17的上表面或下表面上的最外布线层16，并且绝缘保护层可覆盖并保护最外布线层16。
基板10可包括第一表面和与第一表面相对的第二表面。第一表面可以是其上安装有一个或更多个电子器件1的表面，第二表面可以是当电子器件模块100安装在主基板上时面向主基板的表面。
被构造为用于安装电子器件1的电极16a以及连接到屏蔽壁20的至少一个接地电极16b可设置在基板10的第一表面上。
其上可设置有诸如焊球的连接端子19的连接电极18可位于基板10的第二表面上。因此，电子器件模块100可通过连接电极18和连接端子19电连接到外部结构或装置。
电子器件1可安装在基板10的一个表面上。电子器件1可包括诸如有源器件或无源器件的各种器件，并且可安装在基板10上的任何器件或组件可实现为电子器件1。
此外，电子器件1可包括在操作时可发射电磁波或者可能需要被保护以防止电磁波流入的器件。
密封部40可设置在基板10的第一表面上，并且可密封电子器件1。密封部40可通过在电子器件1的外侧处围绕电子器件1来紧固电子器件1，从而安全地保护电子器件1免受外部冲击的影响。
密封部40可利用绝缘材料形成。例如，密封部40可利用诸如环氧模塑料(EMC)(但不限于EMC)的树脂材料形成。此外，密封部40可包括内密封部40a和外密封部40b。
内密封部40a可设置在设置于屏蔽壁20内侧的内部空间中，并且可密封一个或更多个电子器件1。
在密封部40中，外密封部40b可设置在屏蔽壁20的外表面上。
内密封部40a和外密封部40b可彼此不连接，并且可通过屏蔽壁20和屏蔽层30而完全分离。然而，本公开不限于前述构造。作为另一示例，内密封部40a可部分地连接到外密封部40b。
屏蔽部70可屏蔽电磁波以免流向电子器件1或从电子器件1发射。
屏蔽部70可包括屏蔽壁20和屏蔽层30。
屏蔽壁20可设置在外密封部40b的内侧，并且可与密封部40的表面中的侧表面并排设置。因此，屏蔽壁20可与密封部40的最外侧表面间隔开一定距离并且可不暴露在密封部40的外部，并且可被设置为围绕内密封部40a。也就是说，屏蔽壁20可设置在内密封部40a与外密封部40b之间。
屏蔽壁20可电连接/物理连接到基板10的接地电极16b。例如，屏蔽壁20可设置在接地电极16b上。
屏蔽壁20的上端可设置在与密封部40的上表面相同的平面上。例如，屏蔽壁20与屏蔽层30之间的界面表面可设置在与密封部40与屏蔽层30之间的界面表面相同的平面上。以上构造可通过在制造方法中执行研磨法来实现。
屏蔽壁20的下端可附接到基板的接地电极16b。屏蔽壁20的整个下端可附接到接地电极16b。可选地，屏蔽壁20的下端可仅部分地附接到接地电极16b。
屏蔽壁20可利用导电材料(诸如，金属或包含导电填料的聚合物材料)形成。例如，屏蔽壁20可利用包括导电填料的导电膏形成，但不限于此。
屏蔽层30可沿着密封部40的表面中的一个表面(例如，图2中所示的上表面)形成。屏蔽层30可利用诸如金属材料(例如，铜(Cu)、银(Ag)、金(Au)、镍(Ni)、铂(Pt)、钯(Pd)或者包括Cu、Ag、Au、Ni、Pt和Pd中的任意一种或任意两种或更多种的任意组合的合金)的导电材料形成，并且可电连接到基板10的接地电极16b。
屏蔽层30可通过利用包括导电粉末的树脂材料涂覆密封部40的外表面或者在密封部40的外表面上形成金属膜来形成。例如，屏蔽层30可以是使用溅射法而形成在密封部40的外表面上的金属膜。然而，屏蔽层30不限于该示例，并且诸如喷涂、丝网印刷法、气相沉积法、电镀法和无电镀覆法的各种技术可用于形成金属薄膜。
屏蔽层30还可设置在屏蔽壁20的上表面上，并且可电连接到屏蔽壁20。
包括在屏蔽部70中的屏蔽壁20和屏蔽层30可使用不同的制造工艺形成。因此，屏蔽壁20和屏蔽层30可利用不同的材料形成。
电子器件模块100可保护电子器件1免受外部环境的影响，并且还可通过密封部40或屏蔽部70而容易地屏蔽电磁波。
此外，由于密封部40设置在屏蔽壁20的外部，因此可防止外部冲击损坏屏蔽壁20。
此外，由于屏蔽层30以薄膜的形式形成，因此可减小屏蔽层30的厚度，并且因此可减小由屏蔽层30导致的电子器件模块100的厚度的增大。
图3至图8是示出根据实施例的制造电子器件模块100的方法的示图。
如图3中所示，可将电子器件1安装在基板10的第一表面上。
示例实施例中的基板10可以是包括多个层的多层电路基板，并且可包括彼此电连接的多个布线层16，多个布线层16的至少一部分可用作接地电极16b。
基板10(在下文中，称为带基板)可具有平板形式或条带形式。带基板10可用于同时制造多个电子器件模块100。可在带基板10上划分彼此区分开的多个单独的封装区域S，并且可按照多个单独的封装区域S同时制造多个电子器件模块100。
可通过诸如焊料的导电粘合剂将电子器件1附连到带基板10。
此后，可通过在基板10的第一表面上形成密封部40来密封电子器件1。
由于密封部40形成在基板10的第一表面上，因此密封部40可被构造为使电子器件1完全嵌入。
在形成密封部40的工艺中，可通过转印模塑法使用诸如环氧模塑料(EMC)(但不限于EMC)的绝缘材料来制造密封部40。
当使用带基板10时，可以以覆盖带基板10的多个单独封装区域S的一体化形式形成密封部40。然而，作为另一示例，可将多个密封部40形成为在不同的单独封装区域S中彼此分离。
如图4中所示，可通过部分地去除密封部40来形成沟槽60。
可通过去除密封部40的沿着其中设置有基板10的接地电极的位置的一部分来形成沟槽60。带基板10的第一表面可通过沟槽60暴露在外部。因此，沟槽60的底表面可形成在带基板10的第一表面上。
此外，可在沟槽60的底表面上设置接地电极16b。因此，当形成沟槽60时，接地电极16b可通过沟槽60暴露在外部。
可通过使用激光部分地去除密封部40来形成沟槽60。由于接地电极16b利用导电材料形成，因此形成沟槽60的底部的接地电极16b不容易被激光去除。因此，通过激光可仅去除密封部40，而不会去除带基板10。
此后，如图5中所示，可通过利用导电材料20a填充沟槽60并固化导电材料来形成屏蔽壁20。通过将导电填料添加到诸如树脂的聚合物材料中而形成的导电膏可用作导电材料20a。导电填料可包括诸如金(Au)、银(Ag)、铜(Cu)或镍(Ni)的金属颗粒。然而，屏蔽壁不限于前述材料和形成工艺。
一旦形成屏蔽壁20，就可执行用于将密封部40的上表面去除一定厚度并使上表面平坦化的研磨工艺，如图6中所示。可通过研磨工艺使屏蔽壁20的上端表面暴露在密封部40的外部，并且可将屏蔽壁20的暴露在密封部40外部的暴露表面(或上表面)设置在与密封部40的表面(图6中的上表面)相同的平面上。
如图7中所示，可沿着通过密封部40和屏蔽壁20形成的表面形成屏蔽层30。
可通过利用包括导电填料的树脂材料涂覆密封部40的外表面或者在密封部40的外表面上形成金属薄膜来形成屏蔽层30。可使用诸如溅射法、喷涂法、丝网印刷法、气相沉积法、电镀法或无电镀覆法的各种技术中的一种来形成金属薄膜。
在形成屏蔽层30的工艺中，还可将屏蔽层30设置在屏蔽壁20的暴露在密封部40外部的表面上，并且可由此将屏蔽层30电连接到屏蔽壁20。
可利用不同的导电材料(例如，Cu、Ag、Au、Ni、Pt、Pd或者包括Cu、Ag、Au、Ni、Pt和Pd中的任意一种或者任意两种或更多种的任意组合的合金)形成屏蔽壁20和屏蔽层30。
此后，如图8中所示，可切割带基板10和密封部40，从而完成电子器件模块100。
例如，可通过刀片90来执行切割带基板10和密封部40。
刀片90可沿着单独封装区域S的边界切割带基板10和密封部40。在该示例中，刀片90可不与屏蔽壁20接触，并且可切割设置在单独封装区域S的边界上的密封部40。因此，在已切割的电子器件模块中，屏蔽壁20可不暴露在外部，并且密封部40可划分为设置在屏蔽壁20的内部空间中的内密封部40a以及设置在屏蔽壁20的外侧上的外密封部40b。
屏蔽壁20和屏蔽层30可通过单独的工艺形成。
如果使用用于制造屏蔽壁的导电材料与屏蔽壁一起同时形成屏蔽层，则可能难以将屏蔽层构造为具有减小的厚度。因此，在这种情况下，电子器件模块的厚度可能由于屏蔽层而增大。
然而，当通过单独的工艺将屏蔽层30形成为薄膜(如图3至图8的实施例中)时，可减小电子器件模块100的厚度。
此外，其中不设置屏蔽壁而在密封部的侧表面上也形成屏蔽层以代替屏蔽壁的示例也是可行的。然而，在这种情况下，在屏蔽层形成在密封部的侧表面上的同时，屏蔽层可能容易扩展到基板的侧表面。
当屏蔽层形成在基板的侧表面上时，屏蔽层可能与暴露到基板的侧表面的布线层接触。此外，当天线设置在基板上(如在下面描述的实施例中)时，设置在基板的侧表面上的屏蔽层可能干扰天线的辐射。
然而，如上所述，在电子器件模块100中，屏蔽层30可仅形成在密封部40的上表面上，使得屏蔽层30可难以扩展到基板10的侧表面。因此，可防止上述问题。
电子器件模块100可不限于上述实施例，并且电子器件模块100的各种应用和变型是可行的。
图9是示出根据实施例的电子器件模块200的截面图。图10是示出制造电子器件模块200的方法的截面图。
参照图9，电子器件模块200可类似于电子器件模块100而构造，但是可在以下方面不同于电子器件模块100：凹槽35可形成在屏蔽部70-1的屏蔽壁20-1和屏蔽层30-1彼此连接的部分中。
如图10中所示，在执行先前描述的制造工艺中的图6中所示的工艺之后，可通过形成屏蔽层30-1之前另外执行去除屏蔽壁20-1的上部的一部分的工艺来制造电子器件模块200。
通过部分地去除屏蔽壁20-1的上部，屏蔽壁20-1的上表面可包括具有凹入形式的凹槽35，并且屏蔽层30-1可沿着形成在屏蔽壁20-1的上表面上的凹槽35的内表面设置。
在电子器件模块200中，与电子器件模块100的屏蔽壁20和屏蔽层30相比，屏蔽壁20-1与屏蔽层30-1之间的粘合面积可扩大。因此，可提高屏蔽壁20-1与屏蔽层30-1之间的粘合可靠性。
图11是示出根据实施例的电子器件模块300的截面图。
参照图11，电子器件模块300可包括屏蔽阻隔壁21，屏蔽阻隔壁21设置在屏蔽壁20内的内部区域中并且设置在电子器件1之间。
屏蔽阻隔壁21可连接到屏蔽壁20。例如，屏蔽阻隔壁21可与屏蔽壁20一体化。
屏蔽阻隔壁21可使用与用于形成屏蔽壁20的方法相同的方法来形成。因此，屏蔽阻隔壁21可利用与屏蔽壁20的材料相同的材料形成，并且可具有与屏蔽壁20的形状相似的形状。
当包括屏蔽阻隔壁21时，可阻挡电磁波在电子器件1之间的传播。因此，可防止电子器件1之间的电磁干扰。
屏蔽阻隔壁21可变型为具有各种形式。在示例中，屏蔽阻隔壁21可将屏蔽壁20的内部空间划分为至少两个空间。然而，屏蔽阻隔壁21不限于这样的构造，屏蔽阻隔壁21可以以各种形式设置，只要可阻挡电子器件1之间的电磁干扰即可。
图12是示出根据另一实施例的电子器件模块400的截面图。
参照图12，屏蔽层30可仅设置在电子器件模块400的一个表面的一部分上，而不是一个表面的整体上。
在示例实施例中，屏蔽层30可仅设置在密封部40-1的内密封部40a上，并且可不设置或可部分地设置在密封部40-1的外密封部40b-1上。因此，外密封部40b-1的一个表面的至少一部分可暴露在屏蔽层30的外部。然而，外密封部40b-1不限于这样的构造，并且外密封部40b-1可部分地设置在内密封部40a上。
电子器件模块400可通过在执行图6中所示的工艺之后在外密封部40b-1的表面上设置掩模并形成屏蔽层30来制造。另外，电子器件模块400也可在执行图7中所示的工艺后通过诸如蚀刻法等的方法去除屏蔽层30的形成在外密封部40b-1的表面上的部分来制造。
至少一个通信器件1a可设置在外密封部40b-1中。在示例实施例中，通信器件1a可以是与电子器件1一起安装在基板10-1上的芯片型天线器件。然而，通信器件1a不限于该示例。
图13是示出根据实施例的电子器件模块500的截面图。
参照图13，示例实施例中的电子器件模块500可类似于图12中所示的电子器件模块400而构造，但是密封部40-2的外密封部40b-2的厚度可不同。
电子器件模块500可通过在执行图7中所示的工艺之后通过研磨法部分地去除外密封部40b-2来制造。因此，外密封部40b-2的至少一部分可具有比内密封部40a的厚度小的厚度。
具有电路布线形式的天线16c可设置在外密封部40b-2中。天线16c可与电子器件1一起设置在基板10-2的第一表面上，但不限于这样的构造。天线16c可变型为具有各种形式。例如，天线16c可以是具有电路布线形式且形成在外密封部40b-2的表面上的天线。
在图12中示出的电子器件模块400和图13中示出的电子器件模块500中，即使当诸如天线的通信器件埋设在外密封部40b-1或40b-2中时，电波也可不受屏蔽层30阻挡。因此，需要阻挡电磁波到其或来自其的器件1以及需要辐射电波的通信器件1a和天线16c可一起设置在单个模块中。
图14是示出根据实施例的电子器件模块600的截面图。
参照图14，在电子器件模块600中，密封部40可仅设置在基板10-3的第一表面的一部分上。此外，连接组件1c也可设置在密封部40的外部。
连接组件1c可以是连接有FPCB或线缆的连接器。因此，电子器件模块600可通过连接组件1c电连接到外部结构或装置。
此外，在电子器件模块600中，天线16c也可设置在基板10的一个表面(例如，第二表面)上。
天线16c可以以电路布线形式形成。因此，基板10-3的布线层16的一部分可用作天线。例如，天线16c可设置在基板10-3的第二表面上，或者可设置在基板10-3中并且设置在与基板10-3的第二表面相邻的布线层16上。
由于示例实施例中的电子器件模块可通过连接组件1c电连接到外部结构或装置，因此基板10-3的整个第二表面可用作天线区域。因此，可扩大天线的尺寸，并且可因此增大天线的辐射效率。
在该示例中，天线16c可以以电路布线形式构造。然而，天线16c不限于电路布线形式，并且可变型为具有各种形式。例如，天线16c可以是可安装在基板10-3上的器件型天线(诸如，芯片天线)，并且可安装在基板10-3的第二表面上。
图15是示出根据实施例的电子器件模块700的截面图。
参照图15，在电子器件模块700中，密封部40-3的上表面的边缘可被倒角以形成倒角表面C。更具体地，倒角表面C可形成在外密封部40b-3的上表面上。另外，屏蔽部70-2的屏蔽层30-2还可设置在倒角表面C(下文中，称为倒角部C)上。
屏蔽层30-2可通过溅射法形成。在这种情况下，与溅射靶的距离越大，屏蔽层30-2的厚度可减小得越多。
在溅射工艺中，溅射靶可设置在密封部40-3/外密封部40b-3的上部。因此，当倒角部C形成在密封部40-3的边缘上时，屏蔽层30-2的设置在倒角部C上的部分的厚度可比屏蔽层30-2的剩余部分(例如，屏蔽层30-2的设置在内密封部40a和屏蔽壁20的上表面上的部分)的厚度小。此外，出于类似的原因，屏蔽层30-2的形成在倒角部C上的部分可具有朝向电子器件模块700的边缘减小的厚度。
在电子器件模块700中，屏蔽层30-2的厚度可在由刀片90切割出的切割表面(图8)上减小。
当屏蔽层30-2的厚度较大时，屏蔽层30-2的一部分可能在图8中所示的切割工艺中被刀片90从密封部40-3剥离，或者在屏蔽层30-2的切割表面上可能出现毛刺。
然而，在电子器件模块700中，因为屏蔽层30-2的厚度减小，所以可减少上述问题。
倒角部C可通过在完成图6中所示的工艺之后沿着单独封装区域S的边界在密封部40-3上形成V形凹槽来设置。然而，形成倒角部C的工艺不限于该示例。
根据本公开的电子器件模块可通过密封部或屏蔽部保护安装在基板上的电子器件免受外部环境影响，并且还可以有效地屏蔽电磁波。
虽然本公开包括特定的示例，但是在理解本申请的公开内容之后将是显而易见的是，在不脱离权利要求及其等同物的精神和范围的情况下，可在这些示例中做出形式上和细节上的各种变化。在此描述的示例将仅被认为是描述性含义，而非出于限制的目的。在每个示例中的特征或方面的描述将被认为可适用于其他示例中的类似特征或方面。如果以不同的顺序执行描述的技术，和/或如果以不同的方式组合描述的系统、架构、装置或者电路中的组件和/或用其他组件或者它们的等同物替换或者补充描述的系统、架构、装置或者电路中的组件，则可获得适当的结果。因此，本公开的范围不由具体实施方式限定，而是由权利要求及其等同物限定，并且权利要求及其等同物的范围内的所有变型将被解释为包含在本公开中。

Claims (18)

1.一种电子器件模块，包括：
基板；
至少一个电子器件，安装在所述基板的第一表面上；
屏蔽壁，安装在所述基板的所述第一表面上；
密封部，设置在所述基板的所述第一表面上，使得所述至少一个电子器件和所述屏蔽壁嵌在所述密封部中；以及
屏蔽层，设置在所述密封部的一个表面上，
其中，所述密封部的至少一部分设置在所述屏蔽壁的外部，并且
其中，所述屏蔽壁和所述屏蔽层利用不同的材料形成。
2.根据权利要求1所述的电子器件模块，其中，所述屏蔽壁被设置为围绕所述至少一个电子器件，并且所述屏蔽壁的端部的至少一部分电连接到所述屏蔽层。
3.根据权利要求2所述的电子器件模块，所述电子器件模块还包括：
屏蔽阻隔壁，设置在位于所述屏蔽壁内的内部区域中，并且设置在所述至少一个电子器件中的电子器件之间。
4.根据权利要求2所述的电子器件模块，其中，所述密封部包括：内密封部，设置在位于所述屏蔽壁内的内部空间中；以及外密封部，设置在所述屏蔽壁的外侧上。
5.根据权利要求4所述的电子器件模块，其中，所述外密封部的一个表面的至少一部分暴露在所述屏蔽层的外部。
6.根据权利要求4所述的电子器件模块，其中，所述外密封部的至少一部分具有比所述内密封部的厚度小的厚度。
7.根据权利要求4所述的电子器件模块，所述电子器件模块还包括设置在所述外密封部中的至少一个通信器件。
8.根据权利要求2所述的电子器件模块，
其中，所述屏蔽壁利用包含导电填料的聚合物材料形成，并且
其中，所述屏蔽层利用金属材料形成。
9.根据权利要求1所述的电子器件模块，其中，所述屏蔽壁与所述屏蔽层之间的界面表面与所述密封部与所述屏蔽层之间的界面表面共面。
10.根据权利要求1所述的电子器件模块，其中，所述屏蔽壁的上表面包括与所述屏蔽层接触的凹槽。
11.根据权利要求1所述的电子器件模块，所述电子器件模块还包括：
天线，设置在所述基板的第二表面上。
12.根据权利要求1所述的电子器件模块，其中，所述密封部的一个表面包括沿着边缘倒角的倒角部。
13.根据权利要求12所述的电子器件模块，其中，所述屏蔽层的设置在所述倒角部上的部分具有朝向所述边缘减小的厚度。
14.一种制造电子器件模块的方法，所述方法包括：
在基板上形成使至少一个电子器件嵌入的密封部；
通过部分地去除所述密封部来形成沟槽；
通过利用导电构件填充所述沟槽来形成屏蔽壁；以及
在所述密封部的上表面上形成屏蔽层，
其中，所述屏蔽壁不暴露在所述密封部的外部，并且
其中，所述屏蔽壁利用与所述屏蔽层的材料不同的材料形成。
15.根据权利要求14所述的方法，所述方法还包括：在形成所述屏蔽壁之后，在所述屏蔽壁的端部上形成凹槽。
16.根据权利要求14所述的方法，其中，所述密封部包括：内密封部，设置在形成于所述屏蔽壁内的内部空间中；以及外密封部，设置在所述屏蔽壁的外侧上。
17.根据权利要求16所述的方法，其中，所述至少一个电子器件设置在所述内密封部中。
18.根据权利要求16所述的方法，其中，所述外密封部的至少一部分具有比所述内密封部的厚度小的厚度，并且
其中，在所述外密封部中或者所述基板与所述外密封部之间的界面处设置天线器件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120025356A1 (en) * 2010-08-02 2012-02-02 Kuo-Hsien Liao Semiconductor device packages having electromagnetic interference shielding and related methods
CN102792789A (zh) * 2010-03-09 2012-11-21 松下电器产业株式会社 组件
CN103299408A (zh) * 2011-01-07 2013-09-11 株式会社村田制作所 电子元器件模块的制造方法及电子元器件模块
CN108074826A (zh) * 2016-11-14 2018-05-25 矽品精密工业股份有限公司 电子封装件及其制法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102792789A (zh) * 2010-03-09 2012-11-21 松下电器产业株式会社 组件
US20120025356A1 (en) * 2010-08-02 2012-02-02 Kuo-Hsien Liao Semiconductor device packages having electromagnetic interference shielding and related methods
CN103299408A (zh) * 2011-01-07 2013-09-11 株式会社村田制作所 电子元器件模块的制造方法及电子元器件模块
CN108074826A (zh) * 2016-11-14 2018-05-25 矽品精密工业股份有限公司 电子封装件及其制法

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