KR20010046384A - 멀티 칩 패키지 - Google Patents

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윤종용
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Abstract

본 발명은 복수의 반도체 칩을 내재하여 구성되는 멀티 칩 패키지에 관한 것으로서, 복수의 전극패드가 가장자리에 형성된 활성면을 갖는 제 1반도체 칩; 상기 제 1반도체 칩의 전극패드 내측의 활성면 영역에 비전도성 접착수단으로 부착되어 있는 다이패드; 상기 제 1반도체 칩의 상부에 적층되는 형태로 부착되어 있는 적어도 하나 이상의 제 n반도체 칩; 상기 반도체 칩들과 소정의 거리로 이격되어 배치되어 있으며, 외측 부분이 실장에 적합한 소정 형상으로 절곡되어 있는 리드; 상기 반도체 칩들의 전극패드와 그에 대응되는 상기 리드를 전기적으로 연결하는 도전성 금속선; 및 상기 반도체 칩들과 상기 도전성 금속선 및 리드의 일정 부분이 봉지되도록 성형 수지로 형성되는 패키지 몸체를 갖는 것을 특징으로 한다. 이에 따르면 다이패드에 실장된 반도체 칩이 공정의 진행 중에 공정 설비와 직접 접촉이 되지 않고 다이패드가 접촉되기 때문에 반도체 칩의 손상을 방지할 수 있고, 와이어 본딩에 이용되는 도전성 금속선의 와이어 루프 높이가 다이패드 두께와 접착 수단의 높이만큼 여유가 생길 수 있어 패키지 두께 감소와 안정성 향상 효과를 얻을 수 있다.

Description

멀티 칩 패키지{Multi chip package}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩이 리드프레임에 실장되어 전기적으로 연결됨으로써 단일 패키지로 구성되는 멀티 칩 패키지에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수의 반도체 칩을 리드프레임에 탑재하여 하나의 패키지로 구성하는 멀티 칩 패키징(multi chip packaging) 기술이다.
멀티 칩 패키징 기술은 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리(flash memory) 소자와 에스램(SRAM; Synchronous RAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 소자를 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
일반적으로 두 개의 반도체 소자를 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 소자를 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 전자의 경우 반도체 소자를 적층시키는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 소자를 적층하는 형태가 많이 사용된다. 이와 같은 형태의 멀티 칩 패키지의 예를 소개하면 다음과 같다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 이 멀티 칩 패키지(100)는 제 1반도체 칩(113)과 제 2반도체 칩(111)이 다이패드(115)의 밑면과 윗면에 각각 부착되어 있고, 제 1반도체 칩(113)의 전극패드(114)와 제 2반도체 칩(111)의 전극패드(112)가 다이패드(115)와 소정의 간격으로 이격되어 있는 리드(116)의 내측 말단부의 밑면과 윗면에 도전성 금속선(117)으로 와이어 본딩(wire bonding)되어 전기적인 연결을 이루고 있으며, 외부환경으로부터의 보호를 위하여 에폭시 성형 수지(Epoxy Molding Compound)와 같은 플라스틱 봉지재로 패키지 몸체(120)가 형성되어 있는 구조이다. 여기서, 제 1반도체 칩(113)과 제 2반도체 칩(111)은 모두 전극패드(112,114)가 형성되어 있지 않은 밑면이 다이패드(115)의 밑면과 윗면에 부착되며, 이때 부착에 이용되는 접착수단(118,119)으로는 비전도성의 에폭시계 접착제나 폴리이미드 재질의 접착 테이프 등이 이용되고 있다.
이와 같은 구조의 멀티 칩 패키지는 다이패드의 밑면에 부착된 제 1반도체 칩의 전극패드가 형성된 활성면이 공정의 진행 중에 설비와의 기계적 접촉이 발생될 수 있기 때문에 그로 인하여 반도체 칩에 긁힘 또는 깨짐 및 오염 등 반도체 칩에 대한 손상을 야기할 수 있다.
본 발명의 목적은 상기한 바와 같이 반도체 칩에 대한 손상을 방지할 수 있도록 하는 멀티 칩 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 일 예를 나타낸 단면도,
도 2는 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도,
도 3은 도 2의 멀티 칩 패키지 제조에 사용되는 리드프레임에 제 2반도체 칩이 실장된 상태를 나타낸 평면도,
도 4는 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도,
도 5는 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도,
도 6은 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 멀티 칩 패키지 11,13; 반도체 칩
12,14; 전극패드 15; 다이패드
16; 리드 17; 도전성 금속선
18,19; 접착 테이프 20; 패키지 몸체
22; 댐바(dam bar) 23; 타이바(tie bar)
25; 리드프레임
이와 같은 목적을 달성하기 위한 본 발명에 따른 멀티 칩 패키지는 복수의 전극패드가 가장자리에 형성된 활성면을 갖는 제 1반도체 칩; 상기 제 1반도체 칩의 전극패드 내측의 활성면 영역에 비전도성 접착수단으로 부착되어 있는 다이패드; 상기 제 1반도체 칩의 상부에 적층되는 형태로 부착되어 있는 적어도 하나 이상의 제 n반도체 칩; 상기 반도체 칩들과 소정의 거리로 이격되어 배치되어 있으며, 외측 부분이 실장에 적합한 소정 형상으로 절곡되어 있는 리드; 상기 반도체 칩들의 전극패드와 그에 대응되는 상기 리드를 전기적으로 연결하는 도전성 금속선; 및 상기 반도체 칩들과 상기 도전성 금속선 및 리드의 일정 부분이 봉지되도록 성형 수지로 형성되는 패키지 몸체를 갖는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 멀티 칩 패키지를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도이고, 도 3은 도 2의 멀티 칩 패키지 제조에 사용되는 리드프레임에 제 2반도체 칩이 실장된 상태를 나타낸 평면도이다.
도 2와 도 3을 참조하면, 도 2에 도시된 바와 같은 본 발명의 멀티 칩 패키지(10)는 에지패드(edge pad) 형태의 제 1반도체 칩(13)이 다이패드(15)의 상부에, 그리고 에지패드 형태의 제 2반도체 칩(11)이 제 1반도체 칩(13)의 상부에 부착되어 있고, 제 1반도체 칩(13)의 전극패드(14)와 제 2반도체 칩(11)의 전극패드(12)가 각각 그에 대응되는 리드(16)의 윗면과 밑면에 도전성 금속선(17)으로 와이어 본딩에 의해 전기적인 연결을 이루고 있으며, 외부환경으로부터의 보호를 위하여 에폭시 성형 수지와 같은 플라스틱 봉지재로 패키지 몸체(20)가 형성되어 있는 구조이다.
제 1반도체 칩(13)은 전극패드(14)가 형성되어 있는 활성면이 다이패드(15)의 윗면에 부착되어 있고, 제 2반도체 칩(11)은 활성면의 반대쪽 면인 밑면이 제 1반도체 칩(13)의 밑면과 부착되어 있다. 이때, 제 1반도체 칩(13)이 부착되는 다이패드(15)는 종래와 달리 제 1반도체 칩(13)의 전극패드(14)의 안쪽에 부착될 수 있는 형태를 갖고 있으며, 다운-셋(down-set) 구조를 갖고 있다. 여기서, 다이패드(15)는 도 3에 도시된 리드프레임(25)에서와 같은 형태로 형성되어 제 1반도체 칩(13)의 전극패드 안쪽에 부착되는 것이 가능하나 다이패드(15)의 크기를 제 1반도체 칩(13)의 크기보다 작게 하여 구현하는 것도 가능하다. 도 3의 참조번호 22는 수지 성형에서 성형 수지의 샘을 방지하기 위한 댐바(dam bar)이고 참조번호 23은 다이패드(15)를 지지하기 위한 타이바(tie bar)이다.
제 1반도체 칩(13)의 전극패드(14)가 다이패드(15)의 외측에 위치하기 때문에 리드(16)와 제 1반도체 칩(13)의 전극패드(14)를 전기적으로 연결하는 도전성 금속선(17)은 다이패드(15)의 외측에 위치하게 되어 도전성 금속선(17)의 와이어 루프의 높이에 대한 여유를 갖게 된다. 와이어 루프의 높이를 더욱 낮추는 경우 다이패드(15)보다 상위에 도전성 금속선(17)이 위치하는 것이 가능하여 공정의 진행 중에 제 1반도체 칩(13) 또는 그에 연결된 도전성 금속선(17)이 공정 설비와 접촉되지 않아 제 1반도체 칩(13)의 손상이 방지될 수 있다. 그리고, 다이패드(15)의 다운-셋 구조에 의해 제 1반도체 칩(13)과 제 2반도체 칩(11)이 적층 형태로 실장될 때 패키지 몸체(20) 내부에서의 위치가 상하 균형을 이루는 것이 가능하게 되며 패키지 몸체(20)의 형성에 있어서의 안정성을 기할 수 있다.
한편, 제 1반도체 칩(13)을 다이패드(15)에 부착시키기 위한 접착수단(18)으로서는 제 1반도체 칩(13)의 활성면과 다이패드(15)가 절연되도록 비전도성의 에폭시계 접착제나 폴리이미드 재질의 접착 테이프 등이 사용될 수 있다. 그리고, 이와 같은 접착수단(18,19)은 제 1반도체 칩(13)과 제 2반도체 칩(11)의 부착에도 사용될 수 있다.
도 4는 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도이고, 도 5는 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도이다.
도 4와 도 5를 참조하면, 제 2실시예의 멀티 칩 패키지(30a)는 제 1실시예와 달리 다이패드(35)에 비전도성의 접착수단(38)으로 부착되어 있는 제 1반도체 칩(33)의 상부에 가장자리 일 측에 전극패드(32a,32b)가 형성된 제 2반도체 칩들(31a,31b)이 접착수단(39)에 의해 부착되어 있는 형태이다. 즉, 다이패드(35)에 부착되어 있는 제 1반도체 칩(33)의 상부에 그 보다 크기가 작은 두 개의 제 2반도체 칩들(31a,31b)이 부착될 수 있으며, 제 3실시예의 멀티 칩 패키지(30b)와 같이 제 2반도체 칩들(31a,31b)이 제 1반도체 칩(33)의 외측으로 돌출된 형태로 부착시키는 것도 가능하다.
각각의 반도체 칩들(31a,31b,33)의 전극패드(32a,32b,34)는 리드(36)의 윗면과 밑면에 도전성 금속선(37)으로 와이어 본딩되며, 패키지 몸체(40)에 의해 보호된다.
도 6은 본 발명에 따른 멀티 칩 패키지의 제 4실시예를 나타낸 단면도이다.
도 6을 참조하면, 제 4실시예의 멀티 칩 패키지(50)는 다이패드(55)에 비전도성의 접착수단(58)으로 부착되어 있는 제 1반도체 칩(53)의 상부에 비전도성의 접착수단(59a)으로 에지패드 형태의 제 2반도체 칩(51a)이 부착되어 있고, 그 제 2반도체 칩(51a)의 상부에 다시 접착수단(59b)으로 제 3반도체 칩(51b)이 부착되어 있으며, 제 1반도체 칩(53)의 전극패드(54)는 리드(56)의 밑면에 도전성 금속선(57)으로 와이어 본딩되고 제 2반도체 칩(51a)과 제 3반도체 칩(51b)의 전극패드(52b)는 리드(56)의 윗면에 와이어 본딩되어 전기적으로 연결되어 있다. 여기서, 제 3반도체 칩(51b)은 그 하부에 위치한 제 2반도체 칩(51a)의 전극패드(51b)의 내측에 위치할 수 있는 크기의 것이다.
위의 실시예들에서 살펴본 바와 같이 본 발명에 따른 멀티 칩 패키지는 제 1실시예에서와 같이 에지패드 형태의 반도체 칩 두 개가 2층으로 적층된 형태뿐만 아니라, 제 2실시예에서와 같이 복수의 반도체 칩이 2층으로 적층된 형태와 제 3실시예에서와 같이 3층 이상으로 적층된 형태의 멀티 칩 패키지 구현도 가능하다.
이상과 같은 본 발명에 의한 멀티 칩 패키지에 따르면 다이패드에 실장된 반도체 칩이 공정의 진행 중에 공정 설비와 직접 접촉이 되지 않고 다이패드가 접촉되기 때문에 반도체 칩의 손상을 방지할 수 있고, 와이어 본딩에 이용되는 도전성 금속선의 와이어 루프 높이가 다이패드 두께와 접착 수단의 높이만큼 여유가 생길 수 있어 패키지 두께의 감소와 안정성 향상에 효과적이다.

Claims (3)

  1. 복수의 전극패드가 가장자리에 형성된 활성면을 갖는 제 1반도체 칩; 상기 제 1반도체 칩의 전극패드 내측의 활성면 영역에 비전도성 접착수단으로 부착되어 있는 다이패드; 상기 제 1반도체 칩의 상부에 적층되는 형태로 부착되어 있는 적어도 하나 이상의 제 n반도체 칩; 상기 반도체 칩들과 소정의 거리로 이격되어 배치되어 있으며, 외측 부분이 실장에 적합한 소정 형상으로 절곡되어 있는 리드; 상기 반도체 칩들의 전극패드와 그에 대응되는 상기 리드를 전기적으로 연결하는 도전성 금속선; 및 상기 반도체 칩들과 상기 도전성 금속선 및 리드의 일정 부분이 봉지되도록 성형 수지로 형성되는 패키지 몸체를 갖는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서, 상기 제 1반도체 칩의 상부에 부착되는 제 n반도체 칩은 하나의 제 2반도체 칩이며 에지패드 형태인 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 2반도체 칩의 상부에 제 2반도체 칩의 전극패드 내측에 위치하는 형태의 다른 제 3반도체 칩이 부착되어 있는 것을 특징으로 하는 멀티 칩 패키지.
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* Cited by examiner, † Cited by third party
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KR100532947B1 (ko) * 2002-07-11 2005-12-02 주식회사 하이닉스반도체 회로 형성면에 중앙 패드를 갖는 제1 및 제2 반도체 칩을적층하여 패키징하는 방법

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* Cited by examiner, † Cited by third party
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KR100532947B1 (ko) * 2002-07-11 2005-12-02 주식회사 하이닉스반도체 회로 형성면에 중앙 패드를 갖는 제1 및 제2 반도체 칩을적층하여 패키징하는 방법

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