KR100753409B1 - 초박형 패키지 및 그 제조방법 - Google Patents

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Abstract

개시된 초박형 패키지는, 양측 및 사방 중 어느 하나로 서로 마주보도록 각각 일렬로 배열되며, 일면이 소정 두께만큼 하프 에칭된 복수의 리드와, 리드들의 하프 에칭된 부분에 부착되는 테입 패들과, 테입 패들 상에 부착되며, 리드들 각각과 와이어로 연결된 칩 및 리드들의 일부분과, 칩 및 테입 패들를 밀봉하는 몰딩층을 포함하며, 이와 같은 구조의 초박형 패키지는 리드의 하프 에칭된 부분에 칩이 실장되는 테입 패들을 부착한 후 몰딩하므로서 패키지 전체의 두께를 종래의 패키지보다 더 줄일 수 있는 효과를 제공할 수 있다.
패키지

Description

초박형 패키지 및 그 제조방법{Extremely thin package and manufacture method thereof}
도 1은 종래의 박형 패키지를 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 초박형 패키지를 나타낸 단면도,
도 3은 도 2의 초박형 패키지 제조방법을 순차적으로 나타낸 순서도.
<도면의 주요부분에 대한 부호의 설명>
100... 초박형 패키지 110... 리드
111... 내부 리드 112... 외부 리드
120... 테입 패들 130... 칩
140... 와이어 150... 몰딩층
151... 상부 몰딩층 152... 하부 몰딩층
본 발명은 초박형 패키지 및 그 제조방법에 관한 것으로서, 특히 반도체 패키지의 몸체 두께를 기존의 두께보다 상당히 얇게 형성한 초박형 패키지 및 그 제조방법에 관한 것이다.
일반적으로 최종 반도체 제품의 크기와 무게는 패키지(package)에 의하여 결정된다고 할 수 있다. 그리고 최근 전자 제품이 점차 소형화 되면서 반도체가 실장될 공간은 더욱 줄어든 반면, 전자 제품은 더욱 다기능화되고, 고성능화되기 때문에 이를 뒷받침해 줄 반도체의 종류 및 개수는 늘어나는 추세이며, 따라서 단위 체적당 실장 효율을 높이기 위하여 패키지는 얇고, 작으며, 가벼워지는 박형 패키지의 형태로 개발되고 있다.
이러한 박형 패키지로서 종래에는 도 1에 도시된 바와 같은 구조가 일반적으로 채용되고 있다.
도면을 참조하면, 박형 패키지(10)는 칩 지지 패들(chip support paddle;11)과, 이 칩 지지 패들(11) 상에 접착제에 의하여 부착된 칩(12)과, 칩(12) 양측으로 복수의 리드(lead;15)가 칩(12)과 도전성 와이어(wire;16)로 연결된다. 그리고 칩(12) 및 와이어(16)를 외부로부터 보호하기 위하여 리드(15)의 일부분과, 칩(12)과, 와이어(16) 및 칩 지지 패들(11)을 몰딩 수지에 의하여 밀봉하는 몰딩층(17)이 형성된다. 여기서, 리드(15)는 내부 리드(13) 및 내부 리드(13)와 일체로 형성되는 외부 리드(14)로 이루어지며, 내부 리드(13)는 패키지 몸체 내부에서 와이어(16)에 의하여 칩(12)과 연결되고, 외부 리드(14)는 패키지 몸체 밖으로 나온 부분으로 절곡된 형태를 가진다.
그런데, 칩(12)과 내부 리드(13)와의 와이어(16) 연결을 용이하게 하고, 워페이지(warpage)를 줄이기 위해 칩 지지 패들(11)을 내부 리드(13)의 높이보다 다소 낮추어 칩(12)과 칩 지지 패들(11)이 패키지(10) 내의 중앙에 오게 한다.
이 경우, 와이어(16) 및 칩(12)을 외부로부터의 보호하기 위하여는 칩(12) 상부 및 칩 지지 패들(11) 하부 각각에서 대략 0.2㎜ 정도의 몰딩층(17)이 형성되어야 한다.
따라서, 칩(12) 등의 두께 및 외부 리드(14)의 절곡된 형태 등을 고려할 때, 완성된 최종 패키지(10)의 두께는 0.65㎜ 이하로 줄이는데는 한계가 있는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 패키지의 두께를 더 얇게 할 수 있는 개선된 초박형 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 초박형 패키지는, 양측 및 사방 중 어느 하나로 서로 마주보도록 각각 일렬로 배열되며, 일면이 소정 두께만큼 하프 에칭된 복수의 리드; 상기 리드들의 하프 에칭된 부분에 부착되는 테입 패들; 상기 테입 패들 상에 부착되며, 상기 리드들 각각과 와이어로 연결된 칩; 및 상기 리드들의 일부분과, 상기 칩 및 상기 테입 패들를 밀봉하는 몰딩층을 포함한다.
여기서, 상기 하프 에칭되는 소정의 두께는 0.025~0.075㎜ 이내인 것이 바람직하다.
또한, 상기 테입 패들에 부착된 칩의 높이는 상기 복수의 리드 상면과 동일 및 상기 상면으로부터 0.01~0.02㎜ 이내로 형성된 것 중 어느 하나인 것이 바람직 하다.
또한, 상기 하프 에칭된 부분에 부착된 상기 테입 패들의 높이는 상기 복수의 리드 하면과 동일 및 상기 하면으로부터 아래로 0.01~0.02㎜ 이내로 형성된 것 중 어느 하나인 것이 바람직하다.
또한, 상기 와이어의 최고점 높이는 상기 복수의 리드 및 상기 칩 중 어느 하나의 상면으로부터 0.075~0.125㎜ 이내인 것이 바람직하다.
또한, 상기 몰딩층은, 상기 복수의 리드 상면으로부터 0.15~0.175㎜ 이내로 형성된 상부 몰딩층; 상기 복수의 리드 하면으로부터 0.075~0.15㎜ 이내로 형성된 하부 몰딩층; 및 상기 상부 몰딩층과 상기 하부 몰딩층 사이의 두께는 0.37~0.425㎜ 이내인 것이 바람직하다.
또한, 상기 복수의 리드는 상기 몰딩층에 의하여 몰딩된 내부 리드 및 상기 내부 리드와 일체로 형성되고, 상기 몰딩층 외부로 나와 절곡된 외부 리드를 포함하며, 상기 절곡된 외부 리드의 말단은 상기 몰딩층의 밑면과 동일 및 상기 밑면으로부터 아래로 0.075㎜ 이내로 형성된 것 중 어느 하나인 것이 바람직하다.
그리고 본 발명의 초박형 패키지 제조방법은, 양측 및 사방 중 어느 하나로 서로 마주보도록 각각 일렬로 배열된 복수의 리드 일면을 소정 두께만큼 하프 에칭하는 단계; 상기 하프 에칭된 부분에 테입 패들를 부착하는 단계; 상기 테입 패들의 상면에 칩을 부착하는 단계; 상기 칩과 상기 복수의 리드 각각을 와이어에 의하여 연결하는 단계; 상기 복수의 리드 일부분과, 상기 테입 패들와, 상기 칩 및 상기 와이어를 상하부에서 몰딩하는 단계를 포함한다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 초박형 패키지를 나타낸 단면도이다.
도면을 참조하면, 초박형 패키지(100)는 복수의 리드(110)와, 테입 패들(tape paddle;120)과, 칩(130)과, 와이어(140) 및 몰딩층(150)을 포함한다.
복수의 리드(110)는 패키지(100)의 전기 연결 단자로서, 일면이 소정 두께만큼 하프 에칭(half etching)되며, 칩(130)을 중심으로 칩(130) 양측에서 또는 사방에서 하프 에칭된 부분이 서로 마주보도록 각각 일렬로 배열된다. 이 복수의 리드(110)는 내부 리드(111) 및 내부 리드(111)와 일체로 형성되며, 절곡된 부위를 갖는 외부 리드(112)를 포함한다. 여기서 하프 에칭되는 소정의 두께는 0.025~0.075㎜로 할 수 있다.
절곡된 형태의 외부 리드(112) 말단은 기판(미도시)에 고정되는 부분으로, 후술할 몰딩층(150)의 밑면과 동일한 평면에 형성되거나 또는 몰딩층(150)의 밑면보다 0.075㎜ 이내의 아래측 평면에 형성된다.
테입 패들(120)은 칩(130)이 부착되는 베이스로서, 일면에만 접착성 물질이 도포되며, 이 접착성 물질이 도포된 면의 양단부 각각은 서로 마주보는 복수의 리드(110)의 하프 에칭된 부분에 부착된다. 그리고 이 테입 패들(120)의 두께는 하프 에칭된 리드(110)의 부분과 동일하거나, 하프 에칭된 부분보다 0.02㎜ 이내의 두께를 더 가진다. 따라서, 하프 에칭된 부분에 부착된 테입 패들(120)은 리드(110)의 하면과 동일한 평면을 형성하거나, 하면보다 0.02㎜ 이내의 두께만큼 리드(110)의 하면 하부로 돌출될 수 있다.
칩(130)은 집적회로 등이 만들어진 반도체 소자로서, 테입 패들(120) 상에 부착되고, 도전성 와이어(140)에 의하여 복수의 리드(110) 각각과 연결된다. 이 테입 패들(120) 상에 부착된 칩(130)은 그 높이가 내부 리드(111)의 상면과 동일한 높이로 형성되거나, 상면보다 0.02㎜ 이내의 높이로 더 올라오도록 형성할 수 있다.
와이어(140)는 복수의 리드(110) 각각과 칩(130)을 전기적으로 연결하는 것으로, 일반적으로 "∧"과 유사한 형태로 절곡지게 되는데, 패키지(100)의 두께를 얇게 형성하기 위하여 굴곡된 최고점의 높이는 내부 리드(111) 상면이나 칩(130) 상면으로부터 0.075~0.125㎜로 형성된다.
몰딩층(150)은 EMC(Epoxy Molding Compound)와 같은 몰딩 수지에 의하여 형성되며, 칩(130)과 와이어(140)를 외부로부터 보호하기 위하여 리드(110)의 일부분과, 테입 패들(120)과, 칩(130) 및 와이어(140)를 밀봉한다. 이 몰딩층(150)은 칩(130) 상부를 몰딩하는 상부 몰딩층(151) 및 테입 패들(120) 하부를 몰딩하는 하부 몰딩층(152)을 포함한다.
상부 몰딩층(151)은 복수의 리드(110) 즉, 내부 리드(111) 상면으로부터 0.15~0.175㎜ 이내의 두께를 가진다. 이는 칩(130)과 리드(110) 사이를 연결하는 와이어(140)의 절곡된 최고 높이 및 칩(130) 보호에 적합한 두께를 나타낸다.
하부 몰딩층(152)은 내부 리드(111) 하면으로부터 0.075~0.15㎜ 이내의 두께로 형성된다. 이 하부 몰딩층(152)은 이어지는 패키지 공정 시 또는 테스트 시 칩 (130)의 손상 등을 방지하기 위하여 형성된다.
그리고 하부 몰딩층(152)과 상부 몰딩층(151) 사이의 두께는 하부 몰딩층(152)과 상부 몰딩층(151) 사이에 마련되는 칩(130)과, 테입 패들(120) 및 리드(110)의 두께를 고려하여 0.37~0.425㎜ 이내로 형성된다.
이와 같은 구조의 초박형 패키지(100)는 복수의 리드(110) 일면을 소정 두께로 하프 에칭한 후, 하프 에칭된 부분에 칩(130)이 부착된 테입 패들(120)을 부착하고, 칩(130)과 내부 리드(111)를 연결한 후, 그 위에 몰딩층(150)을 형성하므로서, 패키지(100)의 전체 두께를 0.5㎜ 이하의 초박형으로 구현할 수 있게 한다. 즉, 외부 리드(112) 말단으로부터 상부 몰딩층(151) 상면까지로 이루어지는 초박형 패키지(100)의 두께를 0.5㎜ 이하로 구현할 수 있게 된다.
도 3은 본 발명의 일 실시예에 따른 초박형 패키지 제조방법을 나타낸 순서도이다.
도면을 참조하면, 초박형 패키지 제조방법은, 먼저 패턴이 형성된 리드 프레임 원판에서 복수의 리드 일면을 소정 두께로 하프 에칭한다(S1). 여기서, 복수의 리드는 칩이 실장되는 공간의 양쪽 또는 사방에서 칩 실장 공간을 향하여 서로 마주보도록 일렬로 배열된다. 그리고, 하프 에칭되는 부분은 칩이 실장되는 공간의 단부 일면 즉, 하면을 가리킨다.
하프 에칭이 완료되면, 하프 에칭된 부분에 테입 패들을 부착하고(S2), 테입 패들 상에 칩을 부착시킨다(S3).
그런 후, 칩과 복수의 리드 각각을 도전성 와이어에 의하여 본딩한 후(S4), 몰딩수지로 칩 상하부를 몰딩한다(S5).
몰딩 단계가 끝나면 리드 프레임 원판에서 몰딩 단계까지 진행된 패키지를 분리하여 몰딩층 외부에 나와 있는 외부 리드를 포밍하여 외부 리드를 절곡시키게 된다.
이와 같은 과정에 의한 초박형 패키지 제조방법은 리드의 일면을 하프 에칭한 후, 칩이 부착되는 테입 패들을 부착하므로서 몰딩층의 두께를 줄여 전체적인 패키지의 두께를 줄일 수 있게 된다.
상술한 바와 같이 본 발명의 초박형 패키지에 의하면, 리드의 하프 에칭된 부분에 칩이 실장되는 테입 패들을 부착한 후 몰딩하므로서 패키지 전체의 두께를 종래의 패키지보다 더 줄일 수 있는 효과를 제공할 수 있다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (8)

  1. 양측 및 사방 중 어느 하나로 서로 마주보도록 각각 일렬로 배열되며, 일면이 소정 두께만큼 하프 에칭된 복수의 리드;
    상기 리드들의 하프 에칭된 부분에 부착되는 테입 패들;
    상기 테입 패들 상에 부착되며, 상기 리드들 각각과 와이어로 연결된 칩; 및
    상기 리드들의 일부분과, 상기 칩 및 상기 테입 패들를 밀봉하는 몰딩층을 포함한 것을 특징으로 하는 초박형 패키지.
  2. 제1항에 있어서,
    상기 하프 에칭되는 소정의 두께는 0.025~0.075㎜ 이내인 것을 특징으로 하는 초박형 패키지.
  3. 제1항에 있어서,
    상기 테입 패들에 부착된 칩의 높이는 상기 복수의 리드 상면과 동일 및 상기 상면으로부터 0.02㎜ 이내로 형성된 것 중 어느 하나인 것을 특징으로 하는 초박형 패키지.
  4. 제1항에 있어서,
    상기 하프 에칭된 부분에 부착된 상기 테입 패들의 높이는 상기 복수의 리드 하면과 동일 및 상기 하면으로부터 아래로 0.02㎜ 이내로 형성된 것 중 어느 하나인 것을 특징으로 하는 초박형 패키지.
  5. 제1항에 있어서,
    상기 와이어의 최고점 높이는 상기 복수의 리드 및 상기 칩 중 어느 하나의 상면으로부터 0.075~0.125㎜ 이내인 것을 특징으로 하는 초박형 패키지.
  6. 제1항에 있어서,
    상기 몰딩층은,
    상기 복수의 리드 상면으로부터 0.15~0.175㎜ 이내로 형성된 상부 몰딩층;
    상기 복수의 리드 하면으로부터 0.075~0.15㎜ 이내로 형성된 하부 몰딩층; 및
    상기 상부 몰딩층과 상기 하부 몰딩층 사이의 두께는 0.37~0.425㎜ 이내인 것을 특징으로 하는 초박형 패키지.
  7. 제1항에 있어서,
    상기 복수의 리드는 상기 몰딩층에 의하여 몰딩된 내부 리드 및 상기 내부 리드와 일체로 형성되고, 상기 몰딩층 외부로 나와 절곡된 외부 리드를 포함하며,
    상기 절곡된 외부 리드의 말단은 상기 몰딩층의 밑면과 동일 및 상기 밑면으로부터 아래로 0.075㎜ 이내의 거리로 형성된 것 중 어느 하나인 것을 특징으로 하 는 초박형 패키지.
  8. 양측 및 사방 중 어느 하나로 서로 마주보도록 각각 일렬로 배열된 복수의 리드 일면을 소정 두께만큼 하프 에칭하는 단계;
    상기 하프 에칭된 부분에 테입 패들를 부착하는 단계;
    상기 테입 패들의 상면에 칩을 부착하는 단계;
    상기 칩과 상기 복수의 리드 각각을 와이어에 의하여 연결하는 단계;
    상기 복수의 리드 일부분과, 상기 테입 패들와, 상기 칩 및 상기 와이어를 상하부에서 몰딩하는 단계를 포함하는 것을 특징으로 하는 초박형 패키지 제조방법.
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KR100344927B1 (ko) 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법

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