KR20070100355A - 칩 내장 기판 및 칩 내장 기판의 제조방법 - Google Patents

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KR20070100355A
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다카하루 야마노
하지메 이이즈카
히데아키 사카구치
도시오 고바야시
다다시 아라이
츠요시 고바야시
데츠야 고야마
기요아키 이이다
도모아키 마시마
고이치 다나카
유지 구니모토
다카시 야나기사와
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신꼬오덴기 고교 가부시키가이샤
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
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    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

제 1 배선이 형성된 제 1 기판에 반도체 칩을 실장하는 제 1 공정과, 제 2 배선이 형성된 제 2 기판과 상기 제 1 기판을 접합하는 제 2 공정을 갖고, 상기 제 2 공정에서는, 상기 반도체 칩이 상기 제 1 기판과 상기 제 2 기판 사이에서 밀봉되는 동시에, 상기 제 1 배선과 상기 제 2 배선이 전기적으로 접속되어, 상기 반도체 칩에 접속되는 다층 배선이 형성되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
칩 내장 기판, 비어 플러그, 솔더 레지스트층, 언더필, 땜납 볼

Description

칩 내장 기판 및 칩 내장 기판의 제조방법{SUBSTRATE WITH BUILT-IN CHIP AND METHOD FOR MANUFACTURING SUBSTRATE WITH BUILT-IN CHIP}
본 발명은, 반도체 칩을 내장하는 칩 내장 기판에 관한 것이다.
현재, 반도체 칩 등의 반도체 장치를 사용한 전자 기기의 고성능화가 진행되고 있어, 기판에 반도체 칩을 실장(實裝)하는 경우의 고(高)밀도화나, 반도체 칩을 탑재한 기판의 소형화, 공간 절약화 등이 요구되고 있다.
이 때문에, 반도체 칩이 매립된 기판, 소위 칩 내장형 배선 기판이 제안되고 있으며, 반도체 칩을 기판에 내장하기 위한 다양한 구조가 제안되고 있다. 또한, 최근에는 반도체 칩의 배선의 미세화가 진행되고 있기 때문에, 이에 따라 칩 내장 기판의 배선 구조가 미세화하고, 칩 내장 기판의 배선 구조의 다층화가 요구되고 있다.
그러나, 칩 내장 기판의 배선 구조의 미세화, 다층화가 진행됨에 따라서, 칩 내장 기판의 생산에 시간이 걸리게 되고, 생산 효율이 저하하는 문제가 생겼다. 또한, 배선 구조의 미세화·다층화에 따라 생산 수율(收率)이 저하하는 문제가 생겼다. 특히, 칩 내장 기판의 경우에는, 고가인 반도체 칩이 기판에 매설되기 위하여, 생산 수율의 저하에 의해 고가인 반도체 칩이 다수 낭비되어버릴 가능성이 생 겼다.
상기 특허문헌 1(일본국 공개특허 제2003-347722호 공보)에는 반도체 칩이 실장된 기판을 적층하는 방법이 개시되어 있다. 그러나, 상기 특허문헌 1에 개시된 발명은, 단순히 기판을 적층하는 방법으로, 반도체 칩을 내장한 기판의 배선을 미세화·다층화한 경우의 생산 수율의 저하에 대한 해결 수단은 하등 개시되어 있지 않고, 또한 그 시사도 없다.
특허문헌 1 : 일본국 공개특허 제2003-347722호 공보
따라서, 본 발명에서는, 상기 문제를 해결한, 신규하고 유용한 칩 내장 기판 및 당해 칩 내장 기판의 제조 방법을 제공하는 것을 과제로 하고 있다.
본 발명의 구체적인 과제는, 생산 수율이 양호하고, 내장되는 반도체 칩에 접속되는 다층 배선의 신뢰성이 높은 칩 내장 기판과, 당해 칩 내장 기판을 제조하는 제조 방법을 제공하는 것이다.
본 발명의 제 1 관점에서는, 상기 과제를, 제 1 배선이 형성된 제 1 기판에 반도체 칩을 실장하는 제 1 공정과, 제 2 배선이 형성된 제 2 기판과 상기 제 1 기판을 접합하는 제 2 공정을 갖고, 상기 제 2 공정에서는, 상기 반도체 칩이 상기 제 1 기판과 상기 제 2 기판 사이에서 밀봉되는 동시에, 상기 제 1 배선과 상기 제 2 배선이 전기적으로 접속되어, 상기 반도체 칩에 접속되는 다층 배선이 형성되는 것을 특징으로 하는 칩 내장 기판의 제조 방법에 의해 해결한다.
또한, 본 발명의 제 2 관점에서는, 상기 과제를, 제 1 배선이 형성되고, 상기 제 1 배선에 반도체 칩이 실장되어 이루어지는 제 1 기판과, 제 2 배선이 형성되는 동시에, 상기 제 1 기판과 접합되는 제 2 기판을 갖는 칩 내장 기판으로서, 상기 제 1 기판과 상기 제 2 기판 사이에, 상기 반도체 칩을 밀봉하는 동시에 상기 제 1 배선과 상기 제 2 배선을 전기적으로 접속하는 밀봉 접속층이 형성되어, 상기 반도체 칩에 접속되는 다층 배선이 형성되는 것을 특징으로 하는 칩 내장 기판에 의해 해결한다.
본 발명에 의하면, 생산 수율이 양호하며, 내장되는 반도체 칩에 접속되는 다층 배선의 신뢰성이 높은 칩 내장 기판과, 당해 칩 내장 기판을 제조하는 제조 방법을 제공하는 것이 가능해진다.
도 1a는 실시예 1에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 1b는 실시예 1에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 1c는 실시예 1에 의한 칩 내장 기판의 제조 방법을 나타내는 제 3 도면.
도 1d는 실시예 1에 의한 칩 내장 기판의 제조 방법을 나타내는 제 4 도면.
도 1e는 실시예 1에 의한 칩 내장 기판의 제조 방법을 나타내는 제 5 도면.
도 1f는 실시예 1에 의한 칩 내장 기판의 제조 방법을 나타내는 제 6 도면.
도 2a는 실시예 2에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 2b는 실시예 2에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 3은 실시예 3에 의한 칩 내장 기판을 나타내는 도면.
도 4a는 실시예 4에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 4b는 실시예 4에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 4c는 실시예 4에 의한 칩 내장 기판의 제조 방법을 나타내는 제 3 도면.
도 5a는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 5b는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 5c는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 3 도면.
도 5d는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 4 도면.
도 5e는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 5 도면.
도 5f는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 6 도면.
도 5g는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 7 도면.
도 5h는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 8 도면.
도 5i는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 9 도면.
도 5j는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 10 도면.
도 5k는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 11 도면.
도 5l은 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 12 도면.
도 5m은 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 13 도면.
도 5n은 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 14 도면.
도 5o는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 15 도면.
도 5p는 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 제 16 도면.
도 6a는 실시예 6에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 6b는 실시예 6에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 6c는 실시예 6에 의한 칩 내장 기판의 제조 방법을 나타내는 제 3 도면.
도 6d는 실시예 6에 의한 칩 내장 기판의 제조 방법을 나타내는 제 4 도면.
도 6e는 실시예 6에 의한 칩 내장 기판의 제조 방법을 나타내는 제 5 도면.
도 7은 실시예 7에 의한 칩 내장 기판을 나타내는 도면.
도 8은 실시예 8에 의한 칩 내장 기판을 나타내는 도면.
도 9는 실시예 9에 의한 칩 내장 기판을 나타내는 도면.
도 10은 실시예 10에 의한 칩 내장 기판을 나타내는 도면.
도 11은 실시예 11에 의한 칩 내장 기판을 나타내는 도면.
도 12는 실시예 12에 의한 칩 내장 기판을 나타내는 도면.
도 13은 실시예 13에 의한 칩 내장 기판을 나타내는 도면.
도 14는 실시예 14에 의한 칩 내장 기판을 나타내는 도면.
도 15는 실시예 15에 의한 칩 내장 기판을 나타내는 도면.
도 16은 실시예 16에 의한 칩 내장 기판을 나타내는 도면.
도 17은 실시예 17에 의한 칩 내장 기판을 나타내는 도면.
도 18은 실시예 17에 의한 칩 내장 기판의 접속 부분을 나타내는 도면.
도 19a는 도 17에 나타낸 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 19b는 도 17에 나타낸 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 19c는 도 17에 나타낸 칩 내장 기판의 제조 방법을 나타내는 제 3 도면.
도 19d는 도 17에 나타낸 칩 내장 기판의 제조 방법을 나타내는 제 4 도면.
도 19e는 도 17에 나타낸 칩 내장 기판의 제조 방법을 나타내는 제 5 도면.
도 20은 실시예 18에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 21a는 실시예 18에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 21b는 실시예 18에 의한 칩 내장 기판의 제조 방법을 나타내는 제 3 도면.
도 22는 배선 기판의 접합 방법을 나타내는 제 1 도면.
도 23은 배선 기판의 접합 방법을 나타내는 제 2 도면.
도 24는 배선 기판의 접합 방법을 나타내는 제 3 도면.
도 25는 배선 기판의 접합 방법을 나타내는 제 4 도면.
도 26은 실시예 20에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 27은 실시예 2O에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 28은 실시예 21에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 29는 실시예 21에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
도 30은 실시예 22에 의한 칩 내장 기판을 나타내는 제 1 도면.
도 31은 실시예 22에 의한 칩 내장 기판을 나타내는 제 2 도면.
도 32는 실시예 22에 의한 칩 내장 기판을 나타내는 제 3 도면.
도 33은 실시예 23에 의한 칩 내장 기판을 나타내는 제 1 도면.
도 34는 실시예 23에 의한 칩 내장 기판을 나타내는 제 2 도면.
도 35는 실시예 24에 의한 칩 내장 기판을 나타내는 제 1 도면.
도 36은 실시예 24에 의한 칩 내장 기판을 나타내는 제 2 도면.
도 37은 실시예 25에 의한 칩 내장 기판을 나타내는 제 1 도면.
도 38은 실시예 25에 의한 칩 내장 기판을 나타내는 제 2 도면.
도 39는 실시예 25에 의한 칩 내장 기판을 나타내는 제 3 도면.
도 40은 실시예 25에 의한 칩 내장 기판을 나타내는 제 4 도면.
도 41은 실시예 25에 의한 칩 내장 기판을 나타내는 제 5 도면.
도 42는 실시예 25에 의한 칩 내장 기판을 나타내는 제 6 도면.
도 43a는 절연층의 형성 방법을 나타내는 제 1 도면.
도 43b는 절연층의 형성 방법을 나타내는 제 2 도면.
도 44a는 절연층의 다른 형성 방법을 나타내는 제 1 도면.
도 44b는 절연층의 다른 형성 방법을 나타내는 제 2 도면.
도 44c는 절연층의 다른 형성 방법을 나타내는 제 3 도면.
도 44d는 절연층의 다른 형성 방법을 나타내는 제 4 도면.
도 44e는 절연층의 다른 형성 방법을 나타내는 제 5 도면.
도 44f는 절연층의 다른 형성 방법을 나타내는 제 6 도면.
도 44g는 절연층의 다른 형성 방법을 나타내는 제 7 도면.
도 45는 실시예 27에 의한 칩 내장 기판의 제조 방법을 나타내는 제 1 도면.
도 46은 실시예 27에 의한 칩 내장 기판의 제조 방법을 나타내는 제 2 도면.
<도면의 주요 부분에 대한 부호의 설명>
100, 100A, 200, 400, 500, 800, 900 : 기판
300, 300A, 300B, 300C, 300D, 300E, 300F, 300G, 300H, 300I, 300J, 30OK, 300L, 30OM, 300N : 칩 내장 기판
101, 201, 301 : 코어 기판
102, 202, 302 : 비어 플러그(via plug)
103A, 103B, 203A, 203B, 303A, 303B : 패턴 배선
104A, 104B, 204A, 204B, 304A, 304B : 솔더 레지스트층
105A, 105B, 205A, 205B, 305A, 305B : 접속층
106 : 개구부
107, 407, 409, 507, 509 : 접속층
108, 411, 511 : 범프
109, 410A, 510A : 언더필(underfill)
110, 307, 309, 410, 510 : 반도체 칩
111, 206, 207, 313, 413, 510 : 땜납 볼
401, 501 : 지지 기판
402, 502 : 접속층
403, 503 : 절연층
405, 408, 505, 508 : 배선부
405a, 408a, 505a, 508a : 비어 플러그
405b, 408b, 505b, 508b : 패턴 배선
412, 512 : 솔더 레지스트층
SP1, SP2 : 스페이서
PS1, PS2, PS3, PS4 : 포스트
AD1, AD2, AD3 : 접속층
BP1, BP2, BP3 : 범프
본 발명에 의한 칩 내장 기판의 제조 방법에서는, 제 1 배선이 형성된 제 1 기판에 반도체 칩을 실장하는 제 1 공정과, 제 2 배선이 형성된 제 2 기판과 상기 제 1 기판을 접합하는 제 2 공정을 갖고, 상기 제 2 공정에서는, 상기 반도체 칩이 상기 제 1 기판과 상기 제 2 기판 사이에서 밀봉되는 동시에, 상기 제 1 배선과 상기 제 2 배선이 전기적으로 접속되어, 상기 반도체 칩에 접속되는 다층 배선이 형성되는 것을 특징으로 하고 있다.
종래의 칩 내장 기판에서는, 예를 들면, 빌드업(build-up)법에 의해 반도체 칩에 접속되고, 또한 반도체 칩을 내장하는 다층 배선 구조가 형성되어 있었기 때문에, 배선이 미세화되거나 배선의 층수가 증가하면, 배선의 신뢰성이 저하하거나, 생산 수율이 저하하는 문제가 생겼다. 이 때문에, 고가인 반도체 칩이 내장된 기판을 폐기하지 않을 수 없는 문제가 생기는 경우가 있었다.
한편, 본 발명에 의한 칩 내장 기판의 제조 방법에서는, 반도체 칩에 접속되는 다층 배선 구조를, 배선이 형성된 복수의 기판을 접합하여(적층하여) 형성하고 있다. 이 경우, 상기 제 1 배선과 제 2 배선이 반도체 칩에 접속되는 다층 배선 구조를 구성한다. 이 때문에, 미세화된 다층 배선 구조의 신뢰성이 양호해지는 동시에, 제조 수율이 양호해지는 효과가 있다.
다음으로, 상기 제조 방법의 보다 구체적인 예에 대해서, 도면에 의거하여 이하에 설명한다.
(실시예 1)
도 1a 내지 도 1f는, 본 발명의 실시예 1에 의한 칩 내장 기판의 제조 방법을 순서를 따라 설명하는 도면이다. 단, 이하의 도면 중, 앞서 설명한 부분에는 동일한 참조 부호를 부여하고, 설명을 생략하는 경우가 있다(이하의 실시예에 대해서도 동일).
먼저, 도 1a에 나타낸 공정에 있어서, 예를 들면, 프리프레그(prepreg)재(유리 섬유에 에폭시 수지 등을 함침(含浸)시킨 재료)로 이루어지는 코어 기판(101)에 대하여, 예를 들면, Cu로 이루어지는 상기 코어 기판(101)을 관통하는 비어 플러그(via plug)(102)를 형성한다. 또한, 상기 코어 기판(101)의 제 1 측(이후 공정에 있어서 반도체 칩이 실장되는 측)에 패턴 배선(103A)을, 상기 코어 기판(101)의 제 2 측에 패턴 배선(103B)을, 예를 들면, Cu에 의해 형성한다.
또한, 각각 복수 형성되는 패턴 배선(103A, 103B) 중, 일부의 패턴 배선(103A, 103B)이 상기 비어 플러그(102)에서 접속되게 형성한다.
또한, 상기 코어 기판(101)의 제 1 측에는 솔더 레지스트층(104A)이 형성되고, 당해 솔더 레지스트층으로부터 노출되는 상기 패턴 배선(103A)의 일부에는, 예를 들면, Ni/Au(패턴 배선(103A) 상에 Ni층, Au층의 순서로 적층된 층) 등으로 이루어지는 접속층(105A)이 형성된다. 또한, 이후의 공정에 있어서 반도체 칩이 실장되기 위한, 개구부(106)에 형성된 패턴 배선(103A)에는, 상기 접속층(105A)은 형 성되지 않는다. 또한, 마찬가지로, 상기 코어 기판(101)의 제 2 측에는 솔더 레지스트층(104B)이 형성되고, 당해 솔더 레지스트층(104B)으로부터 노출되는 상기 패턴 배선(103B)에는, 예를 들면, Ni/Au(패턴 배선(103B) 상에 Ni층, Au층의 순서로 적층된 층) 등으로 이루어지는 접속층(105B)이 형성된다. 여기에서, 반도체 칩을 실장하기 위한 배선 기판(100)이 형성된다.
다음에, 도 1b에 나타낸 공정에 있어서, 상기 개구부(106)로부터 노출되는 상기 패턴 배선(103A) 상에, 예를 들면, 땜납 등으로 이루어지는 접속층(107)을, 전해 도금 등에 의해 형성한다.
다음에, 도 1c에 나타낸 공정에 있어서, 범프(예를 들면, 와이어 본딩에 의해, Au 등의 본딩 와이어(bonding wire)를 사용하여 형성되는 범프 등)(108)가 형성된 반도체 칩(110)을, 상기 접속층(107)을 통하여 상기 패턴 배선(103A)에, 플립칩(flip-chip) 실장한다. 다음에, 상기 반도체 칩과 상기 배선 기판(100) 사이에 언더필(underfill)(언더필 수지)(109)을 침투시킨다.
이와 같이 하여, 상기 배선 기판(1OO)에, 반도체 칩(11O)이 플립칩 실장되어 이루어지는, 배선 기판(100A)이 형성된다. 또한, 상기 패턴 배선(103A)에 실장되는 것은, 반도체 칩에 한정되지 않고, 다른 전자 부품(예를 들면, 커패시터, 레지스터, 인덕터 등)이어도 된다. 또한, 반도체 칩에 재배선을 형성한, CSP(chip size package)여도 된다.
다음에, 도 1d에 나타낸 공정에 있어서, 상기 배선 기판(100)을 형성한 경우와 동일하게, 상기 배선 기판(100A)에 접합하는(적층하는) 배선 기판(200)을 형성 한다. 이 경우, 먼저, 코어 기판(201)에 대하여, 예를 들면, Cu로 이루어지는 상기 코어 기판(201)을 관통하는 비어 플러그(202)를 형성한다. 또한, 상기 코어 기판(101)의 제 1 측(반도체 칩에 면하는 측의 반대 측)에 패턴 배선(203A)을, 상기 코어 기판(201)의 제 2 측에 패턴 배선(203B)을, 예를 들면, Cu에 의해 형성한다.
또한, 각각 복수 형성되는 패턴 배선(203A, 203B) 중, 일부의 패턴 배선(203A, 203B)이 상기 비어 플러그(202)에서 접속되도록 하여 형성된다.
또한, 상기 코어 기판(201)의 제 1 측에는 솔더 레지스트층(204A)이 형성되고, 당해 솔더 레지스트층으로부터 노출되는 상기 패턴 배선(203A)에는, 예를 들면, Ni/Au(패턴 배선(203A) 상에 Ni층, Au층의 순서로 적층된 층) 등으로 이루어지는 접속층(205A)이 형성된다. 또한, 마찬가지로, 상기 코어 기판(201)의 제 2 측에는 솔더 레지스트층(204B)이 형성되고, 당해 솔더 레지스트층으로부터 노출되는 상기 패턴 배선(203B)에는, 예를 들면, Ni/Au(패턴 배선(203B) 상에 Ni층, Au층의 순서로 적층된 층) 등으로 이루어지는 접속층(205B)이 형성되고, 또한 당해 접속층(205B)에 땜납 볼(206)이 형성된다. 여기에서, 상기 배선 기판(100A)과 접합되기 위한 배선 기판(200)이 형성된다.
다음에, 도 1e에 나타낸 공정에 있어서, 상기 배선 기판(100A)과 상기 배선 기판(200)을 접합한다(적층한다).
이 경우, 상기 배선 기판(200)과 상기 배선 기판(100A) 사이에는, 상기 반도체 칩(110)을 밀봉하는 동시에, 상기 배선 기판(200)의 배선과 상기 배선 기판(100A)의 배선을 접속하는, 밀봉 접속층(L1)이 형성된다. 상기 밀봉 접속층(L1) 은, 예를 들면, 라미네이트에 의해 형성되는 빌드업 수지로 이루어지는 절연층(D1)과, 상기 절연층(D1) 중에 형성되는 전기 접속 부재(예를 들면, 땜납 볼(206))로 형성된다. 이 경우, 상기 접속층(205B)을 통하여 상기 패턴 배선(203B)에 접속되어 있는 상기 땜납 볼(206)은, 상기 접속층(105A)을 통하여, 상기 패턴 배선(103A)과 전기적으로 접속된다.
예를 들면, 상기 배선 기판(200)과 상기 배선 기판(100A)을 접합하는 경우에는, 이하의 제 1 방법, 또는 제 2 방법에 의해 접합하는 것이 가능하다.
우선, 제 1 방법은, 이하와 같이 행할 수 있다. 먼저, 상기 배선 기판(200)을, 열경화성 필름 형상의 빌드업 수지(이 단계에서는 미(未)경화)를 통하여 상기 배선 기판(100A)에 적층·가압하고, 상기 배선 기판(200)의 땜납 볼(전기 접속 부재)(206)을 필름 형상의 빌드업 수지에 밀어넣어, 배선 기판(100A)의 접속층(105A)에 접촉하도록 누른다. 이 상태로 가열함으로써, 땜납 볼(206)을 용융하고, 땜납 볼(206)을 접속층(105A)에 전기적으로 접속한다. 또한, 당해 빌드업 수지는 열에 의해 경화되어, 절연층(D1)이 된다.
또한, 제 2 방법은, 이하와 같이 행할 수 있다. 먼저, 배선 기판(200)을 배선 기판(100A)에 적층·가열하고, 땜납 볼(전기 접속 부재)(206)을 용융시켜 접속층(105A)에 접속한다. 다음에, 배선 기판(200)과 배선 기판(100A) 사이에 액상(液狀) 수지를 충전·경화하여, 절연층(D1)을 형성한다.
또한, 후술하는 다른 실시예에 있어서도, 동일한 방법으로 배선 기판의 접합을 행하는 것이 가능하다.
다음에, 도 1f에 나타낸 공정에 있어서, 상기 접속층(105B, 205A)에, 땜납 볼(외부 접속 단자)(111, 207)을 각각 형성하고, 칩 내장 기판(300)을 형성한다.
본 실시예에 의한 칩 내장 기판(300)을 제조하는 경우에는, 상기 반도체 칩(110)에 접속되는 다층 배선 구조가, 배선(패턴 배선(103A, 103B, 203A, 203B 등))이 형성된 복수의 기판(배선 기판(100A, 200))을 접합하여(적층하여) 형성된다. 이 때문에, 예를 들면, 모든 다층 배선 구조를 빌드업법에 의해 형성하는 경우에 비해, 배선의 신뢰성이 높고, 또한 제조 수율이 양호한 특징을 갖고 있다. 또한, 반도체 칩 실장 측과 상층 측(상층 배선 측)을 나누어 제조할 수 있기 때문에, 개별 검사 등도 가능해진다. 이 때문에, 기판 내에 칩을 내장한 후에 불량이 발견되어, 고가인 반도체 칩이 폐기되는 비율이 감소되는 효과를 갖는다.
또한, 이와 같이 기판의 조합에 의해 다층 배선 구조를 갖는 칩 내장 기판을 제조하면, 복수의 기판을 개별적으로 보관(stock)할 수 있는 장점이 있다. 또한, 복수의 기판에 대하여 개별적으로 설계 변경을 하거나, 또는 반도체 칩의 사양 변경에 유연하게 대응하는 것도 가능하게 되어, 제조상 장점이 크다.
또한, 상기 밀봉 접속층(L1)은, 예를 들면, 빌드업 수지로 이루어지는 절연층(D1)과, 땜납 볼(206) 등의 전기 접속 부재(도전 재료)의 조합에 의해 형성되고, 당해 밀봉 접속층(L1)에 의해 반도체 칩이 보호·절연되는 동시에, 적층되는 기판(100A, 200)을 접합하고, 또한 기판(100A, 200)의 패턴 배선끼리의 전기적인 접속이 행하여진다. 이 때문에, 상기 기판(100A, 200)의 기계적인 강도가 확보되는 동시에, 반도체 칩이 보호·절연되고, 또한 반도체 칩에 접속되는 다층 배선의 접 속 신뢰성이 양호해진다.
또한, 상기 밀봉 접속층(L1)은, 빌드업 수지와 땜납 볼의 조합에 한정되지 않고, 이하에 나타낸 바와 같이, 다양한 구조로 하는 것이 가능하다.
(실시예 2)
도 2a 내지 도 2b는, 본 발명의 실시예 2에 의한 칩 내장 기판의 제조 방법을 나타내는 도면이다.
우선, 도 2a에 나타낸 공정에 이르기까지의 공정은, 실시예 1의 도 1a 내지 도 1d에 나타낸 공정과 동일한 공정을 실시한다. 단, 도 1d에 상당하는 공정에 있어서는, 상기 땜납 볼(206)은 형성하지 않는다. 본 실시예에서는, 실시예 1의 도 1e에 나타낸 이후의 공정에 상당하는, 도 2a 이하의 공정을 실시한다.
도 2a를 참조하면, 본 공정에 있어서는, 상기 배선 기판(200)과 상기 배선 기판(100A) 사이에는, 상기 밀봉 접속층(L1)에 상당하는, 밀봉 접속층(L2)이 형성된다. 상기 밀봉 접속층(L2)은, 예를 들면, 이방성(異方性) 도전 재료로 이루어지는 접속층(D2)에 의해 구성된다. 당해 이방성 도전 재료의 예로서는, 예를 들면, 이방성 도전 필름(ACF) 또는 이방성 도전 페이스트(ACP) 등이 있다. 즉, 이방 도전성 재료는, 반도체 칩을 밀봉하는 밀봉 재료로서의 기능과, 접합되는 2개의 배선 기판의 각각의 배선 패턴을 접속하는 전기 접속 부재의 기능을 겸비하고 있다.
상기 공정에 있어서, 예를 들면, 상기 배선 기판(200)과 상기 배선 기판(100A)을 접합하는 경우에는, 이하의 제 3 방법, 또는, 제 4 방법에 의해 접합하는 것이 가능하다.
우선, 제 3 방법은, 이하와 같이 행할 수 있다. 먼저, 상기 배선 기판(200)을, 열경화성의 이방성 도전 필름(이 단계에서는 미경화)을 통하여 상기 배선 기판(100A)에 적층·가압하고, 이 상태로 가열한다. 이 가열에 의해, 당해 이방성 도전 필름이 열에 의해 경화되어, 접속층(D2)이 형성된다.
또한, 제 4 방법은, 이하와 같이 행할 수 있다. 먼저, 배선 기판(200), 또는 배선 기판(100A)에, 이방성 도전 페이스트를 도포한 상태에서, 배선 기판(200)과 배선 기판(100A)을 적층·가압하고, 이 상태로 가열한다. 이 가열에 의해 당해 이방성 도전 페이스트가 열에 의해 경화되어, 접속층(D2)이 형성된다.
또한, 후술하는 다른 실시예에 있어서도, 동일한 방법으로 배선 기판의 접합을 행하는 것이 가능하다.
다음에, 도 2b에 나타낸 공정에 있어서, 도 1f에 나타낸 공정과 동일한 공정을 실시하고, 상기 접속층(105B, 205A)에, 땜납 볼(111, 207)을 각각 형성하고, 칩 내장 기판(300A)을 형성한다.
상기 구조에 있어서는, 당해 밀봉 접속층(L2)에 의해, 상기 반도체 칩(110)이 밀봉되어 보호·절연이 되는 동시에 적층되는 기판(100A, 200)이 접합되어 기계적인 강도가 확보되고, 또한 상기 배선 기판(200)의 패턴 배선(203B)과 상기 배선 기판(100)의 패턴 배선(103A)이(상기 접속층(205B)과 상기 접속층(105A)이) 전기적으로 접속되어 있다.
즉, 본 실시예에 의한 칩 내장 기판(300A)은, 밀봉 접속층의 땜납 볼을 생략한 구조로 구성하는 것이 가능해지고, 제조가 용이한 동시에, 단순한 구조로 접속 신뢰성이 높은 특징을 갖고 있다. 또한, 상기 밀봉 접속층(L2)을 형성하는 방법으로서는, 이방성 도전 필름의 접착에 의한 형성에 한정되지 않고, 예를 들면, 이방성 도전 페이스트, 이방성 도전 잉크 등의 이방성 도전 접착제를 사용하여 형성해도 된다.
이와 같이, 밀봉 접속층에는, 다양한 재료·구조의 것을 사용하는 것이 가능하다. 예를 들면, 실시예 1에 기재한 상기 절연층(D1)과 상기 땜납 볼(206)의 조합으로 이루어지는 밀봉 접속층(L1)에 있어서, 땜납 볼에 상당하는 비어 플러그 등의 도전 구조를, 미리 당해 절연층(D1)에 형성하도록 해도 된다. 이 경우, 2개의 배선 기판의 전기적인 접속 신뢰성이 양호해지는 동시에, 칩 내장 기판의 제조가 용이해지는 효과가 있다.
(실시예 3)
또한, 도 3은, 실시예 1에 기재한 칩 내장 기판(300)의 다른 변형예이다. 도 3을 참조하면, 본 실시예에 의한 칩 내장 기판(300B)에서는, 실시예 1의 도 1f에 나타낸 공정 이후에, 상기 칩 내장 기판(300) 상에, 배선 기판(200A)이 더 적층되어(접합되어) 있다.
상기 배선 기판(200A)은, 상기 배선 기판(200)과 동일하게 형성된다. 이 경우, 당해 배선 기판(200A)의, 코어 기판(301), 비어 플러그(302), 패턴 배선(303A, 303B), 솔더 레지스트층(304A, 304B), 접속층(305A, 305B)은, 각각, 상기 배선 기판(200)의, 코어 기판(201), 비어 플러그(202), 패턴 배선(203A, 203B), 솔더 레지스트층(204A, 204B), 접속층(205A, 205B)에 상당하고, 동일한 방법·재료에 의해 형성할 수 있다.
상기 배선 기판(200A)의 상기 솔더 레지스트층(304A) 상에는, 반도체 칩(307)과 반도체 칩(309)이 적층되어 실장되어 있다. 상기 반도체 칩(307)은 설치 필름(306)을 통하여 상기 솔더 레지스트층(304A) 상에, 상기 반도체 칩(309)은 설치 필름(308)을 통하여 당해 반도체 칩(307) 상에 각각 설치되어 있다.
또한, 상기 반도체 칩(307, 309)은 각각 와이어(310, 311)에 의해, 상기 패턴 배선(303A)(상기 접속층(305A))에 전기적으로 접속되어 있다. 또한, 상기 반도체 칩(307, 309), 상기 와이어 배선(310, 311)을 밀봉하는 몰드 수지로 이루어지는 절연층(312)이 형성되어 있다.
이와 같이, 본 발명에 의한 칩 내장 기판의 구성은, 2개의 기판을 사용하는 경우에 한정되지 않고, 3매 이상의 기판을 사용하여 구성해도 된다.
(실시예 4)
또한, 적층되는(접합되는) 기판의 구성이나 그 순서는, 다양하게 변경하는 것이 가능하다. 예를 들면, 도 4a 내지 도 4c는, 본 발명의 실시예 4에 의한 칩 내장 기판의 제조 방법을 나타내는 도면이다.
우선, 도 4a에 나타낸 공정에 이르기까지의 공정은, 실시예 1의 도 1a 내지 도 1c에 나타낸 공정과 동일한 공정을 실시한다. 본 실시예에서는, 실시예 1의 도 1d에 나타낸 이후의 공정에 상당하는 도 4a 이하의 공정을 실시한다.
먼저, 도 4a에 나타낸 공정에 있어서는, 실시예 1의 배선 기판(200)에 상당하는, 배선 기판(200B)을 형성한다. 당해 배선 기판(200B)은, 실시예 3에 나타낸 상기 배선 기판(200A)에 있어서, 상기 반도체 칩(307, 309)을 상기 솔더 레지스트층(304A) 상에서, 몰드 수지로 이루어지는 절연층(312)으로 밀봉하여 형성한다. 또한, 상기 접속층(305B)에는, 땜납 볼(313)을 형성한다.
다음에, 도 4b에 나타낸 공정에 있어서, 실시예 1에 나타낸 도 1e의 공정과 동일하게, 상기 배선 기판(100A)과 상기 배선 기판(200B)을 접합한다(적층한다).
이 경우, 상기 배선 기판(200B)과 상기 배선 기판(100A) 사이에는, 앞서 설명한 밀봉 접속층(L1)이 형성되고, 당해 밀봉 접속층(L1)에 의해 반도체 칩이 보호·절연되는 동시에, 적층되는 배선 기판(100A, 200B)을 접합하고, 또한 배선 기판(100A, 200B)의 패턴 배선끼리의 전기적인 접속이 행하여진다.
다음에, 도 4c에 나타낸 공정에 있어서, 상기 접속층(105B)에 땜납 볼(111)을 형성하고, 칩 내장 기판(300C)을 형성한다.
이와 같이, 본 발명에 있어서 적층되는 배선 기판은, 그 구성이나 순서를 다양하게 변경하는 것이 가능하다.
(실시예 5)
또한, 본 발명에서는, 상술한 소위 프린트 배선 기판(배선 기판(100, 100A, 200, 200A, 200B) 등)을 접합하는 경우에 한정되지 않고, 소위 빌드업법에 의해 형성되는 기판(이하, 빌드업 기판)과 프린트 배선 기판을 접합하는 경우에 적용하거나, 또는 빌드업 기판끼리를 접합하는 경우에 적용하는 것도 가능하다.
이와 같이, 적층되는 기판이 빌드업 기판을 포함하는 경우, 반도체 칩에 접속되는 다층 배선의 미세화, 다층화가 용이해지는 효과가 있다. 또한, 이와 같이, 적층되는 기판이 빌드업 기판을 포함하는 경우이거나, 또는 빌드업 기판끼리를 적층하여 칩 내장 기판을 형성하는 경우라도 해도, 반도체 칩에 접속되는, 상기 반도체 칩을 내장하는 다층 배선을 모두 빌드업법에 의해 형성하는 경우에 비해, 수율이 양호하여, 폐기되는 반도체 칩의 수가 적어지는 효과가 있다.
즉, 보다 제조 수율이 양호하고 신뢰성 높은 프린트 배선 기판과, 미세화나 다층화에 유리한 빌드업 기판을 조합함으로써, 제조 수율을 양호하게 하면서, 미세화·다층화된 칩 내장 기판을 제조하는 것이 가능해진다.
또한, 필요로 하는 층을 분할하여 빌드업법에 의해 각각 형성함으로써, 모든 층을 빌드업법으로 일괄하여 형성하는 경우에 비해 제조 수율을 양호하게 하여 폐기되는 반도체 칩의 수를 적게 하는 것이 가능해진다. 이하, 이 제조 방법의 예에 대해서 설명한다.
도 5a 내지 도 5p는, 본 발명의 실시예 5에 의한 칩 내장 기판의 제조 방법을 나타내는 도면이다. 먼저, 도 5a에 나타낸 공정에 있어서, 도전 재료, 예를 들면, Cu로 이루어지는, 두께가 200μm인 지지 기판(401)을 준비한다.
다음에, 도 5b에 나타낸 공정에 있어서, 상기 지지 기판(401) 상에 포토리소그래피법에 의해 레지스트 패턴(도시 생략)을 형성하고, 당해 레지스트 패턴을 마스크로 하여 전해 도금에 의해, 예를 들면, Au층(402a), Ni층(402b), 및 Cu층(402c)이 적층된 구조를 갖는 접속층(402)을 형성한다. 당해 전해 도금에 있어서는, 상기 지지 기판(401)이 통전(通電) 경로로 되기 때문에, 당해 지지 기판(401)은 도전 재료인 것이 바람직하고, 또한 예를 들면, Cu와 같은 저(低)저항의 재료이면 더 바람직하다.
다음에, 도 5c의 공정에 있어서, 상기 접속층(402)을 덮도록, 상기 지지 기판(401) 상에, 절연층(403)을 형성한다. 상기 절연층(403)은, 예를 들면, 빌드업 수지(에폭시 수지, 폴리이미드 수지 등)나, 솔더 레지스트(아크릴 수지, 에폭시 아크릴계 수지 등)에 의해 형성된다.
또한, 이 경우 당해 절연층(403)을, 예를 들면, 유리 섬유에 수지를 함침시킨 유리 섬유 에폭시 프리프레그 등의 프리프레그재 등 기계적인 강도가 높은 재료에 의해 형성하면, 당해 절연층(403)이 배선 기판의 보강층(stiffener)으로서 기능하여, 바람직하다.
상기 절연층(403)을 형성한 후, 당해 절연층(403)에, 상기 접속층(402)이 노출되도록, 예를 들면, 레이저에 의해 비어 홀(403A)을 형성한다.
다음에, 도 5d에 나타낸 공정에 있어서, 필요에 따라 디스미어(desmear) 공정을 행하여 비어 홀의 잔사물(殘渣物)의 제거와 상기 절연층(403)의 표면 처리(조화 처리(roughing))를 행한 후, 당해 절연층(403)의 표면과 상기 접속층(402)의 표면에, 무전해 도금에 의해, Cu 시드층(404)을 형성한다.
다음에, 도 5e에 나타낸 공정에 있어서, 포토리소그래피법에 의해 레지스트 패턴(도시 생략)을 형성한다. 다음에, 당해 레지스트 패턴을 마스크로 하여, Cu 전해 도금에 의해, 상기 비어 홀(403A)에 비어 플러그(405a)를, 상기 절연층(403) 상에 상기 비어 플러그(405a)에 접속되는 패턴 배선(405b)을 형성하고, 배선부(405)를 형성한다.
상기 배선부(405)를 형성한 후, 레지스트 패턴을 박리하고, 노출된 잉여 시드층을 에칭에 의해 제거한다.
다음에, 도 5f에 나타낸 공정에 있어서, 상기 배선부(405)를 덮도록, 상기 절연층(403) 상에, 예를 들면, 열경화성 에폭시 수지로 이루어지는 절연층(빌드업층)(406)을 형성하고, 또한 당해 절연층(406)에, 상기 패턴 배선(405b)의 일부가 노출되도록 레이저에 의해 비어 홀(406A)을 형성한다.
다음에, 도 5g에 나타낸 공정에 있어서, 도 5d에 나타낸 공정과 동일하게, 필요에 따라 디스미어 공정을 행하여 비어 홀의 잔사물의 제거와 상기 절연층(406)의 표면 처리를 행한 후, 당해 절연층(406)의 표면과 노출된 상기 패턴 배선(405b)의 표면에, 무전해 도금에 의해, Cu 시드층(407)을 형성한다.
다음에, 도 5h에 나타낸 공정에 있어서, 도 5e에 나타낸 공정과 동일하게, 포토리소그래피법에 의해 레지스트 패턴(도시 생략)을 형성한다. 다음에, 당해 레지스트 패턴을 마스크로 하여, Cu 전해 도금에 의해, 상기 비어 홀(406A)에 비어 플러그(408a)를, 상기 절연층(406) 상에 상기 비어 플러그(408a)에 접속되는 패턴 배선(408b)을 형성하고, 배선부(408)를 형성한다.
상기 배선부(408)를 형성한 후, 레지스트 패턴을 박리하고, 노출된 잉여 시드층을 에칭에 의해 제거한다.
다음에, 도 5i에 나타낸 공정에 있어서, 상기 배선부(408)를 덮도록, 상기 절연층(406) 상에, 예를 들면, 열경화성 에폭시 수지로 이루어지는 절연층(빌드업층)(406a)을 형성한다.
다음에, 도 5j에 나타낸 공정에 있어서, 예를 들면, 레이저에 의해, 상기 절연층(406a)에, 상기 패턴 배선(408b)의 일부가 노출되도록 개구부(406B)를 형성한다.
다음에, 도 5k에 나타낸 공정에 있어서, 필요에 따라 디스미어 공정을 행하여 개구부의 잔사물의 제거와 상기 절연층(406)의 표면 처리를 행한 후, 예를 들면, 전해 도금에 의해, 상기 개구부(406B)에, 땜납 접속부(409)를 형성한다.
다음에, 도 5l에 나타낸 공정에 있어서, 예를 들면, 레이저에 의해, 상기 절연층(406a)에, 상기 패턴 배선(408b)의 다른 일부가 노출되도록 개구부를 형성하고, 당해 개구부에, 도금에 의해, Au/Ni(패턴 배선(408b) 상에 Ni층, Au층의 순서로 적층된 층)로 이루어지는 접속층(407)을 형성한다.
다음에, 예를 들면, Au 등의 본딩 와이어에 의해 형성되는 범프(411)가 형성된 반도체 칩(410)을, 상기 범프(411)와 상기 땜납 접속부(409)가 대응하도록 하여 상기 배선부(408) 상에 설치한다. 이 경우, 필요에 따라 상기 땜납 접속부(409)의 리플로우(reflow)를 행하여 당해 땜납 접속부(409)와 범프(411)의 전기적인 접속을 양호하게 하는 것이 바람직하다. 또한, 필요에 따라 상기 반도체 칩(410)과 상기 절연층(406a) 사이에는 수지를 충전하여 언더필(410A)을 형성하면 적합하다.
이와 같이 하여, 빌드업 기판에 반도체 칩이 실장되어 이루어지는 배선 기판(400)이 형성된다.
다음에, 도 5m에 나타낸 공정에 있어서, 실시예 1의 도 1e에 나타낸 공정과 동일하게, 상기 배선 기판(400)과 상기 배선 기판(200)을 접합한다(적층한다).
이 경우, 상기 배선 기판(400)과 상기 배선 기판(200) 사이에는, 상기 반도체 칩(410)을 밀봉하는 동시에, 상기 배선 기판(400)의 배선과 상기 배선 기판(200)의 배선을 접속하는, 밀봉 접속층(L1)이 형성된다. 상기 밀봉 접속층(L1)은, 예를 들면, 라미네이트에 의해 형성되는 빌드업 수지로 이루어지는 절연층(D1)과, 상기 절연층(D1) 중의 땜납 볼(206)로 형성된다. 이 경우, 상기 접속층(205B)을 통하여 상기 패턴 배선(203B)에 접속되어 있는 상기 땜납 볼(206)은, 상기 접속층(407)을 통하여, 상기 패턴 배선(408b)과 전기적으로 접속된다. 또한, 이 경우, 실시예 2에 나타낸 바와 같이, 상기 밀봉 접속층(L1) 대신, 이방성 도전 재료로 이루어지는 상기 접속층(D2)을 포함하는 상기 밀봉 접속층(L2)을 사용해도 된다.
다음에, 도 5n에 나타낸 공정에 있어서, 상기 지지 기판(401)을, 예를 들면, 습식 에칭에 의해 제거한다. 이와 같이, 상기 지지 기판(401)을 사용함으로써 빌드업 기판인 배선 기판(400)의 평면도가 양호해지고, 또한 당해 지지 기판(401)을 제거함으로써 배선 기판(400)의 박형화가 가능해지고 있다. 또한, 상기 지지 기판(401)의 제거는, 상기 배선 기판(400)과 상기 배선 기판(200)의 접합 이후에 행하여지는 것이 바람직하다. 이 경우, 상기 배선 기판(200)의 코어 기판(201)에 의해, 칩 내장 기판 전체의 평면도가 유지되기 때문이다.
다음에, 도 5o에 나타낸 공정에 있어서, 상기 절연층(403)을 덮도록, 또한 상기 접속층(402)이 노출되도록 솔더 레지스트층(412)을 형성한다. 또한, 절연층(403)을 솔더 레지스트로 형성하는 경우에는 이 공정은 생략할 수 있다.
다음에, 도 5p에 나타낸 공정에 있어서, 필요에 따라 상기 접속층(402)에 땜 납 볼(413)을 형성한다. 이와 같이 하여, 칩 내장 기판(300D)을 형성할 수 있다.
이와 같이, 본 발명에 의한 칩 내장 기판은, 빌드업 기판인 배선 기판(400)과, 프린트 배선 기판인 배선 기판(200)의 조합에 의해, 반도체 칩에 접속되는 다층 배선이 형성된다. 이 때문에, 반도체 칩에 접속되는 다층 배선을 모두 빌드업법에 의해 형성하는 경우에 비해, 수율이 양호하여, 폐기되는 반도체 칩의 수가 적어지는 효과가 있다. 또한, 반도체 칩에 접속되는 다층 배선을 모두 프린트 배선 기판에 의해 형성하는 경우에 비해, 다층 배선의 미세화·다층화가 용이한 특징을 갖고 있다.
(실시예 6)
또한, 도 6a 내지 도 6e는, 본 발명의 실시예 6에 의한 칩 내장 기판의 제조 방법을 나타태는 도면이다.
먼저, 도 6a에 나타낸 공정에 있어서, 상기 실시예 5의 도 5a 내지 도 5l의 공정을 실시함으로써 상기 배선 기판(400)을 형성하고, 동일하게, 배선 기판(500)을 형성한다. 이 경우, 상기 배선 기판(500)의, 지지 기판(501), 접속층(502), 절연층(503, 506, 506a), 배선부(505)(비어 플러그(505a), 패턴 배선(505b)), 배선부(508)(비어 플러그(508a), 패턴 배선(508b)), 접속층(507)은, 각각, 당해 배선 기판(400)의, 지지 기판(401), 접속층(402), 절연층(403, 406, 406a), 배선부(405)(비어 플러그(405a), 패턴 배선(405b)), 배선부(408)(비어 플러그(408a), 패턴 배선(408b)), 접속층(407)에 상당하고, 당해 배선 기판(400)과 동일하게 형성된다. 단, 당해 배선 기판(500)에는, 반도체 칩이 실장되지 않고, 상기 접속 층(507)에는 땜납 볼(510)이 형성된다.
다음에, 도 6b에 나타낸 공정에 있어서, 실시예 1의 도 1e에 나타낸 공정과 동일하게, 상기 배선 기판(400)과 배선 기판(500)을 접합한다(적층한다).
이 경우, 상기 배선 기판(400)과 상기 배선 기판(500) 사이에는, 상기 반도체 칩(410)을 밀봉하는 동시에, 상기 배선 기판(400)의 배선과 상기 배선 기판(500)의 배선을 접속하는, 밀봉 접속층(L1)이 형성된다. 상기 밀봉 접속층(L1)은, 예를 들면, 라미네이트에 의해 형성되는 빌드업 수지로 이루어지는 절연층(D1)과, 상기 절연층(D1) 중의 땜납 볼(510)로 형성된다. 이 경우, 상기 접속층(507)을 통하여 상기 패턴 배선(508b)에 접속되어 있는 상기 땜납 볼(510)은, 상기 접속층(407)을 통하여, 상기 패턴 배선(408b)과 전기적으로 접속된다. 또한, 이 경우, 실시예 2에 나타낸 바와 같이, 상기 밀봉 접속층(L1) 대신, 이방성 도전 재료로 이루어지는 접속층(D2)을 포함하는 밀봉 접속층(L2)을 사용해도 된다.
다음에, 도 6c에 나타낸 공정에 있어서, 도 5n에 나타낸 공정과 동일하게, 상기 지지 기판(401, 501)을, 예를 들면, 습식 에칭에 의해 제거한다. 이와 같이, 상기 지지 기판(401, 501)을 사용함으로써 빌드업 기판인 배선 기판(400, 500)의 평면도가 양호해지고, 또한 당해 지지 기판(401, 501)을 제거함으로써 배선 기판(400, 500)의 박형화가 가능해지고 있다. 또한, 상기 지지 기판(401, 501)의 제거는, 평면도를 유지하기 위하여, 상기 배선 기판(400)과 상기 배선 기판(500)의 접합 이후에 행하여지는 것이 바람직하다.
다음에, 도 6d에 나타낸 공정에 있어서, 상기 절연층(403)을 덮도록, 또한 상기 접속층(402)이 노출되도록 솔더 레지스트층(412)을 형성한다. 마찬가지로, 상기 절연층(503)을 덮도록, 또한 상기 접속층(502)이 노출되도록 솔더 레지스트층(512)을 형성한다. 또한, 절연층(403, 503)을 솔더 레지스트층으로 형성하는 경우, 이 공정은 생략할 수 있다.
다음에, 도 6e에 나타낸 공정에 있어서, 필요에 따라 상기 접속층(402)에 땜납 볼(413)을 형성한다. 이와 같이 하여, 칩 내장 기판(300E)을 형성할 수 있다.
이와 같이, 본 실시예에 의한 칩 내장 기판의 제조 방법에서는, 필요로 하는 층(반도체 칩에 접속되는 배선)을 분할하여 빌드업법에 의해 각각 형성함으로써, 모든 층을 일괄하여 빌드업법으로 형성하는 경우에 비해, 제조 수율을 양호하게 하여 폐기되는 반도체 칩의 수를 적게 하는 것이 가능해진다.
(실시예 7)
또한, 도 7은, 본 발명의 실시예 7에 의한 칩 내장 기판(600)을 나타내는 도면이다. 도 7을 참조하면, 본 실시예에 의한 칩 내장 기판(600)은, 실시예 6에 기재한 칩 내장 기판(300E)을 적층한 구조를 갖고 있다. 이와 같이, 본 발명에 의한 칩 내장 기판은, 필요에 따라 다양하게 구성되는 동시에, 필요에 따라 적층되는 층을 증대시키고, 또한 다층화를 실현하는 것이 가능하다.
(실시예 8)
또한, 도 8은, 본 발명의 실시예 8에 의한 칩 내장 기판(300F)을 나타내는 도면이다. 본 실시예에 의한 칩 내장 기판(300F)은, 실시예 1에 기재한 칩 내장 기판(300)에, 거의 구(球)형상의 스페이서(SP1)를 부가한 구조를 갖고 있다.
상기 스페이서(SP1)는, 예를 들면, 수지 재료(예를 들면, 디비닐벤젠), 또는, 도전 재료(예를 들면, Cu)에 의해 형성된다.
상기 스페이서(SP1)가 상기 배선 기판(100A)과 상기 배선 기판(200) 사이의, 상기 절연층(D1) 내에 삽입됨으로써, 상기 배선 기판(100A)과 상기 배선 기판(200)의 간격이 조정된다. 상기 스페이서(SP1)가 삽입됨으로써, 상기 배선 기판(100A)과 상기 배선 기판(200)의 간격의 제어(유지)가 용이해지는 것에 부가하여, 칩 내장 기판(3OOF)의 휘어짐 량을 저감하는 것이 가능해진다. 또한, 상기 배선 기판(100A)과 상기 배선 기판(200)의 평행도도 양호해지는 효과가 있다.
(실시예 9)
또한, 도 9는, 본 발명의 실시예 9에 의한 칩 내장 기판(300G)을 나타내는 도면이다. 본 실시예에 의한 칩 내장 기판(300G)에서는, 실시예 8에 기재한 스페이서(SP1)에 상당하는 스페이서(SP2)가, 상기 땜납 볼(전기 접속 부재)(206) 내에 설치되어 있다.
즉, 본 실시예의 경우, 내부에 스페이서를 갖는 땜납 볼(전기 접속 부재)(206)이, 상기 배선 기판(100A)에 형성된 배선과 상기 배선 기판(200)에 형성된 배선을 전기적으로 접속하는 동시에, 당해 배선 기판(100A)과 당해 배선 기판(200)의 간격의 제어를 행하는 기능을 가지고 있게 된다. 또한, 본 실시예의 경우, 특히 스페이서를 설치하기 위한 영역을 필요로 하지 않고, 배선의 협(狹) 피치화에 대응하는 것이 가능해지고 있다.
상기 스페이서(SP2)는, 예를 들면, 수지 재료(예를 들면, 디비닐벤젠), 또 는, 도전 재료(예를 들면, Cu)에 의해 형성된다.
본 실시예의 경우, 상기 스페이서(SP2)에, 예를 들면, Cu 등의 도전성이 양호한 도전 재료를 사용한 경우에는, 실시예 8의 경우에 비해, 상기 배선 기판(100A)에 형성된 배선과 상기 배선 기판(200)에 형성된 배선의 접속부의 저항을 작게 할 수 있다.
즉, 2개의 배선 기판에 형성된 각각의 패턴 배선을 접속하는 전기 접속 부재의 내부에, 스페이서로서 기능하는 상기 전기 접속 부재보다도 저항값이 작은 금속재료를 삽입해도 된다. 또한, 이 경우 당해 전기 접속 부재와 당해 금속재료는, 용융하는 온도가 상이한 것이 바람직하다. 예를 들면, 땜납 볼(전기 접속 부재)이 용융된 경우에, 땜납 볼보다도 용융 온도가 높은 Cu가 스페이서로서의 기능을 하여, 2매의 배선 기판의 간격을 소정값으로 유지한다. 특히, Cu 등의 금속 볼의 표면을, 땜납층으로 피복하여 이루어지는 전기 접속 부재(땜납 볼)를 사용하면 적합하다.
또한, 실시예 8 및 실시예 9의 경우에 있어서, 상기 절연층(D1) 대신, 상기 접속층(D2)(이방성 도전 재료로 이루어지는 층)을 사용해도 된다. 즉, 전기적인 접속을 확실히 하기 위하여, 땜납 볼과 이방성 도전 재료를 병용해도 된다.
(실시예 10)
상기 실시예 8 및 실시예 9에서는, 예를 들면, 상기 배선 기판(100A)에 형성된 배선과 상기 배선 기판(200)에 형성된 배선을 전기적으로 접속하는 전기 접속 부재로서 땜납 볼을 사용했지만, 전기 접속 부재에 땜납 볼 이외의 돌기 형상 도전 부재를 사용해도 된다. 당해 돌기 형상 도전 부재로서는, 예를 들면, 포스트 형상(예를 들면, 원기둥 형상)의 도전 부재(실시예 10 내지 13에서 후술), 또는, 본딩 와이어에 의해 형성되는 범프(실시예 14 내지 16에서 후술)가 있다.
도 10은, 본 발명의 실시예 10에 의한 칩 내장 기판(300H)을 나타내는 도면이다. 도 10을 참조하면, 본 실시예에 의한 칩 내장 기판(300H)에서는, 상기 배선 기판(100A)에 형성된 배선과 상기 배선 기판(200)에 형성된 배선을 전기적으로 접속하기 위한, Cu로 이루어지는 도전성 포스트(PS1)가 형성되어 있다.
상기 포스트(PS1)는, 상기 접속층(205B)을 통하여 상기 패턴 배선(203B)에 접속되어 있다. 또한, 상기 포스트(PS1)와 상기 접속층(105A) 사이에는, 예를 들면, 땜납으로 이루어지는 접속층(AD1)이 형성되어 있다. 이 경우, 상기 포스트(PS1)는, 상기 접속층(AD1, 105A)을 통하여, 상기 패턴 배선(103A)에 접속된다. 또한, 상기 접속층(AD1)을 형성하는 경우에, 땜납 볼이나, 또는 실시예 9에 기재한 바와 같은 스페이서를 갖는 땜납 볼을 사용해도 된다.
상기 구조에 있어서는, 실시예 1의 밀봉 접속층(L1)에 상당하는 밀봉 접속층(L3)이, 상기 절연층(D1), 상기 포스트(PS1), 및 상기 접속층(AD1)을 갖고 있다.
본 실시예에 의한 칩 내장 기판(300H)를 형성하는 경우에는, 예를 들면, Cu 도금법에 의해, 상기 배선 기판(200)의, 상기 접속층(205B) 상에 상기 포스트(PS1)를 형성하면 된다. 또한, 당해 포스트(PS1)는, 상기 배선 기판(100A) 측(상기 접속층(105A) 상)에 형성하도록 해도 된다.
본 실시예에 의한 칩 내장 기판(300H)은, 실시예 8, 실시예 9의 경우와 마찬 가지로, 상기 배선 기판(100A)과 상기 배선 기판(200)의 간격의 제어가 용이해지는 것에 부가하여, 칩 내장 기판(300H)의 휘어짐 량을 저감하는 것이 가능해진다. 또한, 상기 배선 기판(100A)과 상기 배선 기판(200)의 평행도도 양호해지는 효과가 있다.
또한, 본 실시예의 경우에는, 예를 들면, 땜납 볼을 사용하는 경우에 비해, 상기 배선 기판(100A)에 형성된 배선과 상기 배선 기판(200)에 형성된 배선의 접속을, 보다 협 피치로 행하는 것이 가능해진다. 이 때문에, 반도체 장치의 미세화에 대응하는 것이 용이해지는 효과가 있다.
또한, 본 실시예에 의한 칩 내장 기판에서는, 상기 배선 기판(100A)에 형성된 배선과 상기 배선 기판(200)에 형성된 배선의 접속 저항이 작고, 전기적인 접속 신뢰성이 우수한 구조인 특징을 갖고 있다.
(실시예 11)
도 11은, 본 발명의 실시예 11에 의한 칩 내장 기판(300I)을 나타내는 도면이다. 도 11을 참조하면, 본 실시예에 의한 칩 내장 기판(300I)에서는, 상기 실시예 10에 의한 칩 내장 기판(300H)에 있어서, 상기 포스트(PS1)에 상당하는 포스트(PS2)를 사용하며, 또한 상기 포스트(PS2)와 상기 접속층(205B) 사이에, 예를 들면, 땜납으로 이루어지는 접속층(AD2)이 형성되어 있다. 또한, 상기 접속층(AD2)은, 상기 접속층(AD1)과 동일한 방법으로 형성할 수 있다.
상기 구조에 있어서는, 실시예 1의 밀봉 접속층(L1)에 상당하는 밀봉 접속층(L4)이, 상기 절연층(D1), 상기 포스트(PS2), 및 상기 접속층(AD1, AD2)을 갖고 있다. 즉, 상기 구조에서는, 상기 포스트(PS2)의 양면에 땜납으로 이루어지는 접속층이 형성되게 된다.
이와 같이, 땜납으로 이루어지는 접속층을 부가함으로써, 전기적인 접속의 확실성을 양호하게 할 수 있다.
(실시예 12)
도 12는, 본 발명의 실시예 12에 의한 칩 내장 기판(300J)을 나타내는 도면이다. 도 12를 참조하면, 본 실시예에 의한 칩 내장 기판(300J)에서는, 상기 실시예 10에 의한 칩 내장 기판(300H)에 있어서, 상기 접속층(AD1)이 형성되어 있지 않고, 또한 상기 절연층(D1) 대신, 이방성 도전 재료로 이루어지는 접속층(D2)이 형성되어 있다. 상기 구조에 있어서는, 상기 포스트(PS1)와 상기 접속층(105A) 사이의 전기적인 접속이, 상기 접속층(D2)에 의해 행하여지게 된다. 즉, 상기 구조에 있어서는, 실시예 10의 밀봉 접속층(L3)에 상당하는 밀봉 접속층(L5)이, 상기 접속층(D2), 상기 포스트(PS1)를 갖고 있게 된다.
상기 구조에 있어서는, 칩 내장 기판의 제조가 용이해지는 특징을 갖고 있다. 예를 들면, 상기 포스트(PS1)와 상기 접속층(105A)의 전기적인 접속이, 상기 포스트(PS1)를 상기 접속층(D2)에 삽입함으로써(밀어넣음으로써) 용이하게 행하여지는 것이 가능해진다. 이 때문에, 상기 포스트(PS1)와 상기 접속층(105A)을 접속하기 위한 열압착이나 초음파 접합 등의 특별한 공정을 필요로 하지 않고, 제조 공정이 단순해지는 효과가 있다. 또한, 포스트(PS1)는, 접속층(105A) 측에 형성해도 된다.
(실시예 13)
도 13은, 본 발명의 실시예 13에 의한 칩 내장 기판(300K)을 나타내는 도면이다. 도 13을 참조하면, 본 실시예에 의한 칩 내장 기판(300K)에서는, 상기 접속층(105A)에 포스트(PS3), 상기 접속층(205B)에 포스트(PS4)가 각각 형성되고, 상기 포스트(PS3)와 상기 포스트(PS4) 사이에는, 예를 들면, 땜납으로 이루어지는 접속층(AD3)이 형성되어 있다.
상기 포스트(PS3, PS4)는, 예를 들면, 도금법에 의해 형성할 수 있다. 즉, 상기 구조에 있어서는, 실시예 1의 밀봉 접속층(L1)에 상당하는 밀봉 접속층(L6)이, 상기 절연층(D1), 상기 포스트(PS3, PS4), 및 상기 접속층(AD3)을 갖고 있게 된다.
이와 같이, 상기 배선 기판(100A)에 형성된 배선과 상기 배선 기판(200)에 형성된 배선을 전기적으로 접속하는 포스트는, 상기 배선 기판(100A) 측과 상기 배선 기판(200) 측 쌍방에 형성해도 된다.
(실시예 14)
도 14는, 본 발명의 실시예 14에 의한 칩 내장 기판(300L)을 나타내는 도면이다. 도 14를 참조하면, 본 실시예에 의한 칩 내장 기판(300L)에서는, 실시예 12에 기재한 상기 칩 내장 기판(300J)에 있어서, 상기 포스트(PS1)가 범프(BP1)로 치환된 구조로 되어 있다.
상기 구조에 있어서는, 상기 범프(BP1)와 상기 접속층(105A) 사이의 전기적인 접속이, 이방성 도전 재료로 이루어지는 상기 접속층(D2)에 의해 행하여지게 된 다. 즉, 상기 구조에 있어서는, 실시예 12의 밀봉 접속층(L5)에 상당하는 밀봉 접속층(L7)이, 상기 접속층(D2), 상기 범프(BP1)를 갖고 있게 된다.
상기 구조에 있어서는, 실시예 12에 기재한 효과에 부가하여, 또한 칩 내장 기판의 제조 공정이 단순하다고 하는 장점이 있다. 예를 들면, 상기 범프(BP1)는, 와이어 본딩에 의해, Au 등의 본딩 와이어를 사용하여 형성되는 범프가 복수(예를 들면, 2개) 적층되어 형성되어 있다. 이 때문에, 도금법 등의 복잡한(약액을 필요로 함) 프로세스가 불필요하게 되어, 제조 비용을 억제하는 것이 가능해진다. 또한, 범프(BP1)를 접속층(105A) 측에 형성해도 된다.
(실시예 15)
도 15는, 본 발명의 실시예 15에 의한 칩 내장 기판(300M)을 나타내는 도면이다. 도 15를 참조하면, 본 실시예에 의한 칩 내장 기판(300M)에서는, 실시예 14에 기재한 상기 칩 내장 기판(300L)에 있어서, 상기 접속층(D2) 대신 절연층(D1)이 사용되고 있다. 이 경우, 상기 범프(BP1)와 상기 접속층(105A) 사이의 전기적인 접속은, 예를 들면, 땜납으로 이루어지는 접속층(AD4)에 의해 행하여지는 구조가 되고 있다. 즉, 상기 구조에 있어서는, 실시예 1의 밀봉 접속층(L1)에 상당하는 밀봉 접속층(L8)이, 상기 절연층(D1), 상기 범프(BP1), 및 상기 접속층(AD4)을 갖고 있게 된다.
이 경우, 상기 칩 내장 기판(300L)에 비해, 상기 범프(BP1)와 상기 접속층(105A)의 접속 저항이 작아진다. 또한, 범프(BP1)를 접속층(105A)에 설치하고, 접속층(AD4)을 접속층(205B)에 설치해도 된다.
(실시예 16)
도 16은, 본 발명의 실시예 16에 의한 칩 내장 기판(300N)을 나타내는 도면이다. 도 16을 참조하면, 본 실시예에 의한 칩 내장 기판(300N)에서는, 상기 접속층(105A)에 범프(와이어 본딩에 의해, Au 등의 본딩 와이어를 사용하여 형성되는 범프)(BP2), 상기 접속층(205B)에 범프(와이어 본딩에 의해, Au 등의 본딩 와이어를 사용하여 형성되는 범프)(BP3)가 각각 형성되고, 상기 범프(BP2)와 상기 범프(BP3)가, 예를 들면, 초음파 접합, 또는 열압착 등에 의해 접속되어 있다. 즉, 상기 구조에 있어서는, 실시예 1의 밀봉 접속층(L1)에 상당하는 밀봉 접속층(L9)이, 상기 절연층(D1), 상기 범프(BP2, BP3)를 갖고 있게 된다.
이와 같이, 상기 배선 기판(100A)에 형성된 배선과 상기 배선 기판(200)에 형성된 배선을 전기적으로 접속하는 범프는, 상기 배선 기판(100A) 측과 상기 배선 기판(200) 측의 쌍방에 형성해도 된다.
(실시예 17)
또한, 2개의 배선 기판을 접속하는 경우에, (Cu)포스트를 사용하면 땜납 볼을 사용한 경우에 비해 접속부의 협 피치화가 가능하게 되는 것은 앞서 설명했지만, 보다 더 협 피치화에 대응하기 위해서는, 예를 들면, 칩 내장 기판을 이하의 구조로 하면 더욱 적합하다. 이하에 설명하는 칩 내장 기판에서는, 2개의 배선 기판을 접속하기 위한 포스트를, 협 피치로 설치하는 것이 가능한 구조를 갖고 있다.
다음에, 상기 배선 기판의 구성의 일례에 대해서, 도 17에 의거하여 설명한다.
도 17은, 본 발명의 실시예 17에 따른 칩 내장 기판(700)을 모식적으로 나타내는 도면이다. 도 17을 참조하면, 본 실시예에 의한 칩 내장 기판(700)은, 반도체 칩(704)이 플립칩 실장된 배선 기판(800)과, 상기 배선 기판(800) 상의 배선 기판(900)과의 사이에 밀봉 접속층(L10)이 형성되어 이루어지는 구조를 갖고 있다.
상기 밀봉 접속층(L10)은, 상기 절연층(D1)에 상당하는 절연층(701)과, 상기 포스트(PS1)에 상당하는 포스트(702), 및 땜납으로 이루어지는 접속층(703)을 갖고 있다. 상기 밀봉 접속층(L10)은, 상기 배선 기판(800) 상에 실장된 상기 반도체 칩(704)을 밀봉하는 동시에, 상기 배선 기판(800)에 형성된 배선과 상기 배선 기판(900)에 형성된 배선을 접속하는 기능을 갖고 있다.
상기 배선 기판(800)은, 예를 들면, 프리프레그재로 이루어지는 코어 기판(801)의 양면에, 배선이 형성되어 이루어지는 구조를 갖고 있다. 상기 코어 기판(801)의, 상기 반도체 칩(704)이 실장되는 측(이하, 상측)에는, 패턴 배선(804)이 형성되고, 상기 패턴 배선(804)을 덮도록 절연층(빌드업층)(802)이 형성되며, 또한 상기 절연층(802) 상에 절연층(솔더 레지스트층, 또는 빌드업층이어도 됨)(803)이 형성되어 있다.
또한, 상기 절연층(802) 중에는, 상기 패턴 배선(804)에 접속되는 비어 플러그(805)가 형성되고, 상기 비어 플러그(805)에는, 최상층 패턴(806A 내지 806D)이 접속되어 있다. 상기 절연층(803)은, 당해 최상층 패턴을 덮도록 형성되는 한편, 상기 절연층(803)에는, 당해 최상층 패턴의 일부를 노출시키는 개구부가 형성되어 있다. 당해 개구부는, 최상층 패턴이 반도체 칩이나 포스트에 접속되는 부분에 대 응한다.
또한, 상기 반도체 칩(704)은, 상기 최상층 패턴(806D)에 접속되도록 하여 실장되어 있다. 또한, 상기 포스트(702)는, 상기 최상층 패턴(806A 내지 806C)에 접속되도록 하여 형성되어 있지만, 이 구조의 상세에 대해서는 후술한다.
또한, 상기 코어 기판(801)의, 상기 반도체 칩(704)이 실장되는 측의 반대 측(이하, 하측)에는, 패턴 배선(809)이 형성되고, 상기 패턴 배선(809)을 덮도록 절연층(빌드업층)(807)이 형성되며, 또한 상기 절연층(807)을 덮도록 위에 절연층(솔더 레지스트층, 또는 빌드업층이어도 됨)(808)이 형성되어 있다.
또한, 상기 절연층(807) 중에는, 상기 패턴 배선(809)에 접속되는 비어 플러그(810)가 형성되어 있다. 또한, 상기 패턴 배선(804)에 접속되는 동시에, 상기 코어 기판(801)을 관통하여, 상기 절연층(807)에 걸쳐 연장되는 비어 플러그(812)가 형성되어 있다. 또한, 상기 비어 플러그(810) 또는 상기 비어 플러그(812)에 접속되는 동시에, 주위를 상기 절연층(808)으로 둘러싼 전극 패드(811)가 형성되어 있다.
한편, 상기 배선 기판(900)은, 예를 들면, 프리프레그재로 이루어지는 코어 기판(901)의 양면에 배선이 형성되어 이루어지는 구조를 갖고 있다. 상기 코어 기판(901)의, 상기 반도체 칩(704)에 면하는 측의 반대 측(이하, 상측)에는, 패턴 배선(904)이 형성되고, 상기 패턴 배선(904)을 덮도록 절연층(빌드업층)(902)이 형성되며, 또한 상기 절연층(902) 상에 절연층(솔더 레지스트층, 또는 빌드업층이어도 됨)(903)이 형성되어 있다.
또한, 상기 절연층(902) 중에는, 상기 패턴 배선(904)에 접속되는 비어 플러그(905)가 형성되고, 상기 비어 플러그(905)에는, 주위를 상기 절연층(903)으로 둘러싸는 전극 패드(906)가 접속되어 있다.
또한, 상기 코어 기판(901)의, 상기 반도체 칩(704)에 면하는 측(이하, 하측)에는, 패턴 배선(909)이 형성되고, 상기 패턴 배선(909)을 덮도록 절연층(빌드업층)(907)이 형성되며, 또한 상기 절연층(907)을 덮도록 절연층(솔더 레지스트층, 또는 빌드업층이어도 됨)(908)이 형성되어 있다.
또한, 상기 절연층(907) 중에는, 상기 패턴 배선(909)에 접속되는 비어 플러그(910)가 형성되어 있다. 또한, 상기 패턴 배선(904)에 접속되는 동시에 상기 코어 기판(901)을 관통하고, 상기 절연층(907)에 걸쳐 연장되는 비어 플러그(912)가 형성되어 있다. 또한, 상기 비어 플러그(910) 또는 상기 비어 플러그(912)에 접속되는 동시에, 주위를 상기 절연층(908)으로 둘러싼 전극 패드(911)가 형성되고, 복수 형성되는 상기 전극 패드(911) 중 일부는, 상기 접속층(703)을 통하여 상기 포스트(702)에 접속되는 구조가 되고 있다.
상기 칩 내장 기판(700)에서는, 상기 배선 기판(800)의 상측의 배선 구조를 다층 배선 구조로 하는 동시에, 다층 배선 구조의 최상층의 패턴(최상층 패턴(806A 내지 806C))과 최상층 패턴을 덮는 절연층의 구조를, 상기 포스트(702)를 협 피치로 배치 가능하게 구성하고 있는 것이 특징이다.
도 18은 상기 최상층 패턴(806A 내지 806C)과, 상기 최상층 패턴(806A 내지 806C)에 접속하도록 형성되는 상기 포스트(702)의 위치 관계를, 평면도로 나타낸 것이다. 도 18을 참조하면, 본 실시예의 경우, 인접하는 최상층 패턴의 연장되는 길이가 적당하게 변경되어 있다. 예를 들면, 최상층 패턴은, 번갈아 짧은 것과 긴 것이 배열되도록 배치되어 있다. 이 때문에, 최상층 패턴(806A 내지 806C)에 접속되는 포스트(702)는, 평면에서 보았을 경우에 엇갈리게 배열되게 된다.
또한, 상기 최상층 패턴(806A 내지 806C)의, 상기 포스트(702)에 접속되는 부분 이외의 부분은, 상기 절연층(803)으로 덮여 있다. 도 18의 X-X' 단면이 도 17에 대응하지만, 당해 도면에 있어서 상기 최상층 패턴(806B) 위는, 상기 절연층(803)에 덮여 있음을 알 수 있다.
상술한 구조를 갖고 있기 때문에, 본 실시예에 의한 칩 내장 기판(700)에서는, 포스트(702)를 보다 협 피치로 설치하는 것이 가능해지고 있다. 즉, 상기 포스트에 접속되는 최상층의 도전 패턴을 적당하게 변경하고, 필요에 따라 포스트의 접속부 이외의 부분을 절연층(솔더 레지스트층)으로 덮음으로써, 접속부의 협 피치화에 대응하는 것이 가능해진다.
다음에, 상기 칩 내장 기판(700)의 제조 방법의 일례에 대해서, 도 19a 내지 도 19e에 의거하여 설명한다.
먼저, 도 19a에 나타낸 공정에 있어서, 공지의 방법(예를 들면, 세미 애디티브(semi-additive)법)에 의해, 상기 배선 기판(800)을 형성한다. 예를 들면, 구리 포일이 부착된 프리프레그재의 표면을 패턴 에칭함으로써 상기 패턴 배선(804, 809)을 형성하고, 또한 Cu 도금법에 의해 상기 비어 플러그(805, 810, 812), 전극 패드(811), 및 최상층 패턴(806A 내지 806D) 등을 형성한다. 또한, 이 단계에서 는, 상기 절연층(803)에 의해, 상기 최상층 패턴(806A 내지 806D)이 모두 덮여 있다.
다음에, 도 19b에 나타낸 공정에 있어서, 예를 들면, 레이저에 의해, 상기 절연층(803)을 관통하여 상기 최상층 패턴(806A 내지 806D)에 도달하는 개구부(h)를 형성한다. 또한, 본 도면에 나타낸 단면에서는, 상기 최상층 패턴(806B)에 대응하는 개구부(h)는 도시되지 않는다. 이는, 평면에서 보았을 경우에, 상기 최상층 패턴(806A 내지 806C)에 대응하는 개구부가, 엇갈리게 형성되기 때문이다. 즉, 본 도면에 나타낸 단면에 있어서는, 상기 최상층 패턴(806B) 위는 상기 절연층(803)으로 덮여 있다.
다음에, 도 19c에 나타낸 공정에 있어서, 상기 절연층(803) 상에 레지스트층(FR)을 도포 또는 접착에 의해 형성한다. 다음에, 상기 레지스트층(FR)의 패터닝을 행하여, 상기 최상층 패턴(806A 내지 806C)이 노출된 부분(상기 개구부(h))에 대응하는 개구부(H)를 형성한다.
다음에, 도 19d에 나타낸 공정에 있어서, 상기 개구부(H) 및 상기 개구부(h)에 대응하도록, 예를 들면, Cu 도금법에 의해, 포스트(702)를 형성하고, 상기 레지스트층(FR)을 박리한다.
다음에, 도 19e에 나타낸 공정에 있어서, 상기 최상층 패턴(806D)에 접속되도록 반도체 칩(704)을 플립칩 실장하는 동시에, 상기 반도체 칩을 상기 절연층(701)에 의해 밀봉한다. 또한, 상기 배선 기판(800) 상에는 상기 배선 기판(900)이 접합되고, 이 경우, 상기 포스트(702)와 상기 전극 패드(911) 사이에는, 예를 들면, 땜납으로 이루어지는 접속층(703)이 형성된다. 이와 같이 하여, 상기 배선 기판(800)과 상기 배선 기판(900)의 전기적인 접속이 행하여지는 동시에, 상기 배선 기판(800)과 상기 배선 기판(900) 사이의 반도체 칩(704)이 밀봉되어, 칩 내장 기판(7OO)이 형성된다.
상기 제조 방법에 의하면, 배선 기판의 접속 부분의 협 피치화에 대응하여, 미세한 배선 구조를 갖는 고성능의 반도체 장치를 제조하는 것이 가능하다.
또한, 상기 실시예 8 내지 실시예 17의 구조는, 실시예 5(도 5p)의 칩 내장 기판(300D), 실시예 6(도 6e)의 칩 내장 기판(300E)과 같이, 빌드업 기판을 사용한(빌드업법에 의해 제조되는) 칩 내장 기판에도 적용하는 것이 가능하다.
또한, 상기 실시예에서는, 칩 내장 기판의 외부 접속 단자로서 땜납 볼이 형성된 예를 나타내고 있지만, 땜납 볼을 생략한 구조로 하는 것도 가능하다. 예를 들면, 실시예 1(도 1f)을 예로 들면, 땜납 볼(111, 207)을 생략한 구조로 해도 된다. 이 경우, 접속층(105B, 205A)이 외부 접속 단자로서 기능한다.
또한, 상술한 지금까지의 실시예에서는, 칩 내장 기판 1개에 대응하는 부분만을 나타내고 있지만, 예를 들면, 대형 기판 등을 사용하여, 동시에 복수의 칩 내장 기판이 형성되도록 해도 된다. 즉, 본 발명은, 칩 내장 기판에 대응하는 크기의 기판을 접합하는 경우에 한정되지 않는다. 예를 들면, 대형 기판을 사용하여 칩 내장 기판을 동시에 복수 형성하고, 이후 공정에 있어서 당해 대형 기판을 절단(다이싱)함으로써, 칩 내장 기판을 개별적으로 분리하도록 해도 된다.
이 경우, 이하에 설명하는 바와 같이, 다양한 크기의 기판을 다양하게 조합 하여, 칩 내장 기판을 형성하는 것이 가능하다. 또한, 이하의 설명에서는, 제 1 기판으로서, 예를 들면, 상기 배선 기판(100A), 제 2 기판으로서 상기 배선 기판(200) 등을 사용하는 것이 가능하다.
먼저, 제 1 예로서는, 개개의 제 1 기판과 개개의 제 2 기판을 적층하여(접합하여), 칩 내장 기판을 형성하는 방법이 있다. 이 경우, 원칙적으로 기판의 절단은 불필요하게 된다.
다음에, 제 2 예로서는, 이하의 방법이 있다. 먼저, 대형 기판(또는 지지 기판 상에 형성한 대형 기판) 상에, 복수의 제 1 기판을 형성하고, 당해 대형 기판 상의 제 1 기판에, 개개의 제 2 기판을 적층한다(접합한다). 그 후, 상기 제 1 기판이 개별적으로 분리되도록, 상기 대형 기판을 절단하여, 칩 내장 기판을 형성할 수 있다.
다음에, 제 3 예로서는, 이하의 방법이 있다. 먼저, 대형 기판(또는 지지 기판 상에 형성한 대형 기판) 상에, 복수의 제 2 기판을 형성하고, 당해 대형 기판 상의 제 2 기판에, 개개의 제 1 기판을 적층한다(접합한다). 그 후, 상기 제 2 기판이 개별적으로 분리되도록, 상기 대형 기판을 절단하여, 칩 내장 기판을 형성할 수 있다.
제 4 예로서는, 이하의 방법이 있다. 먼저, 제 1 대형 기판(또는 지지 기판 상에 형성한 대형 기판) 상에, 복수의 제 1 기판을 형성하고, 마찬가지로, 제 2 대형 기판(또는 지지 기판 상에 형성한 대형 기판) 상에, 복수의 제 2 기판을 형성한다. 다음에, 상기 제 1 대형 기판과 제 2 대형 기판을 적층하여(접합하여), 상기 제 1 기판에, 상기 제 2 기판이 적층되도록 한다. 그 후, 상기 제 1 기판과 상기 제 2 기판이 개별적으로 분리되도록, 접합된 상기 제 1 대형 기판과 상기 제 2 대형 기판을 절단하여, 칩 내장 기판을 형성할 수 있다.
이와 같이, 본 발명에 의한 제조 방법에서는, 다양한 크기의 기판을 조합하여, 칩 내장 기판을 제조하는 것이 가능하다.
(실시예 18)
또한, 예를 들면, 반도체 칩을 플립칩 실장하는 경우에, 언더필의 형상, 또는, 언더필의 형성 방법은 다양하게 변경해도 된다. 예를 들면, 실시예 1의 도 1c에 나타낸 바와 같이, 반도체 칩과 기판 사이에는, 언더필이라고 불리는 수지 재료(예를 들면, 액상 수지)를 침투시켜 경화시키는 것이 일반적으로 행하여지고 있다.
그러나, 언더필을 형성한 후에 있어서도, 배선 기판은 가열·냉각이 더 반복되기 때문에, 언더필과 주위 재료와의 열이력이나 열팽창 계수, 혹은 응력의 차이 등에 의해, 언더필(배선 기판)에 휘어짐이 발생해 버리는 경우가 있다.
이 때문에, 언더필에 기인하는 배선 기판 등의 휘어짐을 억제하기 위하여, 예를 들면, 이하에 나타내는 바와 같이 언더필이 형성되는 면적(체적)이 작아지도록 해도 된다.
예를 들면, 실시예 1에 나타낸 제조 방법에 있어서, 도 1c에 나타낸 공정 대신, 도 20에 나타낸 공정을 실시해도 된다. 도 20을 참조하면, 본 실시예에 나타내는 경우에는, 언더필(109A)을 반도체 칩과 배선 기판 사이의 전체에 침투시키지 않고, 반도체 칩(110)의 4 변의 범프(108)와 범프(108) 근방에만 도포되어 있다. 이 때문에, 언더필이 형성되는 면적(체적)이 작아져, 언더필에 기인하는 배선 기판 등의 휘어짐을 억제하는 것이 가능해진다.
또한, 언더필은, 이하의 도 21a 내지 21B에 나타낸 바와 같이, 반도체 칩의 중심 부근에만 형성되도록 해도 된다. 이 경우, 상기 도 20에 나타낸 공정 대신, 도 21a 내지 도 21b에 나타낸 공정을 실시하면 된다.
먼저, 배선 기판의 솔더 레지스트층(104A) 상의 반도체 칩이 실장되는 위치의 중앙에, 포팅(potting)에 의해 액상 수지(언더필)(109B)를 적하한다. 다음에, 도 21b에 나타낸 공정에 있어서, 반도체 칩(101)을 플립칩 실장함으로써, 반도체 칩(101)의 중심 근방에만 언더필(109B)을 형성할 수 있다.
(실시예 19)
또한, 2매의 배선 기판을 접합하는 경우에 사용하는 전기 접속 부재(예를 들면, 땜납 볼 등)는, 반도체 칩이 실장된 기판 측에 설치되어 있어도 되고, 또한 반도체 칩이 실장된 기판과 접합되는 측의 기판 측에 설치되어 있어도 된다.
예를 들면, 실시예 1의 경우에는, 앞서 설명한 바와 같이, 반도체 칩이 실장된 배선 기판에 접합되는 배선 기판 측에, 전기 접속 부재가 설치되어 있다. 도 22는, 실시예 1의 도 1e에 나타낸 공정을 더 상세하게 설명하는 도면이며, 실시예 1에 나타낸 배선 기판의 제조 방법에 있어서, 배선 기판(100A)과 배선 기판(200)을 접합하는 공정을 모식적으로 나타낸 도면이다.
도 22을 참조하면, 실시예 1의 경우에는, 반도체 칩(110)이 실장된 배선 기 판(100A)에 접합되는 배선 기판(200) 측에, 전기 접속 부재(땜납 볼(206))가 설치되어 있다.
또한, 도 22에 나타낸 공정은, 도 23에 나타낸 공정과 같이 변경해도 된다. 본 도면에 나타내는 경우에는, 반도체 칩(110)이 실장된 배선 기판(100A) 측에, 전기 접속 부재(땜납 볼(206))가 설치되어 있다.
또한, 2매의 배선 기판의 접합에 있어서는, 반도체 칩이 실장된 기판과, 반도체 칩이 실장된 기판과 접합되는 측의 기판 중 어느 하나를 하(상)측으로 해도 된다.
예를 들면, 도 24에 나타낸 바와 같이, 도 22에 나타낸 공정에 있어서 배선 기판(100A)과 배선 기판(200)의 상하 관계를 바꾸어, 하측(예를 들면, 작업대 등 위)에 설치된 배선 기판(200) 위에서부터, 반도체 칩(110)이 실장된 배선 기판(100A)을 접착해도 된다. 이 경우, 전기 접속 부재(땜납 볼(206))는, 하측의 배선 기판(200)측에 설치되어 있다.
또한, 도 25에 나타낸 바와 같이, 도 23에 나타낸 공정에 있어서 배선 기판(100A)과 배선 기판(200)의 상하 관계를 바꾸어, 하측(예를 들면, 작업대 등의 위)에 설치된 배선 기판(200) 위에서부터, 반도체 칩(110)이 실장된 배선 기판(100A)을 접착해도 된다. 이 경우, 전기 접속 부재(땜납 볼(206))는, 상측의 배선 기판(100A) 측에 설치되어 있다.
(실시예 20)
또한, 예를 들면, 상기 실시예에서는, 반도체 칩이, 배선 기판에 대하여 페 이스 다운(face-down)으로 실장(예를 들면, 플립칩 실장)되는 경우를 예로 들어 설명하고 있지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들면, 반도체 칩을 페이스 업(face-up)으로 기판에 설치(실장)해도 된다.
도 26 내지 도 27은, 반도체 칩을 페이스 업으로 배선 기판에 실장하고, 칩 내장 기판을 제조하는 경우의 제조 방법을 모식적으로 나타내는 도면이다. 도 26을 참조하면, 본 실시예에서는, 먼저, 실시예 1의 도 1a 내지 도 1b까지를 실시하고, 배선 기판(100)을 도 1b에 나타낸 상태로 한다. 즉, 도 1a에 나타낸 배선 기판(100)에 있어서, 솔더 레지스트층(104A)의 개구부(106)로부터 노출되는 패턴 배선(103A) 상에, 예를 들면, 땜납 등으로 이루어지는 접속층(107)을, 전해 도금 등에 의해 형성한다.
또한, 실시예 1의 도 1d에 나타낸 배선 기판(200)(솔더 레지스트층(204B) 상)에, 필름 형상의 수지(208)(예를 들면, 다이 어태치(die-attach) 필름이라고 불림)를 사용하여 반도체 칩(110)을 페이스 업으로 접착한다. 또한, 반도체 칩(110) 상에는, Au 등의 본딩 와이어에 의해 형성되는 범프(전기 접속 부재)(108)가 형성되어 있다.
또한, 배선 기판(200)의 접속층(205B) 상(패턴 배선(203B) 상)에는, 땜납 볼(206) 대신, 전기 접속 부재로서, 적층된 복수의 범프(와이어 본딩에 의해, Au 등의 본딩 와이어를 사용하여 형성되는 범프)(209)를 형성한다.
다음에, 도 27에 나타낸 공정에 있어서, 도 1e에서 앞서 설명한 경우와 동일하게, 배선 기판(100)과 배선 기판(200)을 접합한다.
예를 들면, 상기 배선 기판(200)과 상기 배선 기판(100)을 접합하는 경우에는, 이하의 제 1 방법 또는 제 2 방법에 의해 접합하는 것이 가능하다.
우선, 제 1 방법은, 이하와 같이 행할 수 있다. 먼저, 배선 기판(200)을, 열경화성 필름 형상의 빌드업 수지(이 단계에서는 미경화)를 통하여 배선 기판(100)에 적층·가압한다. 여기에서, 배선 기판(200)의 범프(전기 접속 부재)(209)를 필름 형상의 빌드업 수지에 밀어넣어, 배선 기판(100)의 접속층(105A)에 접촉하도록 누른다. 이와 동시에, 범프(108)를 빌드업 수지에 밀어넣고, 배선 기판(100)의 접속층(107)에 접촉하도록 누른다. 이 상태로 가열함으로써, 접속층(107)이 용융되는 동시에, 당해 빌드업 수지는 열에 의해 경화되어 절연층(D1)으로 된다. 이 결과, 절연층(D1)과 범프(209)를 포함하는 밀봉 접속층(Lla)이 형성된다.
또한, 제 2 방법은, 이하와 같이 행할 수 있다. 먼저, 배선 기판(200)을 배선 기판(100)에 적층·가압한다. 여기에서, 배선 기판(200)의 범프(209)를 배선 기판(100)의 접속층(105A)에 접촉하도록 누른다. 이와 동시에, 범프(108)를 접속층(107)에 접촉하도록 누른다. 이 상태로 가열함으로써, 접속층(107)은 용융된다. 다음에, 배선 기판(200)과 배선 기판(200) 사이에 액상 수지를 충전·경화하여, 절연층(D1)을 형성한다. 이 결과, 절연층(D1)과 범프(209)를 포함하는 밀봉 접속층(Lla)이 형성된다.
이와 같이 하여, 배선 기판(100)과 배선 기판(200)을 접합함으로써, 범프(209)에 의해, 배선 기판(200)의 패턴 배선(203B)과, 배선 기판(100)의 패턴 배 선(103A)의 전기적인 접속이 행하여진다. 상기 전기적인 접속과 동시에, 범프(108)에 의해, 반도체 칩(110)과 배선 기판(100)의 패턴 배선(103A)과의 전기적인 접속이 행하여진다.
또한, 본 실시예에서는, 반도체 칩(110)이 최초에 실장(설치 또는 접착)되는 측의 기판(배선 기판(200))에 있어서는, 반도체 칩(110)의 전기적인 접속은 행하여지고 있지 않다. 즉, 본 실시예에 있어서의 「실장」이란, 적어도 반도체 칩을 부착하는(설치하는) 것을 의미하고 있으며, 반드시 전기적인 접속까지를 포함하는 의미로는 사용하고 있지 않다.
본 실시예에 의하면, 반도체 칩이 실장되는(설치되는) 측의 기판과의 사이에 언더필을 충전시킬 필요가 없어진다. 이 때문에, 언더필에 기인하는 기판의 휘어짐의 발생이 억제되는 효과가 있다.
(실시예 21)
또한, 상기 실시예에서는, 반도체 칩과 패턴 배선의 접속에 범프를 사용하는 경우를 예로 들어 설명하고 있지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들면, 반도체 칩과 패턴 배선의 접속에 본딩 와이어를 사용해도 된다.
도 28 내지 도 29는, 실시예 21에 의한 칩 내장 기판의 제조 방법을 나타내는 도면이다. 먼저, 도 28에 나타낸 공정에 있어서는, 실시예 1의 도 1a에 나타낸 배선 기판(100)과 동일한 구조를 갖는 배선 기판(솔더 레지스트층(104A) 상)에, 필름 형상의 수지(DF)(예를 들면, 다이 어태치 필름이라고 불림)를 사용하여 반도체 칩(110)을 페이스 업으로 접착한다. 또한, 본딩 와이어(WB)에 의해 반도체 칩(110)과 패턴 배선(103A)을 접속한다. 이 경우, 패턴 배선(103A)의 형상과 솔더 레지스트층(104A)에 형성되는 개구부는, 와이어 본딩에 맞춰 적당하게 변경하면 된다.
다음에, 도 29에 나타낸 공정에 있어서는, 실시예 1의 도 1e의 공정과 동일한 공정을 실시하여, 칩 내장 기판을 제조할 수 있다. 본 실시예에 나타낸 바와 같이, 반도체 칩은, 실장되는 기판에 대하여 페이스 업해도 되고, 또한 전기적인 접속을 와이어 본딩에 의해 행하여도 된다.
(실시예 22)
또한, 본 발명에 의한 칩 내장 기판에는, 반도체 칩 이외의 전자 부품이 실장(또는 내장)되어 있어도 된다. 예를 들면, 상기 전자 부품으로서는, 표면 실장 디바이스라고 불리는 전자 부품이 있다. 구체적으로는, 상기 전자 부품으로서, 콘덴서, 인덕터, 저항 소자, 발진 소자(예를 들면, 수정 진동자 등), 필터, 통신 소자(예를 들면, SAW 소자 등) 등이 있다.
도 30은, 실시예 1에 나타낸 칩 내장 기판(300)에, 전자 부품(EL1, EL2, EL3)을 실장한 예를 나타내는 도면이다. 예를 들면, 전자 부품(EL2, EL3)은, 패턴 배선(203A)에 접속되도록, 배선 기판(200)의 반도체 칩(110)에 면하는 측의 반대 측(상측)에 실장되어 있다.
그러나, 배선 기판(200)의 상측의 실장 에어리어는 한정되어 있기 때문에, 다수의 전자 부품을 실장하고자 하면, 배선 기판(200)(칩 내장 기판)을 크게 할 필요가 발생한다. 그래서, 전자 부품이, 밀봉 접속층(L1)(절연층(D1))으로 밀봉되도 록, 즉 전자 부품이 배선 기판(200)과 배선 기판(100) 사이에 설치되면, 적은 설치 에어리어에 다수의 전자 부품을 실장하는 것이 가능하게 되어 바람직하다. 본 실시예의 경우, 복수의 전자 부품(EL1)이, 밀봉 접속층(L1)(절연층(D1))으로 밀봉되도록, 즉 전자 부품이 배선 기판(200)과 배선 기판(100) 사이에 설치되어 있다.
예를 들면, 본 실시예에 의한 칩 내장 기판에서는, 전자 부품(EL1)이, 배선 기판(100A)의 반도체 칩(110)이 실장된 면과 동일 면에 실장되어 있다. 또한, 전자 부품(EL1)은, 또한 배선 기판(200)의 반도체 칩(110)에 면하는 측에도 실장되어 있다. 이 경우, 전자 부품(EL1)은, 반도체 칩(110)과 마찬가지로 밀봉 접속층(L1)(절연층(D1))으로 밀봉된다. 또한, 배선 기판(200)의 반도체 칩(110)에 면하는 측에 전자 부품(EL1)을 실장하는 경우에는, 평면에서 보았을 경우에 반도체 칩(110)을 회피하는 위치(반도체 칩(110)에 인접하는 위치)에 전자 부품(EL1)이 실장되는 것이 바람직하다. 이 경우, 칩 내장 기판을 박형화하는 것이 가능해진다.
또한, 상기 구조에 있어서, 전자 부품(EL1)은, 배선 기판(200)과 배선 기판(100A) 양쪽에 탑재되어 있어도 되고, 또한 전자 부품(EL1)은, 배선 기판(200)에만, 배선 기판(100A)에만 탑재되어 있어도 된다.
또한, 전자 부품을, 예를 들면, 배선 기판(200)(반도체 칩이 실장된 기판에 접합되는 기판)의, 반도체 칩(110)에 면하는 측에 실장하는 경우에는, 이하와 같이 구성해도 된다. 도 31은, 실시예 1에 나타낸 칩 내장 기판(300)에, 전자 부품(EL1, EL2, EL3)에 부가하여 전자 부품(EL4)을 더 실장한 예를 나타내는 도면이다.
본 도면에 나타내는 경우에는, 전자 부품(EL4)이, 배선 기판(200)(반도체 칩이 실장된 기판에 접합되는 기판)의, 반도체 칩(110)에 면하는 측에 실장되어 있다. 또한, 전자 부품(EL4)은, 반도체 칩(110)의 바로 위에 배치되어 있다. 이와 같이, 전자 부품을 반도체 칩(110)의 바로 위에 배치하면, 전자 부품을 고밀도로 실장하는 것이 가능해지고, 평면에서 보았을 경우 칩 내장 기판의 면적을 작게 하는 것이 가능해진다.
또한, 본 도면에 나타낸 칩 내장 기판에서는, 배선 기판(100A)(하측의 배선 기판)에 도전층(100P)이 형성(내장)되고, 배선 기판(200)(상측의 배선 기판)에는 도전층(200P)이 형성(내장)되어 있다. 도전층(100P)은, 배선 기판(100A)을 평면에서 보았을 경우에 실질적으로 배선 기판(100A)의 전면(全面)에 형성된다. 마찬가지로, 도전층(200P)은, 배선 기판(200)을 평면에서 보았을 경우에 실질적으로 배선 기판(200)의 전면에 형성된다.
이 때문에, 배선 기판(100A)과 배선 기판(200) 사이에 실장되는 전자 부품(EL1, EL4), 및 반도체 칩(110)은, 전자(電磁)적으로 차폐되게 된다. 이 때문에 전자적으로 차폐되는 전자 부품(반도체 칩)은, 예를 들면, 전자 부품(EL2, EL3) 등의 노이즈의 영향을 받기 어려워진다. 또한, 전자적으로 차폐되는 전자 부품(반도체 칩)은, 전자 부품(EL2, EL3) 등에 노이즈의 영향을 주기 어려워지는 효과가 있다.
예를 들면, 배선 기판에는, 접지되어 전위가 접지 레벨로 되는 도전층(그라운드 플레인(ground plane))과, 접지전위에 대하여 소정 전위가 주어지는 도전층 (파워 플레인)이 형성되는 경우가 있다. 이 때문에, 상기 그라운드 플레인이나 파워 플레인 등의 도전층을 전자적인 차폐에 사용함으로써, 배선 기판(100A)과 배선 기판(200) 사이에 실장되는 전자 부품이나 반도체 칩의 전자적인 차폐가 용이해진다.
예를 들면, 상기 구조를 이용하여, 노이즈의 발생원이 되기 쉬운 전자 부품이나 반도체 칩을 전자적으로 차폐하는 것이 용이해지고, 또한 노이즈의 영향을 받기 쉬운 전자 부품이나 반도체 칩을 전자적으로 차폐하는 것이 용이해진다.
예를 들면, 상기 구조를 이용하여, 아날로그 소자와 디지털 소자를 전자적으로 분리하는 것이 용이해진다. 예를 들면, 배선 기판(100A)과 배선 기판(200) 사이에 아날로그 소자(디지털 소자)를 실장하고, 배선 기판(200) 상(배선 기판(200)의 반도체 칩에 면하는 측의 반대 측)에 디지털 소자(아날로그 소자)를 실장하면 된다.
또한, 패턴 배선(103A)과 도전층(100P) 사이에는 배선 구조(102a)(비어 플러그나 패턴 배선 등), 패턴 배선(103B)과 도전층(100P) 사이에는 배선 구조(102b)를 필요에 따라 형성해도 된다. 마찬가지로, 패턴 배선(203A)과 도전층(200P) 사이에는 배선 구조(202a)를, 패턴 배선(203B)과 도전층(200P) 사이에는 배선 구조(202b)를 필요에 따라 형성해도 된다
또한, 도 31에 나타낸 구조를 도 32에 나타낸 바와 같이 변경하고, 전자 부품(EL4)을, 반도체 칩(110L) 상에 적층하여 실장해도 된다.
(실시예 23)
또한, 예를 들면, 전자 부품 중에는, 반도체 칩보다도 두꺼운(높이가 높은) 것이 있기 때문에, 전자 부품을 배선 기판(100A)과 배선 기판(200) 사이에 실장하는 경우에, 전자 부품에 맞춰 배선 기판(100A)과 배선 기판(200)의 간격을 설정하면, 칩 내장 기판이 두껍게(크게) 되어 버리는 경우가 있다.
그래서, 칩 내장 기판에 전자 부품을 실장하는 경우에는, 배선 기판(100A) 또는 배선 기판(200)에, 실장되는 전자 부품을 노출시키는 개구부를 형성하고, 칩 내장 기판의 소형화를 도모해도 된다.
도 33은, 실시예 1에 나타낸 칩 내장 기판(300)에, 전자 부품(EL5)을 실장한 예를 나타낸 도면이다. 본 도면에 나타내는 경우에 있어서는, 전자 부품(EL5)이 배선 기판(100A) 상에 실장되고 있고, 전자 부품(EL5)과 패턴 배선(103A)이 접속되어 있다.
본 도면에 나타낸 칩 내장 기판에 있어서는, 배선 기판(200)에, 배선 기판(100A)에 실장된 전자 부품(EL5)을 노출시키기 위한 개구부(200a)가 형성되어 있는 것이 특징이다. 이 때문에, 실장면으로부터의 높이가, 반도체 칩(110)보다도 높은 전자 부품(EL5)을 실장하는 경우에, 칩 내장 기판이 두꺼워지는 영향을 억제하는 것이 가능해진다.
또한, 도 34에 나타낸 바와 같이, 전자 부품(EL5)을 배선 기판(200)에 실장하는 경우에는, 배선 기판(100A)에, 배선 기판(200)에 실장된 전자 부품(EL1)을 노출시키기 위한 개구부(100a)를 형성하면 된다.
또한, 배선 기판(100A)에 반도체 칩을 실장하는 경우에, 배선 기판(200)에 당해 반도체 칩을 노출시키는 개구부를 형성해도 된다. 또한, 마찬가지로, 배선 기판(200)에 반도체 칩을 실장하는 경우에, 배선 기판(100A)에 당해 반도체 칩을 노출시키는 개구부를 형성해도 된다. 예를 들면, 설치되는 반도체 칩이 큰(두꺼운) 경우나, 적층된 복수의 반도체 칩을 실장하는 경우에는, 배선 기판에 개구부를 형성함으로써, 칩 내장 기판의 대형화의 영향을 억제할 수 있다.
(실시예 24)
또한, 칩 내장 기판을 구성하는 경우에, 솔더 레지스트층이 차지하는 부분이 가능한 한 작게 되도록 구성하는 것이 바람직하다. 예를 들면, 솔더 레지스트층은, 땜납 등을 용융한 경우에 땜납의 흐름 방지를 위해 사용하는 수지 재료이지만, 패터닝이 용이해지도록 감광 재료를 포함하는 경우가 있어, 빌드업 수지라고 불리는 일반적인 수지 재료와는 성분이 다른 것이다.
일반적으로는, 솔더 레지스트층은, 빌드업 수지에 비해 물리적인 강도가 작고, 또한 유리 전이 온도가 낮은(내열성이 낮은) 특징이 있다. 그래서, 예를 들면, 이하에 나타낸 바와 같이 하여, 솔더 레지스트층의 면적을 가능한 한 작게 하는(또는 사용하지 않도록 하는) 것이 바람직하다.
도 35는, 실시예 1에 나타낸 칩 내장 기판(300)에 있어서, 배선 기판(200)의 솔더 레지스트층(204B)을 작게 한 예를 나타내는 도면이다. 본 도면에 나타내는 경우에 있어서는, 솔더 레지스트층(204B)이 형성되는 면적을 작게 하고 있고, 솔더 레지스트층(204B)을 땜납에 의한 접속이 행하여지는 패턴 배선(203B)의 근방에 한정적으로 형성하고 있다.
이 때문에, 배선 기판(100A)과 배선 기판(200) 사이에서, 솔더 레지스트층을 대신하여 빌드업 수지로 이루어지는 절연층(D1)이 차지하는 체적(면적)이 커지고, 칩 내장 기판의 신뢰성이 양호해지는 효과가 있다. 또한, 이러한 구성을 배선 기판(100A) 측의 솔더 레지스트층(104A)에 적용해도 된다.
또한, 도 36은, 실시예 1에 나타낸 칩 내장 기판(300)에 있어서, 배선 기판(200)의 솔더 레지스트층(204B)을 삭제한 구성을 나타내는 도면이다. 본 도면에 나타내는 경우에 있어서는, 땜납 볼(206)이 용융되어 접속되는 패턴 배선(203B)이, 비어 플러그(202)에 대응하는 위치에 형성되도록 되어 있다. 또한, 패턴 배선(203B)의 형상이 작게 되어, 땜납이 패턴 배선(203B) 상에서 흐르는 스페이스가 작게 되어 있다. 예를 들면, 패턴 배선(203B)은, 소위 전극 패드에 가까운 정도의 형상(면적)으로 되는 것이 바람직하다.
상기 구성으로 함으로써, 솔더 레지스트층(204B)을 생략한 구조로 하는 것이 가능하게 되고, 칩 내장 기판의 신뢰성을 양호하게 할 수 있다.
(실시예 25)
또한, 본 발명에 의한 칩 내장 기판에서는, 실장(내장)되는 반도체 칩이 1개인 경우에 한정되지 않고, 복수의 반도체 칩이 실장되도록 해도 된다.
도 37 내지 도 42은, 실시예 1에 나타낸 칩 내장 기판(300)에 복수의 반도체 칩을 실장하는 예를 모식적으로 나타낸 도면이다. 또한, 칩 내장 기판에는, 앞서 설명한 전자 부품(EL2, EL3)이 실장되어 있고, 또한, 배선 기판(100A), 배선 기판(200)에 대해서는 상세한 구조(패턴 배선이나 비어 플러그 등)를 일부 생략하고, 모식적으로 기재하고 있다.
도 37에 나타내는 경우에는, 배선 기판(100A)에 플립칩 접속된 반도체 칩(110) 상에, 반도체 칩(110A)이 적층하여 더 실장되어 있다. 또한, 반도체 칩(110A)은, 본딩 와이어에 의해 배선 기판(100A)에 접속되어 있다.
또한, 도 38에 나타내는 경우에는, 배선 기판(100A) 상에 모두 페이스 업으로 적층된 반도체 칩(110, 110A)이, 각각 본딩 와이어에 의해 배선 기판(100A)에 접속되어 있다.
또한, 도 39에 나타내는 경우에는, 배선 기판(100A)에 플립칩 접속된 반도체 칩(110) 상에, 반도체 칩(110B)이 더 플립칩 접속되어 있다. 이 경우, 예를 들면, 반도체 칩(110)에는 관통 플러그(도시 생략)가 형성되어, 반도체 칩(110B)은 당해 관통 플러그를 통하여 배선 기판(1OOA)에 접속된다.
또한, 도 40에 나타내는 경우에는, 배선 기판(100A)에 플립칩 접속된 반도체 칩(110) 상에, 반도체 칩(11OB)이 배선 기판(200)에 플립칩 접속되어 있다. 즉, 배선 기판(200)의 반도체 칩(110)(배선 기판(100A))에 대향하는 측에 반도체 칩(110B)이 플립칩 실장되어 있다.
또한, 도 41에 나타내는 경우에는, 반도체 칩(110)이 플립칩 실장된 배선 기판(100A)의, 반도체 칩(110)이 실장된 측의 반대 측에, 반도체 칩(110B)이 플립칩 실장되어 있다. 즉, 본 도면에 나타내는 경우에는, 배선 기판(100A)의 양면에 반도체 칩이 플립칩 실장되게 된다.
또한, 실장되는 반도체 칩은 2개에 한정되지 않고, 다수의 반도체 칩이 더 실장되어도 된다.
또한, 도 42에 나타내는 경우에는, 복수의 반도체 칩(110)이, 배선 기판(100A)과 배선 기판(200) 사이에 설치되어, 평면에서 보았을 경우에 반도체 칩(110)끼리가 서로 회피하는 위치(반도체 칩(110)끼리가 인접하는 위치)에 탑재되어 있다. 상기 구성에 의하면, 칩 내장 기판을 박형화하는 것이 가능하게 되어, 적합하다.
또한, 상기 도 37 내지 도 42에 나타내는 경우에 있어서, 전자 부품(EL3)은, 인터포저(interposer)를 통하여 탑재되도록 해도 된다.
(실시예 26)
또한, 예를 들면, 실시예 1에 나타낸 칩 내장 기판의 제조 방법에 있어서 배선 기판(100A)과 배선 기판(200) 사이에 절연층(D1)(밀봉 접속층(L1))을 형성하는 경우, 주로 2가지 방법이 있는 것에 대해서 설명했다. 예를 들면, 제 1 방법은, 열경화성 필름 형상의 빌드업 수지를 사용하는 방법이며, 또 하나는, 액상 수지를 사용하는 방법이다.
그러나, 예를 들면, 액상 수지를 배선 기판(100A)과 배선 기판(200) 사이에 침투시키기 위해서는 시간을 필요로 하기 때문에, 칩 내장 기판의 제조 효율을 양호하게 하는 데 있어서 문제가 되는 경우가 있었다. 그래서, 예를 들면, 몰드 프레스 기술을 이용하여, 금형을 이용하여 배선 기판(100A)과 배선 기판(200)을 고정하고, 당해 금형의 내부에 가압·가열한 몰드 수지를 충전해서 절연층(D1)을 형성해도 된다.
도 43a 내지 도 43b는, 실시예 1의 도 1e에 나타낸 공정에 있어서, 수지 필름을 삽입하는 방법, 또는 액상 수지를 침투시키는 방법 대신, 몰드 프레스를 이용하여 배선 기판(100A)과 배선 기판(200) 사이에 절연층(수지로 이루어지는 층)(D1)을 형성하는 방법을 모식적으로 나타낸 도면이다. 또한, 도 43a 내지 도 43b에 있어서는 배선 기판(100A, 200)의 상세한 구조의 기재를 일부 생략하고, 모식적으로 기재한 부분이 있다.
먼저, 도 43a에 나타낸 공정에 있어서는, 배선 기판(100A)과 배선 기판(200)을 마주 보게 한 상태로 금형(KG0)에 설치한다. 다음에, 도 43a에 나타낸 공정에 있어서 금형(KG0)의 개구부(몰드 게이트)(OP)로부터 배선 기판(100A)과 배선 기판(200) 사이에 몰드 수지를 가압하여 도입하고, 경화시킨다. 그 후, 금형(KG0)으로부터 배선 기판을 꺼내면 된다(도 43b). 이와 같이 몰드 프레스 기술을 이용해도 절연층(D1)(밀봉 접속층(L1))을 형성할 수 있다.
또한, 상기 몰드 프레스는, 예를 들면, 이하에 나타내는 방법(금형)을 이용하여 행하여도 된다.
먼저, 도 44a에 나타낸 공정에 있어서, 오목부(KGa)를 갖는 금형(KG1)을 준비한다. 다음에, 도 44b에 나타낸 공정에 있어서, 금형(KG1)의 오목부(KGa)에, 배선 기판(100A)과 배선 기판(200)을 마주 보게 한 상태로 설치한다.
다음에, 도 44c 내지 도 44d에 나타낸 공정에 있어서, 배선 기판(200) 상에, 필름(FL)을 접착한 후, 금형(KG2, KG3)을 순차 설치한다. 이 경우, 금형(KG3)을 복수의 가압 수단(SP)으로 개별적으로 가압함으로써, 금형(KG3)의 면 내에 걸리는 응력의 균일성이 양호하게 되는 것이 바람직하다. 또한, 금형(KG2)에는, 몰드 수지를 도입하기 위한 개구부(몰드 게이트)(OP)가 형성되어 있다. 또한, 금형(KG2, KG3)에 필름(FL)을 흡착시키고나서 금형(KG2, KG3)을 배선 기판(200) 상에 설치해도 된다.
다음에, 도 44e에 나타낸 공정에 있어서, 몰드 게이트(OP)로부터, 배선 기판(100A)과 배선 기판(200) 사이에 몰드 수지를 가압하여 도입하고, 경화시켜, 절연층(D1)을 형성한다. 그 후, 금형으로부터 배선 기판을 꺼내면 된다(도 44f). 또한, 도 44g에 나타낸 공정에 있어서 배선 기판을 다이싱에 의해 절단(점선 부분에서 절단)하여 개편화(個片化)함으로써 칩 내장 기판을 제조할 수 있다.
(실시예 27)
또한, 예를 들면, 칩 내장 기판을 제조하는 경우에는, 앞서 설명한 바와 같이 다양한 크기의 기판을 사용하는 것이 가능하다. 도 45에 나타내는 조합은 그 일례이며, 대형 기판인 배선 기판(100A) 상에, 칩 내장 기판의 크기에 대응하는 복수의 배선 기판(200)을 설치하고 접합하여, 배선 기판을 구성하고 있다. 도 45에서는, 탑재되어 있는 반도체 칩을 점선으로 나타내고 있다. 본 도면에 나타내는 경우, 배선 기판(100A)을 다이싱에 의해 절단하여 개편화함으로써, 칩 내장 기판을 제조할 수 있다.
또한, 대형의 배선 기판(100A)과 대형의 배선 기판(200)을 접합하여, 배선 기판(100A, 200)의 쌍방을 다이싱에 의해 절단하여 개편화함으로써 칩 내장 기판을 제조해도 된다.
또한, 대형 기판끼리를 조합하는 경우에는, 특히 기판의 주연부에서의 위치 어긋남 량이 커지는 경우가 있다. 한편, 도 45에 나타낸 바와 같이, 대형의 배선 기판(100A) 상에, 개편화된 배선 기판(200)을 설치하는 경우에는, 배선 기판(200)의 설치에 시간을 필요로 할 우려가 있다.
그래서, 도 46에 나타낸 바와 같이, 대형 배선 기판(100A) 상에, 예를 들면, 칩 내장 기판이 2개 형성 가능한 크기(소위 2개용)의 배선 기판(200)을 설치하여 접합하는 방법에 의해, 칩 내장 기판을 제조해도 된다. 이 경우, 배선 기판(100A)과 배선 기판(200)을 다이싱에 의해 개편화함으로써 칩 내장 기판을 제조할 수 있다. 또한, 도 45에서는, 탑재되어 있는 반도체 칩과, 1개의 칩 내장 기판으로 되는 부분을 점선으로 나타내고 있다.
도 46에 나타낸 방법에 있어서는, 대형 기판끼리를 접합하는 경우에 비해 접합되는 기판끼리에서의 위치 어긋남의 영향을 작게 하는 것이 가능하고, 또한 개편화된 배선 기판을 설치하는 경우에 비해 기판의 설치에 걸리는 시간을 단축하는 것이 가능하다.
또한, 설치되는 기판은, 칩 내장 기판이 2개 형성 가능한 크기(2개용)에 한정되지 않고, 칩 내장 기판이 4개 형성 가능한 크기(4개용)나, 칩 내장 기판이 6개 형성 가능한 크기(6개용)로 하는 등, 다양하게 변경하는 것이 가능하다.
이상, 본 발명을 바람직한 실시예에 대해서 설명했지만, 본 발명은 상기의 특정 실시예에 한정되는 것이 아니라, 특허청구범위에 기재한 요지 내에서 다양한 변형·변경이 가능하다.
본 발명에 의하면, 생산 수율이 양호하고, 내장되는 반도체 칩에 접속되는 다층 배선의 신뢰성이 높은 칩 내장 기판과, 당해 칩 내장 기판을 제조하는 제조 방법을 제공하는 것이 가능해진다.
본 국제출원은, 2005년 12월 14일에 출원한 일본국 특허출원 제2005-360519호 및 2006년 4월 21일에 출원한 일본국 특허출원 제2006-117618호에 기초하는 우선권을 주장하는 것으로, 제2005-360519호 및 제2006-117618호의 모든 내용을 본 국제출원에 원용한다.

Claims (24)

  1. 제 1 배선이 형성된 제 1 기판에 반도체 칩을 실장(實裝)하는 제 1 공정과,
    제 2 배선이 형성된 제 2 기판과 상기 제 1 기판을 접합하는 제 2 공정을 갖고,
    상기 제 2 공정에서는, 상기 반도체 칩이 상기 제 1 기판과 상기 제 2 기판 사이에서 밀봉되는 동시에, 상기 제 1 배선과 상기 제 2 배선이 전기적으로 접속되고, 상기 반도체 칩에 접속되는 다층 배선이 형성되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 공정에서는, 상기 제 1 기판 측에 설치된 전기 접속 부재와 제 2 배선의 접속에 의해, 또는 상기 제 2 기판 측에 설치된 전기 접속 부재와 제 1 배선의 접속에 의해, 상기 제 1 배선과 상기 제 2 배선이 전기적으로 접속되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  3. 제 2 항에 있어서,
    상기 전기 접속 부재는 내부에 스페이서를 갖는 땜납 볼인 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  4. 제 2 항에 있어서,
    상기 전기 접속 부재는 도금법에 의해 형성되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  5. 제 2 항에 있어서,
    상기 전기 접속 부재는 본딩 와이어(bonding wire)에 의해 형성되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 공정에서는, 상기 반도체 칩과 상기 제 2 배선의 전기적인 접속이 행하여지는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 배선과 상기 제 2 배선의 접속부는, 평면에서 보았을 경우에 엇갈리게 되도록 배열되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 공정에서는, 이방성(異方性) 도전 재료를 포함하는 층에 의해 상기 반도체 칩의 밀봉과 상기 제 1 배선과 상기 제 2 배선의 전기적인 접속이 행하여지는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 기판은 당해 제 1 기판을 지지하는 제 1 지지 기판 상에 형성되고, 당해 제 1 기판이 형성된 후, 당해 제 1 지지 기판은 당해 제 1 기판으로부터 제거되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 지지 기판은 도전 재료를 포함하고, 상기 제 1 배선은 당해 도전 재료를 급전(給電) 경로로 하는 전해 도금에 의해 형성되는 부분을 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 2 기판은 당해 제 2 기판을 지지하는 제 2 지지 기판 상에 형성되고, 당해 제 2 기판이 형성된 후, 당해 제 2 지지 기판은 당해 제 2 기판으로부터 제거되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 2 기판 상에 다른 반도체 칩이 실장된 제 3 기판이 더 적층되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  13. 제 1 배선이 형성되고, 상기 제 1 배선에 반도체 칩이 실장되어 이루어지는 제 1 기판과,
    제 2 배선이 형성되는 동시에, 상기 제 1 기판과 접합되는 제 2 기판을 갖는 칩 내장 기판으로서,
    상기 제 1 기판과 상기 제 2 기판 사이에 상기 반도체 칩을 밀봉하는 동시에 상기 제 1 배선과 상기 제 2 배선을 전기적으로 접속하는 밀봉 접속층이 형성되어, 상기 반도체 칩에 접속되는 다층 배선이 형성되는 것을 특징으로 하는 칩 내장 기판.
  14. 제 13 항에 있어서,
    상기 제 1 배선과 상기 제 2 배선은 내부에 스페이서를 갖는 땜납 볼에 의해 전기적으로 접속되는 것을 특징으로 하는 칩 내장 기판.
  15. 제 13 항에 있어서,
    상기 제 1 배선과 상기 제 2 배선은 도전성 포스트에 의해 전기적으로 접속되는 것을 특징으로 하는 칩 내장 기판.
  16. 제 13 항에 있어서,
    상기 제 1 배선과 상기 제 2 배선은 본딩 와이어에 의해 형성되는 범프에 의해 전기적으로 접속되는 것을 특징으로 하는 칩 내장 기판.
  17. 제 13 항에 있어서,
    상기 제 1 배선과 상기 제 2 배선의 접속부는, 평면에서 보았을 경우에 엇갈리게 되도록 배열되는 것을 특징으로 하는 칩 내장 기판.
  18. 제 13 항에 있어서,
    상기 밀봉 접속층은 이방성 도전 재료를 포함하는 층을 갖는 것을 특징으로 하는 칩 내장 기판.
  19. 제 13 항에 있어서,
    상기 제 1 기판에는 상기 제 2 기판에 실장된 전자 부품을 노출시키는 개구부가 형성되어 있는 것을 특징으로 하는 칩 내장 기판.
  20. 제 13 항에 있어서,
    상기 제 2 기판에는 상기 제 1 기판에 실장된 전자 부품을 노출시키는 개구부가 형성되어 있는 것을 특징으로 하는 칩 내장 기판.
  21. 제 13 항에 있어서,
    상기 밀봉 접속층에 상기 반도체 칩과 함께 전자 부품이 밀봉되어 있는 것을 특징으로 하는 칩 내장 기판.
  22. 제 21 항에 있어서,
    상기 전자 부품은 상기 제 2 기판에 실장되어 있는 것을 특징으로 하는 칩 내장 기판.
  23. 제 21 항에 있어서,
    상기 전자 부품은 상기 반도체 칩과 적층되어 있는 것을 특징으로 하는 칩 내장 기판.
  24. 제 21 항에 있어서,
    상기 제 1 기판 또는 상기 제 2 기판에 포함되는 도전층에 의해, 상기 전자 부품이 전자(電磁)적으로 차폐되는 것을 특징으로 하는 칩 내장 기판.
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