JP2013546196A - ピンアタッチメント - Google Patents

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Abstract

超小型電子パッケージ１０が、第１の領域２６と第２の領域２８と第１の表面２２と第１の表面２２から離れた第２の表面２４とを有する基板２０を備える。少なくとも１つの超小型電子素子６０が第１の表面２２９上の第１の領域２６の上に重なる。第１の導電性素子３０が第２の領域２８内の基板２０の第１の表面２２及び第２の表面２４のうちの一方において露出し、第１の導電性素子３０のうちの少なくとも幾つかは少なくとも１つの超小型電子素子６０に電気的に接続されている。実質的に剛性の金属素子４０が第１の導電性素子３０の上に重なり、かつ第１の導電性素子から離れた端面４２を有する。ボンドメタル４１が金属素子４０を第１の導電性素子３０と接合し、成形された誘電体層５０が基板２０の少なくとも第２の領域２８の上に重なり、かつ基板２０から離れた表面５２を有する。金属素子４０の端面４２は成形された誘電体層５０の表面５２において少なくとも部分的に露出している。
【選択図】図１

Description

［関連出願の相互参照］
本出願は、２０１０年１２月１３日に出願された「Pin Attachment」と題する発明の名称の特許出願第１２／９６６，２２５号の利益を主張し、その特許出願の開示は引用することにより本明細書の一部をなすものとする。
半導体チップ等の超小型電子デバイスは、通常、他の電子コンポーネントへの多数の入出力接続を必要とする。半導体チップ又は他の同等のデバイスの入出力コンタクトは、通例、デバイスの表面を実質的に覆うグリッド状のパターン（一般に「エリアアレイ」と呼ばれる）、若しくはデバイスの表面の各縁に平行にかつ隣接して延在することができる細長い列に配置されるか、又は表面の中央に配置される。通常、チップ等のデバイスはプリント回路基板等の基板上に物理的に実装されなくてはならず、デバイスのコンタクトは回路基板の導電性機構に電気的に接続されなくてはならない。
半導体チップは一般に、チップを製造し、回路基板又は他の回路パネル等の外部基板に実装する間のそのチップの取扱いを容易にするパッケージにおいて提供される。例えば、多くの半導体チップは、表面実装に適したパッケージにおいて提供される。この一般的なタイプの多数のパッケージが種々の用途について提案されている。最も一般的には、そのようなパッケージは、誘電体上にめっき又はエッチングされた金属構造体として形成された端子を有する、一般に「チップキャリア」と呼ばれる誘電体素子を含む。これらの端子は通常、チップキャリア自体に沿って延在する薄いトレース等の機構によって、及びチップのコンタクトと端子又はトレースとの間に延在する微細なリード又は配線によって、チップ自体のコンタクトに接続される。表面実装動作において、パッケージは、パッケージ上の各端子が回路基板上の対応するコンタクトパッドと位置合わせされるように回路基板上に配置される。端子とコンタクトパッドとの間にはんだ又は他の結合剤が提供される。はんだを溶かすか若しくは「リフロー」させるようにアセンブリを加熱するか又は他の形で結合剤を活性化させることによって、パッケージを定位置に永久結合することができる。
多くのパッケージが、パッケージの端子に取り付けられた、直径が約０．１ｍｍ及び約０．８ｍｍ（５ミル及び３０ミル）のはんだボールの形態のはんだ塊を含む。パッケージの底面から突出するはんだボールのアレイを有するパッケージは、一般にボールグリッドアレイすなわち「ＢＧＡ」パッケージと呼ばれる。ランドグリッドアレイすなわち「ＬＧＡ」パッケージと呼ばれる他のパッケージは、はんだから形成される薄い層又はランドによって基板に固定される。このタイプのパッケージは非常に小型にすることができる。一般に「チップスケールパッケージ」と呼ばれる或る特定のパッケージは、パッケージに組み込まれたデバイスのエリアに等しいか又はそれよりも僅かにしか大きくない回路基板のエリアを占有する。これによりアセンブリの全体サイズが低減し、基板上の様々なデバイス間で短い相互接続を用いることが可能になり、ひいてはデバイス間の信号伝搬時間が制限され、このためアセンブリの高速動作が容易になるという点でこれは有利である。
パッケージングされた半導体チップは、多くの場合に「積層」構成において提供される。積層構成では、１つのパッケージが例えば回路基板上に設けられ、別のパッケージが第１のパッケージの上に実装される。これらの構成によって、回路上の単一の接地面積内に複数の異なるチップが実装されることを可能にすることができ、パッケージ間の短い相互接続を提供することによって高速動作を更に容易にすることができる。多くの場合に、この相互接続距離は、チップ自体の厚みよりも僅かにしか大きくない。チップパッケージの積層内で相互接続を達成するために、（最上部のパッケージを除いて）各パッケージの両側において機械的接続及び電気的接続のための構造を与えることが必要である。これは例えば、チップが実装される基板の両側にコンタクトパッド又はランドを設けることによって行われ、パッドは導電性ビア等によって基板を通じて接続される。下側の基板の上部のコンタクトと次に高い基板の底部のコンタクトとの間の間隙を埋めるのにはんだボール等が用いられてきた。はんだボールは、コンタクトを接続するために、チップの高さよりも高くなくてはならない。積層チップ構成及び相互接続構造の例が、米国特許出願公開第２０１０／０２３２１２９号（「’１２９号公開」）において提供されている。この文献の開示内容は引用することによりその全体が本明細書の一部をなすものとする。
超小型電子パッケージを回路基板に接続するために、及び超小型電子パッケージングにおける他の接続のために、細長いポスト又はピンの形態のマイクロコンタクト素子を用いることができる。幾つかの例では、マイクロコンタクトは、１つ又は複数の金属層を含む金属構造体をエッチングしてマイクロコンタクトを形成することによって形成されている。エッチングプロセスによってマイクロコンタクトのサイズが制限される。従来のエッチングプロセスは通常、本明細書において「アスペクト比」と呼ばれる高さ対最大幅の比が大きいマイクロコンタクトを形成することができない。かなりの高さ及び隣接するマイクロコンタクト間の非常に小さなピッチ又は間隔を有するマイクロコンタクトのアレイを形成することは、困難又は不可能であった。さらに、従来のエッチングプロセスによって形成されるマイクロコンタクトの構成は限られている。
当該技術分野における上述したあらゆる進歩にもかかわらず、超小型電子パッケージの作製及び試験における更なる改善が依然として望ましい。
本発明の実施の形態は、超小型電子パッケージに関する。一実施の形態において、超小型電子パッケージが基板を備え、該基板は第１の領域及び第２の領域を有し、第１の表面と該第１の表面から離れた第２の表面とを更に有する。少なくとも１つの超小型電子素子が前記第１の表面上の前記第１の領域の上に重なる。第１の導電性素子が前記第２の領域内の前記基板の前記第１の表面及び前記第２の表面のうちの一方において露出しており、該第１の導電性素子のうちの少なくとも幾つかは前記少なくとも１つの超小型電子素子に電気的に接続されている。実質的に剛性の金属素子が前記第１の導電性素子の上に重なり、かつ該第１の導電性素子から離れた端面を有する。ボンドメタルが前記金属素子を前記第１の導電性素子と接合し、成形された誘電体層が前記基板の少なくとも前記第２の領域の上に重なり、かつ該基板から離れた表面を有する。前記金属素子の前記端面は該成形された誘電体層の前記表面において少なくとも部分的に露出している。
前記第１の導電性素子のうちの少なくとも幾つかは前記第２の領域内の前記基板の前記第２の表面において露出することができる。さらに、前記成形された誘電体層は少なくとも前記第２の表面の上に重なることができる。さらに、又は代替的に、前記第１の導電性素子は前記第２の領域内の前記基板の前記第１の表面において露出し、前記成形された誘電体層は前記基板の少なくとも前記第１の表面の上に重なることができる。このような実施形態は、前記基板の前記第２の表面において露出し、かつ前記第１の導電性素子のうちの少なくとも幾つかに電気的に接続された第２の導電性素子を更に備えることができる。本発明の様々な実施の形態では、前記成形された誘電体層は前記超小型電子素子の上に更に重なることができる。成形された誘電体層の代わりに、成形されていない封入材層を含む更なる実施の形態が可能である。
一実施の形態において、前記金属素子のうちの第１の金属素子は第１の信号電位を保持するように構成され、前記金属素子のうちの第２の金属素子は同時に第２の電位を保持するように構成されることができる。該第２の電位は前記第１の信号電位と異なることができる。
様々な実施の形態において、成形された誘電体層を様々な領域内に形成することができる。様々な領域のそれぞれの主面は、基板の上に様々な高さを有する。これらの領域は基板の第１の領域及び第２の領域に対応することができる。更なる実施の形態では、金属素子の端面は、成形された誘電体層の表面と同一平面とすることもできるし、表面の上の上に位置決めすることもできるし、表面の下に位置決めし、成形された誘電体層内の孔(hole)が端部を露出させることもできる。また更なる実施の形態では、導電性パッドを含む再配線層を、成形された誘電体層の表面上に形成することができる。
一実施の形態では、前記超小型電子パッケージの前記金属素子は、前記第１の導電性素子に向かう方向において、前記端面における、より大きな幅からテーパリングすることができる。前記金属素子は軸の回りの回転面を更に有することができる。この回転面は、円錐台形状又は円筒形状を含むことができる。前記超小型電子パッケージは、前記金属素子の高さが、前記成形された誘電体層の厚みの少なくとも６０％を通って延在するように構成することができる。代替的に、前記ボンドメタルの高さは、前記成形された誘電体層の厚みの少なくとも６０％を通って延在することができる。
本発明の様々な実施の形態による超小型電子パッケージは、第２の超小型電子パッケージを更に含む超小型電子アセンブリ内に含めることができる。第２の超小型電子パッケージは、その表面において露出している複数の接続素子を有する外面と、該接続素子に電気的に接続された超小型電子素子と、を備えることができる。前記第２の超小型電子パッケージの前記外面の少なくとも一部分が前記成形された誘電体層の前記表面の少なくとも一部分の上に重なることができ、前記第２の超小型電子パッケージの前記接続素子は、前記第１の超小型電子パッケージの前記導電性突起の前記端面に電気的にかつ機械的に接続されることができる。
本発明の更なる実施の形態は、超小型電子パッケージを作製する方法であって、第１の基板を有する超小型電子アセンブリを配設するステップを含む、方法に関する。該第１の基板は、その上で複数の導電性素子が露出している第１の表面と、該基板の該第１の表面から離間した第２の表面を有するキャリアと、該キャリアから延在しかつ前記導電性素子に接合された複数の実質的に剛性の金属素子と、を備える。本方法は、前記超小型電子アセンブリから前記キャリアを除去するステップであって、それによって前記第１の導電性パッドから離れた前記複数の金属素子のうちのそれぞれの金属素子の接触面を露出させるステップを更に含む。一実施の形態では、前記キャリアを除去する前記ステップは、前記キャリアのエッチング、ラッピング、又はピーリングのうちの少なくとも１つを含む。更なる実施の形態では、前記キャリアを除去する前に、前記第１の表面と前記第２の表面との間の、前記導電性突起の回りに誘電体材料を射出して、成形された誘電体層を形成することができる。
前記超小型電子サブアセンブリは、前記第１の基板及び前記導電性素子を含む第１のサブアセンブリ、並びに前記キャリア及び前記金属素子を含む第２のサブアセンブリから形成することができる。そのような実施の形態では、前記金属素子は、第２の表面から離れた第１の表面を有することができ、該金属素子は、該金属素子の前記第１の表面を前記第２のサブアセンブリの前記導電性素子に固定する前に露出される。前記金属素子は、その少なくとも第１の表面によって、前記導電性突起の第１の表面及び前記導電性素子のうちのそれぞれの導電性素子に固定された複数のボンディングメタル塊を形成することによって前記第２のアセンブリの前記導電性パッドに取り付けることができ、前記ボンディングメタルの少なくとも一部分が前記第１の表面と前記導電性素子との間に配置されるようにする。
一実施の形態では、前記超小型電子アセンブリは、前記基板上に固定しかつ前記導電性素子のうちの少なくとも幾つかに電子的に接続することができる超小型電子素子を更に備える。前記超小型電子素子は、前記キャリアを除去する前記ステップの前に又はその後に前記第１の基板上に固定することができる。
更なる実施の形態では、前記第１の基板の前記第１の表面は第１の領域及び第２の領域を含むことができ、前記導電性素子は前記第１の領域内の前記第１の表面において露出し、前記超小型電子素子は前記第２の領域内の前記第１の表面上に取り付けられる。前記第１の表面の前記第１の領域及び前記第２の領域並びに前記超小型電子素子の少なくとも一部分の上に誘電体層を成形することができる。これは、該成形された誘電体層が外面を有するように行うことができ、前記金属素子の前記接触面は、前記成形された誘電体層の前記外面において露出させることができる。成形された誘電体層は、その異なる領域上に形成される第１の誘電体層部分及び第２の誘電体層部分に更に形成することができる。さらに、第１の領域及び第２の領域上の成形された誘電体層の部分は、異なるそれぞれの高さを有するように成形することができる。
また更なる実施の形態では、前記第１のサブアセンブリは、剛性の金属層を前記第２の表面に固定するステップと、前記剛性の金属層の選択された部分に沿ってボンディングメタル塊を堆積するステップであって、第１の表面が前記ボンディングメタル塊上に画定されるようにするステップと、前記剛性の金属層エリアの前記選択された部分の外側の該剛性の金属層エリアを除去するステップと、を含めて形成することができる。前記剛性の金属層の上にマスク層を堆積することができ、前記マスク層が該マスク層を貫通して前記金属層の前記選択された部分を露出させる複数の開口部を有するようにされる。前記ボンディングメタル塊を堆積する前記ステップは、前記開口部内に前記塊を堆積するステップを含むことができる。一実施の形態では、前記マスク層は、前記導電性突起を移す前記ステップの後に形成される封入材層の少なくとも一部分として機能することができる。
論考した実施の形態のうちの任意のものを、前記超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントと、を備えるシステムにおいて用いることができる。前記システムはハウジングを更に備えることができ、前記超小型電子アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている。
本発明の一実施形態による超小型電子アセンブリを示す図である。 図１の超小型電子アセンブリと積層関係にある第２の超小型電子アセンブリに接続された、当該図１の超小型電子アセンブリを示す図である。 代替的な実施形態による、超小型電子アセンブリの変形形態を示す図である。 代替的な実施形態による、超小型電子アセンブリの更なる変形形態を示す図である。 代替的な実施形態による超小型電子アセンブリの更なる変形形態と積層関係にある別の超小型電子アセンブリに固定された、当該代替的な実施形態による超小型電子アセンブリの更なる変形形態を示す図である。 代替的な実施形態による、超小型電子アセンブリの更なる変形形態を示す図である。 代替的な実施形態による、超小型電子アセンブリの更なる変形形態を示す図である。 代替的な実施形態による超小型電子アセンブリの更なる変形形態と積層関係にある別の超小型電子アセンブリに固定された、当該代替的な実施形態による超小型電子アセンブリの更なる変形形態を示す図である。 代替的な実施形態による、超小型電子アセンブリの更なる変形形態を示す図である。 図１に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する方法において用いられる連続ステップを示す図である。 図１に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する方法において用いられる連続ステップを示す図である。 図１に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する方法において用いられる連続ステップを示す図である。 図１に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する代替的な方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する代替的な方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する代替的な方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する代替的な方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する代替的な方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する代替的な方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する更なる代替的な方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する更なる代替的な方法において用いられる連続ステップを示す図である。 図７に示す超小型電子アセンブリ等の超小型電子アセンブリを形成する更なる代替的な方法において用いられる連続ステップを示す図である。 図１に示す実施形態による超小型電子アセンブリを含むシステムを示す図である。
次に、図面を参照すると、図１に、本発明の一実施形態による超小型電子アセンブリが示されている。図面では同様の機構を示すのに同様の数字符号が用いられる。図１の実施形態は、コンピュータ又は他の電子用途において用いられる半導体チップアセンブリ等のパッケージングされた超小型電子素子の形態の超小型電子アセンブリである。
図１の超小型電子アセンブリ１０は、第１の表面２２及び第２の表面２４を有する基板２０を備える。基板は通例、実質的に平坦で薄いシートを形成する誘電体ウェハ材料の形態をとる。基板は、シリコン、又は半導体チップの技術分野における本明細書で説明される用途に適しているものと当該技術分野において理解される他の誘電体材料から形成されることが好ましい。第１の表面２０及び第２の表面２２は互いに実質的に平行であることが好ましく、表面２２、２４に対し垂直に或る距離離間し、基板２０の厚みを画定する。基板２０の厚みは、この説明を読んだ当業者であれば理解するように、本出願のために通例受け入れ可能な厚みの範囲内にあることが好ましい。一実施形態では、第１の表面２２と第２の表面２４との間の距離はおよそ２５μｍと５００μｍとの間にある。この論考の目的で、第１の表面２２は第２の表面２４の「上」に位置決めされているものとして説明することができる。そのような説明は、本明細書において用いられる素子の垂直位置又は水平位置を指す、そのような素子の相対位置の任意の他の説明とともに、図面内の素子の位置と一致するように説明の目的のみで行われ、限定するものではない。
好ましい実施形態では、基板２０は第１の領域２６及び第２の領域２８に分割されるものとみなされる。第１の領域２６は第２の領域２８の内側にあり、基板２０の中央部分を含み、そこから外側に延在する。第２の領域２８は第１の領域２６を実質的に取り囲み、そこから基板２０の外縁へ外側に延在する。基板自体の特定の特性が２つの領域を物理的に分割しないことが好ましいが、これらの領域は、その領域に適用されるか又はその領域内に含まれる処理又は機構に関して本明細書において論考する目的で区切られている。
超小型電子素子６０が、第１の領域２８内の基板２０の第１の表面２２に固定される。超小型電子素子６０は半導体チップ又は別の同等のデバイスとすることができる。一実施形態では、超小型電子素子６０は、従来のすなわち「表面を上にした」形式として知られる形式で第１の表面２２に固定することができる。そのような場合、リード線（図示せず）を用いて、超小型電子素子６０を第１の表面２２において露出している導電性素子３０に電気的に接続することができる。この接続は、そのようなリード線をトレース（図示せず）又は基板２０内の他の導電性機構に接続し、そしてそれらが導電性素子３０に接続されることによって行うことができる。
基板２０の第１の表面２２において１組の第１の導電性素子３０が露出している。本明細書において用いられるとき、素子が表面等の別の素子「において露出している」というとき、「において露出している」とは、導電性構造体が、誘電性構造体の表面に対して垂直な方向において誘電性構造体の外側から誘電性構造体の表面に向かって移動している理論的な点との接触に利用可能であることを示す。したがって、誘電性構造体の表面において露出している端子又は他の導電性構造体は、こうした表面から突出することができるか、こうした表面と同一平面とすることができるか、又はこうした表面に対して凹状であり、誘電体の孔又は窪みを通して露出することができる。導電性素子３０は平坦とすることができ、薄い素子が、基板２０の第１の表面２２において露出している第１の面３２を形成する。一実施形態では、導電性素子３０は、トレース（図示せず）によって互いに又は超小型電子６０に相互接続することができる実質的に円形のパッドの形態をとることができる。導電性素子３０は、少なくとも基板２０の第２の領域２８内に形成することができる。さらに、或る特定の実施形態では、導電性素子３０は第１の領域２６内にも形成することができる。そのような構成は、「フリップチップ」構成として知られる構成において超小型電子素子６０を基板２０に固定するときに特に有用であり、ここで、超小型電子素子６０上のコンタクトは、超小型電子素子６０の下に位置決めされたはんだバンプ（図示せず）等によって第１の領域２６内の導電性素子３０に接続することができる。
導電性素子３０は、銅、金、ニッケル、又はそのような用途のために当該技術分野において既知の他の材料等の固体金属材料から形成されることが好ましい。他の材料には、銅、金、ニッケルのうちの１つ若しくは複数又はそれらの組み合わせを含む様々な合金が含まれる。
導電性素子３０のうちの少なくとも幾つかは、基板２０の第２の表面２４において露出している導電性パッド等の対応する第２の導電性素子３６に相互接続することができる。そのような相互接続は、導電性素子３０及び３６と同じ材料からなることができる導電性金属でライニング又は充填することができる基板２０内に形成されるビア３４を用いて完成させることができる。オプションで、導電性素子３６は基板２０上のトレースによって更に相互接続することができる。
アセンブリ１０は、導電性素子３０のうちの少なくとも幾つかに固定された複数の実質的に剛性の金属素子４０も含む。金属素子４０は、基板２０の第１の領域２６内で導電性素子３０上に固定することができる。金属素子４０は、導電性素子３０から離れて、導電性素子３０の上方に離間しているか又は他の形で導電性素子３０から離れた端面４２に延在する。代替的な実施形態では、金属素子４０は、第２の表面２４において露出している導電性素子３６上に固定することができる。そのような実施形態では、金属素子４０は導電性素子３６の下の端面４２へ延在することになる。
金属素子４０は、ボンドメタル塊４１によって導電性素子３０に固定される。ボンドメタル塊４１は、２つの剛性又は固体の金属素子を互いに固定することで知られる任意の導電性金属からなり、隣接する固体の金属部分も、超小型電子アセンブリ１０のいかなる他の構成要素も溶かすことなくそのような固定を達成するよう溶かすことができるように、比較的低い融点（すなわち約３００℃未満）を有する材料とすることができる。ボンドメタル塊４１は、はんだ、錫、若しくはインジウム等の可融金属を含むことができるか、又は３００℃未満の融解温度を有する金属若しくは金属合金とすることができる。金属素子４０は、ボンドメタル塊４１の融解温度に耐えることができるように比較的高い融点を有する材料から形成することができる。さらに、金属素子４０は、例えば、銅、金、ニッケル、又はそれらの様々な混合物を有するか若しくは他の金属を含む合金とすることができる、確実な導電特性を有することで知られる金属から形成することができる。
ボンドメタル塊４１は、対応する導電性素子３０の第１の面３２に固定される。金属素子４０は、端面４２から離れたベース４４と、ベース４４と端面４２との間に延在する縁面４６と、を含む。金属素子４０のベース４４はボンドメタル塊４１に固定される。ベース４４は、ボンドメタル塊４１が間に配置されるように面３２から離間させることができる。さらに、ボンドメタル塊４１のうちの幾らかは、金属素子４０の縁面４６の一部分に沿って上方に延在することができる。このため、ボンドメタル塊４１は、対応する導電性素子３０の面３２上に、金属素子４０が部分的に内部に保持されたはんだ塊として形成することができる。さらに、一実施形態では、ボンドメタル塊４１は、縁面４６の実質的に全てに沿って上方に延在することができる。またさらに、ボンドメタル塊４１のうちの幾らかは、金属素子４０の一部分に沿って上方にウィッキングすることができる。
金属素子４０は、端面４２が少なくともベース４４と同じだけ広いように形成することができる。ベース４４及び端面４２のそれぞれの幅は、金属素子４０によって形成される長軸に対し垂直な寸法で測定される。この方向は面３２又は第１の表面２２に対し平行であるものとして説明することもできる。一実施形態では、金属素子４０は、ベース４４及び端面４２が実質的に円形であり、縁面４６がベース４４及び端面４２の間に延在する回転面であるような回転体である。そのような実施形態では、ベース４４及び端面４２の幅は、それらの直径として測定される。一実施形態では、金属素子４０は円錐台（ベースとベースの頂点との間で、２つの平行な平面を有するように切り取られた錐体）である。代替的に、金属素子４０は双曲面体又は回転放物面体とすることができ、このとき回転軸は放物面体の頂点の外側にある。任意のこれらの実施形態において、端面４４はベース４２よりも広い。金属素子４０及び導電性突起４０全体の更なる代替的な形状及び構造が検討され、以下で更に論考される。
図１の実施形態では、金属素子４０は、パッケージ１０の高さ４８の大部分を通って延在するように構成される。そのような実施形態では、金属素子４０は高さ４８の少なくとも６０％を通って延在することができる。そのような実施形態の変形形態では、金属素子４０は高さ４８の約８０％〜約９０％を通って延在する。金属素子４０が延在する高さのパーセンテージは、縁面４６に沿って延在するいかなる量のボンドメタル塊４１とも無関係に測定される。
超小型電子アセンブリ１０は封入材層５０を更に含む。図１の実施形態では、封入材層５０は、別の方法で超小型電子素子６０又は導電性素子３０によって覆われることも占有されることもない基板２０の第１の表面２２の部分上に形成される。同様に、封入材層５０は、別の方法で金属素子４０又はボンドメタル塊４１によって覆われない導電性素子３０の部分上に形成される。この部分は、導電性素子３０の面３２を含む。封入材層５０はまた、超小型電子素子６０、並びにボンドメタル塊４１及び金属素子４０の縁面４６も実質的に覆うことができる。金属素子４０の端面４２は、封入材層５０によって画定される主面５２において露出しているままとなる。換言すれば、封入材層５０は、端面４２を除いて、第１の表面２２から上方に、超小型電子素子アセンブリ１０の全てを覆うことができる。
封入材層５０は、超小型電子アセンブリ１０、特に金属素子４０及びボンドメタル塊４１内の他の素子を保護する役割を果たす。これによって、構造体を試験することによる損傷、又は他の超小型電子構造体への移送若しくは組立て中の損傷をより受けにくい、よりロバストな構造体が可能になる。封入材層５０は、米国特許出願公開第２０１０／０２３２１２９号に記載されている誘電体材料等の、絶縁特性を有する誘電体材料から形成することができる。この特許文献は引用することによりその全体が本明細書の一部をなすものとする。
第２の表面２４において露出している第２の導電性素子３６、及び金属素子４０の端面４２を有する図１の実施形態の構造体は、別の電子コンポーネントへの接続を、超小型電子素子アセンブリ１０の下からも上からも達成することができるようになっている。これによって、超小型電子アセンブリ１０を、正立した構成でも倒立した構成でも半導体チップ又は別の超小型電子アセンブリに実装することが可能になる。これによって、上部からも底部からも超小型電子アセンブリを試験することが更に可能になる。またさらに、超小型電子アセンブリ１０は図２に示すように、独自のコンタクトパッド９２及び超小型電子素子９４を有する別の超小型電子アセンブリ９０と積層させることができる。そのような積層構成は追加のアセンブリを含むことができ、最終的に、電子デバイスにおいて用いるためにプリント回路基板（「ＰＣＢ」）等に取り付けることができる。そのような積層構成では、金属素子４０並びに導電性素子３０及び３２は、それらを通る複数の電子信号を搬送することができ、それらの信号はそれぞれ、超小型電子素子６０又は超小型電子素子９２等の様々な超小型電子素子によって様々な信号が単一の積層で処理されることを可能にするように異なる信号電位を有する。はんだ塊９４を用いて、端面４２を導電性素子９２に電子的にかつ機械的に取り付けること等によって、そのような積層内の超小型電子アセンブリ１０、９０を相互接続することができる。
図１及び図２の実施形態は、その主面５２が金属素子の端面４２との共平面関係で形成され、それによって実質的に連続した表面が形成される、封入材層５０の構成を示している。結果として主面５２と端面４２との間の異なる関係が生じる封入材層５０の他の構成が検討される。図３にそのような実施形態の一例が示されている。ここで、金属素子１４０は封入材層１５０よりも短い。この構成の結果、端面１４２が封入材層１５０内又は主面１５２の下に配置される。この実施形態では、端面１４２は封入材層１５０内の孔１５４内の主面１５２において露出している。孔１５４は、端面１４２と実質的に同じ断面サイズとすることもできるし、端面１４２よりも僅かに小さくすることもできる。孔１５４は、端面１４２への確実な接続を達成するのに十分大きいサイズにすることができる。
図４に示す更に代替的な実施形態では、金属素子２４０は封入材層２５０よりも高くなるように形成される。この実施形態では、端面２４２は主面２５２の上又は外側にある。そのような実施形態では、導電性突起２４０に対応する複数のプラットフォーム部分２５６を封入材層２５０内に設けることができる。プラットフォーム部分２５６は、縁面２４６に沿って、端面２４２と実質的に同一平面の複数の第２の表面２５８へ延在することができる。
更なる代替形態として、封入材層３５０は、異なる高さを有する複数のセクションに形成することができる。図５に示すように、封入材層３５０は、基板３２０の第１の領域３２６に実質的に対応する第１の部分３５０ａと、及び第２の領域３２８に実質的に対応する第２の部分３５０ｂと、を有する。示される実施形態では、第１の部分３５０ａは、その主面３５２ａが第２の部分３５０ｂの主面３５２ｂよりも高くなるようになっている。また、金属素子３４０の端面３４２は主面３５２ｂと同一平面であり、主面３５２ａの下方に離間されている。代替的な実施形態では、主面３５２ａと主面３５２ｂとの間の関係は、主面３５２ｂが主面３５２ａの上方に離間されるように逆にすることができる。このとき、端面３４２が主面３５２ｂと実質的に同一平面のままであることが好ましい。
図５において、超小型電子アセンブリ３９０との積層構成にある超小型電子アセンブリ３１０が示されている。ここで、複数のはんだ塊３９６が端面３４２を導電性素子３９２に接続している。この構成において、はんだ塊３９６は、より高い第１の領域３５０ａを補うのに十分高い。
上述したように、図１に示される金属素子４０の代替的な構成が検討される。１つの代替的な実施形態が図６に示されている。ここで、金属素子４４０は基部４４０ａ及び端部４４０ｂに更に分割されている。基部４４０ａは、ベース４４４と、そこから端面４４２に向かって延在する縁面４４６の部分と、を含む。同様に、端部４４０ｂは、端面４４２と、そこからベース４４４に向かって延在する縁面４４６の部分と、を含む。金属素子４４０は、基部４４０ａ内の縁面４４６の部分が、第１の表面４２２を向くように外側に傾斜するように形成される。端部４４０ｂ内の縁面４４６の部分は、第１の表面４２２から離れた方を向くように内側に傾斜し、それによって、縁面４４６の傾斜が、基部４４０ａと端部４４０ｂとの間で形成された境界において急に変化する。一実施形態では、この境界は縁面４４６において隆起４４７を形成し、基部４４０ａを端部４４０ｂから分割する。隆起４４７又は別の急な遷移は、ベース４４４と端面４４２との間の無限数の位置のうちの任意の位置にある可能性がある。この位置には、ベース４４４と端面４４２との中間点の近く、又はベース４４４若しくは端面４４２のいずれかにより近い位置が含まれる。上述したように金属素子４４０を形成することによって、そこに隆起４４７等の固着機構が形成され、これは金属素子４４０を封入材層４５０内の適所に固定するのに役立つ。固着機構を有する導電性突起の例は、米国特許出願公開第２００８／０００３４０２号に示され、記載されている。この特許文献の開示内容は引用することによりその全体が本明細書の一部をなすものとする。更なる例は、米国特許出願第１２／８３８，９７４号に示され、記載されている。この特許文献の開示内容は引用することによりその全体が本明細書の一部をなすものとする。
ボンドメタル塊５４１が封入材層５５０の高さ５４８の大部分を通って延在している超小型電子アセンブリ５１０の更なる実施形態が図７に示されている。そのような実施形態では、ボンドメタル塊５４１は、高さ５４８の少なくとも６０％を通って延在することが好ましい。一実施形態では、ボンドメタル塊５４１は、高さ５４８の約８０％〜９０％を通って延在する。ボンドメタル塊５４１が延在するパーセンテージは、完全に金属素子５４０のベース５４４と導電性素子４３０の面４３２との間にあるボンドメタル塊の部分として測定される。さらに、そのような実施形態では、金属素子５４０は、実質的にボンドメタル塊５４１の上に位置する実質的に円形のコンタクトパッドとして形成される。
図８及び図９は、上側再配線層を有する超小型電子サブアセンブリの更なる代替的な実施形態を示している。図８では、再配線層６７０は、封入材層６５０の主面６５２上に組み立てられた第２の基板６７２として形成される。再配線層は、基板６７２の表面において露出している複数のコンタクトパッド６７４を更に備える。コンタクトパッド６７４は、基板６７２内に形成された一連のトレース（図示せず）によって相互接続されることが好ましく、基板６７２内に形成された導電性ビア６７６によって端面６４２に相互接続することができる。
図９の再配線層７７０は、図８の再配線層に構造が類似しているが、封入材層７５０の主面７５２上に直接形成される。すなわち、端面７４２を、主面７５２上に形成されたコンタクトパッド７７４に接続するトレースが形成される。
図１に示すアセンブリ等の超小型電子アセンブリを作製する方法が図１０〜図１３に示されている。この方法では、第１の表面８２を有するキャリア８０を有するサブアセンブリ１２が提供される。キャリア８０の第１の表面８２上に固体金属素子４０が形成される。金属素子４０の端面４２は、ベース４４が表面８２から離れるように表面８２上に取り外し可能に固定される。金属素子４０は、金属素子４０の所望のロケーションに金属の層をめっきすることを含む複数の既知の方法によってキャリア８０上に形成することができる。代替的に、金属素子４０は、キャリア８０上に金属の層を堆積し、金属素子４０のための所望のエリアの外側のエリアを選択的にエッチング除去することによって形成することができる。そのようなエッチングは、既知の化学組成、レーザ、又は他の既知の手段を用いて行うことができる。
図１１は、サブアセンブリ１２が第２のサブアセンブリ１４と位置合わせされる方法の後続のステップを示している。第２のサブアセンブリ１４は、例えば、図１の完成した超小型電子アセンブリの基板２０及び導電性素子３０を含む。この位置合わせは、金属素子４０が導電性素子３０のうちの対応するものと実質的に位置合わせされるようになっている。金属素子４０のベース４４は、コンタクトパッド３０から所望の距離に離間されて保持することができる。図１２に示すように、ベース４４と対応するコンタクトパッド３０との間にボンドメタル塊４１が提供される。ボンドメタル塊４１は、最初に導電性素子３０上、金属素子４０上、又はそれらのそれぞれの一部分に堆積されることによって提供することができる。これは、金属素子４０を導電性素子３０と位置合わせするステップの前又は後に行うことができる。
図１２に示すように、次に、キャリア８０は、図１１に示すステップの結果得られたアセンブリ１０’から除去される。これは、ピーリング、ラッピング、又はエッチングを含む当該技術分野において既知の方法によって達成することができる。図１２に示すように、キャリア８０が除去されると、金属素子４０の端面４２が基板２０の表面２２から離れて露出される。
図１３は、超小型電子素子６０が基板２０上に固定されるステップを示している。これは、表面を上にした結合又はフリップチップ結合を含む、図１に関して説明した取り付け手段のうちの任意のものによる方法において行うことができる。結果として得られる超小型電子アセンブリ１０’’の構造は、図１１に示すステップの前に超小型電子素子６０を基板２０に固定することによって達成することもできる。
超小型電子アセンブリ１０は、射出成形を含む既知の手段によって、図１〜図５に示すもののような封入材層を施すことによって達成される。本開示を読んだ当業者であれば理解するように本実施形態に適合することができる、封入材層を射出成形するための方法は、米国特許出願公開第２０１０／０２３２１２９号（「’１２９号公開」）において記載されており、その特許文献の開示内容は引用することによりその全体が本明細書の一部をなすものとする。一般に、封入材層は、アセンブリ１０’’を内部に受容するような大きさにされ、かつ本質的に（’１２９号公開の図１０に示すものに類似した）封入材層５０のための所望の形状を負にしたものであるキャビティを内部に形成するような大きさにされたモールド内にアセンブリを配置することによって、アセンブリ１０’’上に成形することができる。次に、基板２０の第１の表面２２、金属素子４０の縁面４６、及びボンドメタル塊４１又は導電性素子３０の任意の露出部分が誘電体材料によって覆われ、かつ誘電体材料がキャビティを充填して封入材層５０の所望の形状を生成するように、誘電体材料がポートを通じてキャビティ内に射出され、モールドキャビティを充填する。さらに、図１に示すように、封入材層５０が超小型電子素子６０も覆うことが望ましい場合がある。
封入材層５０を形成するのに用いられるモールド（’１２９号公開の図１０におけるモールド４２０等）は、端面４２が封入材層５０の表面において露出したままとなるようにその端面を覆うことができる。’１２９号公開の図１０に示されるモールド４２０の実施形態は、高い方の主面３５２ａを基板２０の第１の領域２６上に有する図５に示すような封入材層を作製するのに適した隆起した中央部分を含む。モールドの他の実施形態は、図１に示すような封入材層５０を作製するための実質的に連続した主面を含むことができる。さらに、モールドの上面は、金属素子２４０のエリア内に隆起したプラットフォーム部分２５６を有する図４に示されるタイプのパッケージを形成するために、金属素子のエリアにわたって複数の窪みを含むことができる。
モールド内に、金属素子１４０の端部１４２へ延在しその端部１４２を覆う、孔１５４のための所望のロケーションに対応する突起を含めることによって、図３に示すものに類似した封入材層１５０を形成することができる。代替的に、封入材層１５０は表面１５２に対応する実質的に平面を有するモールドを用いて形成することができる。この方法は、例えばレーザエッチングを含むことができる後続のステップにおいて化学的に又は機械的に除去することができる金属素子１４０の端部１４２を覆う封入材料の層を形成することになる。同様に、金属素子４０、４４０、５４０の端部４２、４４２、５５２を覆う図１、図６、又は図７に示す封入材層構成を作製することができ、この構成は次に、端部４２、４４２、５４２を露出させる所望のレベルまで下方にエッチングされる。図４及び図５による封入材層は、プラットフォーム突起２５６を残しながら主面２５２を形成する封入材層２５０の部分を下方にエッチングすること（図４）、又は図５の低い方の主面３５２ｂを形成する封入材層３５０の部分を下方にエッチングすることを含めて、同様にして作製することができる。
代替的な実施形態では、封入材層５０は段階的に形成される。例えば、封入材層５０は第１段階において形成することができ、第１段階において、封入材層５０は、基板２０の第２の領域２８内に位置する第１の表面２２の部分を実質的に覆い、また縁面４６に沿って延在し、ボンドメタル塊４１及び導電性素子３０の、他の方法で覆われない任意の部分を覆うようにされる。後続のステップでは、基板２０の第１の領域２６内に位置する第１の表面２２の部分の上に封入材層５０の第２の部分を形成することができる。この第２の部分は、例えば、封入材層５０の第１の成形段階の前又は後に基板２０上に固定することができる超小型電子素子６０を覆うことができる。
図６に示すもの等の固着機構を有する導電性突起３４０を形成する追加の方法ステップを達成することができる。このステップは、端面４２の上からの１０’’等のアセンブリにおいて、図１２に示すもの等の導電性突起４０をエッチングすることを含むことができる。端面４２にマスク層を施し、端面４２の下の金属素子４０の一部をエッチング除去することによって、図６における固体金属部分３４０ｂの形状を達成することができる。導電性突起を達成するための更なる方法が、米国特許出願公開第２００８／００３４０２号及び米国特許出願第１２／８３８，９７４号に記載されており、これらの特許文献の開示は引用することにより本明細書の一部をなすものとする。
図１４〜図１６は、上記で説明し図１０〜図１３に示した、図７に示す超小型電子アセンブリ４１０を形成する方法を採用する方法のステップを示している。この方法では、キャリア４８０の第１の表面４８２に、取り外し可能に固定されて金属素子４４０が形成され、金属素子４４０上に固定されたはんだバンプ４４１’としてボンドメタル塊４４１が形成される。図１４に示すように、サブアセンブリ４１２は、はんだバンプ４４１’が導電性素子４３０のうちの対応するものと位置合わせされ、かつキャリア４８０の第１の表面４８２が基板４２０の第１の表面４２２の方を向くように、基板４２０の第１の表面４２２において露出している導電性素子４３０を有する基板４２０上に位置合わせされる。
図１５に示すように、金属素子４４０は、はんだをリフローさせるようにはんだバンプ４４１’を加熱することによって導電性素子４３０上に固定される。リフローされると、導電性素子４３０に沿ったはんだのウィッキング(wicking)を伴って、はんだの表面張力によって、はんだバンプが図１５に示すボンドメタル塊４４１の実質的に円筒形の形状を形成する。その後、図１２に関して上記で論考したようにキャリア４８０が除去され、結果として得られる超小型電子アセンブリ４１０’’が更に仕上げられる。この仕上げは、図１２及び図１３に関して上記で論考したステップに従って行うことができる。
図１７〜図２２は、図７に示す超小型電子アセンブリ４１０を作製するための付加的な方法又は代替的な方法を示している。この方法では、実質的に剛性の金属層４８４がキャリア４８０の第１の表面４８２上に形成される。次に、はんだマスク層４８６が剛性の金属層４８４上に形成される。孔４８８がはんだマスク層４８６の形成中に形成されるか、又はマスク層４８６の形成後に内部にパターニングされる。孔４８８は、後に金属素子４４０を形成することが指定された剛性の金属層４８４の部分の上に形成される。はんだバンプ４４１’は、孔４８８が部分モールドとして機能し、バンプ４４１’に、その少なくとも一部分に沿って実質的に円筒形の形状を与えるように孔４８８内に堆積される。
図１９に示すように、第１の表面４２２において露出している導電性素子４３０のうちの対応するものとはんだバンプ４４１’の位置が合うように、サブアセンブリ４１２が基板４２０上で位置合わせされる。代替形態として、はんだマスク層４８６は、化学的手段又は機械的手段によって除去することができ、固体金属層４８４は、例えばレーザエッチング等を用いてエッチングし、金属層４４０を形成することができる。結果としては図１４に示すサブアセンブリ４１２に類似したサブアセンブリが得られるが、はんだマスク層４８６の孔４８８によって内部に実質的に円筒形の部分が形成される点が異なる。
図２０に示すように、次にはんだバンプ４４１’に熱を加えることによってはんだバンプ４４１’がリフローされる。これによって、ボンドメタル塊４４１内にはんだバンプ４４１’が形成され、金属素子４４０が導電性素子４３０に固定される。次に、機械的処理又はエッチング等によってキャリア４８０が選択的に除去され、固体金属層４８４上のマスク部分４８０’が残される。次に、図２１に示すように、固体金属層４８４にエッチングプロセスが施され、別個の金属素子４４０にされる。次にマスク部分４８０’が除去され、端面４４２が露出される。次に、図２２に示すようにはんだマスク層４８６を除去することができるか、又は封入材層４５０の一部を形成するように定位置に残すことができる。次に、結果として得られるアセンブリ４１０’’が、上記で説明したステップのうちの選択されたものに従って仕上げられる。
図７に示すように、超小型電子アセンブリ４１０を作製するための更なる代替的なステップが図２３〜図２５に示されている。これらのステップでは、はんだバンプ４４１’は導電性部分４３０の上に形成され、金属素子４４０が個々の素子として（図２３）又は固体金属層４８４内で（図２５）キャリア４８０上に形成される。次に、はんだバンプ４４１’がリフローされ、ボンドメタル塊４４１が形成される。図２５に示すように、内部に形成された対応する孔４８８を有するはんだマスク層４８６が固体金属層４８４上に施され、ボンドメタル部分４４０ａに実質的に円筒形の形状を与えるモールドとして機能することもできる。リフロー後、図２５に示す構造体は実質的に図２０に示す構造体と類似しており、その構造体に関して説明してステップに従って仕上げることができる。図２４に示すキャリア４８０を除去して、結果として図１６のものに類似した構造体を得ることができ、その構造体に関して説明したステップに従って仕上げることができる。
上記で論考した構造体は、多岐にわたる電子システムの構成において利用することができる。例えば、本発明の更なる実施形態によるシステム５１３は、他の電子コンポーネント５１４及び５１５と併せて、上記で説明したような超小型電子アセンブリ５１０を備える。示される例では、コンポーネント５１４は半導体チップであるのに対し、コンポーネント５１５はディスプレイスクリーンであるが、任意の他のコンポーネントを用いることができる。当然ながら、図２６には説明を明確にするために２つの追加のコンポーネントのみが示されているが、システムは任意の数のそのようなコンポーネントを含むことができる。上述したような超小型電子アセンブリ５１０は、例えば図１に関して上記で論考したような超小型電子アセンブリとすることもできるし、図２を参照して論考した複数の超小型電子アセンブリを組み込んだ構造体とすることもできる。アセンブリ５１０は、図３〜図２５に記載の実施形態のうちの任意のものを更に含むことができる。更なる変形形態では、複数の変形形態を提供することができ、任意の数のそのような構造体を用いることができる。
超小型電子アセンブリ５１０及びコンポーネント５１４及び５１５は、破線で概略的に示される共通のハウジング５１６内に実装され、必要に応じて、所望の回路を形成するように互いに電気的に相互接続される。示される例示的なシステムでは、システムは、フレキシブルプリント回路基板等の回路パネル５１７を備え、この回路パネルは、コンポーネントを互いに接続する多数の導体５１８を備える。それらの導体のうちの１つのみが図２６に示されている。しかしながら、これは単に例示的なものであり、電気的接続を作製するための任意の適した構造を用いることができる。
ハウジング５１６は、例えば携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、スクリーン５１５がハウジングの表面において露出している。超小型電子アセンブリ５１０が撮像チップ等の感光素子を含む場所において、構造体に光を送るためにレンズ５１９又は他の光学素子を提供することもできる。ここでもまた、図２６に示す単純化されたシステムは単に例示的なものであり、デスクトップコンピュータ、ルータ等の固定構造体と一般にみなされるシステムを含む他のシステムを、上記で論考した構造体を用いて作製することができる。
特定の実施形態を参照して本発明を説明してきたが、これらの実施形態は、本発明の原理及び応用形態の単なる例示的なものにすぎないことを理解されたい。したがって、添付の特許請求の範囲によって規定される本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に対して数多くの変更を行うことができ、他の構成を考案することができることを理解されたい。

Claims (48)

  1. 第１の領域及び第２の領域を有する基板であって、該基板は第１の表面と該第１の表面から離れた第２の表面とを有する、基板と、
    前記第１の表面上の前記第１の領域の上に重なる少なくとも１つの超小型電子素子と、
    前記第２の領域内の前記基板の前記第１の表面及び前記第２の表面のうちの一方において露出している第１の導電性素子であって、該第１の導電性素子のうちの少なくとも幾つかは前記少なくとも１つの超小型電子素子に電気的に接続されている、第１の導電性素子と、
    前記第１の導電性素子の上に重なり、かつ該第１の導電性素子から離れた端面を有する実質的に剛性の金属素子と、
    前記金属素子を前記第１の導電性素子と接合するボンドメタルと、
    前記基板の少なくとも前記第２の領域の上に重なり、かつ該基板から離れた表面を有する成形された誘電体層であって、前記金属素子の前記端面は該成形された誘電体層の前記表面において少なくとも部分的に露出している、成形された誘電体層と、
    を備える、超小型電子パッケージ。
  2. 前記第１の導電性素子のうちの少なくとも幾つかは前記第２の領域内の前記基板の前記第２の表面において露出し、前記成形された誘電体層は少なくとも前記第２の表面の上に重なる、請求項１に記載の超小型電子パッケージ。
  3. 前記第１の導電性素子は前記第２の領域内の前記基板の前記第１の表面において露出し、前記成形された誘電体層は少なくとも前記第１の表面の上に重なる、請求項１に記載の超小型電子パッケージ。
  4. 前記基板の前記第２の表面において露出し、かつ前記第１の導電性素子のうちの少なくとも幾つかに電気的に接続された第２の導電性素子を更に備える、請求項３に記載の超小型電子パッケージ。
  5. 前記金属素子のうちの第１の金属素子は第１の信号電位を保持するように構成され、前記金属素子のうちの第２の金属素子は同時に第２の電位を保持するように構成され、該第２の電位は前記第１の信号電位と異なる、請求項１に記載の超小型電子パッケージ。
  6. 前記成形された誘電体層は前記超小型電子素子の上に重なる、請求項１に記載の超小型電子パッケージ。
  7. 前記成形された誘電体層は前記第１の領域の上の第１の高さ及び前記第２の領域の上の第２の高さを有し、前記第１の高さは前記第２の高さと異なる、請求項１に記載の超小型電子パッケージ。
  8. 前記第１の高さは前記第２の高さよりも大きい、請求項７に記載の超小型電子パッケージ。
  9. 前記金属素子の前記端面は前記成形された誘電体層の前記表面と同一平面である、請求項１に記載の超小型電子パッケージ。
  10. 前記成形された誘電体層の前記表面において露出し、かつ前記金属素子に電気的に接続された導電性パッドを更に備える、請求項９に記載の超小型電子パッケージ。
  11. 前記金属素子の前記端面は、前記基板の前記第１の表面と前記成形された誘電体層の前記表面との間に位置決めされ、前記成形された誘電体層は内部に形成された孔を有し、該孔は前記外面から延在して前記金属素子の前記端面を露出させる、請求項１に記載の超小型電子パッケージ。
  12. 前記成形された誘電体層は前記基板の少なくとも前記第２の領域の上に重なる主面を有し、前記金属素子の前記端面は前記主面の上に突出する、請求項１に記載の超小型電子パッケージ。
  13. 前記金属素子は前記第１の導電性素子に向かう方向において、前記端面における、より大きな幅からテーパリングする、請求項１に記載の超小型電子パッケージ。
  14. 前記金属素子は軸の回りの回転面を有する、請求項１３に記載の超小型電子パッケージ。
  15. 前記金属素子は形状が円筒形である、請求項１に記載の超小型電子パッケージ。
  16. 前記金属素子は、前記ボンドメタルに隣接したベース領域と、前記端部に隣接した先端領域と、を含み、前記剛性の金属素子のそれぞれは軸及び外周面を有し、該外周面は前記軸に沿って垂直方向に前記軸に向かって又は該軸から離れるように傾斜し、前記外周壁の前記傾斜が前記先端領域と前記ベース領域との間の境界において急に変化するようになっている、請求項１に記載の超小型電子パッケージ。
  17. 前記金属素子は本質的に、銅、ニッケル、金、及びそれらの任意の組み合わせからなる群から選択される材料からなる、請求項１に記載の超小型電子パッケージ。
  18. 前記ボンドメタルは３００℃未満の融解温度を有する、請求項１７に記載の超小型電子パッケージ。
  19. 前記金属素子の高さは、前記基板の少なくとも前記第２の領域の上に重なる前記成形された誘電体層の厚みの少なくとも６０％を通って延在する、請求項１に記載の超小型電子パッケージ。
  20. 前記ボンドメタルの高さは、前記基板の少なくとも前記第２の領域の上に重なる前記成形された誘電体層の厚みの少なくとも６０％を通って延在する、請求項１に記載の超小型電子パッケージ。
  21. 前記金属素子はパッドである、請求項２０に記載の超小型電子パッケージ。
  22. 前記成形された誘電体層の前記外面上に配置された第２の基板と、該第２の基板の表面において露出し、かつ前記金属素子の前記端面に電気的に接続された第２の導電性パッドと、を更に備える、請求項１に記載の超小型電子パッケージ。
  23. 請求項１に記載の第１の超小型電子パッケージと、
    その表面において露出している複数の接続素子を有する外面と、該接続素子に電気的に接続された超小型電子素子と、を備える第２の超小型電子パッケージと、
    を備え、
    前記第２の超小型電子パッケージの前記外面の少なくとも一部分が前記成形された誘電体層の前記表面の少なくとも一部分の上に重なり、前記第２の超小型電子パッケージの前記接続素子は、前記第１の超小型電子パッケージの前記導電性突起の前記端面に電気的にかつ機械的に接続される、超小型電子アセンブリ。
  24. 第１の表面と、該第１の表面から離れた第２の表面と、を有する基板と、
    前記第２の表面の上に重なる超小型電子素子と、
    前記第２の領域内の前記基板の前記第１の表面において露出している第１の導電性パッドであって、該第１の導電性パッドのうちの少なくとも幾つかは前記超小型電子素子に電気的に接続されている、第１の導電性パッドと、
    前記第１の導電性素子の上に重なり、かつ該第１の導電性素子から離れた端面を有する実質的に剛性の金属素子と、
    前記金属素子を前記第１の導電性素子と接合するボンドメタルと、
    前記第１の表面の少なくとも前記第２の領域の上に重なる誘電体封入材層であって、前記第１の導電性突起及び前記第２の導電性突起は、前記第２の領域から離れた端面を有し、前記誘電体封入材層の表面において少なくとも部分的に露出している、誘電体封入材層と、
    を備える、超小型電子パッケージ。
  25. その上で複数の導電性素子が露出している第１の表面を有する第１の基板と、該基板の該第１の表面から離間した第２の表面を有するキャリアと、該キャリアから延在しかつ前記導電性素子に接合された複数の実質的に剛性の金属素子と、を備える超小型電子アセンブリを配設するステップと、
    前記超小型電子アセンブリから前記キャリアを除去するステップであって、それによって前記第１の導電性パッドから離れた前記複数の金属素子のうちのそれぞれの金属素子の接触面を露出させる、前記キャリアを除去するステップと、
    を含む、超小型電子パッケージを作製する方法。
  26. 前記キャリアを除去する前記ステップの前に、前記第１の表面と前記第２の表面との間の、前記導電性突起の回りに誘電体材料を射出するステップであって、それにより成形された誘電体層を形成する、射出するステップを更に含む、請求項２５に記載の方法。
  27. 前記複数の金属素子のうちのそれぞれはボンドメタルを通じて前記導電性素子のうちのそれぞれの導電性素子に接合される、請求項２５に記載の方法。
  28. 前記キャリアを除去する前記ステップは、前記キャリアのエッチング、ラッピング、又はピーリングのうちの少なくとも１つを含む、請求項２５に記載の方法。
  29. 前記第１の基板及び前記導電性素子を含む第１のサブアセンブリ、並びに前記キャリア及び前記金属素子を含む第２のアセンブリから前記超小型電子サブアセンブリを形成するステップを更に含み、前記金属素子は前記第２の表面から離れた第１の表面において露出し、前記超小型電子アセンブリは、前記金属素子の前記第１の表面を前記第２のサブアセンブリの前記導電性素子に取り付けることによって形成される、請求項２５に記載の方法。
  30. 前記第１の超小型電子アセンブリを形成する前記ステップは、前記導電性突起の前記第１の表面及び前記導電性素子のうちのそれぞれの導電性素子に固定された複数のボンディングメタル塊を形成することによって、前記金属素子の少なくとも前記第１の表面を前記第２のアセンブリの前記導電性パッドに取り付けるステップであって、前記ボンディングメタルの少なくとも一部分が前記第１の表面と前記導電性素子との間に配置されるようにするステップを更に含む、請求項２９に記載の方法。
  31. 前記ボンディングメタル塊は、前記導電性突起及び前記導電性素子からなる群の１つの上にはんだを堆積することによって形成される、請求項３０に記載の方法。
  32. 前記超小型電子アセンブリは、前記基板上に固定されかつ前記導電性素子のうちの少なくとも幾つかに電子的に接続された超小型電子素子を更に備える、請求項２５に記載の方法。
  33. 前記超小型電子素子は、前記キャリアを除去する前記ステップの前に実行される、該超小型電子素子を前記第１の基板上に固定するステップによって前記超小型電子アセンブリに含められる、請求項３２に記載の方法。
  34. 前記第１の基板の前記第１の表面は第１の領域及び第２の領域を含み、前記導電性素子は前記第１の領域内の前記第１の表面において露出し、前記超小型電子素子は前記第２の領域内の前記第１の表面上に取り付けられ、該方法は、前記第１の表面の前記第１の領域及び前記第２の領域並びに前記超小型電子素子の少なくとも一部分の上に誘電体層を成形するステップを更に含み、該成形された誘電体層は外面を含み、前記金属素子の前記接触面は前記成形された誘電体層の前記外面において露出している、請求項３２に記載の方法。
  35. 超小型電子素子を前記第１の基板に固定するとともに、前記キャリアを除去する前記ステップの後に前記導電性素子のうちの少なくとも幾つかに前記超小型電子素子を電子的に接続するステップを更に含む、請求項２５に記載の方法。
  36. 前記第１の基板の前記第１の表面は第１の領域及び第２の領域を含み、前記導電性素子は前記第１の領域内の前記第１の表面において露出し、前記超小型電子素子は前記第２の領域内の前記第１の表面上に固定され、前記成形された誘電体層は、
    前記超小型電子素子を取り付ける前記ステップの前に前記第１の表面の前記第１の領域の上に第１の誘電体層部分を形成するステップと、
    前記超小型電子素子を取り付ける前記ステップの後に、前記第１の表面の前記第２の領域の上に第２の誘電体層部分を形成するステップと、
    によって前記第１の誘電体層部分及び前記第２の誘電体層部分内に形成される、請求項３５に記載の方法。
  37. 前記第２のサブアセンブリは、前記金属素子を前記キャリアの前記第２の表面上に形成する前記ステップを含む方法によって形成される、請求項２９に記載の方法。
  38. 前記金属素子を形成する前記ステップは、キャリア上の金属層を選択的にエッチングするステップであって、前記金属層の前記選択された部分が前記金属素子を形成するようにする、エッチングするステップを含む、請求項３７に記載の方法。
  39. 前記第１のサブアセンブリは、剛性の金属層を前記第２の表面に固定するステップと、前記剛性の金属層の選択された部分に沿ってボンディングメタル塊を堆積するステップであって、第１の表面が前記ボンディングメタル塊上に画定されるようにする、堆積するステップと、前記剛性の金属層のエリアの前記選択された部分の外側の該剛性の金属層のエリアを除去するステップと、を含めて形成される、請求項３７に記載の方法。
  40. 前記第１のサブアセンブリを形成する前記ステップは、前記剛性の金属層の上にマスク層を堆積するステップを更に含み、前記マスク層は該マスク層を貫通して前記金属層の前記選択された部分を露出させる複数の開口部を有し、前記ボンディングメタル塊を堆積する前記ステップは、前記開口部内に前記塊を堆積するステップを含む、請求項３９に記載の方法。
  41. 前記マスク層を除去するステップを更に含む、請求項４０に記載の方法。
  42. 前記マスク層は、前記導電性突起を移す前記ステップの後に封入材層の少なくとも一部分として機能する、請求項４０に記載の方法。
  43. 前記導電性突起を取り付ける前記ステップは、前記ボンディングメタル塊を加熱するステップを含む、請求項３９に記載の方法。
  44. 前記超小型電子アセンブリは、
    前記導電性素子上に複数のボンディングメタル塊を堆積するステップと、
    前記複数の塊に構造体を固定するステップであって、該構造体は前記キャリア及び剛性の金属層を含み、前記複数の塊が前記第１の導電性突起を形成する前記剛性の金属層の選択されたエリアにおいて露出するようにする、固定するステップと、
    によって形成される、請求項２５に記載の方法。
  45. 前記選択されたエリアの外側の前記剛性の金属層を除去するステップを更に含む、請求項４４に記載の方法。
  46. 第１の超小型電子サブアセンブリ内に含まれる剛性の金属素子の第１の表面を、第２の超小型電子サブアセンブリの第１の表面において露出しているそれぞれの導電性素子と位置合わせするステップであって、前記第１の超小型電子サブアセンブリは、第１の基板と、その第２の表面において前記基板に取り外し可能に固定された複数の前記金属素子と、を備え、前記第１の表面は前記第２の表面から離れている、位置合わせするステップと、
    前記金属素子の前記第１の表面を前記第２の超小型電子サブアセンブリの前記導電性素子に取り付け、前記第１の基板から前記導電性突起を切り離すことによって前記金属素子を前記第２の超小型電子サブアセンブリに移すステップであって、それによって前記導電性パッドから離れた前記導電性突起上の前記第２の超小型電子サブアセンブリの接触面を露出させる、移すステップと、
    前記第２の超小型電子サブアセンブリ上に超小型電子素子を取り付けるステップであって、それにより超小型電子アセンブリを形成し、前記超小型電子素子を前記導電性パッドに電子的に接続する、取り付けるステップと、
    を含む、超小型電子アセンブリを作製する方法。
  47. 請求項１又は２６に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントと、を備えるシステム。
  48. ハウジングを更に備え、前記超小型電子アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項４７に記載のシステム。
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