JP6431967B2 - 積層可能なモールディングされたマイクロ電子パッケージ - Google Patents

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Description

（関連出願の相互参照）
本出願は、２０１０年７月１９日に出願された米国特許出願第１２／８３８，９７４号
の出願日の利益を主張し、その出願の開示内容は参照により本願に援用されるものとする
。
本発明はマイクロ電子パッケージに関し、また、マイクロ電子パッケージを製造する、
又は試験する方法に関する。
半導体チップなどのマイクロ電子デバイスは、一般に、他の電子部品に対する多くの入
力接続部及び出力接続部を必要とする。半導体チップ又は他の同等のデバイスの入力接点
及び出力接点は、一般的に、デバイスの表面をほぼカバーするグリッド状パターン（一般
に「エリアアレイ」と呼ばれる）にて配置されるか、又はデバイスの前面の各端部に平行
に又はそれに隣接して延長することができる細長い列状に、又は前面の中央に配置される
。一般的には、チップなどのデバイスは、プリント回路基板などの基板上に物理的に搭載
する必要があり、デバイスの接点は回路基板の導電性の機構部に電気的に接続する必要が
ある。
半導体チップは、一般に、チップを製造する間、及び回路基板又は他の回路パネルなど
の外部基板上にチップを搭載する間に、チップの取り扱いを容易にするパッケージで提供
される。例えば、多くの半導体チップは表面実装に適したパッケージで提供される。この
一般的なタイプの多数のパッケージは、様々な用途用に提案されている。通常、そのよう
なパッケージは、誘電体上のメッキ又はエッチングされた金属構造体として形成された端
子を有する、一般的に「チップ・キャリア」と呼ばれる誘電体素子を含んでいる。これら
の端子は、典型的には、チップ・キャリア自体に沿って延びる細いトレースなどの機構部
によって、及びチップの接点と端子またはトレースとの間に延びる微細なリード又はワイ
ヤによって、チップ自体の接点に接続されている。表面実装の操作では、パッケージ上の
各端子が回路基板上の対応する接触パッドと整列するように、パッケージは回路基板上に
配置される。はんだ又は他の結合材料が、端子と接触パッドとの間に与えられる。はんだ
を溶融する又は「リフローする」ようにアセンブリを加熱することによって、又は別の方
法では結合材料を活性化することによって、パッケージを所定の位置に恒久的に結合する
ことができる。
多くのパッケージは、一般的には直径が約０．１ｍｍと約０．８ｍｍ（５ミルと３０ミ
ル）との間でパッケージの端子に取り付けられたはんだボールの形状のはんだ塊（solder
mass）を含んでいる。底面から突出するはんだボールの配列を有するパッケージは、通
常、ボール・グリッド・アレイ又は「ＢＧＡ」パッケージと呼ばれる。ランド・グリッド
・アレイまたは「ＬＧＡ」パッケージと呼ばれる他のパッケージは、はんだから形成され
た薄い層またはランドによって基板に固定される。この種のパッケージは、非常にコンパ
クトにすることができる。一般に「チップ・スケール・パッケージ」と呼ばれる特定のパ
ッケージは、パッケージに組み込まれたデバイスの面積に等しいか又はわずかに大きい回
路基板の面積を占有する。このことは、このパッケージがアセンブリの全体的な大きさを
縮小し、基板上の種々のデバイス間の配線を短くすることができるという点で好都合であ
り、これは今度は、デバイス間の信号伝達時間を抑えることになり、アセンブリが高速に
動作することを容易にする。
パッケージを含むアセンブリは、デバイス及び基板間の差異のある熱膨張及び熱収縮に
よって加えられる応力を受けることがある。動作及び製造している間、半導体チップは、
回路基板が膨張及び収縮する量とは異なる量まで膨張及び収縮する傾向がある。パッケー
ジの端子を、はんだを用いることなどによりチップ又は他のデバイスに対して固定する場
合、これらの効果は、端子を回路基板上の接触パッドに対して相対的に移動させる傾向が
ある。このことは、端子を回路基板上の接触パッドに接続するはんだの内部に応力を負わ
せることがある。米国特許第５，６７９，９７７号、第５，１４８，２６６号、第５，１
４８，２６５号、第５，４５５，３９０号、及び第５，５１８，９６４号の幾つかの好ま
しい実施形態の中で開示されているように、半導体チップ・パッケージは、パッケージ内
に組み込まれたチップ又は他のデバイスに対して移動可能な端子を有することができる。
これらの特許は、参照することにより本願に組み込まれるものとする。そのような移動は
、差異のある膨張及び収縮をかなりの程度まで補償することができる。
パッケージ化（された）デバイスのテストは、別の厄介な問題を引き起こす。幾つかの
製造工程では、パッケージ化デバイスの端子とテスト・フィクスチャ（test fixture：試
験用冶具、試験用取付具）との間に一時的な接続を生成し、このデバイスをこれらの接続
を通して動作させて、このデバイスが完全に機能することを保証する必要がある。通常、
これらの一時的な接続は、パッケージの端子をテスト・フィクスチャにボンディングする
ことなく行う必要がある。全ての端子がテスト・フィクスチャの導電性素子に確実に接続
されることを保証することが重要である。しかしながら、平面接触パッドを有する通常の
回路基板といった単純なテスト・フィクスチャにパッケージを押し付けることによって接
続を行うことは困難である。パッケージの端子が同一平面上にない場合、又は、テスト・
フィクスチャの導電性素子が同一平面上にない場合、幾つかの端子は、テスト・フィクス
チャ上の対応する接触パッドに接触しないことがある。例えば、ＢＧＡ形パッケージでは
、端子に取り付けられたはんだボールの直径の差、及びチップ・キャリアの非平面性によ
り、幾つかのはんだボールは、異なる高さに位置する可能性がある。
これらの問題は、非平面性を補償するために配置された機構を有する特別に構成された
テスト・フィクスチャを使用することによって軽減することができる。しかしながら、そ
のような機構はテスト・フィクスチャのコストを増加させ、幾つかのケースでは、テスト
・フィクスチャ自体への信頼性の欠如をもたらしている。テスト・フィクスチャ、及び該
テスト・フィクスチャとのデバイスの係合は、有意義な試験を行うために、パッケージ化
デバイスそれ自体よりも信頼性が高くなければならないので、これは特に望ましくない。
さらに、高周波動作に使用するデバイスは、一般に高周波信号を印加することによって試
験される。この要件は、テスト・フィクスチャ内の信号経路の電気的特性に制約を課すこ
とになり、このことは、テスト・フィクスチャの構成をさらに複雑にすることになる。
さらに、端子に接続されたはんだボールを有するパッケージ化デバイスを試験する場合
、はんだは、はんだボールと係合するテスト・フィクスチャの部分に蓄積する傾向がある
。はんだ残留物のこの蓄積は、テスト・フィクスチャの寿命を短くし、その信頼性を損な
う可能性がある。
前述の問題に対処するために、種々の解決策が提案されてきた。前述の特許で開示され
たある種のパッケージは、マイクロ電子デバイスに対して移動できる端子を有している。
このような移動は、試験の間、端子の非平面性をある程度補償することができる。
米国特許第５，１９６，７２６号及び第５，２１４，３０８号は、両方ともニシグチら
に発行されたが、ＢＧＡ形の手法を開示している。この手法では、チップの表面のバンプ
・リードが基板上のカップ状のソケットに受け入れられ、低融点材料によってそこに結合
される。Beamanらに発行された米国特許第４，９７５，０７９号は、試験基板上のドーム
状接点が円錐ガイドの中に配置される、チップ用の試験ソケットを開示している。はんだ
ボールが円錐ガイドの中に入り、基板上のドーム状ピンと係合するように、チップが、基
板に対して押し付けられる。ドーム状ピンがチップのはんだボールを実際に変形させるよ
うに、十分な力が加えられる。
ＢＧＡソケットのさらに別の例は、１９９８年９月８日発行の同一出願人に発行された
米国特許第５，８０２，６９９号の中で見つけることができる。その開示内容は参照する
ことによって本願に組み込まれるものとする。’６９９号の特許は、複数の穴を有するシ
ート状コネクタを開示している。各穴には、穴の上で内方に延びる少なくとも一つの弾性
層状接点が設けられている。ＢＧＡデバイスのバンプ・リードは、バンプ・リードが接点
と係合するように穴の中に進むことができる。アセンブリが試験されて、条件を満たして
いることが判明すると、バンプ・リードを接点に永久に結合することができる。
２００１年３月２０日に発行された同一出願人による米国特許第６，２０２，２９７号
は、バンプ・リードを有するマイクロ電子デバイス用のコネクタ、コネクタを製造する方
法及びコネクタを使用する方法を開示している。その開示内容は参照することによって本
願に組み込まれるものとする。’２９７号特許の１つの実施形態では、誘電体基板は、前
面から上方に延びる複数のポストを有している。ポストは、ポスト・グループのアレイ状
に配置することができ、各ポスト・グループは、それらの間にギャップを画定している。
概して層状の接点は、各ポストの頂部から伸びる。デバイスを試験するために、デバイス
のバンプ・リードはそれぞれ対応するギャップの中に挿入され、これにより、バンプ・リ
ードは、挿入され続けるにつれてバンプ・リードにより擦られる接点と係合する。一般に
、接点の先端部は、基板に向けて下方に曲がり、バンプ・リードがギャップに挿入される
にしたがって、ギャップの中央から離れるようにして外側に曲がる。
同一出願人による米国特許第６，１７７，６３６号は、マイクロ電子デバイスと支持基
板との間の相互接続を行うための方法及び装置を開示している。この特許は、参照するこ
とによって本願に組み込まれるものとする。’６３６号特許の１つの好ましい実施形態で
は、マイクロ電子デバイス用の相互接続部品を製造する方法は、第１および第２の表面を
有する可撓性チップ・キャリアを提供するステップ及びチップ・キャリアの第１の表面に
導電性シートを結合するステップを含んでいる。次に、導電性シートを選択的にエッチン
グして、複数の実質的に（substantially）剛性のポストを作る。柔軟な層を支持構造体
の第２の表面に設け、半導体チップなどのマイクロ電子デバイスを、該マイクロ電子デバ
イスとチップ・キャリアとの間に柔軟な層が位置するように、柔軟な層と係合させ、チッ
プ・キャリアの露出面から突出するポストを残すことができる。ポストはマイクロ電子デ
バイスに電気的に接続される。ポストは突出したパッケージ端子を形成し、これはソケッ
ト又ははんだ結合により、例えば、回路パネルなどの基板の構造体に結合することができ
る。ポストはマイクロ電子デバイスに対して移動可能であるので、そのようなパッケージ
は、デバイスの使用中、デバイスと支持基板との間の熱膨張係数の不整合に実質的に適応
することができる。さらに、ポストの先端を同一平面又はほぼ同一平面にすることができ
る。
前述した全ての技術的な利点にもかかわらず、マイクロ電子パッケージを製造又は試験
する上での更なる改良が望まれる。
マイクロ電子パッケージは、基板の第１の面の上に重なる又はそこに取り付けられるマ
イクロ電子素子と、第１の面の上方に突出する、又は該第１の面から離れた、基板の第２
の面の上方に突出する実質的に剛性の導電性ポストとを備えている。導電性ポストが上方
に突出する面の反対側の基板の面で露出した導電性素子は、マイクロ電子素子と電気的に
相互接続する。カプセル材料は、マイクロ電子素子、及び導電性ポストが上方に突出する
基板の面の少なくとも一部を覆い、このカプセル材料は、それぞれが少なくとも１つの導
電性ポストと少なくとも１つの電気的接続を行うことができる凹部又は複数の開口部を有
する。少なくとも幾つかの導電性ポストは互いに電気的に絶縁され、異なる電位を同時に
伝達するように構成されている。特定の実施形態において、カプセル材料の開口部は、ポ
ストに結合された導電性の塊を少なくとも部分的に露出し、ポストの上面を完全に露出し
、ポストの端面を部分的に露出し、あるいはポストの上面を一部だけ露出することができ
る。
１つの実施形態では、導電性ポストは第１の面又は第２の面のうちの少なくとも一方の
上方に第１の高さまで突出し、カプセル材料は導電性ポストに接触し、導電性ポストが上
方に突出する基板の同じ面の上方の第２の高さに主面を有し、この第２の高さは第１の高
さよりも高く、そしてカプセル材料内の開口部は主面の開口部である。
特定の実施形態では、導電性ポストは第１の面の上方に突出することができ、導電性素
子は、第２の面において露出されることができる。
１つの実施形態では、第１の面は、第１の領域とこの第１の領域から延びる第２の領域
を有することができる。マイクロ電子素子は、第１の領域の上に重なることができ、ポス
トは第２の領域と整列することができる。
特定の実施形態では、導電性ポストは第２の面の上方に突出することができ、導電性素
子は、第１の面において露出されることができる。
カプセル材料の主面は、実質的に平坦な面とすることができる。カプセル材料は、第１
の面の上の第３の高さでマイクロ電子素子の上に重なる第２の面をさらに有することがで
き、この第３の高さは、第２の高さとは異なっており、例えば、第２の高さよりも高い。
１つの実施形態では、カプセル材料の主面は、第１の面から少なくとも実質的に均一な
第２の高さで該第１の面の第１の領域及び第２の領域の上に重なる、かつマイクロ電子素
子の上に重なる実質的に平坦な面とすることができる。
１つの変形例では、少なくとも１つの導電性ポストは、マイクロ電子素子から離れた先
端領域と、この先端領域の下方に配置され基板に近接する第２の領域とを含むことができ
る。第２の領域及び先端領域は、それぞれ凹形円周面を有することができる。少なくとも
１つのポストは、本質的に金属から成り、先端領域内の垂直位置の第１の関数でありまた
第２の領域内の垂直位置の第２の関数である横方向の寸法を有することができる。
１つの実施形態では、導電性素子は、少なくとも１つの導電性ポスト、又は導電結合材
料の塊を含み、カプセル材料の一部が第２の面の上に重なっている。そのような部分は、
第２の面の上方の高さに主面と、この主面内に少なくとも１つの凹部、又は１つ又は複数
の開口部を有することができる。凹部、又は１つ又は複数の開口部は、少なくとも１つの
導電性素子を、該導電性素子への電気的接続のため、少なくとも部分的に露出することが
できる。少なくとも幾つかの導電性素子は、互いに電気的に絶縁され、異なる電位を同時
に伝達するように構成することができる。
１つ又は複数の実施形態では、少なくとも２つの導電性ポストの表面、又は少なくとも
２つの導電性の塊の表面が、開口部のうちの単一の開口部内で少なくとも部分的に露出さ
れる。
マイクロ電子パッケージを製造する方法が、１つの実施形態に基づいて提供される。こ
のような方法は、基板、この基板に搭載されたマイクロ電子素子、及び基板から離れた上
面を有する実質的に剛性の導電性ポストを含むマイクロ電子アセンブリを提供するステッ
プを含むことができる。第１及び第２の導電性ポストは、第１の導電性ポスト上の第１の
信号電位を伝達するために、また第２の導電性ポスト上の、第１の信号電位とは異なる第
２の電位を同時に伝達するために、基板の導電性機構によってマイクロ電子素子に電気的
に接続することができる。次に、カプセル材料層を、マイクロ電子素子の少なくとも一部
の上に重なるように、また導電性ポストの上面を覆うように形成することができる。少な
くとも１つの凹部、又は１つ又は複数の開口部を、次に、カプセル材料層の中に形成する
ことができる。各凹部又は開口部は、少なくとも１つの導電性ポストと位置合わせするこ
とができ、また各凹部又は開口部は、少なくとも１つの導電性ポストとの電気的接続がな
されるのを可能にする。
１つの実施形態では、カプセル材料層は導電性ポストに接触することができ、各凹部又
は開口部は、少なくとも１つの導電性ポストを少なくとも部分的に露出することができる
。
１つの実施形態では、少なくとも１つの個別の開口部は、２つ以上の導電性ポストを少
なくとも部分的に露出することができる。
マイクロ電子アセンブリは、それぞれの導電性ポストと結合する導電性の塊をさらに含
むことができる。カプセル材料層内に形成された各凹部又は開口部は、少なくとも１つの
導電性の塊を少なくとも部分的に露出することができる。特定の実施形態では、少なくと
も１つの個別の開口部は、２つ以上の導電性の塊を少なくとも部分的に露出することがで
きる。
カプセル材料層は実質的に平坦な面になるように形成することができ、凹部又は開口部
は、この実質的に平坦な面から延びることができ、又はこの平坦な面内に形成することが
できる。
１つの実施形態では、導電性ポストは上面から延びる端面を有することができ、少なく
とも１つの導電性ポストの端面は、少なくとも１つの開口部の中で少なくとも部分的に露
出することができる。
特定の実施形態では、少なくとも第１及び第２のマイクロ電子パッケージを作ることが
でき、次に、第２のマイクロ電子パッケージを第１のマイクロ電子パッケージの上に積み
重ねて、第１及び第２のマイクロ電子パッケージを、第１及び第２のマイクロ電子パッケ
ージのうちの少なくとも一方のパッケージの導電性ポストを用いて、電気的に相互接続す
ることができる。
さらに別の実施例では、カプセル材料層を形成するステップは、基板の面の上に第１及
び第２のカプセル材料層のほぼ平坦な面を形成するステップを含むことができる。第１の
面は、マイクロ電子素子と位置合わせされた、基板の少なくとも一部分の上に重なること
ができ、第２の面は、マイクロ電子素子の端部を越えた、基板の別の部分の上に重なるこ
とができる。第１及び第２の面は、基板の面から異なる高さを有することができる。
図１Ｂの線１Ａ−１Ａを通るマイクロ電子アセンブリを示す断面図である。 図１Ａに示したマイクロ電子アセンブリを示す平面図である。 本発明の実施形態に基づいて形成された導電性ポストを示す部分断面図である。 図１Ｃに示したポストの変形例によるポストを示す部分断面図である。 図１Ｄに示したポストを形成する方法を示す部分断面図である。 ポストの形成に係る製造方法の工程を示す部分断面図である。 ポストの形成に係る製造方法の工程を示す部分断面図である。 ポストの形成に係る製造方法の工程を示す部分断面図である。 ポストの形成に係る製造方法の工程を示す部分断面図である。 図１Ｉに示したポストをさらに示す部分断片断面図である。 本発明の実施形態に基づいてマイクロ電子パッケージを製造する方法の成形段階を示す断面図である。 図３に示した段階に続く製造方法の段階を示す断面図である。 本発明の実施形態によるマイクロ電子パッケージを示す断面図である。 図５に示した本発明の実施形態の変形例によるマイクロ電子パッケージを示す断面図である。 図５に示した本発明の実施形態のさらに別の変形例によるマイクロ電子パッケージを示す断面図である。 図５に示した実施形態の変形例によるマイクロ電子パッケージを示す断面図である。 図５に示した実施形態の変形例によるマイクロ電子パッケージを示す断面図である。 図５に示した実施形態の変形例によるマイクロ電子パッケージを示す断面図である。 図３に示した実施形態の変形例に基づいて、マイクロ電子パッケージを製造する方法の成形段階を示す断面図である。 図６に示した実施形態の変形例によるマイクロ電子パッケージを示す断面図である。 図７に示した実施形態の変形例によるマイクロ電子パッケージを示す断面図である。 本発明の実施形態による積重ねたマイクロ電子アセンブリを示す断面図である。 図８に示した実施形態の変形例によるマイクロ電子パッケージを示す断面図である。
（好ましい実施例の詳細な説明）
図１Ａを参照すると、本発明の実施形態に基づいて、マイクロ電子パッケージは、マイ
クロ電子素子１１０の面１１４に隣接する第１の表面又は上面１０２と、その反対側の第
２の表面又は底面１０４とを有する基板１００を備えている。マイクロ電子素子１１０は
、図１Ａの図面の上に向かう上方向に向いた前面１１３と、反対側の後方向を向いた背面
１１４とを有する第１の半導体チップとすることができる。背面１１４は全体的に前面１
１３に平行である。前面１１３に平行な方向は、本願では「水平な」方向又は「横向きな
」方向と呼び、一方、前面に垂直な方向は、本願では上向き又は下向きの方向と呼び、ま
た本願では、「垂直な」方向と呼ぶこともある。本願で呼ばれる方向は、呼ばれる構造体
の基準フレーム（frame of reference：座標系）内の方向である。従って、これらの方向
は、基準の垂直フレーム又は重力フレームに対して任意の方向とすることができる。１つ
の機構が別の機構より（「表面の上方」）の、より高い高さに配置されるという表現は、
この１つの機構が、該表面から離れる同じ直交方向において、他の機構よりもより大きい
距離にあることを意味する。逆に、１つの機構が別の機構より（「表面の上方」）の、よ
り低い高さに配置されるという表現は、この１つの機構が、該表面から離れる同じ直交方
向において、他の機構よりもより小さい距離にあることを意味する。
マイクロ電子素子１１０は、前面１１３に隣接する比較的薄い層の中に配置された能動
回路素子を備えている。能動回路素子はトランジスタ、ダイオード、及び他の素子などの
デバイスを含み、また回路は同じ素子を搭載することができる。一般に、能動回路素子の
寸法は、およそ数ミクロン（μｍ）以下の程度である。
基板１００は、上面１０２で露出した第１の導電性ポスト１０６と、基板１００の第２
の面１０４で露出した導電性素子１０８とを備えている。本開示内容の中で使用されるよ
うに、誘電体素子の表面で「露出した」導電性素子は、この導電性素子が、表面に対して
垂直な方向に表面に向かって移動する理論的な点によって、接触のため、アクセス可能で
ある限り、そのような表面と同一平面にするか、そのような表面に対して引っ込んだ所に
置くか、又はそのような表面から突き出すかすることができる。
図１Ａに示した実施例では、導電性素子１０８は導電性パッドである。基板１００は可
撓性にすることができ、１つの実施形態では、ポリイミドといった誘電体材料とすること
ができる。基板は、一般に、上面１０２上、底面１０４上、及び／又は上面と底面との間
、に延びる導電性トレース（図示せず）をも有することができる。半導体チップなどのマ
イクロ電子素子１１０は、基板１００の第１の面１０２に取り付けられる。図１Ａ〜図１
Ｂに示すように、マイクロ電子素子の接点１１７は、ワイヤ・ボンドのような導電性素子
１１２を使用して、１つ又は複数の導電性パッド１０５と電気的に相互接続することがで
きる。導電性パッド１０５は、導電性ポスト１０６と接続することができる。少なくとも
幾つかの導電性ポストは、互いに電気的に絶縁され、種々の電位、例えば、種々の信号又
は種々の電圧、例えば、電力、グラウンド電位、又はその組合せを伝達するように構成さ
れる。接着剤１１５は、マイクロ電子素子１１０の前面（すなわち接点支持面）とは反対
側の背面１１４を基板１００に取り付けるために使用することができる。
基板の上面１０２を上から見ると、各導電性ポストのベース１０７は、ポストの上面１
２６よりも大きい、ボンド層と接触する領域を有することができる。ベース１０７は、例
えば、円形、楕円形、長方形又は他の矩形又は多角形の形状であってもよい。上面１２６
は、ポストの先端または頂点を画定することができる。基板の上面１０２の上方に配置さ
れた上面又は頂部の面積は、ベースよりも小さい。一般に、頂部は上面１０２の上から見
たとき、ベースと同じ形状をしている。ポストの形状はかなり任意であり、単に円錐台形
ではなく、すなわち、図面に示すように、頂点を底面に平行な又はほぼ平行な面に沿って
切り取った円錐の一部である。別の方法では、導電性ポストは円筒形、円錐形、又は例え
ば、丸い頂部又は台地状の円錐などの任意の他の類似した形状とすることができる。さら
に、円錐台などの「回転体」と呼ばれる円形の断面を有する三次元（３Ｄ）形状に加えて
、又はそれよりはむしろ、ポスト１３０は、多角形の水平断面を有する任意の三次元形状
などの任意の形状を有することができる。一般に、レジスト・パターン、エッチング条件
、又はポストが形成される元の層又は金属箔の厚さを変えることによって、形状を調整す
ることができる。ポスト１０６の寸法も任意であり、任意の特定の範囲に限定されるもの
ではないが、多くの場合、それは５０から３００マイクロメートルだけ、基板１００の露
出面から突出するように形成することができる。そして、ポストが円形断面を有する場合
には、直径を数十ミクロン（μｍ）以上の範囲に設定することができる。特定の実施形態
では、ポストの直径を０．１ｍｍと１０ｍｍとの間の範囲で指定することができる。特定
の実施形態では、ポスト１０６の材料は、銅又は銅合金とすることができる。この銅合金
は、任意の他の金属（複数可）との銅の合金を含むことができる。ポスト及びポストを有
する基板の構造及びそれを製造する詳細は、米国特許出願公開第２００７−０１４８８２
２号に記載されている。
一般に、金属の層、例えば、基板にラミネート（積層）されたホイルを、金属ホイルの
上又は上方に配置されたマスク１４（図１Ｃ）を用いて等方的にエッチングすることによ
って、ポストを形成することができる。エッチングは、マスク１４に接触している金属ホ
イルの表面から下に向かって、金属ホイルの厚さ１０の方向に、すなわち、基板の上面１
０２に向かって下向きに進行する。エッチングは基板１００の上面１０２がポストの間で
十分に露出されるまで進行することができ、各ポストの上面１２６（図１Ａ）は基板の上
面１０２から同じ高さになり、かつこの上面１２６が同一平面になる。マスク１４の幅１
２は、一般に、マスクに接触する表面の導電性ポスト１０６の幅よりも大きい。
頂部の幅１３５（図１Ｂ）は、基板が延長する横方向１１１、１１３で同じ又は異なる
ものとすることができる。幅が２つの方向で同じである場合は、この幅は頂部の直径を表
すことができる。同様に、ベースの幅１３７は、金属ホイルの横方向１１１、１１３で同
じ又は異なることができ、それが同じ場合は、幅１３７はベースの直径を表すことができ
る。１つの実施形態では、頂部が第１の直径を有し、ベースが第２の直径を有することが
でき、ここで第１及び第２の直径の差を、ポストの頂部とベースとの間に延びるポストの
高さの２５％よりも大きくすることができる。
図１Ｃは、下にある基板１００を露出するために、金属ホイルを貫通してエッチングす
ることによって導電性ポスト１０６を形成した後の基板を例示している。特定の実施形態
では、導電性ポストの高さを数十ミクロン（μｍ）に、また横方向の寸法、例えば直径を
、数十ミクロン（μｍ）にすることができる。特定の実施形態では、高さ及び直径をそれ
ぞれ１００ミクロン（μｍ）未満にすることができる。ポストの直径は、導電性パッドの
横方向の寸法よりも小さい。各ポストの高さは、ポストの直径よりも小さくする又はそれ
よりも大きくすることができる。
図１Ｄは、ポスト４０が幅４７のベースを用いて形成される別の実施形態を例示してい
る。この幅は、ポストが図１Ｃを参照して説明したように形成されるとき、ベースの幅１
３７（図１Ｂ）よりも、ポストの高さ４６との関係で狭くすることができる。それ故、上
述したように形成されたポストよりも、幅に対する、より大きな高さのアスペクト比を有
するポスト４０を得ることができる。特定の実施形態では、ポスト４０は、マスキング層
４８を使用して層状構造の部分（図１Ｅ）をエッチングすることにより形成することがで
きる。この層状構造は、第１の金属ホイル５０、第２の金属ホイル５２及び、間に配置さ
れた、例えば、第１の金属ホイルと第２の金属ホイルとの間に挟まれたエッチング・バリ
ア層５４を含んでいる。結果として生じたポスト４０は、上部ポスト部４２と下部ポスト
部４４とを含むことができ、また上部及び下部ポスト部の間に配置されたエッチング・バ
リア層４５を有することができる。１つの実施例では、金属ホイルは、本質的に銅から構
成され、エッチング・バリア４５は、銅を浸食するエッチング液によって浸食されないニ
ッケルのような金属から本質的に構成される。別の方法では、エッチング・バリア４５は
、このエッチング・バリア４５が金属ホイルよりもゆっくりとエッチングされることを除
いて、金属ホイルをパターン化するために使用するエッチング液によってエッチングされ
ることができる金属又は合金から本質的に構成することができる。そのような方法では、
上部ポスト部４２を画定するために、マスキング層４８に基づいて第１の金属ホイルがエ
ッチングされるとき、エッチング・バリアは、第２の金属ホイル５２を浸食から保護する
。次に、上部ポスト部４２のエッジ４３を越えて露出するエッチング・バリア４５の部分
が除去され、その後、上部ポスト部分をマスクとして使用して、第２の金属ホイル５２が
エッチングされる。
結果として生じたポスト４０は、第１のエッジを有する第１のエッチングされた部分を
含むことができ、この第１のエッジは第１の曲率半径Ｒ１を有する。ポスト４０は、第１
のエッチングされた部分と基板の上面との間に少なくとも１つの第２のエッチングされた
部分も有しており、この第２のエッチングされた部分は、第１の曲率半径とは異なる第２
の曲率半径を有している。ポスト４０を説明することができるもう一つの方法は、各導電
性ポストが、基板から離れた先端領域、及び基板に近接して先端領域の下に配置された第
２の領域を含み、この第２の領域及び先端領域はそれぞれ凹形円周面を有し、それぞれの
固体金属ポストは、先端領域内の垂直位置の第１の関数及び第２の領域内の垂直位置の第
２の関数である横方向の寸法を有していることである。
１つの実施形態では、上部ポスト部分４２は、第２の金属ホイルをエッチングして下部
ポスト部分を形成するときに、部分的又は全体的にさらに浸食されることから保護される
ことができる。例えば、上部ポスト部分を保護するために、耐エッチング材料を第２の金
属ホイルをエッチングする前に、上部ポスト部分のエッジ４３に与えることができる。図
１Ｄに示したポスト４０に類似したエッチングされた金属ポストを形成する説明及び方法
は、２００７年３月１３日に出願された共同所有されている米国特許出願第１１／７１７
，５８７号に記載されている（Tessera 3.0-358 CIP CIP）。この開示内容は参照するこ
とによって、本願に組み込まれるものとする。
１つの実施例では、始めの構造体は、第１及び第２の金属ホイルの間に挟まれたエッチ
ング・バリア層を含む必要はない。代わりに、金属ホイルの突出部分３２（図１Ｆ）が、
金属ホイルがエッチング液に対して露出された、突出部分の間の凹部３３と同様に画定さ
れるように、金属ホイルを不完全エッチングする、例えば、「ハーフ・エッチング」する
ことによって、上部ポスト部分を形成することができる。マスキング層５６としてフォト
レジストを露光及び現像した後、ホイル５８を図１Ｆに示すようにエッチングすることが
できる。エッチングが一定の深さに到達すると、エッチング工程は中断される。例えば、
エッチング工程は、予め決められた時間の後で終了することができる。エッチング工程は
基板１００から離れて上方に突出する第１のポスト部分３２を残し、凹部３３は第１の部
分の間で画定される。エッチング液がホイル５８を浸食するにしたがって、エッチング液
は、マスキング層５６のエッジの下の材料を除去し、オーバーハング３０として示される
ように、マスキング層が、第１のポスト部分３２の頂部から横方向に突出するのを可能に
する。第１のマスキング層５６は、図示のように特定の位置に残る。
ホイル５８が望ましい深さまでエッチングされると、フォトレジスト３４（図１Ｇ）の
第２の層が、ホイル５８の露出面上に付着形成される。この場合、第２のフォトレジスト
３４をホイル５８内の凹部３３上に、すなわち、ホイルが以前エッチングされた位置に付
着形成することができる。このため、第２のフォトレジスト３４は、第１のポスト部分３
２をも覆う。１つの実施例では、電気泳動堆積プロセスを使用して、フォトレジストの第
２の層をホイル５８の露出面上に選択的に形成することができる。そのような場合、第２
のフォトレジスト３４は、第１のフォトレジスト・マスキング層５６を覆うことなくホイ
ル上に付着形成することができる。
次のステップでは、第１及び第２のフォトレジスト５６及び３４を有する基板が放射に
露出され、次に、第２のフォトレジストが作られる。図１Ｈに示すように、第１のフォト
レジスト５６が、オーバーハング３０で示すようにホイル５８の一部の上で横方向に突き
出ることができる。このオーバーハング３０は、第２のフォトレジスト３４が放射に露出
されるのを防止して、第２のフォトレジスト３４が現像及び除去されるのを防止し、第２
のフォトレジスト３４の一部を第１のポスト部分３２に付着させる。このように、第１の
フォトレジスト５６は、第２のフォトレジスト３４に対するマスクとして動作する。第２
のフォトレジスト３４は、放射露光された第２のフォトレジスト３４を除去するための洗
浄によって現像される。これにより、第２のフォトレジスト３４の未露光の部分が、第１
のポスト部分３２の上に残される。
第２のフォトレジスト３４の一部が露光及び現像されると、第２のエッチング工程が行
われて、ホイル５８の追加部分が除去され、図１Ｉに示すように、第１のポスト部分３２
の下に第２のポスト部分３６が形成される。このステップの間、第２のフォトレジスト３
４が第１のポスト部分３２になおも付着していて、この第１のポスト部分３２が再度エッ
チングされるのを防止する。その後、第１及び第２のフォトレジスト・マスク５６、３４
を取り除いて、基板１００の主面から突出するポスト６０を残すことができる。
これらのステップは、第３、第４又は第ｎ番目のポスト部分を形成して好ましいアスペ
クト比やピッチを作るために、望ましい回数繰り返すことができる。基板１００に達した
ときに、この工程を停止することができる。そのような層は、エッチング・ストップ層又
はエッチング抵抗層として動作することができる。最終ステップとして、第１及び第２の
フォトレジスト５６及び３４は、それぞれ、完全に取り除かれる。
このようにして、ポスト４０（図１Ｄ）の形状に類似した形状を有するポスト６０（図
１Ｉ）を形成することができるが、図１Ｄに示すように、上部及び下部のポスト部分の間
に設けられた内部エッチング・バリア４５を必要としない。このような方法を用いて、種
々の形状のポストを作ることができ、この場合、上部ポスト部分及び下部ポスト部分の直
径を同じにすることができるか、又は上部ポスト部分の直径を下部ポスト部分の直径より
も大きく又は小さくすることができる。特定の実施形態では、上記の技術を使用して、先
端からベースまでポストの部分を連続して形成することによって、ポストの直径を先端か
らベースまで徐々に小さくする、又は先端からベースまで徐々に大きくすることができる
。
上記の工程（図１Ｆ〜図１Ｉ）によって形成されたポスト６０は、図２で見ることがで
きる。それぞれのポスト６０は、先端領域において又は先端領域に隣接して第１の部分３
２を有し、この第１の部分の下側で基板面に近い第２の部分３６を有することができる。
第１の部分３２の円周面２２及び第２の部分３６の円周面２４は凹形であり、それぞれ、
Ｚ方向（基板面上の高さ方向）の位置で徐々にしか変化しない傾斜又はｄＸ／ｄＺを有す
る。本願で説明するポストの円周面（例えば、面２２又は面２４）のそれぞれに関して、
「凹形」という用語は、円周面の境界間の全ての高さにおいて（例えば、円周面２２の上
部境界１９と円周面２２の下部境界２１との間の全ての高さ２９において）、円周面は、
境界の間を延びる一連の直線によって画定される理論的な円錐面で囲まれた、同じ高さ２
９における直径よりも小さい直径２５を含むことを意味している。例えば、境界１９、２
１間の周面面２２上の全ての点は、境界１９、２１を通って延びる一連の直線によって画
定される理論上の円錐面２６から内方に位置している。
上記のプロセスにおけるような、エッチングでポストを形成する代わりに、めっきプロ
セスによってポストを形成することもできる。このプロセスでは、フォトレジスト層など
の犠牲層が基板の上面に付着形成され、その後、開口部がフォトリソグラフィによってそ
の中に形成される。開口部は、金属をめっきしてポストを形成することができる位置を画
定する。一般に、この方法で形成したポストは、ベースから先端まで均一な断面を有し、
形状を例えば円筒形にすることができる。
図３を参照すると、ポストが形成されると、基板１００は、モールドの上部プレート１
２０と底部プレート１１６との間に置かれる。上部プレート１２０は底部プレート１１６
の上に置かれて、基板１００をその間に取り込んでいる。具体的に言うと、モールドの上
部プレート１２０は基板の第１の面１０２に接触して配置され、モールドの底部プレート
１１６は基板１００の第２の面１０４に接触することができる。モールドの上部プレート
１２０は、流動性材料をキャビティ１２４内に取り入れることができる注入口１２２を含
むことができる。キャビティ１２４は、モールドの底部プレート１１６とモールドの上部
プレート１２０とによって画定される。
モールドの上部プレート１２０を基板の上面１０２に押し付けて、体積を有する内部キ
ャビティ１２４を画定することができる。上部プレート１２０の内面１２８は、導電性ポ
スト１０６の上面１２６と並列に、かつそこから離隔することができる。底部プレート１
１６は、モールディング（成形）プロセスの間、基板１１０に対して反力を与えることが
できる。次に、硬化性カプセル材料のような硬化性、流動性材料を、注入口１２２を介し
て、モールドのキャビティ１２４内に取り入れることができる。硬化性カプセル材料は、
透明又は不透明とすることができ、又は、透明と不透明との間の尺度に沿った任意の光学
特性を有することができる。例えば、マイクロ電子素子１１０が可視波長スペクトルを放
射又は受信する能動素子を含んでいる場合、カプセル材料を透明にすることができる。硬
化性材料は、好ましいことに、硬化して硬化したカプセル材料層を形成し、これは好まし
いことにパッケージを安定化して、マイクロ電子素子１１０、導電性ワイヤ・ボンド１１
２及び導電性ポスト１０６を保護する。
図４を参照すると、導電性ポスト１０６の上面１２６が、基板１００の上面１０２から
第１の高さＨ１に延びている。成形後、カプセル材料１３０は、半導体チップ１１０、ワ
イヤ・ボンド１１２及び導電性ポスト１０６を覆うのに十分な高さＨ２において主面１３
４を持つことができる。図４に示した特定の実施形態では、主面１３４は、導電性ポスト
１２６が突出する表面１０２の第２の領域と同様に、マイクロ電子素子が搭載される表面
１０２の第１の領域から均一な高さにすることができる。基板１００の上面１０２上の導
電性ポスト１０６の高さＨ１は、カプセル材料の主面の高さＨ２よりも低いため、導電性
ポストの上面１２６は主面１３４の下に埋められることになる。
図５は、マイクロ電子パッケージ１８０を製造するその後のステップを例示している。
ここでは、開口部１３６が、カプセル材料の主面１３４の中に形成され、導電性ポスト１
０６を少なくとも部分的に露出させている。１つの実施形態では、カプセル材料が硬化し
た後で、開口部１３６を形成することができる。別の方法として、変形例では、カプセル
材料が部分的にしか硬化していないときにパッケージをモールドから除いた後、開口部１
３６を形成することができる。そのような変形例では、開口部１３６が内部に作られた後
、カプセル材料が完全に硬化することができる。特に、図５に示すように、少なくとも部
分的に上面１２６を露出するだけでなく、個々の導電性ポストの端面１３８を少なくとも
部分的に露出するように、開口部１３６を形成することができる。この目的のために、レ
ーザを使用し、導電性ポスト１０６の上面のカプセル材料を切除して、開口部１３６を形
成することができる。機械的な穿孔又はエッチングは、カプセル材料内に開口部を形成す
る他の可能な方法である。
完全に又は部分的に１つ又は複数の導電性ポストを露出するように、開口部を形成する
ことができる。特定の実施形態では、少なくとも１つの開口部が単一の導電性ポストを一
部だけ露出することができる。このようにして、開口部は、導電性ポストと、該導電性ポ
ストを接続することができる、回路パネル又は他の素子、例えば他のマイクロ電子パッケ
ージ、の対応する導電性素子との間で電気的接続を絶縁するカプセル材料内にコンジット
（導管）を提供することができる。
特定の事例では、開口部は２つ以上の導電性ポストを露出することができる。１つのそ
のような実施例では、列全体のポスト又はそのような列の一部を、カプセル材料の１つの
開口部に中で露出する又は部分的に露出することができる。別の実施例では、複数列のポ
スト又は複数列の一部のポストは、カプセル材料の主面内の１つの開口部の中で露出する
又は部分的に露出することができる。特定の実施例では、単一の開口部又はそれぞれの開
口部の中で一緒に露出された又は部分的に露出された複数の導電性ポストは、グランド又
は電源の接続を行う場合のように、同じ電位の１つ又は複数の導電性素子に接続すること
ができる。しかしながら、１つの実施形態では、単一の開口部が、例えば、電源、グラウ
ンド又は信号のうちの少なくとも２つの組合せを少なくとも２つのポストによって同時に
伝達することができるように、異なる信号を伝達する複数のポストを少なくとも部分的に
露出することができる。これらの少なくとも２つのポストは、カプセル材料の中の単一の
開口部の中で、少なくとも部分的に一緒に露出される。図５は、導電性の塊（mass：小塊
）、例えば、基板の導電性パッド１０８と結合しているはんだボール２０８をさらに例示
している。このはんだボール２０８は、さらに後述するように、導電性ポストに結合する
ために、該導電性ポストと位置合わせすることができる。はんだボールが導電性素子、例
えば、基板のパッドなどと結合することは、特に断りのない限り、以下に示す実施形態で
は暗黙的に実行される。
特定の実施形態（図５Ａ）では、少なくとも２つのポスト１０６が単一の開口部２３６
の中で少なくとも部分的に露出されており、この実施形態においては、基板面１０２にわ
たって１つ又は複数の水平方向に延びる開口部２３６を、のこぎりを使用して形成するこ
とができる。この場合、導電性ポストの上面１２６’を開口部内に露出することができる
。特定の実施形態では、導電性ポストの上面１２６’は、開口部内のカプセル材料層の表
面２３８の上に、表面２３８の下に、又は表面２３８と同じ高さに配置することができる
。図５Ａに示した特定の実施形態では、開口部２３６はカプセル材料層の周辺端部まで、
すなわち、図５に示したカプセル材料層の周辺端部１３１まで横方向に延びていない。図
５Ｂで見られる１つの変形例では、のこぎり又は他の手段を用いて、カプセル材料層の中
に凹部３３６を形成することができる。この凹部３３６は、カプセル材料層の周辺端部１
３１まで延び、かつ１つ又は複数の導電性ポスト１０６を少なくとも部分的に露出してい
る。特定の実施形態では、導電性ポスト１０６の上面１２６’は、カプセル材料層の凹部
表面３３８の上に、凹部表面３３８の下に、又は凹部表面３３８と同じ高さに配置するこ
とができる。
図６は、図５に示した実施形態の変形例を示している。この実施形態では、導電性ポス
ト１０６の上面１２６が各開口部１４０内で一部だけが露出されるように、開口部１４０
が形成される。図６で見られるように、ポストの上面１２６の一部分１４２は、開口部１
４０と端面１３８との間に位置する。導電性ポストの上面のこれらの一部分１４２は、開
口部が形成された後、硬化したカプセル材料層１３０の中に埋め込まれたままである。さ
らに、導電性ポストの端面１３８は、図６に例示した実施形態では、カプセル材料の中に
埋め込まれる。
図７は、さらに別の変形例を例示している。この図では、導電性の塊１４４、例えば、
スズ、はんだ又は他の結合材料などのボンディング金属が、導電性ポストの上面１２６と
端面１３８とに接触する。硬化したカプセル材料１３０内に形成された開口部１４６は、
導電性の塊１４４を少なくとも部分的に露出し、またポスト１０６の一部を露出すること
もできる。
図８は、図５に示したマイクロ電子パッケージの変形例に基づいたマイクロ電子パッケ
ージ２００を例示している。この事例では、カプセル材料１３０は、基板１００の上面１
０２から種々の高さに主面を有する複数の領域を持つように形成されている。図８に見ら
れるように、カプセル材料１３０は、高さ１５０に主面１４８を有する中心領域１４７を
有している。この高さ１５０は、半導体チップ１１０及びワイヤ・ボンド１１２を覆うの
に十分である。特に、図８に示すように、パッケージは、複数のマイクロ電子素子１１０
、例えば、半導体チップを含むことができる。これらの半導体チップは積層され、導電性
素子、例えば、基板１００の導電性パッドと電気的に接続される。別の方法では、図５に
示した実施形態と同様に、マイクロ電子パッケージは、単一のマイクロ電子素子１１０を
含むことができる。
カプセル材料１３０は、中心領域１４７から基板１００の周辺端部１５６に向かって延
びる周辺領域１５１も含んでいる。周辺領域１５１内のカプセル材料の主面１５２の高さ
１５４は、中心領域内のカプセル材料の高さ１５０よりも低い。一般に、中心領域１４７
及び周辺領域１５１内のカプセル材料の主面の高さは、図３に示したものと同様な方法で
、カプセル材料を形成するために使用されるモールドの上部プレート１２０Ａの形状によ
って決定される。図９を参照すると、高さが異なる、カプセル材料の中心領域及び周辺領
域を形成するために、モールドの上部プレート１２０Ａの内面１２８Ａは、マイクロ電子
素子１１０及びワイヤ・ボンド１１２の上方の位置において、導電性ポスト１０６の上方
に基板の上面１０２から位置する、上部プレート１２０Ａの内面１２８Ｂよりも、基板の
上面１０２からより高い高さに位置している。
もう１つの方法として、１つの変形例では、カプセル材料層を、中心領域１４７及び周
辺領域１５１の両方において、同じ高さ１５０の主面で形成することができ、次に、のこ
ぎり又は他の手段を用いて、周辺領域内のカプセル材料層の高さをより低い高さ１５４に
減らすことができる。
図１０は、図８に示したマイクロ電子パッケージの変形例を例示している。この図では
、導電性ポスト１０６の上面は、図６に関連して上述された実施形態と同様に、カプセル
材料内の開口部１４０の中で一部だけが露出される。
図１１は、図８に示したマイクロ電子パッケージの変形例を例示している。この図では
、導電性ポスト１０６と結合した導電性の塊１４４の表面が、図７に関連して上述された
実施形態と同様に、カプセル材料内の開口部１４６の中で少なくとも部分的に露出されて
いる。
図１２は、他のマイクロ電子パッケージの上部に積層された図８のマイクロ電子パッケ
ージを示している。具体的には、第１のマイクロ電子パッケージ２００Ａが第２のマイク
ロ電子パッケージ２００Ｂ上に重ねられ、これは次に、第３のマイクロ電子パッケージ２
００Ｃ上に積層される。この第３のマイクロ電子パッケージは、今度は、第４のマイクロ
電子パッケージ２００Ｄ上に積み重ねられる。４つのマイクロ電子パッケージは、好まし
いことに、互いに電気的に相互接続されている。第１のマイクロ電子パッケージ２００Ａ
の導電性の塊２０８Ａ、例えば、はんだボールは、第２のマイクロ電子パッケージ２００
Ｂの導電性ポスト１０６Ｂと接触している。組み立て時には、導電性の塊２０８Ａは、溶
融状態に少なくとも部分的に変形するように温度が上昇されることができ、その結果、導
電性ポスト１０６Ｂは、溶融状態の中に少なくとも部分的に挿入されることができ、それ
により、互いに結合される。導電性の塊２０８Ａの温度は、次に、基板２００Ａを、導電
性ポスト１０６Ｂ及び導電性の塊２０８Ａを介して基板２００Ｂに永久的に接続するため
に、導電性の塊を再固化するように低くすることができる。第２のマイクロ電子パッケー
ジ２００Ｂと第３のマイクロ電子パッケージ２００Ｃとの間の電気的接続は、第３のマイ
クロ電子パッケージ２００Ｃと第４のマイクロ電子パッケージ２００Ｄとの間の電気的接
続と同様の方法で行われる。一般に、アセンブリ内で電気的接続を形成するためのマイク
ロ電子パッケージの結合は、その中の全てのパッケージに対して同時に行われる。しかし
ながら、それはパッケージのサブセットに対してのみ行うことができ、次に、別のパッケ
ージ又は１つ又は複数のパッケージのサブセットをそこに結合するために、さらなる結合
プロセスが使用される。図１２は、他の上に積み重ねた４つのマイクロ電子パッケージを
含むアセンブリを示しているが、本発明は、２つ以上のマイクロ電子パッケージの任意の
大きさのアセンブリを製造することができることを意図している。例えば、１つの実施形
態では、５つ以上のマイクロ電子パッケージが可能である。スタック内の一番上の又は一
番下のパッケージは、回路基板又はテスト・ボードなどの外部部品に、すなわち、はんだ
ボールを介して他の導電性の塊又は導電性ポストに電気的に接続することができる。必要
に応じて、図１２に見られるように、アセンブリ内の一番上のマイクロ電子パッケージ２
００Ａは、パッケージ２００Ａの上面１５２Ａに露出される導電性ポスト、導電性の塊な
どの導電性素子を用いないで作ることができる。個々のマイクロ電子パッケージをスタッ
クに組み立てる前に、各パッケージを個別に試験することができる。
図１３は、図８に示した実施形態の変形例によるマイクロ電子パッケージを示している
。この事例では、導電性の塊、例えば、はんだボール２１８が、パッケージの上面１０２
で露出している。カプセル材料層１３０が、１つのマイクロ電子素子又は複数のマイクロ
電子素子１１０Ａ、１１０Ｂの面を覆っている。
開口部２４０を有する追加のカプセル材料層２３０が、基板１００の底面１０４を覆っ
ている。この開口部２４０は、基板１００の底面１０４から突出する導電性ポスト１０８
の上面を露出している。上述の実施形態（図５）のカプセル材料層１３０内の開口部１３
６と同様に、開口部２４０は、導電性ポストの上面２２６を露出することができ、また導
電性ポストの端面２３８を部分的に露出することができる。必要に応じて、導電性の塊、
例えば中でも、はんだ塊、スズ、導電性ペーストは、導電性ポスト１０８の表面と結合す
ることができる。図１３に例示したマイクロ電子パッケージ３００は、図１２に関して上
述した方法と同様の方法で、１つ又は複数の他のマイクロ電子パッケージと積み重ねて結
合することができる。
図１３に示した実施形態の変形例では、導電性の塊２１８は、上述したような導電性ポ
ストに置き換えることができる。別の変形例では、導電性ポスト１０８の上面２２６は、
図６に関連して示されかつ前述された導電性ポスト１０６及び開口部１４０の構成と同様
に、開口部２４０の中で一部だけが露出されることができる。さらに別の変形例では、第
２の導電性ポスト１０８の上面２２６及び端面２３８を含む面は、図７に関連して示され
かつ前述された構成と同様に、アセンブリをモールドの中に配置する前に導電性の塊と結
合することができる。そのような事例では、開口部２４０は、図８に示した構成と同様に
、第２の導電性ポストと結合した導電性の塊を少なくとも部分的に露出する。図８では、
導電性の塊１４４は、開口部１４６の中で少なくとも部分的に露出されている。それぞれ
のこれらの変形例は、上記の図面のいずれかに関連して前に示しかつ説明した機能と組み
合わせることができる。本発明は、動作のいかなる特定の理論によって限定されることは
ないが、導電性の塊を平坦化すると、標準的な高さを有する複数のマイクロ電子パッケー
ジの量産が可能になると信じられている。図５、５Ａ、５Ｂ、６，７、８、１０、１１、
及び１３のいずれかで示した構造体は、他のマイクロ電子パッケージの上に積み重ねて、
図１２に示した積層アセンブリに類似した積層アセンブリを形成することができる。
上述した実施形態の他の変形例では、マイクロ電子素子１１０の接点支持面１１３（図
１Ａ）は、基板１００の上面に隣接して配置することができ、接点１１７は、該接点と位
置合わせされて基板の上面１０２において露出する基板接点と、フリップチップ方式で並
置することができる。マイクロ電子素子の接点１１７は、基板の上面で露出した接点と導
電結合することができる。そのような構成は、上記に記載された実施形態及びその変形例
のいずれかと組み合わせることができる。さらに、上記（図５、５Ａ、５Ｂ、６，７、８
、１０、１１、及び１２）で示し説明した実施形態では、基板の底面から突出する導電性
の塊１０８の代わりに、マイクロ電子パッケージは、上記のような導電性ポスト、又はそ
の上の導電性の塊、例えば、スズ、はんだ、導電性ペーストなどの導電結合材料の塊と結
合することができるポストを、代わりに有することができる。上記の実施形態を適用でき
るマイクロ電子パッケージのさらなる詳細は、２００５年１２月２３日に出願した米国特
許出願第１１／３１８，４０４号（Tessera ３．０〜４８４）を含み、その開示内容は、
参照することによって本願に組み込まれるものとする。
好ましい実施形態の前述の説明は、本発明を限定するものではなく、説明することを意
図している。マイクロ電子パッケージ及びその中の構造体を製造する特定の方法は、一般
に知られている２０１０年７月１９日に出願された「STACKABLE MOLDED MICROELECTRONIC
PACKAGES WITH AREA ARRAY UNIT CONNECTORS」という名称のBelgacem Habaの米国特許出
願第１２／８３９，０３８号の中でさらに説明されている。その開示内容は、参照するこ
とによって本願に組み込まれるものとする。
本願の発明を特定の実施形態を参照して説明してきたが、これらの実施形態は本発明の
原理及び用途を単に例証するものであることは理解されよう。このため、これらの例証と
なる実施形態に対して多数の変形例を作ることができ、また添付の特許請求の範囲によっ
て規定される本発明の精神及び範囲から逸脱することなく、別の装置を発明することがで
きることは理解されよう。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
マイクロ電子パッケージであって、
第１の面と、該第１の面から離れた第２の面とを有する基板と、
前記第１の面の上に重なるマイクロ電子素子と、
前記第１又は第２の面の少なくとも一方で突出し、前記基板から離れた上面と該上面か
ら延びる端面とを有する、実質的に剛性の導電性ポストと、
前記導電性ポストが上方に突出する面の反対側の前記基板の面で露出し、前記マイクロ
電子素子と電気的に相互接続する導電性素子と、
前記マイクロ電子素子の少なくとも一部、及び前記導電性ポストが上方に突出する前記
基板の面の上に重なるカプセル材料であって、該カプセル材料は、それぞれが前記導電性
ポストのうちの少なくとも１つのポストの上面を露出しかつ前記端面を部分的に露出する
複数の開口部有し、少なくとも幾つかの前記導電性ポストが電気的に互いに絶縁され、か
つ異なる電位を同時に伝達するように構成される、カプセル材料と、
を備えるマイクロ電子パッケージ。
（請求項２）
マイクロ電子パッケージであって、
第１の面と、該第１の面から離れた第２の面とを有する基板と、
前記第１の面の上に重なるマイクロ電子素子と、
前記第１又は第２の面の少なくとも一方で突出し、前記基板から離れた上面と該上面か
ら延びる端面とを有する、実質的に剛性の導電性ポストと、
前記導電性ポストが上方に突出する面の反対側の前記基板の面で露出し、前記マイクロ
電子素子と電気的に相互接続する導電性素子と、
前記マイクロ電子素子の少なくとも一部、及び前記導電性ポストが上方に突出する前記
基板の面の上に重なるカプセル材料であって、該カプセル材料は、それぞれが前記導電性
ポストのうちの少なくとも１つのポストの前記上面を部分的に露出する複数の開口部を有
し、少なくとも幾つかの前記導電性ポストが電気的に互いに絶縁され、かつ異なる電位を
同時に伝達するように構成される、カプセル材料と、
を備えるマイクロ電子パッケージ。
（請求項３）
マイクロ電子パッケージであって、
第１の面と、該第１の面から離れた第２の面とを有する基板と、
前記第１の面の上に重なるマイクロ電子素子と、
前記第１又は第２の面の少なくとも一方で突出し、前記基板から離れた上面と該上面か
ら延びる端面とを有する実質的に剛性の導電性ポストと、
前記導電性ポストと結合した導電性の塊と、
前記導電性ポストが上方に突出する面の反対側の前記基板の面で露出し、前記マイクロ
電子素子と電気的に相互接続する導電性素子と、
前記マイクロ電子素子の少なくとも一部、及び前記導電性ポストが上方に突出する前記
基板の面の上に重なるカプセル材料であって、該カプセル材料は、それぞれが前記導電性
ポストに結合した少なくとも１つの前記導電性の塊を部分的に露出する複数の開口部を有
し、少なくとも幾つかの前記導電性の塊が電気的に互いに絶縁され、かつ異なる電位を同
時に伝達するように構成される、カプセル材料と、
を含むマイクロ電子パッケージ。
（請求項４）
前記導電性ポストが前記第１の面又は第２の面のうちの少なくとも一方の上方に第１の
高さまで突出し、前記カプセル材料が、前記導電性ポストに接触し、かつ前記導電性ポス
トが上方に突出する前記基板の同じ面の上方の第２の高さに主面を有し、前記第２の高さ
は前記第１の高さよりも高く、前記カプセル材料内の開口部は前記主面の開口部である、
請求項１に記載のマイクロ電子パッケージ。
（請求項５）
前記導電性ポストが前記第１の面又は第２の面のうちの少なくとも一方の上方に第１の
高さまで突出し、前記カプセル材料が、前記導電性ポストに接触し、かつ前記導電性ポス
トが上方に突出する前記基板の同じ面の上方の第２の高さに主面を有し、前記第２の高さ
は前記第１の高さよりも高く、前記カプセル材料内の開口部は前記主面内の開口部である
、請求項２に記載のマイクロ電子パッケージ。
（請求項６）
前記導電性の塊が前記第１の面又は第２の面のうちの少なくとも一方の上方に第１の高
さまで突出し、前記カプセル材料が、前記導電性の塊に接触し、かつ前記導電性の塊が上
方に突出する前記基板の同じ面の上方の第２の高さに主面を有し、前記第２の高さは前記
第１の高さよりも高く、前記カプセル材料内の開口部は前記主面内の開口部である、請求
項３に記載のマイクロ電子パッケージ。
（請求項７）
前記導電性ポストが前記第１の面の上方に突出し、前記導電性素子が前記第２の面にお
いて露出される、請求項４、５、又は６に記載のマイクロ電子パッケージ。
（請求項８）
前記第１の面が第１の領域と該第１の領域から延びる第２の領域とを有し、前記マイク
ロ電子素子が前記第１の領域の上に重なり、前記ポストが前記第２の領域と整列される、
請求項７に記載のマイクロ電子パッケージ。
（請求項９）
前記導電性ポストが前記第２の面の上方に突出し、かつ前記導電性素子が前記第１の面
において露出する、請求項４、５、又は６に記載のマイクロ電子パッケージ。
（請求項１０）
前記カプセル材料の主面が実質的に平坦な面であり、前記カプセル材料が、前記第１の
面の上方の第３の高さで前記マイクロ電子素子の上に重なる第２の面をさらに有し、前記
第３の高さは前記第２の高さとは異なる、請求項８に記載のマイクロ電子パッケージ。
（請求項１１）
前記第３の高さが前記第２の高さよりも高い、請求項１０に記載のマイクロ電子パッケ
ージ。
（請求項１２）
前記カプセル材料の主面が、前記第１の面から少なくとも実質的に均一な第２の高さで
該第１の面の前記第１の領域及び前記第２の領域の上に重なる、かつ前記マイクロ電子素
子の上に重なる実質的に平坦な面である、請求項８に記載のマイクロ電子パッケージ。
（請求項１３）
少なくとも１つの前記導電性ポストが、前記マイクロ電子素子から離れた先端領域と、
該先端領域の下方に前記基板に近接して配置される第２の領域とを含み、前記第２の領域
及び前記先端領域は、それぞれ凹形円周面を有し、前記少なくとも１つのポストは、本質
的に金属から成り、かつ前記先端領域内の垂直位置の第１の関数でありまた前記第２の領
域内の垂直位置の第２の関数である横方向の寸法を有する、請求項４、５、又は６に記載
のマイクロ電子パッケージ。
（請求項１４）
前記導電性素子が、少なくとも１つの導電性ポスト又は導電結合材料の塊を含み、前記
カプセル材料の一部が前記第２の面の上に重なり、さらに、複数の第２の開口部を有し、
該複数の第２の開口部のそれぞれは、少なくとも１つの前記導電性素子を部分的に露出し
、少なくとも幾つかの前記導電性素子は、互いに電気的に絶縁され、かつ異なる電位を同
時に伝達するように構成される、請求項７に記載のマイクロ電子パッケージ。
（請求項１５）
少なくとも２つの前記導電性ポストの表面が、単一の前記開口部の中で少なくとも部分
的に露出される、請求項４又は５に記載のマイクロ電子パッケージ。
（請求項１６）
少なくとも２つの前記導電性の塊の表面が、単一の前記開口部の中で少なくとも部分的
に露出される、請求項６に記載のマイクロ電子パッケージ。
（請求項１７）
マイクロ電子パッケージを製造する方法であって、
基板、該基板に搭載されるマイクロ電子素子、及び前記基板から離れた上面を有する実
質的に剛性の導電性ポストを含むマイクロ電子アセンブリを提供するステップであって、
第１及び第２の前記導電性ポストは、該第１の導電性ポスト上の第１の信号電位を伝達す
るために、また該第２の導電性ポスト上の、前記第１の信号電位とは異なる第２の電位を
同時に伝達するために、前記基板の導電性機構によって前記マイクロ電子素子に電気的に
接続される、ステップと、
カプセル材料層を、前記マイクロ電子素子の少なくとも一部の上に重なるように、かつ
前記導電性ポストの上面を覆うように形成するステップと、
開口部を前記カプセル材料層の中に形成するステップであって、各開口部は、少なくと
も１つの前記導電性ポストと位置合わせされ、かつ少なくとも１つの前記導電性ポストと
の電気的接続がなされるのを可能にする、ステップと、
を含む方法。
（請求項１８）
前記カプセル材料層が前記導電性ポストに接触し、各開口部が少なくとも１つの前記導
電性ポストを少なくとも部分的に露出する、請求項１７に記載の方法。
（請求項１９）
少なくとも１つの個別の開口部が、２つ以上の前記導電性ポストを少なくとも部分的に
露出する、請求項１８に記載の方法。
（請求項２０）
前記マイクロ電子アセンブリが、前記導電性ポストのうちの対応するポストと結合する
導電性の塊をさらに含み、前記カプセル材料層内に形成される各開口部は、少なくとも１
つの前記導電性の塊を少なくとも部分的に露出する、請求項１７に記載の方法。
（請求項２１）
少なくとも１つの個別の開口部が、２つ以上の前記導電性の塊を少なくとも部分的に露
出する、請求項２０に記載の方法。
（請求項２２）
前記カプセル材料層が実質的に平坦な面を有するように形成され、前記開口部が該実質
的に平坦な面の中に形成される、請求項１７に記載の方法。
（請求項２３）
前記導電性ポストが、前記上面から延びる端面を有し、前記少なくとも１つの導電性ポ
ストの端面が、前記少なくとも１つの開口部の中で少なくとも部分的に露出される、請求
項１７に記載の方法。
（請求項２４）
少なくとも第１及び第２のマイクロ電子パッケージが作製され、前記第２のマイクロ電
子パッケージを前記第１のマイクロ電子パッケージの上に積み重ねるステップをさらに含
み、前記第１及び第２のマイクロ電子パッケージは、該第１及び第２のマイクロ電子パッ
ケージのうちの少なくとも一方のパッケージの導電性ポストを用いて電気的に相互接続さ
れる、請求項１７に記載の方法。
（請求項２５）
前記カプセル材料層を形成するステップが、前記基板の面の上方に前記カプセル材料層
の第１及び第２の実質的に平坦な面を形成するステップを含み、該第１の面は、前記マイ
クロ電子素子と位置合わせされた前記基板の少なくとも一部の上に重なり、該第２の面は
、前記マイクロ電子素子の端部を超えた前記基板の別の部分の上に重なり、前記第１及び
第２の面は、前記基板の面から異なる高さを有する、請求項１７に記載の方法。
（請求項２６）
マイクロ電子パッケージを製造する方法であって、
基板、該基板に重なるマイクロ電子素子、及び前記基板から離れた上面を有する実質的
に剛性の導電性ポストを含むマイクロ電子アセンブリを提供するステップであって、第１
及び第２の前記導電性ポストは、該第１の導電性ポスト上の第１の信号電位を伝達するた
めに、また該第２の導電性ポスト上の、前記第１の信号電位とは異なる第２の電位を同時
に伝達するために、前記基板を介して前記マイクロ電子素子に電気的に接続される、ステ
ップと、
カプセル材料層を、前記マイクロ電子素子の少なくとも一部に重なるように、かつ前記
導電性ポストの上面を覆うように形成するステップと、
少なくとも１つの前記導電性ポストと位置合わせされる凹部を前記カプセル材料層の中
に形成するステップであって、該凹部は、少なくとも１つの前記導電性ポストと電気的接
続がなされるのを可能にする、ステップと、
を含む方法。

Claims (27)

  1. マイクロ電子パッケージであって、
    第１の面と、該第１の面から離れた第２の面とを有する基板と、
    前記第１の面の上に重なるマイクロ電子素子と、
    前記第１又は第２の面の少なくとも一方の上方で実質的に垂直な方向に延びる導体であって、前記基板から離れた上面と、前記基板から該上面に延びる１つ又は複数の端面とを有する、導体と、
    前記導体の前記上面及び前記端面に接触する導電結合金属と、
    前記基板の前記第２の面で露出し、前記マイクロ電子素子と電気的に相互接続する導電性素子と、
    前記マイクロ電子素子の少なくとも一部と、前記導体が上方に突出する前記基板の面の上と、前記導電結合金属とに重なるカプセル材料であって、前記導電結合金属を部分的に露出する開口部を有する、カプセル材料と、
    を備えるマイクロ電子パッケージ。
  2. 前記導電結合金属は、はんだを含む、請求項１に記載のマイクロ電子パッケージ。
  3. 前記導体は円錐台形状を有する、請求項１に記載のマイクロ電子パッケージ。
  4. 前記第１又は第２の面の少なくとも一方は、第１の領域と、該第１の領域から延びる第２の領域とを有し、前記マイクロ電子素子は、該第１の領域の上に重なり、前記導体は、前記第２の領域と位置合わせされ、かつ該第２の領域の上方の第１の高さまで突出し、前記カプセル材料は、前記導体の上に重なる結合金属に接触し、かつ前記第２の領域の上方の第２の高さにて該第２の領域の上方に主面を有し、前記第２の高さは前記第１の高さより高く、前記カプセル材料内の開口は、前記主面内の開口である、請求項１に記載のマイクロ電子パッケージ。
  5. 前記カプセル材料の前記主面は、実質的に平坦な面であり、前記カプセル材料は、前記第１の面の上方の第３の高さで前記マイクロ電子素子の上に重なる第２の面を更に有し、前記第３の高さは前記第２の高さとは異なる、請求項４に記載のマイクロ電子パッケージ。
  6. 前記第３の高さは前記第２の高さより高い、請求項５に記載のマイクロ電子パッケージ。
  7. 前記カプセル材料の主面は、前記第１の面から少なくとも実質的に均一な第２の高さで前記第１の面の第１及び第２の領域の上に重なる、かつ前記マイクロ電子素子の上に重なる実質的に平坦な面である、請求項１に記載のマイクロ電子パッケージ。
  8. 前記導体は、前記導電性素子の個別の導電性素子にそれぞれ電気的に結合された複数の導体であり、該導体の少なくとも幾つかは、互いに電気的に絶縁され、かつ異なる電位を同時に伝達するように構成される、請求項１に記載のマイクロ電子パッケージ。
  9. 前記導体は本質的に銅から成る、請求項１に記載のマイクロ電子パッケージ。
  10. 前記導電結合金属は、はんだを含み、前記導体は本質的に銅から成る、請求項１に記載のマイクロ電子パッケージ。
  11. マイクロ電子パッケージであって、
    第１の面と、該第１の面から離れた第２の面とを有する基板と、
    前記第１の面の上に重なるマイクロ電子素子と、
    前記第１又は第２の面の少なくとも一方の上方で突出する導電性ポストであって、前記基板から離れた上面と、前記基板から該上面に延びる１つ又は複数の端面とを有する、導電性ポストと、
    前記導電性ポストの前記上面及び前記端面に接触する導電結合金属と、
    前記基板の前記第２の面において露出し、前記マイクロ電子素子と電気的に相互接続する導電性素子と、
    前記マイクロ電子素子の少なくとも一部分と、前記導電性ポストが上方に突出する前記基板の面の上と、前記導電結合金属とに重なるカプセル材料であって、前記導電結合金属を部分的に露出する開口部を有する、カプセル材料と、
    を備えるマイクロ電子パッケージ。
  12. 前記導電結合金属は、はんだを含む、請求項１１に記載のマイクロ電子パッケージ。
  13. 前記導電性ポストは、円錐台形状を有する、請求項１１に記載のマイクロ電子パッケージ。
  14. 前記第１又は第２の面の少なくとも一方は、第１の領域と、該第１の領域から延びる第２の領域とを有し、前記マイクロ電子素子は、前記第１の領域の上に重なり、前記導電性ポストは、前記第２の領域と位置合わせされ、かつ該第２の領域の上方の第１の高さまで突出し、前記カプセル材料は、前記導電性ポストに接触し、かつ前記第２の領域の上方の第２の高さにて該第２の領域の上方に主面を有し、前記第２の高さは前記第１の高さより高く、前記カプセル材料内の開口は、前記主面内の開口である、請求項１１に記載のマイクロ電子パッケージ。
  15. 前記カプセル材料の前記主面は、実質的に平坦な面であり、前記カプセル材料は、前記第１の面の上方の第３の高さで前記マイクロ電子素子の上に重なる第２の面を更に有し、前記第３の高さは前記第２の高さとは異なる、請求項１４に記載のマイクロ電子パッケージ。
  16. 前記第３の高さは前記第２の高さより高い、請求項１５に記載のマイクロ電子パッケージ。
  17. 前記カプセル材料の主面は、前記第１の面から少なくとも実質的に均一な第２の高さで第１の面の第１及び第２の領域の上に重なる、かつ前記マイクロ電子素子の上に重なる実質的に平坦な面である、請求項１１に記載のマイクロ電子パッケージ。
  18. 前記第１又は第２の面の少なくとも一方は、第１の領域と、該第１の領域から延びる第２の領域とを有し、前記マイクロ電子素子は、前記第１の領域の上に重なり、前記導電性ポストは、前記第２の領域と位置合わせされ、かつ該第２の領域の上方の第１の高さまで突出し、前記導電性ポストは、前記マイクロ電子素子から離れた先端領域と、該先端領域の下方に配置されかつ前記基板に近接する第２の領域とを含み、該第２の領域及び該先端領域は、それぞれ凹形円周面を有し、前記導電性ポストは本質的に金属から成り、かつ前記先端領域内の垂直位置の第１の関数でありまた前記第２の領域内の垂直位置の第２の関数である横方向の寸法を有する、請求項１１に記載のマイクロ電子パッケージ。
  19. 前記導電性素子は、導電性ポスト又は導電結合材料の塊の少なくとも１つを含み、前記カプセル材料の一部は前記第２の面の上に重なり、かつ複数の第２の開口部を更に有し、各第２の開口部は、少なくとも１つの前記導電性素子を部分的に露出し、少なくとも幾つかの前記導電性素子は、互いに電気的に絶縁され、かつ異なる電位を同時に伝達するように構成される、請求項１１に記載のマイクロ電子パッケージ。
  20. 前記導電結合金属は、はんだを含む、請求項１１に記載のマイクロ電子パッケージ。
  21. 前記導電結合金属は、前記導電性ポストの上に重なる上面を含み、前記カプセル材料における前記開口部は、前記導電結合金属の前記上面に向けて延在している、請求項１１に記載のマイクロ電子パッケージ。
  22. マイクロ電子パッケージを製造する方法であって、
    基板と、該基板に搭載されるマイクロ電子素子と、金属ポストとを含むマイクロ電子アセンブリを提供するステップであって、該金属ポストは、前記基板から離れた上面と、前記基板に向かって該上面から離れて延在する端面とを有し、該金属ポストは円錐台形状を有し、該金属ポストのうちの第１及び第２の金属ポストは、該第１の金属ポスト上の第１の信号電位を伝達するために、また該第２の金属ポスト上の、前記第１の信号電位とは異なる第２の電位を同時に伝達するために、前記基板の導電性機構によって前記マイクロ電子素子に電気的に接続される、ステップと、
    その後、カプセル材料層を、前記基板の少なくとも一部分の上に重なるように、かつ前記マイクロ電子素子の少なくとも一部分の上に重なるように、かつ前記金属ポストの前記上面及び前記端面を覆うように形成するステップと、
    その後、開口部を前記カプセル材料層の中に形成するステップであって、各開口部は、少なくとも１つの前記金属ポストと位置合わせされ、かつ少なくとも１つの前記金属ポストとの電気的接続がなされるのを可能にする、ステップと、
    を含む方法。
  23. 前記カプセル材料層は前記金属ポストに接触し、前記開口部を形成するステップは、少なくとも１つの前記金属ポストを部分的に露出する開口部を形成するステップを含む、請求項２２に記載の方法。
  24. 前記マイクロ電子アセンブリは、前記金属ポストのうちの対応する金属ポストと結合する導電性の塊をさらに含み、前記カプセル材料層内に形成される各開口部は、少なくとも１つの前記導電性の塊を少なくとも部分的に露出する、請求項２２に記載の方法。
  25. 少なくとも第１及び第２のマイクロ電子パッケージが作製され、前記第２のマイクロ電子パッケージを前記第１のマイクロ電子パッケージの上に積み重ねるステップを更に含み、前記第１及び第２のマイクロ電子パッケージは、該第１及び第２のマイクロ電子パッケージのうちの少なくとも一方のパッケージの金属ポストを用いて電気的に相互接続される、請求項２２に記載の方法。
  26. 前記カプセル材料層を形成するステップは、前記基板の面の上方に前記カプセル材料層の第１及び第２の実質的に平坦な面を形成するステップを含み、該第１の面は、前記マイクロ電子素子と位置合わせされた前記基板の少なくとも一部分の上に重なり、該第２の面は、前記マイクロ電子素子の端部を超えた前記基板の別の部分の上に重なり、該第１及び第２の面は、前記基板の面から異なる高さを有する、請求項２２に記載の方法。
  27. 前記導電性の塊は、前記金属ポストの前記上面及び前記端面に接触するはんだの塊であり、前記各開口部は、少なくとも１つの前記はんだの塊の上面に達して該上面を部分的に露出している、請求項２４に記載の方法。
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