KR101519458B1 - 핀 부착 - Google Patents

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KR101519458B1
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벨가셈 하바
일야스 모하메드
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테세라, 인코포레이티드
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Abstract

미소전자 패키지(10)는, 제1 영역(26), 제2 영역(28), 제1 표면(22), 및 제1 표면(22)으로부터 원격으로 위치된 제2 표면(24)을 갖는 기판(20)을 포함한다. 하나 이상의 미소전자 요소(60)가 제1 표면(22) 상의 제1 영역(26) 위에 놓여진다. 제1 도전성 요소(30)가 제2 영역(28) 내의 기판(20)의 제1 표면(22)과 제2 표면(24) 중의 하나에서 노출되어 있고, 제1 도전성 요소(30)의 적어도 몇몇이 하나 이상의 미소전자 요소(60)에 전기 접속된다. 실질적으로 강성의 금속 요소(40)가 제1 도전성 요소(30) 위에 놓여지며, 제1 도전성 요소로부터 원격으로 위치되는 단부 표면(42)을 갖는다. 접합 금속(41)이 금속 요소(40)를 제1 도전성 요소(30)와 연결하며, 몰딩된 유전체층(50)이 적어도 기판(20)의 제2 영역(28) 위에 놓여지고, 기판(20)으로부터 원격으로 위치되는 표면(52)을 갖는다. 금속 요소(40)의 단부 표면(42)이 몰딩된 유전체층(50)의 표면(52)에서 적어도 부분적으로 노출된다.

Description

핀 부착{PIN ATTACHMENT}
관련 출원의 상호 참조
본 출원은 "Pin Attachment"를 발명의 명칭으로 하여 2010년 12월 13일자로 출원된 미국 특허 출원 번호 12/966,225의 이점을 주장하며, 이 특허 출원은 그 개시 내용이 참조에 의해 본 명세서에 원용된다.
반도체칩과 같은 미소전자 장치는 통상적으로 다른 전자 부품에의 다수의 입력 및 출력 접속을 필요로 한다. 일반적으로, 반도체칩 또는 이에 필적하는 기타 장치의 입력 및 출력 컨택은 장치의 표면을 실질적으로 덮는 그리드형 패턴으로 배치되거나(흔히 "영역 어레이"로 지칭됨), 또는 장치의 전면의 각각의 가장자리(edge)에 평행하고 인접하게 연장하거나 또는 전면의 중앙에서 연장할 수 있는 기다란 행(elongated row)으로 배치된다. 통상적으로, 칩과 같은 장치는 인쇄회로 기판과 같은 기판 상에 물리적으로 실장되어야 하고, 장치의 컨택이 회로 기판의 전기 도전성 특징부에 전기 접속되어야 한다.
반도체칩은 흔히 패키지로 제공되어, 칩을 제조하는 동안 또는 회로 기판 또는 기타 회로 패널과 같은 외부 기판 상에 칩을 실장하는 동안 칩의 핸들링을 용이하게 한다. 예컨대, 다수의 반도체칩은 표면 실장에 적합한 패키지로 제공된다. 이러한 일반적인 타입의 다수의 패키지가 다양한 어플리케이션을 위해 제안되어 있다. 가장 흔하게는, 이러한 패키지는 유전체 상에 도금(plating)되거나 또는 에칭된 금속 구조물로서 형성된 단자를 갖는 흔히 "칩 캐리어"로서 지칭되는 유전체 요소를 포함한다. 이들 단자는 통상적으로 칩 캐리어 자체를 따라 연장하는 얇은 트레이스(trace)와 같은 특징부에 의해 그리고 칩의 컨택과 단자 또는 트레이스 사이에 연장하는 미세한 리드(fine lead) 또는 배선에 의해 칩 자체의 컨택에 접속된다. 표면 실장 작업에서, 패키지는 패키지 상의 각각의 단자가 회로 기판 상의 대응하는 접촉 패드와 정렬되도록 회로 기판 상에 위치된다. 단자와 접촉 패드 사이에는 솔더(solder) 또는 기타 접합 재료가 제공된다. 패키지는 솔더를 용융시키거나 "리플로우(reflow)"하거나 또는 그렇지 않은 경우에는 접합 재료를 활성화시키기 위해 어셈블리를 가열함으로써 제위치에 영구적으로 접합될 수 있다.
다수의 패키지는 패키지의 단자에 부착되고 직경이 통상적으로 약 0.1mm와 약 0.8mm(5와 30 mils)인 솔더 볼 형태의 솔더 매스(solder mass)를 포함한다. 솔더 볼의 어레이가 패키지의 바닥면으로부터 돌출하고 있는 패키지는 흔히 볼 그리드 어레이(ball grid array) 또는 "BGA" 패키지로 지칭된다. 랜드 그리드 어레이(land grid array) 또는 "LGA" 패키지로 지칭되는 다른 패키지는 솔더로부터 형성된 얇은 층 또는 랜드에 의해 기판에 고정된다. 흔히 "칩 스케일 패키지"로 지칭되는 어떠한 패키지는 패키지에 통합된 장치의 면적과 동일하거나 또는 아주 조금 더 큰 회로 기판의 면적을 차지한다. 이것은 어셈블리의 전체적인 크기를 감소시키고 기판 상의 여러 장치들 간에 짧은 상호접속부를 이용할 수 있게 하여, 장치들 간의 신호 전파 시간을 제한하고, 고속에서의 어셈블리의 작동을 용이하게 한다는 장점이 있다.
패키징된 반도체칩은, 예컨대 하나의 패키지가 회로 기판 상에 제공되고, 또 다른 패키지가 최초의 패키지의 상단 상에 실장되는 "적층형" 배열체로 제공되는 경우가 많다. 이들 배열체는 다수의 상이한 칩들이 회로 기판 상의 단일 점유 공간 내에 실장되도록 할 수 있고, 또한 패키지들 간의 짧은 상호접속을 제공함으로써 고속 동작을 더욱 용이하게 할 수 있다. 이 상호접속부 거리는 칩 자체의 두께보다 약간 더 큰 경우가 많다. 칩 패키지의 스택 내에서 상호접속이 달성되도록 하기 위해, 각각의 패키지의 양쪽 면(최상위 패키지는 제외) 상에 기계적 및 전기적 접속을 위한 구조물을 제공하는 것이 필요하다. 이것은 예컨대 칩이 실장되는 기판의 양쪽 면 상에 접촉 패드 또는 랜드를 제공하고, 패드들이 도전성 비아 등에 의해 기판을 통해 접속되도록 함으로써 행해진다. 하위 기판의 상단부 상의 컨택과 그 위의 기판의 바닥부 상의 컨택 사이의 갭을 브리지하기 위해 솔더 볼 등이 사용된다. 솔더 볼은 컨택을 연결하기 위해 칩의 높이보다 높아야 한다. 적층형 칩 배열체와 상호접속 구조물의 예가 미국 특허 공개 번호 2010-0232129("'129 공개 특허")에 제공되어 있으며, 이 공개 특허의 개시 내용이 참조에 의해 본 명세서에 원용된다.
미소전자 패키지를 회로 기판에 연결하고 미소전자 패키징 내의 기타 접속을 위해 기다란 포스트 또는 핀(pin) 형태의 마이크로컨택 요소가 이용될 수도 있다. 일부 경우, 마이크로컨택은 마이크로컨택을 형성하기 위해 하나 이상의 금속성 층을 포함하는 금속성 구조물을 에칭함으로써 형성된다. 에칭 프로세스는 마이크로컨택의 크기를 제한한다. 종래의 에칭 프로세스는 본 명세서에서 통상적으로 "종횡비"로 지칭되는 커다란 비율의 높이 대 최대폭을 갖는 마이크로컨택을 형성할 수 없다. 주목할만한 높이 및 인접한 마이크로컨택들 사이의 매우 작은 피치 또는 간격을 갖는 마이크로컨택의 어레이를 형성하는 것이 곤란하거나 불가능하다. 더욱이, 종래의 에칭 프로세스에 의해 형성되는 마이크로컨택의 구성 또한 제한된다.
전술한 본 기술 분야의 장점에도 불구하고, 미소전자 패키지를 구성하고 시험함에 있어서의 추가의 개량이 바람직할 것이다.
본 발명의 실시예는 미소전자 패키지에 관한 것이다. 일실시예에서, 미소전자 패키지는, 제1 영역 및 제2 영역을 포함하고 제1 표면 및 상기 제1 표면으로부터 원격으로 위치된 제2 표면을 갖는 기판을 포함한다. 하나 이상의 미소전자 요소가 상기 제1 표면 상의 상기 제1 영역 위에 놓여진다. 제1 도전성 요소가 상기 제2 영역 내의 상기 기판의 상기 제1 표면과 상기 제2 표면 중의 하나에서 노출되어 있고, 상기 제1 도전성 요소의 적어도 몇몇이 상기 하나 이상의 미소전자 요소에 전기 접속된다. 실질적으로 강성의 금속 요소가 상기 제1 도전성 요소 위에 놓여지며, 베이스 및 상기 베이스로부터 원격으로 위치되는 단부 표면을 갖는다. 접합 금속이 상기 금속 요소를 상기 제1 도전성 요소와 연결하며, 금속 요소의 베이스에 인접하는 상부 표면 및 상기 제1 도전성 요소에 인접하는 반대편의 하부 표면을 가지고, 상기 금속 요소의 폭과 동일한 폭을 갖는다. 몰딩된 유전체층이 적어도 상기 기판의 상기 제2 영역 위에 놓여지고, 상기 기판으로부터 원격으로 위치되는 표면을 갖는다. 상기 금속 요소의 상기 단부 표면이 상기 몰딩된 유전체층의 표면에서 적어도 부분적으로 노출된다.
상기 제1 도전성 요소의 적어도 몇몇이 상기 제2 영역 내의 상기 기판의 상기 제2 표면에서 노출되어 있다. 또한, 상기 몰딩된 유전체층이 적어도 상기 기판의 상기 제2 표면 위에 놓여진다. 이에 추가하여 또는 이와 달리, 상기 제1 도전성 요소가 상기 제2 영역 내의 상기 기판의 상기 제1 표면에서 노출될 수 있으며, 상기 몰딩된 유전체층이 적어도 상기 제1 표면 위에 놓여질 수 있다. 이러한 실시예는, 상기 기판의 상기 제2 표면에서 노출되어 있고, 상기 제1 도전성 요소의 적어도 몇몇과 전기 접속되는 제2 도전성 요소를 더 포함할 수 있다. 여러 실시예에서, 상기 몰딩된 유전체층이 또한 미소전자 요소 위에 놓여질 수 있다. 몰딩된 유전체층 대신에 몰딩되지 않은 인캡슐런트층을 포함하는 다른 실시예도 가능하다.
일실시예에서, 상기 금속 요소의 제1 금속 요소가 제1 신호 전위를 전달하기 위해 구성될 수 있고, 상기 금속 요소의 제2 금속 요소가 제2 전위를 동시에 전달하기 위해 구성될 수 있다. 상기 제2 전위는 상기 제1 신호 전위와는 상이할 수 있다.
여러 실시예에서, 상기 몰딩된 유전체층은, 각각의 주요 표면이 상기 기판 위의 상이한 높이를 갖는 상이한 영역에 형성될 수 있다. 이들 영역은 기판의 제1 영역 및 제2 영역에 해당할 수 있다. 다른 실시예에서, 상기 금속 요소의 상기 단부 표면은 상기 몰딩된 유전체층의 표면과 공통 평면으로 될 수 있거나, 또는 상기 표면 위에 위치되거나 또는 상기 몰딩된 유전체층 내의 홀이 단부를 노출시키는 상태로 상기 표면 아래에 위치될 수 있다. 다른 실시예에서, 도전성 패드를 포함하는 재분배층(redistribution layer)이 상기 몰딩된 유전체층의 표면 상에 형성될 수 있다.
일실시예에서, 상기 미소전자 패키지의 상기 금속 요소는, 상기 단부 표면에서의 더 큰 폭으로부터 상기 제1 도전성 요소를 향하는 방향으로 테이퍼될 수 있다. 상기 금속 요소가 축을 중심으로 하는 회전면(surface of revolution)을 가질 수 있으며, 이 회전면이 원뿔대(frustoconical) 형상 또는 원통형 형상을 가질 수 있다. 상기 미소전자 패키지는, 상기 금속 요소의 높이가 상기 몰딩된 유전체층의 두께의 적어도 60%를 통해 연장할 수 있도록 구성될 수 있다. 이와 달리, 상기 접합 금속의 높이가 상기 몰딩된 유전체층의 두께의 적어도 60%를 통해 연장할 수 있다.
본 발명의 각종 실시예에 따른 미소전자 패키지는, 제2 미소전자 패키지를 더 포함하는 미소전자 어셈블리에 포함될 수 있다. 제2 미소전자 패키지는, 표면에서 노출되어 있는 복수의 접속 요소를 갖는 외측 표면과, 상기 접속 요소에 전기 접속된 미소전자 요소를 포함할 수 있다. 상기 제2 미소전자 패키지의 상기 외측 표면의 적어도 일부분이 상기 몰딩된 유전체층의 표면의 적어도 일부분 위에 놓여지며, 상기 제2 미소전자 패키지의 상기 접속 요소가 상기 제1 미소전자 패키지의 도전성 돌출부의 단부 표면에 전기적 및 기계적으로 연결될 수 있다.
본 발명의 다른 실시예는, 제1 기판을 갖는 미소전자 어셈블리를 제공하는 단계를 포함하는 미소전자 패키지의 제조 방법에 관한 것이다. 상기 제1 기판은, 복수의 전기 도전성 요소가 그 위에 노출되어 있는 제1 표면과, 상기 기판의 상기 제1 표면으로부터 떨어져 이격되어 있는 제2 표면을 갖는 캐리어와, 상기 캐리어로부터 연장되고 상기 도전성 요소에 연결되는 실질적으로 강성의 복수의 금속 요소를 포함한다. 상기 방법은, 또한, 제1 도전성 패드로부터 원격으로 위치된 상기 복수의 금속 요소의 각각의 금속 요소의 접촉 표면이 노출되도록, 상기 미소전자 어셈블리로부터 상기 캐리어를 제거하는 단계를 포함한다. 일실시예에서, 상기 캐리어를 제거하는 단계는 상기 캐리어의 에칭, 랩핑(lapping) 또는 필링(peeling) 중의 하나 이상을 포함한다. 다른 실시예에서, 상기 캐리어를 제거하는 단계 전에, 상기 제1 표면과 상기 제2 표면 사이 및 도전성 돌출부 주위에 유전체 재료를 주입하여, 몰딩된 유전체층을 형성할 수 있다.
상기 제1 기판 및 상기 도전성 요소를 포함하는 제1 서브어셈블리와 상기 캐리어 및 상기 금속 요소를 포함하는 제2 서브어셈블리로부터 미소전자 서브어셈블리가 형성될 수 있다. 이러한 실시예에서, 상기 금속 요소가, 상기 제2 표면으로부터 원격으로 위치되고, 상기 금속 요소의 제1 표면을 상기 제2 서브어셈블리에 상기 도전성 요소에 부착하기 전에 노출되는 제1 표면을 가질 수 있다. 상기 금속 요소는, 접합 금속의 복수의 매스(mass)를, 도전성 돌출부의 제1 표면 및 각각의 도전성 요소에 부착되게 형성하여, 상기 접합 금속의 적어도 일부분이 상기 제1 표면과 상기 도전성 요소 사이에 배치되도록 함으로써, 적어도 상기 금속 요소의 제1 표면에 의해 상기 제2 어셈블리의 도전성 패드에 부착될 수 있다.
일실시예에서, 상기 미소전자 어셈블리는, 상기 기판 상에 부착되고 상기 도전성 요소의 적어도 몇몇에 전기 접속되는 미소전자 요소를 더 포함한다. 상기 미소전자 요소는, 상기 캐리어를 제거하는 단계 전에 또는 후에, 상기 제1 기판 상에 부착될 수 있다.
다른 실시예에서, 상기 제1 기판의 상기 제1 표면이 제1 영역 및 제2 영역을 포함하고, 상기 도전성 요소가 상기 제1 영역 내의 상기 제1 표면에서 노출되고, 상기 미소전자 요소가 상기 제2 영역 내의 상기 제1 표면 상에 부착된다. 유전체층이 상기 제1 표면의 상기 제1 영역과 상기 제2 영역 및 상기 미소전자 요소의 적어도 일부분 위에 몰딩될 수 있다. 이것은 상기 몰딩된 유전체층이 외측 표면을 포함하도록 행해질 수 있으며, 상기 금속 요소의 상기 접촉 표면이 상기 몰딩된 유전체층의 외측 표면에서 노출될 수 있다. 상기 몰딩된 유전체층은 상이한 영역 위에서 이루어지는 단계에 의해 형성되는 제1 유전체층부 및 제2 유전체층부에 형성될 수 있다. 또한, 상기 제1 영역 및 상기 제2 영역 위의 상기 몰딩된 유전체층의 부분은 상이한 각각의 높이를 갖는 상태로 몰딩될 수 있다.
다른 실시예에서, 상기 제1 서브어셈블리는, 상기 제2 표면에 강성의 금속층을 부착하는 단계와, 상기 제1 표면이 접합 금속의 매스 상에 형성되도록 상기 강성의 금속층의 선택된 부분을 따라 상기 접합 금속의 매스를 침적하는 단계와, 상기 선택된 부분 외측의 상기 강성의 금속층의 영역을 제거하는 단계를 포함하는 단계에 의해 형성될 수 있다. 마스크층이 상기 금속층의 선택된 부분을 노출시키는 복수의 개구부를 갖도록, 상기 강성의 금속층 위에 상기 마스크층이 침적될 수 있다. 상기 접합 금속의 매스를 침적하는 단계는 상기 개구부 내에 상기 매스를 침적하는 단계를 포함할 수 있다. 일실시예에서, 상기 마스크층은 도전성 돌출부를 트랜스퍼(transfer)하는 단계 후에 형성된 인캡슐런트층의 적어도 일부분으로서 작용할 수 있다.
전술한 실시예들 중의 임의의 실시예가 미소전자 어셈블리 및 이 어셈블리에 전기 접속되는 하나 이상의 다른 전자 부품을 포함하는 시스템에 이용될 수 있다. 상기 시스템은 미소전자 어셈블리 및 다른 전자 부품이 탑재되는 하우징을 더 포함할 수 있다.
도 1은 본 발명의 실시예에 따른 미소전자 어셈블리를 도시한다.
도 2는 적층 관계에 있는 제2 미소전자 어셈블리에 접속된 도 1의 미소전자 어셈블리를 도시한다.
도 3은 다른 실시예에 따른 미소전자 어셈블리의 변형예를 도시한다.
도 4는 다른 실시예에 따른 미소전자 어셈블리의 추가의 변형예를 도시한다.
도 5는 적층 관계에 있는 또 다른 미소전자 어셈블리에 부착된 다른 실시예에 따른 미소전자 어셈블리의 추가의 변형예를 도시한다.
도 6은 다른 실시예에 따른 미소전자 어셈블리의 추가의 변형예를 도시한다.
도 7은 다른 실시예에 따른 미소전자 어셈블리의 추가의 변형예를 도시한다.
도 8은 적층 관계에 있는 또 다른 미소전자 어셈블리에 부착된 다른 실시예에 따른 미소전자 어셈블리의 추가의 변형예를 도시한다.
도 9는 다른 실시예에 따른 미소전자 어셈블리의 추가의 변형예를 도시한다.
도 10 내지 도 13은 도 1에 도시된 것과 같은 미소전자 어셈블리를 형성하는 방법에서 이용되는 연속적인 단계들을 도시한다.
도 14 내지 도 16은 도 7에 도시된 것과 같은 미소전자 어셈블리를 형성하는 방법에서 이용되는 연속적인 단계들을 도시한다.
도 17 내지 도 22는 도 7에 도시된 것과 같은 미소전자 어셈블리를 형성하는 다른 방법에서 이용되는 연속적인 단계들을 도시한다.
도 23 내지 도 25는 도 7에 도시된 것과 같은 미소전자 어셈블리를 형성하는 다른 방법에서 이용되는 연속적인 단계들을 도시한다.
도 26은 도 1에 도시된 실시예에 따른 미소전자 어셈블리를 포함하는 시스템을 도시한다.
도면에서는 유사한 특징부를 나타내기 위해 유사한 도면 부호가 이용되어 있으며, 도 1에는 본 발명의 실시예에 따른 미소전자 어셈블리가 도시되어 있다. 도 1의 실시예는 컴퓨터 또는 기타 전자 응용기기에 사용되는 반도체칩 어셈블리와 같은 패키징된 미소전자 요소 형태의 미소전자 어셈블리이다.
도 1의 미소전자 어셈블리(10)는 제1 표면(22) 및 제2 표면(24)을 갖는 기판(20)을 포함한다. 기판은 전반적으로 실질적으로 평탄한 얇은 시트(sheet)를 형성하는 유전체 웨이퍼 재료의 형태로 되어 있다. 기판은 실리콘 또는 본 명세서에서 설명된 반도체칩 분야에서의 응용기기용으로 받아들일 수 있는 것으로 본 기술 분야에서 이해되는 기타 유전체 재료로 형성되는 것이 바람직하다. 제1 표면(22) 및 제2 표면(24)은 서로 실질적으로 평행하고, 기판(20)의 두께를 형성하는 표면(22, 24)에 대해 수직한 거리로 떨어져 이격되는 것이 바람직하다. 기판(20)의 두께는 본 설명을 읽는 당업자의 의해 이해되는 바와 같이 본 출원을 위해 일반적으로 수용 가능한 두께의 범위 내에 있는 것이 바람직하다. 일실시예에서, 제1 표면(22)과 제2 표면(24) 간의 거리는 약 25 내지 500㎛ 사이이다. 본 설명을 위해, 제1 표면(22)은 제2 표면(24) "위에" 위치되는 것으로서 설명될 수 있다. 이러한 설명 및 여기에서 이용되는 요소들의 수직 또는 수평 위치를 참조하는 이들 요소들의 상대적 위치에 대한 다른 임의의 설명은 단지 도면 내에서의 요소들의 위치와 대응하도록 하기 위해 예시를 목적으로 이루어진 것이며, 이러한 것으로 한정되지 않는다.
바람직한 실시예에서는, 기판(20)을 제1 영역(26) 및 제2 영역(28)으로 분할된 것으로서 고려한다. 제1 영역(26)은 제2 영역(28) 내에 있으며, 기판(20)의 중앙부를 포함하고, 이 중앙부로부터 외측으로 연장한다. 제2 영역(28)은 제1 영역(26)을 실질적으로 둘러싸고, 제1 영역으로부터 기판(20)의 외측 에지까지 외측으로 연장한다. 기판 자체의 특정한 특성에 의해 2개의 영역을 분할한 것이 아닌 것이 바람직하며, 이들 영역은 여기에서는 기판에 적용되거나 기판에 포함되는 처리 또는 특징부에 대한 설명을 위해 경계가 정해진 것이다.
미소전자 요소(60)는 제1 영역(26) 내의 기판(20)의 제1 표면(22) 상에 부착된다. 미소전자 요소(60)는 반도체칩 또는 또 다른 이에 필적하는 장치이어도 된다. 일실시예에서, 미소전자 요소(60)는 종래의 방식 또는 "페이스-업(face-up)" 방식으로서 알려진 방식에서 제1 표면(22)에 부착될 수 있다. 이러한 경우, 미소전자 요소(60)를 제1 표면(22)에서 노출되어 있는 도전성 요소(30)에 전기 접속하기 위해 리드선(도시하지 않음)이 이용될 수 있으며, 이것은 이러한 리드선을 트레이스(도시하지 않음) 연결하거나, 또는 도전성 요소(30)에 연결되는 기판(20) 내의 다른 도전성 특징부에 연결함으로써 이루어질 수 있다.
제1 도전성 요소(30)의 세트가 기판(20)의 제1 표면(22)에서 노출되어 있다. 본 설명에서 사용되는 바와 같이, 요소가 표면 등과 같은 또 다른 요소에서 "노출되어 있다"는 것으로서 기술되는 때에는, "노출되어 있다"는 것은 전기 도전성 구조물이 유전체 구조물 외측으로부터 유전체 구조물의 표면 쪽으로의 유전체 구조물의 표면에 수직한 방향으로의 이동 시에 이론적인 점과의 접촉에 이용할 수 있다는 것을 나타낸다. 그러므로, 유전체 구조물의 표면에서 노출되어 있는 단자 또는 기타 도전성 구조물은 이러한 표면으로부터 돌출할 수도 있고, 이러한 표면과 동평면으로 될 수도 있고, 또는 이러한 표면에 비하여 리세스되고 유전체 내의 홀 또는 침하부(depression)를 통해 노출될 수도 있다. 도전성 요소(30)는 기판(20)의 제1 표면(22)에서 노출되어 있는 제1 면(32)을 형성하는 평탄하고 얇은 요소일 수 있다. 일실시예에서, 도전성 요소(30)는 트레이스(도시하지 않음)에 의해 미소전자 요소(60)에 접속될 수 있거나 또는 서로 간에 상호접속될 수 있는 실질적으로 원형의 패드의 형태로 될 수 있다. 도전성 요소(30)는 적어도 기판(20)의 제2 영역(28) 내에 형성될 수 있다. 또한, 특정한 실시예에서, 도전성 요소(30)는 제1 영역(26) 내에도 형성될 수 있다. 이러한 구성은, 미소전자 요소(60) 상의 컨택이 미소전자 요소(60) 아래에 위치되는 솔더 범프(도시하지 않음) 등에 의해 제1 영역(26) 내의 도전성 요소(30)에 접속될 수 있는, "플립-칩(flip-chip)" 구성으로서 알려진 구성에서 미소전자 요소(60)를 기판(20)에 부착할 때에 특히 유용하다.
도전성 요소(30)는 구리, 금, 니켈, 또는 이러한 응용을 위해 본 기술 분야에 알려진 기타 재료와 같은 고체 상태의 금속 재료로 형성되며, 이러한 재료에는 구리, 금, 니켈 또는 이들의 조합물을 포함한 다양한 합금도 포함된다.
도전성 요소(30)의 적어도 몇몇은 기판(20)의 제2 표면(24)에서 노출되는, 도전성 패드와 같은, 대응하는 제2 도전성 요소(36)에 상호접속될 수 있다. 이러한 상호접속은 기판(20)에 형성된 비아(34)를 이용하여 완성될 수 있으며, 이러한 비아는 도전성 요소(30, 36)와 동일한 재료일 수 있는 도전성 금속으로 라이닝되거나 또는 채워질 수 있다. 필요한 경우, 도전성 요소(36)는 기판(20) 상의 트레이스에 의해 추가로 상호접속될 수 있다.
미소전자 어셈블리(10)는 또한 적어도 몇몇의 도전성 요소(30) 상에 부착된 실질적으로 강성의 복수의 금속 요소(40)를 포함한다. 금속 요소(40)는 기판(20)의 제1 영역(26) 내의 도전성 요소(30) 상에 부착될 수 있다. 금속 요소(40)는 도전성 요소(30)로부터 멀어지도록 그 위에 이격되어 있거나 또는 도전성 요소(30)로부터 원격 위치된 단부 표면(end surface)(42)까지 연장한다. 다른 실시예에서, 금속 요소(40)는 제2 표면(24)에서 노출되어 있는 도전성 요소(36) 상에 부착될 수 있다. 이러한 실시예에서, 금속 요소(40)는 도전성 요소(36) 아래의 단부 표면(42)까지 연장할 것이다.
금속 요소(40)는 접합 금속 매스(bond metal mass)(41)에 의해 도전성 요소(30)에 부착된다. 접합 금속 매스(41)는 2개의 강성의 또는 고체 상태의 금속 요소를 서로 부착하기 위해 알려져 있는 어떠한 도전성 재료로도 구성되며, 인접한 고체 상태의 금속 부분 또는 미소전자 어셈블리(10)의 임의의 다른 구성요소를 용융시키지 않고서 이러한 부착을 달성하기 위해 용융될 수 있도록 비교적 낮은 용융점(즉, 약 300℃ 미만)을 갖는 재료일 수 있다. 접합 금속 매스(41)는 솔더, 주석 또는 인듐과 같은 가융 금속(fusible metal)을 포함할 수 있거나, 또는 300℃ 미만의 용융 온도를 갖는 금속 또는 금속 합금일 수 있다. 금속 요소(40)는 접합 금속 매스(41)의 용융 온도를 견뎌낼 수 있도록 비교적 높은 용융점을 갖는 재료로 형성될 수 있다. 또한, 금속 요소(40)는 예컨대 신뢰 가능한 도전 특성을 갖는 것으로 알려진 금속으로 형성될 수 있으며, 이러한 금속은 구리, 금, 니켈, 또는 이들의 다양한 혼합물을 갖거나 다른 금속을 포함하는 합금이어도 된다.
접합 금속 매스(41)는 대응하는 도전성 요소(30)의 제1 면(32) 상에 부착된다. 금속 요소(40)는, 단부 표면(42)으로부터 원격 위치된 베이스(44)와, 베이스(44)와 단부 표면(42) 사이에 연장하는 에지 표면(46)을 포함한다. 금속 요소(40)의 베이스(44)는 접합 금속 매스(41)에 부착된다. 베이스(44)는 제1 면(32)으로부터 떨어져 이격되어, 그 사이에 접합 금속 매스(41)가 개재될 수 있다. 또한, 접합 금속 매스(41)의 몇몇은 금속 요소(40)의 에지 표면(46)의 일부분을 따라 위쪽으로 연장할 수 있다. 그러므로, 접합 금속 매스(41)는 대응하는 도전성 요소(30)의 제1 면(32) 상의 솔더 매스로서 형성될 수 있어서, 금속 요소(40)가 부분적으로 그 안에 유지된다. 또한, 일실시예에서, 접합 금속 매스(41)는 에지 표면(46)의 실질적으로 전부를 따라 위쪽으로 연장할 수 있다. 또한, 접합 금속 매스(41)의 몇몇은 금속 요소(40)의 일부분을 따라 위쪽으로 위킹(wicking)될 수 있다.
금속 요소(40)는 단부 표면(42)이 적어도 베이스(44)만큼의 폭으로 되도록 형성될 수 있다. 베이스(44)와 단부 표면(42)의 각각의 폭은 금속 요소(40)에 의해 형성된 세로축(longitudinal axis)에 직각을 이루는 치수로 측정된다. 이 방향은 또한 제1 면(32)에 평행한 것으로서 설명될 수 있다. 일실시예에서, 금속 요소(40)는 회전체이어서, 베이스(44)와 단부 표면(42)이 실질적으로 원형이고, 에지 표면(46)이 그 사이에 연장하는 회전면(surface of revolution)이 된다. 이러한 실시예에서, 베이스(44)와 단부 표면(42)의 폭은 그 직경으로서 측정된다. 일실시예에서, 금속 요소(40)는 원추대(truncated cone)(원뿔의 베이스와 정점 사이에서 절단되어 2개의 평행한 평탄한 면을 갖는 원뿔)이다. 이와 달리, 금속 요소(40)는 회전축이 포물선의 정점 외측에 있는 회전 포물면(revolved paraboloid) 또는 쌍곡면(hyperboloid)이어도 된다. 이들 실시예 중의 임의의 실시예에서, 단부 표면(44)은 그 폭이 베이스(42)보다 넓다.　 그 전체에 있어서 금속 요소(40) 및 도전성 돌출부(40)에 대한 다른 형상 및 구조도 고려되며, 아래에 추가로 설명되어 있다.
도 1의 실시예에서, 금속 요소(40)는 패키지(10)의 높이(48)의 대부분을 통해 연장하도록 구성된다.　 이러한 실시예에서, 금속 요소(40)는 높이(48)의 적어도 60%를 통해 연장할 수 있다.　 이러한 실시예의 변형예에서, 금속 요소(40)는 높이(48)의 약 80% 내지 약 90%를 통해 연장한다.　 금속 요소(40)가 연장하는 높이의 백분율은 어떠한 양의 접합 금속 매스(41)가 에지 표면(46)을 따라 연장하는 지에 무관하게 측정된다.
미소전자 어셈블리(10)는 또한 인캡슐런트층(encapsulant layer)(50)을 포함한다.　 도 1의 실시예에서, 인캡슐런트층(50)은 미소전자 요소(60) 또는 도전성 요소(30)에 의해 덮여지거나 점유되지 않는 기판(20)의 제1 표면(22)의 일부분에 걸쳐 형성된다.　 유사하게, 인캡슐런트층(50)은, 금속 요소(40) 또는 접합 금속 매스(41)에 의해 덮여지지 않는, 도전성 요소(30)의 제1 면(32)을 포함한, 도전성 요소(30)의 일부분에 걸쳐 형성된다.　 인캡슐런트층(50)은 또한 접합 금속 매스(41) 및 금속 요소(40)의 에지 표면(46)뿐만 아니라 미소전자 요소(60)를 실질적으로 덮을 수 있다.　 금속 요소(40)의 단부 표면(42)은 인캡슐런트층(50)에 의해 정해지는 주표면(52)에서 노출된 채로 유지된다.　 즉, 인캡슐런트층(50)은, 단부 표면(42)을 제외하고, 제1 표면(22) 및 그 위의 것에서부터 미소전자 어셈블리(10)의 전부를 덮을 수 있다.
인캡슐런트층(50)은 미소전자 어셈블리(10) 내의 기타 요소, 구체적으로는 금속 요소(40) 및 접합 금속 매스(41)를 보호하도록 작용한다.　 이것은 그 구조가 더욱 견고하게 되도록 하여, 미소전자 어셈블리의 검사에 의해 또는 다른 미소전자 구조물로의 미소전자 어셈블리의 운송 동안 미소전자 어셈블리가 손상될 가능성을 감소시킨다. 　인캡슐런트층(50)은 미국 특허 공개 번호 2010-0232129에 개시된 것과 같은 절연 특성을 갖는 유전체 재료로 형성될 수 있으며, 이 공개 특허는 그 전체 내용이 참조에 의해 본 명세서에 원용된다.
제2 표면(24)에서 노출되어 있는 2차 도전성 요소(36) 및 금속 요소(40)의 단부 표면(42)을 갖는 도 1의 실시예의 구조는, 또 다른 전자 부품에 대한 접속이 미소전자 어셈블리(10) 아래 또는 위 중의 어느 하나에서부터 완성될 수 있다.　 이것은 미소전자 어셈블리(10)가 업라이트(upright) 구조 또는 반전(inverted) 구조 중의 어느 하나로 반도체칩 또는 또 다른 미소전자 어셈블리 중의 어느 하나에 실장될 수 있도록 한다.　 이것은 또한 상단 또는 바닥 중의 어느 하나로부터의 미소전자 어셈블리의 검사를 가능하게 한다.　 또한, 미소전자 어셈블리(10)는, 도 2에 도시된 바와 같이, 접촉 패드(92) 및 미소전자 요소(94)를 갖는 또 다른 미소전자 어셈블리(90)와 함께 적층될 수 있다.　 이러한 적층형 배열은 추가의 어셈블리를 포함할 수 있고, 궁극적으로는 전자 장치에 사용하기 위한 인쇄회로 기판(PCB) 등에 부착될 수 있다.　 이러한 적층형 배열에서, 금속 요소(40) 및 도전성 요소(30, 32)는, 단일 스택에서, 미소전자 요소(60) 또는 미소전자 요소(92)와 같은 상이한 미소전자 요소에 의채 상이한 신호가 처리될 수 있도록 하기 위해 각각이 상이한 신호 전위를 갖는 복수의 전자 신호를 전달할 수 있다. 솔더 매스(94)는 단부 표면(42)을 도전성 요소(92)에 전자적으로 및 기계적으로 부착함으로써와 같이 이러한 스택에서 미소전자 어셈블리(10, 90)를 상호접속하기 위해 이용될 수 있다.
도 1 및 도 2의 실시예는 인캡슐런트층(50)의 형성을 보여주며, 여기서 인캡슐런트층의 주표면(52)이 금속 요소의 단부 표면(42)과의 공통 평면 관계로 형성되어, 실질적으로 연속하는 표면이 형성된다. 주표면(52)과 단부 표면(42) 간에 상이한 관계를 발생하는 인캡슐런트층(50)에 대한 다른 배열도 상정된다. 이러한 실시예의 예가 도 3에 도시되어 있으며, 이 도면에서는 금속 요소(140)가 인캡슐런트층(150)보다 낮은 높이로 된다. 이 배열은 단부 표면(142)이 인캡슐런트층(150) 내에 또는 주표면(152) 아래에 배치되게 한다. 이 실시예에서, 단부 표면(142)은 인캡슐런트층(150)의 홀(154) 내에서는 주표면(152)에서 노출된다. 홀(154)은 단부 표면(142)과 실질적으로 동일한 횡단면 크기로 되거나 또는 단부 표면(142)보다 약간 더 작게 될 수 있다. 홀(154)은 단부 표면(142)에 대한 신뢰 가능한 접속을 달성하기에 충분한 정도로 크게 되도록 크기가 정해질 수 있다.
도 4에 도시된 다른 실시예에서, 금속 요소(240)는 인캡슐런트층(250)보다 높은 높이로 되도록 형성된다. 본 실시예에서, 단부 표면(242)은 주표면(252)의 위에 있거나 외측에 있다. 이러한 실시예에서, 도전성 돌출부(240)에 대응하는 복수의 플랫폼부(platform portion)(256)가 인캡슐런트층(250) 내에 제공될 수 있다. 플랫폼부(256)는 단부 표면(242)과 실질적으로 동평면을 이루는 복수의 2차 표면(258)까지 에지 표면(246)을 따라 연장할 수 있다.
다른 예로서, 인캡슐런트층(350)은 상이한 높이를 갖는 복수의 섹션으로 형성될 수 있다. 도 5에 도시된 바와 같이, 인캡슐런트층(350)은, 기판(320)의 제1 영역(326)에 실질적으로 대응하는 제1 부분(350a)과, 제2 영역(328)에 실질적으로 대응하는 제2 부분(350b)을 갖는다. 도시된 실시예에서, 제1 부분(350a)은 그 주표면(352a)이 제2 부분(350b)의 주표면(352b)보다 높도록 된다. 또한, 금속 요소(340)의 단부 표면(342)은 주표면(352b)과 동평면으로 되고, 주표면(352a) 아래에 이격되어 있다. 다른 실시예에서, 주표면 352a와 주표면 352b 간의 관계가 반대로 되어, 주표면 352b가 주표면 352a 위에 이격되어 있고, 단부 표면(342)이 주표면 352b와 실질적으로 동평면으로 되는 상태로 유지되는 것이 바람직하다.
도 5에서, 미소전자 어셈블리(310)가 미소전자 어셈블리(390)와의 적층 배열로 도시되어 있으며, 여기에서 복수의 솔더 매스(396)가 단부 표면(342)을 도전성 요소(392)에 연결하고 있다. 본 배열에서, 솔더 매스(396)는 높이가 더 높은 제1 영역(350a)을 보상하기에 충분한 정도로 충분히 높다.
전술한 바와 같이, 도 1에 도시된 금속 요소(40)의 다른 구성도 상정된다. 한 가지 다른 실시예가 도 6에 도시되어 있으며, 여기에서는 금속 요소(440)가 베이스부(440a)와 말단부(440b)로 분할된다. 베이스부(440a)는 베이스(444) 및 베이스부로부터 멀어지도록 단부 표면(442) 쪽으로 연장하는 에지 표면(446)의 부분을 포함한다. 유사하게, 말단부(440b)는 단부 표면(442) 및 단부 표면으로부터 베이스(44) 쪽으로 연장하는 에지 표면(446)의 부분을 포함한다. 금속 요소(440)는 베이스부(440a) 내의 에지 표면(446)의 부분이 제1 표면(422)을 바라보도록 외측으로 경사지도록 형성된다. 말단부(440b) 내의 에지 표면(446)의 부분은 에지 표면(446)의 경사가 베이스부(440a)와 말단부(440b) 사이에 형성된 경계에서 급격하게 변경되도록 제1 표면(422)으로부터 먼 쪽으로 바라보도록 내측으로 경사진다. 일실시예에서, 이 경계는 에지 표면(446)에서의 리지(ridge)(447)를 형성하여, 베이스부(440a)와 말단부(440b)를 분할한다. 리지(447) 또는 또 다른 급격한 천이부(transition)는 베이스(444)와 단부 표면(442) 사이의 중간 지점 부근 또는 베이스(444) 또는 단부 표면(442) 중의 어느 하나에 더 근접한 지점을 포함한 무한정의 개수의 위치 중의 임의의 하나의 위치에 위치될 수 있다. 금속 요소(440)를 전술한 바와 같이 형성함으로써, 금속 요소(440)를 인캡슐런트층(450) 내의 제위치에 안정하게 하는데 도움을 주는, 리지(447)와 같은, 앵커링 특징부(anchoring feature)가 그 안에 형성된다. 앵커링 특징부를 갖는 도전성 돌출부의 예는 미국 특허 공개 번호 2008-0003402에 도시 및 개시되어 있으며, 이 공개 특허의 개시 내용이 참조에 의해 본 명세서에 원용된다. 추가의 예가 미국 특허 출원 번호 12/838,974에 도시 및 설명되어 있으며, 이 특허 출원 또한 그 전체 내용이 참조에 의해 본 명세서에 원용된다.
미소전자 어셈블리(510)의 추가의 실시예가 도 7에 도시되어 있으며, 접합 금속 매스(541)가 인캡슐런트층(550)의 높이(548)의 대부분을 통해 연장하고 있다. 이러한 실시예에서, 접합 금속 매스(541)는 높이(548)의 적어도 약 60%를 통해 연장하는 것이 바람직하다. 일실시예에서, 접합 금속 매스(541)는 높이(548)의 약 80% 내지 90%를 통해 연장한다. 접합 금속 매스(541)가 연장하는 백분율은, 전체적으로 금속 요소(540)의 베이스(544)와 도전성 요소(430)의 면(432) 사이에 있는 금속 접합 금속 매스의 부분으로서 측정된다. 또한, 이러한 실시예에서, 금속 요소(540)는 접합 금속 매스(541)의 최상단에 실질적으로 위치하는 실질적으로 원형의 접촉 패드로서 형성된다.
도 8 및 도 9는 상부 재분배층을 갖는 미소전자 어셈블리의 다른 실시예를 도시하고 있다. 도 8에서, 재분배층(670)은 인캡슐런트층(650)의 주표면(652) 상에 조립되는 제2 기판(672)으로서 형성된다. 재분배층은 기판(672)의 표면에서 노출되는 복수의 접촉 패드(674)를 포함한다. 접촉 패드(674)는 기판(672)에 형성된 일련의 트레이스(도시하지 않음)에 의해 상호접속되고, 기판(672)에 형성된 도전성 비아(676)에 의해 단부 표면(642)에 상호접속될 수 있는 것이 바람직하다.
도 9의 재분배층(770)은 구조에 있어서 도 8의 재분배층과 유사하지만, 인캡슐런트층(750)의 주표면(752) 상에 직접 형성된다. 즉, 단부 표면(742)을 주표면(752) 상에 형성된 접촉 패드(774)에 연결하는 트레이스가 형성된다.
도 1에 도시된 것과 같은 미소전자 어셈블리를 구성하는 방법이 도 10 내지 도 13에 도시되어 있다. 이 방법에서는, 제1 표면(82)을 갖는 캐리어(80)를 포함하는 서브어셈블리(12)가 제공된다. 고체 상태의 금속 요소(40)가 캐리어(80)의 제1 표면(82) 상에 형성된다. 금속 요소(40)의 단부 표면(42)은 베이스(44)가 표면으로부터 원격으로 위치되도록 표면(82) 상에 분리 가능하게 부착된다. 금속 요소(40)는 금속 요소(40)를 위한 요구된 위치에 금속의 층을 도금하는 것을 포함한 다수의 공지의 방법에 의해 캐리어(80) 상에 형성될 수 있다. 이와 달리, 금속 요소(40)는 금속의 층을 캐리어(80) 상에 침적하고 금속 요소(40)를 위한 요구된 영역의 외측의 영역을 선택적으로 에칭 제거함으로써 형성될 수 있다. 이러한 에칭은 공지의 화학 조성(chemical composition), 레이저 또는 기타 공지의 수단을 이용하여 행해질 수 있다.
도 11은 상기 단계의 후속 단계를 도시하며, 이 단계에서는, 서브어셈블리(12)가 예컨대 도 1의 완성된 미소전자 어셈블리의 기판(20) 및 도전성 요소(30)를 포함하는 제2 서브어셈블리(14)와 정렬된다. 이 정렬은 금속 요소(40)가 도전성 요소(30)의 대응하는 도전성 요소와 실질적으로 정렬되도록 된다. 금속 요소(40)의 베이스(44)는 요구된 거리에서 접촉 패드(30)로부터 떨어져 이격된 채로 유지될 수 있다. 도 12에 도시된 바와 같이, 접합 금속 매스(41)가 베이스(44)와 대응하는 접촉 패드(30) 사이에 제공된다. 접합 금속 매스(41)는 먼저 도전성 요소(30) 상에, 금속 요소(40) 상에, 또는 도전성 요소와 금속 요소 각각의 위에 부분적으로 침적됨으로써 제공될 수 있다. 이것은 금속 요소(40)를 도전성 요소(30)와 정렬시키는 단계 전에 또는 후에 중의 하나에서 행해질 수 있다.
도 12에 도시된 바와 같이, 그리고나서, 캐리어(80)가 도 11에 도시된 단계에서 발생된 어셈블리(10')로부터 제거된다. 이것은 필링, 랩핑 또는 에칭을 포함한 본 기술 분야에 알려진 방법에 의해 완료될 수 있다. 도 12에 도시된 바와 같이, 캐리어(80)가 제거된 후, 금속 요소(40)의 단부 표면(42)이 기판(20)의 표면(22)으로부터 원격 위치되어 노출된다.
도 13은 미소전자 요소(60)가 기판(20)에 부착되는 단계를 도시하고 있다. 이것은 페이스-업 또는 플립-칩 접합을 포함한 도 1에 대하여 설명된 부착 수단 중의 어떠한 것에 따른 방법으로 행해질 수 있다. 그 결과의 미소전자 어셈블리(10")의 구조는 또한 도 11에 도시된 단계 전에 미소전자 요소(60)를 기판(20)에 부착함으로써도 달성될 수 있다.
미소전자 어셈블리(10)는 사출 성형(injection molding)을 포함한 공지의 수단에 의해 도 1 내지 도 5에 도시된 것과 같은 인캡슐런트층을 적용함으로써 달성된다. 당업자에 의해 이해되는 바와 같이 본 실시예를 위해 채용될 수 있는 인캡슐런트층을 사출 성형하는 방법은 미국 특허 공개 번호 2010-0232129("'129 공개 특허")에 개시되어 있으며, 이 공개 특허의 개시 내용이 참조에 의해 본 명세서에 원용된다. 일반적으로, 인캡슐런트층은 어셈블리(10")를 그 안에 수용하기 위한 크기로 되고 또한 그 안에 캐비티, 즉 근본적으로 인캡슐런트층(50)을 위한 요구된 형상의 음각(negative)을 형성하기 위한 크기로 되는 몰드('129 공개 특허의 도 10에 도시된 것과 유사한)에 어셈블리를 위치시킴으로써 어셈블리(10") 상에 몰딩될 수 있다. 그리고나서, 기판(20)의 제1 표면(22), 금속 요소(40)의 에지 표면(46), 및 접합 금속 매스(41) 또는 도전성 요소(30)의 임의의 노출된 부분이 유전체 재료에 의해 덮여지도록, 그리고 유전체 재료가 인캡슐런트층(50)의 요구된 형상을 형성하기 위해 캐비티를 채우도록, 몰드 캐비티를 채우기 위해 포트를 통해 캐비티 내로 유전체 재료가 주입된다. 추가로, 인캡슐런트층(50)이 도 1에 도시된 바와 같이 또한 미소전자 요소(60)를 덮도록 요구될 수도 있다.
인캡슐런트층(50)을 형성하는데 사용된 몰드('129 공개 특허의 도 10에서의 몰드(420)와 같은)는 단부 표면이 인캡슐런트층(50)의 표면에 노출된 채로 잔류되도록 단부 표면(42)을 덮을 수 있다. '129 공개 특허의 도 10에 도시된 몰드(420)의 실시예는 기판(20)의 제1 영역(26)에 걸쳐 더 높은 주표면(352a)을 갖는 도 5에 도시된 바와 같은 인캡슐런트층을 제조하는데 적합한 돌출 중앙부를 포함한다. 몰드의 다른 실시예는 도 1에 도시된 바와 같이 인캡슐런트층(50)을 제조하기 위한 실질적으로 연속적인 주표면을 포함할 수 있다. 또한, 몰드의 상부 표면은 금속 요소(240)의 영역에서 돌출된 플랫폼부(256)를 갖는 도 4에 도시된 타입의 패키지를 형성하기 위해 금속 요소의 영역에 걸쳐 복수의 오목부(indentation)를 포함할 수 있다.
도 3에 도시된 것과 유사한 인캡슐런트층(150)은 금속 요소(140)의 단부(142)까지 연장하고 이 단부를 덮는 홀(154)을 위한 요구된 위치에 대응하는 돌출부를 몰드에 포함시킴으로써 형성될 수 있다. 이와 달리, 인캡슐런트층(150)은 표면(153)에 대응하는 실질적으로 평면형 표면을 갖는 몰드를 이용하여 형성될 수 있다. 이 방법은 예컨대 레이저 에칭을 포함할 수 있는 후속 단계에서 화학적으로 또는 기계식으로 제거될 수 있는 금속 요소(140)의 단부(142)를 덮는 인캡슐런트 재료의 층을 형성할 것이다. 유사하게, 금속 요소(40, 440, 540)의 단부(42, 442, 552)를 덮고, 그 후에 단부(42, 442, 542)를 노출시키는 요구된 레벨까지 아래로 에칭되는 도 1, 도 6 또는 도 7에 도시된 인캡슐런트층 구성이 제조될 수 있다. 도 4 및 도 5에 따른 인캡슐런트층은 마찬가지로 유사한 방식으로 제조될 수 있으며, 이 때에는 주표면(252)을 형성하는 인캡슐런트층(250)의 부분을 아래로 에칭하면서 플랫폼 돌출부(256)가 잔류되도록 하거나(도 4) 또는 도 5의 하부 주표면(352b)을 형성하는 인캡슐런트층(350)의 부분을 아래로 에칭하는 것을 포함한다.
다른 실시예에서, 인캡슐런트층(50)이 여러 단계로 형성된다. 예컨대, 인캡슐런트층(50)은 제1 단계에서 기판(20)의 제2 영역(28) 내에 있는 제1 표면(22)의 부분을 실질적으로 덮고, 또한 에지 표면(46)을 따라 연장하고, 접합 금속 매스(41) 및 도전성 요소(30)의 임의의 덮여지지 않은 부분을 덮도록 형성될 수 있다. 후속 단계에서, 인캡슐런트층(50)의 제2 부분이 기판(20)의 제1 영역(26) 내에 있는 제1 표면(22)의 부분에 걸쳐 형성될 수 있다. 이 제2 부분은 예컨대 인캡슐런트층(50)을 위한 제1 몰딩 단계 전에 또는 후에 중의 하나에서 기판(20)에 부착될 수 있는 미소전자 요소(60)를 덮을 수 있다.
도 6에 도시된 것과 같은 앵커링 특징부를 갖는 도전성 돌출부(340)를 형성하기 위해 추가의 방법 단계가 행해질 수 있다. 이 단계는 단부 표면(42) 위에서부터 도면부호 10"과 같은 어셈블리에서의 도 12에 도시된 것과 같은 도전성 돌출부(40)를 에칭하는 것을 포함할 수 있다. 단부 표면(42) 상에 마스크층을 적용하고, 단부 표면(42) 아래의 금속 요소(40)의 부분을 에칭 제거함으로써, 도 6에서의 고체 상태의 금속부(340b)의 형상이 달성될 수 있다. 도전성 돌출부를 달성하는 추가의 방법은 미국 특허 공개 번호 2008-003402 및 미국 특허 출원 번호 12/838,974에 개시되어 있으며, 이들은 그 개시 내용이 참조에 의해 본 명세서에 원용된다.
도 14 내지 도 16은 도 7에 도시된 미소전자 어셈블리(410)를 형성하기 위해 위에서 설명하고 도 10 내지 도 13에 도시된 방법을 채용하는 방법의 단계들을 도시하고 있다. 이 방법에서, 금속 요소(440)는 금속 요소에 분리 가능하게 부착된 캐리어(480)의 제1 표면(482) 상에 형성되며, 접합 금속 매스(441)가 금속 요소(440) 상에 부착된 솔더 범프(441')로서 형성된다. 도 14에 도시된 바와 같이, 어셈블리(412)는, 솔더 범프(441')가 대응하는 도전성 요소(430)와 정렬되고, 캐리어(480)의 제1 표면(482)이 기판(420)의 제1 표면(422)을 바라보도록, 기판(420)의 제1 표면(422)에서 노출되어 있는 도전성 요소(430)를 갖는 기판(420) 위에 정렬된다.
도 15에 도시된 바와 같이, 금속 요소(440)는 솔더를 리플로우(reflow)하기 위해 솔더 범프(441')를 가열함으로써 도전성 요소(430) 상에 부착된다. 리플로우된 때에, 도전성 요소(430)를 따르는 솔더의 위킹과 함께 솔더의 표면 장력에 의해, 솔더 범프가 도 15에 도시된 실질적으로 원통형 형상의 접합 금속 매스(441)를 형성하게 된다. 후속하여, 도 12에 대하여 전술한 바와 같이 캐리어(480)가 제거되며, 그 결과의 미소전자 어셈블리(410")가 추가로 마무리되며, 이러한 마무리는 도 12 및 도 13에 대해 위에서 설명한 단계들에 따라 행해질 수 있다.
도 17 내지 도 22는 도 7에 도시된 미소전자 어셈블리(410)를 제조하는 추가의 방법 또는 다른 방법을 도시하고 있다. 이 방법에서, 실질적으로 강성의 금속층(484)이 캐리어(480)의 제1 표면(482) 상에 형성된다. 그리고나서, 강성의 금속층(484) 위에 솔더 마스크층(486)이 형성된다. 솔더 마스크층(486)을 형성하는 동안 홀(488)이 형성되거나, 또는 솔더 마스크층의 형성 후에 솔더 마스크층에 홀(488)이 패터닝된다. 홀(488)은 후에 금속 요소(440)를 형성하도록 지정되는 강성의 금속층(484)의 부분 위에 형성된다. 솔더 범프(441')는, 홀(488)이 범프(441')에게 적어도 솔더 범프의 일부분을 따라 실질적으로 원통형 형상을 제공하기 위한 부분 몰드로서 작용하도록, 홀(488) 내에 침적된다.
도 19에 도시된 바와 같이, 솔더 범프(441')가 제1 표면(422)에서 노출되어 있는 도전성 요소(430)의 대응하는 도전성 요소와 정렬되도록, 서브어셈블리(412)가 기판(420) 위에 정렬된다. 다른 예로서, 솔더 마스크층(486)이 화학적 또는 기계적 수단 중의 하나에 의해 제거될 수 있으며, 고체 상태의 금속층(484)이 금소 요소(440)를 형성하도록 예컨대 레이저 에칭 등을 이용하여 에칭되어, 솔더 마스크층(486)의 홀(488)에 의해 그 안에 형성되는 실질적으로 원통형의 부분을 제외하고는 도 14에 도시된 서브어셈블리(412)와 유사한 서브어셈블리가 발생된다.
도 20에 도시된 바와 같이, 솔더 범프(441')는 그 후 솔더 범프에 열을 감함으로써 리플로우된다. 이것은 솔더 범프(441')를 접합 금속 매스(441)로 형성되게 하고, 금속 요소(440)를 도전성 요소(430)에 부착한다. 그리고나서, 기계적 가공 또는 에칭에 의해서와 같이 캐리어(480)가 선택적으로 제거되어, 고체 상태의 금속층(484) 위에 마스크부(480')가 남게 된다. 그리고나서, 고체 상태의 금속층(484)에 에칭 공정이 가해져 도 21에 도시된 바와 같이 분리된 금속 요소(440)가 된다. 그리고나서, 마스크부(480')가 제거되어 단부 표면(442)을 노출시킨다. 그리고나서, 도 22에 도시된 바와 같이 솔더 마스크층(486)이 제거될 수 있거나, 또는 인캡슐런트층(450)의 일부분을 형성하기 위해 제위치에 남게 될 수 있다. 그 후, 그 결과의 어셈블리(410")가 전술한 단계들 중의 선택된 단계에 따라 마무리된다.
도 7에 도시된 바와 같이 미소전자 어셈블리(410)를 제조하기 위한 다른 단계들이 도 23 내지 도 25에 도시되어 있다. 이들 단계에서, 솔더 범프(441')가 도전성 부분(430) 상에 형성되며, 금속 요소(440)가 캐리어(480) 상에 개별 요소로서(도 23) 또는 고체 상태의 금속층(484) 내에(도 25) 형성된다. 솔더 범프(441')는 그리고나서 접합 금속 매스(441)를 형성하기 위해 리플로우된다. 도 25에 도시된 바와 같이, 접합 금속부(440a)를 실질적으로 원통형 형상으로 하기 위한 몰드로서 작용하도록, 대응하는 홀(488)이 사이에 형성되는 솔더 마스크층(486)이 고체 상태의 금속층(484) 위에 가해진다. 리플로우 후, 도 25에 도시된 구조물은 도 20에 도시된 구조물과 실질적으로 유사하게 될 것이고, 이에 대해 설명한 단계들을 따라 마무리될 수 있다. 도 24에 도시된 캐리어(480)가 제거되어 도 16의 구조물과 유사한 구조물로 될 수 있으며, 이에 대해 설명한 단계들을 따라 마무리될 수 있다.
전술한 구조물들은 다양한 전자 시스템의 구성에 활용될 수 있다. 예컨대, 본 발명의 추가의 실시예에 따른 시스템(513)은 다른 전자 부품(514, 515)과 함께 전술한 바와 같은 미소전자 어셈블리(510)를 포함한다. 도시된 예에서, 부품 514는 반도체칩인 반면, 부품 515는 디스플레이 화면이지만, 다른 부품이 이용될 수도 있다. 물론, 예시를 명확하게 하기 위해 도 26에는 단지 2개의 추가 부품만이 도시되어 있지만, 시스템은 이러한 부품의 어떠한 개수도 포함할 수 있다. 전술한 바와 같은 미소전자 어셈블리(510)는 예컨대 도 1과 관련하여 전술한 바와 같은 미소전자 어셈블리이어도 되고, 또는 도 2를 참조하여 설명한 바와 같은 복수의 미소전자 어셈블리를 통합하는 구조물이어도 된다. 미소전자 어셈블리(510)는 도 3 내지 도 25에 설명된 실시예 중의 임의의 실시예를 추가로 포함할 수 있다. 추가의 변형으로, 복수의 변형예가 제공될 수 있으며, 임의의 개수의 이러한 구조물이 사용될 수 있다.
미소전자 어셈블리(510) 및 부품(514, 515)은 점선으로 개략적으로 나타낸 공통 하우징(516)에 탑재되며, 요구된 회로를 형성하기 위해 필요한 경우에는 서로 전기적으로 상호접속된다. 도시된 일례의 시스템에서, 시스템은 가요성 인쇄회로 기판과 같은 회로 패널(517)을 포함하며, 회로 패널은 부품들과 서로 상호접속하는 다수의 도전체(518)를 포함하며, 도 26에는 도전체 중의 하나만이 도시되어 있다. 그러나, 이것은 단지 예시를 위한 것이며, 전기 접속을 구성하기 위한 어떠한 적합한 구조도 이용될 수 있다.
하우징(506)은 예컨대 셀룰러 전화 또는 PDA(personal digital assistant)에 이용할 수 있는 타입의 휴대 가능한 하우징으로서 도시되어 있으며, 화면(515)은 하우징의 표면에 노출되어 있다. 미소전자 어셈블리(510)가 이미징 칩과 같은 감광성 요소를 포함하는 경우에는, 구조물에 대해 광을 라우팅하기 위해 렌즈(519) 또는 기타 광학 장치가 제공될 수 있다. 또한, 도 26에 도시된 간략화된 시스템은 단지 예시를 위한 것이며, 데스크탑 컴퓨터, 라우터 등과 같은 흔히 고정된 구조물로서 간주되는 시스템을 포함한 다른 시스템이 전술한 구조물을 이용하여 구성될 수 있다.
본 발명을 특정 실시예를 참조하여 설명하였지만, 이들 실시예는 본 발명의 원리 및 적용에 대한 예시를 위한 것에 불과하다는 것을 이해할 것이다. 따라서, 첨부된 청구범위에 의해 정해지는 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않고서도, 예시 실시예에 대하여 다양한 수정이 이루어질 수 있고, 또한 다른 구성이 고안될 수 있다는 것을 이해할 것이다.

Claims (50)

  1. 미소전자 패키지에 있어서,
    제1 영역 및 제2 영역을 포함하며, 제1 표면 및 상기 제1 표면으로부터 원격으로 위치된 제2 표면을 갖는 기판;
    상기 제1 표면 상의 상기 제1 영역 위에 놓여지는 하나 이상의 미소전자 요소;
    상기 제2 영역 내에서 상기 기판의 상기 제1 표면과 상기 제2 표면 중의 하나에서 노출되어 있고, 적어도 몇몇이 상기 하나 이상의 미소전자 요소에 전기 접속되는 제1 도전성 요소;
    상기 제1 도전성 요소 위에 놓여지며, 베이스 및 상기 베이스로부터 원격으로 위치되는 단부 표면을 갖는 실질적으로 고체 상태의 금속 포스트;
    상기 금속 포스트를 상기 제1 도전성 요소와 연결하는 접합 금속으로서, 상기 금속 포스트의 베이스에 인접하는 상부 표면 및 상기 제1 도전성 요소에 인접하는 반대편의 하부 표면을 갖고, 상기 금속 포스트의 폭과 동일한 폭을 갖는, 접합 금속; 및
    적어도 상기 기판의 상기 제2 영역 위에 놓여지고, 상기 기판으로부터 원격으로 위치되는 표면을 갖는 몰딩된 유전체층으로서, 상기 금속 포스트의 상기 단부 표면이 상기 몰딩된 유전체층의 표면에서 적어도 부분적으로 노출되어 있는, 상기 몰딩된 유전체층
    을 포함하고,
    상기 접합 금속의 높이가 적어도 상기 기판의 상기 제2 영역 위에 놓여지는 상기 몰딩된 유전체층의 두께의 적어도 60%를 통해 연장되는, 미소전자 패키지.
  2. 제1항에 있어서,
    상기 제1 도전성 요소의 적어도 몇몇이 상기 제2 영역 내의 상기 기판의 상기 제2 표면에서 노출되어 있으며, 상기 몰딩된 유전체층이 적어도 상기 제2 표면 위에 놓여지는, 미소전자 패키지.
  3. 제1항에 있어서,
    상기 제1 도전성 요소가 상기 제2 영역 내의 상기 기판의 상기 제1 표면에서 노출되어 있으며, 상기 몰딩된 유전체층이 적어도 상기 제1 표면 위에 놓여지는, 미소전자 패키지.
  4. 제3항에 있어서,
    상기 기판의 상기 제2 표면에서 노출되어 있고, 상기 제1 도전성 요소의 적어도 몇몇과 전기 접속되는 제2 도전성 요소를 더 포함하는, 미소전자 패키지.
  5. 삭제
  6. 제1항에 있어서,
    상기 몰딩된 유전체층이 상기 미소전자 요소 위에 놓여지는, 미소전자 패키지.
  7. 제1항에 있어서,
    상기 몰딩된 유전체층이 상기 제1 영역 위의 제1 높이 및 상기 제2 영역 위의 제2 높이를 가지며, 상기 제1 높이가 상기 제2 높이와는 상이한, 미소전자 패키지.
  8. 제7항에 있어서,
    상기 제1 높이가 상기 제2 높이보다 큰, 미소전자 패키지.
  9. 제1항에 있어서,
    상기 금속 포스트의 상기 단부 표면이 상기 몰딩된 유전체층의 표면과 공통 평면을 이루는, 미소전자 패키지.
  10. 제9항에 있어서,
    상기 몰딩된 유전체층의 표면에서 노출되어 있고, 상기 금속 포스트와 전기 접속되는 도전성 패드를 더 포함하는, 미소전자 패키지.
  11. 제1항에 있어서,
    상기 금속 포스트의 상기 단부 표면이 상기 기판의 제1 표면과 상기 몰딩된 유전체층의 표면 사이에 위치되며, 상기 몰딩된 유전체층이 상기 금속 포스트의 상기 단부 표면을 노출시키도록 외측 표면으로부터 연장하여 그 안에 형성되는 홀을 갖는, 미소전자 패키지.
  12. 제1항에 있어서,
    상기 몰딩된 유전체층이 적어도 상기 기판의 상기 제2 영역 위에 놓여지는 주표면을 가지며, 상기 금속 포스트의 상기 단부 표면이 상기 주표면 위로 돌출하는, 미소전자 패키지.
  13. 제1항에 있어서,
    상기 금속 포스트가 상기 단부 표면에서의 더 큰 폭으로부터 상기 제1 도전성 요소를 향하는 방향으로 테이퍼되는, 미소전자 패키지.
  14. 제13항에 있어서,
    상기 금속 포스트가 축을 중심으로 하는 회전면(surface of revolution)을 갖는, 미소전자 패키지.
  15. 제1항에 있어서,
    상기 금속 포스트는 그 형상이 원통형인, 미소전자 패키지.
  16. 제1항에 있어서,
    상기 금속 포스트가 상기 접합 금속에 인접한 베이스 영역과 말단부에 인접한 팁 영역(tip region)을 포함하고, 상기 금속 포스트의 각각이 축과 원주방향 표면(circumferential surface)을 가지며, 상기 원주방향 표면은, 원주방향 벽부의 경사가 상기 팁 영역과 상기 베이스 영역 사이의 경계에서 급격하게 변경되도록, 상기 축을 따라 수직 방향으로 상기 축을 향해 또는 상기 축으로부터 멀어지도록 경사지는, 미소전자 패키지.
  17. 제1항에 있어서,
    상기 금속 포스트가 구리, 니켈, 금, 및 이들의 임의의 조합물로 이루어지는 군에서 선택된 재료로 본질적으로 이루어지는, 미소전자 패키지.
  18. 제17항에 있어서,
    상기 접합 금속이 300℃ 미만의 용융 온도를 갖는, 미소전자 패키지.
  19. 제1항에 있어서,
    상기 금속 포스트의 높이가 적어도 상기 기판의 상기 제2 영역 위에 놓여지는 상기 몰딩된 유전체층의 두께의 적어도 60%를 통해 연장하는, 미소전자 패키지.
  20. 삭제
  21. 제1항에 있어서,
    상기 금속 포스트가 패드인, 미소전자 패키지.
  22. 제1항에 있어서,
    상기 몰딩된 유전체층의 외측 표면 상에 배치된 제2 기판과, 상기 제2 기판의 표면에서 노출되어 있고 상기 금속 포스트의 단부 표면에 전기 접속되는 제2 도전성 패드를 더 포함하는, 미소전자 패키지.
  23. 미소전자 어셈블리에 있어서,
    청구항 1에 따른 제1 미소전자 패키지; 및
    표면에서 노출되어 있는 복수의 접속 요소를 갖는 외측 표면 및 상기 접속 요소에 전기 접속된 미소전자 요소를 포함하는 제2 미소전자 패키지
    를 포함하며,
    상기 제2 미소전자 패키지의 상기 외측 표면의 적어도 일부분이 상기 몰딩된 유전체층의 표면의 적어도 일부분 위에 놓여지며, 상기 제2 미소전자 패키지의 상기 접속 요소가 상기 제1 미소전자 패키지의 도전성 돌출부의 단부 표면에 전기적 및 기계적으로 연결되는,
    미소전자 어셈블리.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
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  38. 삭제
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  40. 삭제
  41. 삭제
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  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 청구항 1에 따른 미소전자 패키지와, 상기 미소전자 패키지에 전기 접속되는 하나 이상의 다른 전자 부품을 포함하는 시스템.
  48. 제47항에 있어서,
    상기 미소전자 패키지 및 상기 다른 전자 부품이 탑재되는 하우징을 더 포함하는 시스템.
  49. 제1항에 있어서,
    상기 접합 금속의 상부 표면의 폭은 상기 금속 포스트의 베이스의 폭과 동일한, 미소전자 패키지.
  50. 제1항에 있어서,
    상기 금속 포스트의 제1 금속 포스트가 제1 신호 전위를 전달하기 위해 구성되고, 상기 금속 포스트의 제2 금속 포스트가 제2 전위를 동시에 전달하기 위해 구성되며, 상기 제2 전위는 상기 제1 신호 전위와는 상이한, 미소전자 패키지.
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