CN111816628A - 半导体封装结构和封装方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体封装结构和封装方法，涉及半导体封装技术领域。该半导体封装结构包括基板、第一硅板、第二硅板和电子器件。第一硅板包括相对设置的第一表面和第二表面，第二硅板包括相对设置的第三表面和第四表面，第一表面与基板连接，第二硅板的第三表面连接于第二表面；第二硅板在第二表面上的投影面积小于第二表面的面积。第一硅板和第二硅板的双面分别设有线路层，四个线路层通过导电柱连通，电子器件设于第二表面和/或第四表面，以增加电子器件的集成度和功能多样化。

Description

半导体封装结构和封装方法
技术领域
本发明涉及半导体封装技术领域，具体而言，涉及一种半导体封装结构和封装方法。
背景技术
随着半导体行业的快速发展，硅通孔技术（Through Silicon Via，缩写TSV）能实现芯片Die与Die间的垂直互连，通过在硅（Si）上打通孔进行芯片间的互连，有效缩短互连线长度，减少信号传输延迟和损失，降低功耗和封装体积，实现多功能、高性能的芯片系统级封装，现有COWOS(Chip-on-Wafer-on-Substrate)是台积电推出的2.5D封装技术，也称为晶圆级封装。
其中，COWOS主要针对高端市场，互连线的数量、密度和封装尺寸都比较大，难以实现更高密度集成。
发明内容
本发明的目的包括，例如，提供了一种半导体封装结构和封装方法，其能够实现更高密度集成，半导体产品结构更加紧凑，功能更加丰富。
本发明的实施例可以这样实现：
第一方面，本发明实施例提供一种半导体封装结构，包括基板、第一硅板、第二硅板和电子器件；
所述第一硅板包括相对设置的第一表面和第二表面，所述第二硅板包括相对设置的第三表面和第四表面，所述第一表面与所述基板连接，所述第二硅板的第三表面连接于所述第二表面；所述第二硅板在所述第二表面上的投影面积小于所述第二表面的面积；
所述第一表面设有第一线路层，所述第二表面设有第二线路层，所述第三表面设有第三线路层，所述第四表面设有第四线路层；所述第一硅板和所述第二硅板上设有导电柱，以使所述第一线路层、所述第二线路层、所述第三线路层和所述第四线路层连通；
所述电子器件设于所述第二表面和/或所述第四表面。
在可选的实施方式中，所述第一硅板和所述第二硅板之间设有第一缓冲体，所述第一缓冲体的一侧与所述第二表面连接，另一侧与所述第三表面连接。
在可选的实施方式中，所述第一硅板和所述基板之间设有第二缓冲体，所述第二缓冲体的材质与所述第一缓冲体的材质相同。
在可选的实施方式中，所述基板上开设有安装凹槽，所述第一硅板设于所述安装凹槽内，且所述第一硅板与所述安装凹槽之间设有所述第二缓冲体。
在可选的实施方式中，所述基板内设有第五线路层，所述第二线路层与所述第五线路层通过导线连接，所述基板上设有保护胶，以保护所述导线。
在可选的实施方式中，所述第二缓冲体包括相互连接的本体和周壁，所述本体设于所述基板和所述第一表面之间，所述周壁包覆所述第一硅板的四周，且所述周壁的高度不低于所述第一硅板的高度。
第二方面，本发明实施例提供一种封装方法，包括：
提供一基板；
提供第一硅板；所述第一硅板包括相对设置的第一表面和第二表面，所述第一表面设有第一线路层，所述第二表面设有第二线路层；
提供第二硅板；所述第二硅板包括相对设置的第三表面和第四表面，所述第三表面设有第三线路层，所述第四表面设有第四线路层；
在所述第一硅板和所述第二硅板上设置导电柱，以使所述第一线路层、所述第二线路层、所述第三线路层和所述第四线路层连通；
将所述第一表面与所述基板连接，所述第二硅板的第三表面连接于所述第二表面；所述第二硅板在所述第二表面上的投影面积小于所述第二表面的面积；
在所述第一硅板和所述第二硅板之间设置第一缓冲体，所述第一缓冲体设于所述第二表面与所述第三表面之间；
在所述第二表面和/或所述第四表面贴装电子器件。
在可选的实施方式中，所述将所述第一表面与所述基板连接的步骤包括：
在所述基板与所述第一硅板之间设置第二缓冲体，所述第二缓冲体的材质与所述第一缓冲体的材质相同。
在可选的实施方式中，所述将所述第一表面与所述基板连接的步骤还包括：
在所述基板上开设安装凹槽；
将所述第一硅板设于所述安装凹槽内。
在可选的实施方式中，所述提供第一硅板的步骤还包括：
在所述第一硅板上设置第一转接锡球，所述第一转接锡球与所述基板连接；
在所述基板远离所述第一硅板的一侧开设植球槽，以露出所述第一转接锡球；
融化所述第一转接锡球；
在所述植球槽内植球，形成第二转接锡球，所述第二转接锡球从所述基板远离所述第一硅板的一侧露出。
本发明实施例的有益效果包括，例如：
本发明实施例提供的半导体封装结构，在第一硅板的双面分别设置第一线路层和第二线路层，在第二硅板的双面分别设置第三线路层和第四线路层，四个线路层通过导电柱连通。通过双面布线以及在第二表面和/或第四表面贴装电子器件，有利于实现更多电子器件的集成，集成度更高，结构更加紧凑，功能更加丰富多样。
本发明实施例提供的封装方法，将第一硅板和第二硅板层叠设置，并分别在第一硅板和第二硅板的双面布设线路层，多个线路层通过导电柱电连接。通过双面布线实现更多线路布设，从而提高电子器件的集成度。并且第一硅板的尺寸大于第二硅板的尺寸，第一硅板和第二硅板上均可以贴装电子器件，结构更加紧凑，集成数量更多，增加半导体封装结构的功能多样性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的半导体封装结构的一种示意图；
图2为本发明第一实施例提供的半导体封装结构的第一硅板的示意图；
图3为本发明第一实施例提供的半导体封装结构的基板的制作示意图；
图4为本发明第一实施例提供的半导体封装结构的第一硅板的制作示意图；
图5为本发明第一实施例提供的半导体封装结构的第二硅板的制作示意图；
图6为本发明第一实施例提供的封装方法中，第一硅板和第二硅板连接的结构示意图；
图7为本发明第一实施例提供的封装方法中，蚀刻第二硅板的制作示意图；
图8为本发明第一实施例提供的封装方法中，TSV穿孔的制作示意图；
图9为本发明第一实施例提供的封装方法中，第二硅板的第四线路层的制作示意图；
图10为本发明第一实施例提供的封装方法中，第一硅板安装至基板的制作示意图；
图11为本发明第一实施例提供的封装方法中，贴装电子器件的制作示意图；
图12为本发明第一实施例提供的封装方法中，进行第二转接锡球植球的制作示意图；
图13为本发明第一实施例提供的封装方法中，切割基板前的结构示意图；
图14为本发明第二实施例提供的半导体封装结构的示意图；
图15为本发明第二实施例提供的半导体封装结构的基板的示意图；
图16为本发明第二实施例提供的封装方法中，第四线路层的制作示意图；
图17为本发明第二实施例提供的封装方法中，贴装和塑封电子器件的制作示意图；
图18为本发明第二实施例提供的封装方法中，制作第一转接锡球的示意图。
图标：100-半导体封装结构；110-基板；111-第五线路层；113-第三焊点；114-第四焊点；115-安装凹槽；116-第五焊点；120-第一硅板；1201-第一表面；1202-第二表面；121-第一线路层；122-载体；123-第二线路层；124-第一焊点；125-第二焊点；126-第一介电层；127-第二介电层；130-第二硅板；1301-第三表面；1302-第四表面；131-第三线路层；133-第四线路层；135-第三介电层；136-第四介电层；140-电子器件；141-IC器件；143-元器件；145-IC芯片；147-电子元件；150-第一缓冲体；155-导电柱；151-导线；153-保护胶；160-第二缓冲体；161-本体；163-周壁；171-第一转接锡球；172-第二转接锡球；173-金属焊球；180-塑封体。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
2.5D封装体的现有技术中，不同的封装体使用不同的材料，不同材料间的CTE（coefficient of thermal expansion，热膨胀系数）不同，在产品回流焊接过程中，容易导致产品翘曲，从而导致锡球与基板之间桥接或虚焊；并且，现有转接板的RDL（redistributionlayer，重布线层）线路布设比较单一，产品集成度较低。
为了克服现有技术中的缺陷，本申请提出了一种半导体封装结构100和封装方法，通过在第一硅板120和第二硅板130上进行双面线路布设，RDL线路布线更丰富，能够集成更多的电子器件140，从而提高产品的集成度，增加多样化的功能。
第一实施例
请参考图1和图2，本实施例提供了一种半导体封装结构100，包括基板110、第一硅板120、第二硅板130和电子器件140。电子器件140包括但不限于各类芯片，比如IC器件141和元器件143，元器件143包括但不限于电容、电感和电阻等。第一硅板120设于基板110上，第二硅板130层叠于第一硅板120上，电子器件140分别设于基板110、第一硅板120和第二硅板130上，并且通过第一硅板120和第二硅板130上的线路层与基板110实现电连接。详细地，第一硅板120包括相对设置的第一表面1201和第二表面1202，第二硅板130包括相对设置的第三表面1301（见图5）和第四表面1302（见图5），第一表面1201与基板110连接，第二硅板130的第三表面1301连接于第一硅板120的第二表面1202；第二硅板130在第二表面1202上的投影面积小于第二表面1202的面积。第一表面1201设有第一线路层121，第二表面1202设有第二线路层123，第三表面1301设有第三线路层131，第四表面1302设有第四线路层133；第一硅板120和第二硅板130上设有导电柱155，以使第一线路层121、第二线路层123、第三线路层131和第四线路层133连通。电子器件140设于第二表面1202和/或第四表面1302。容易理解，电子器件140设于第一硅板120的第二表面1202，或者电子器件140设于第二硅板130的第四表面1302，或者，第一硅板120和第二硅板130上同时设置电子器件140。本实施例中，第二硅板130设于第一硅板120的中部，即第一硅板120的两端露出，露出部分可以用于贴装电子器件140。本实施例提供的半导体封装结构100，通过在第一硅板120和第二硅板130的双面分别设置线路层，达到更多线路层的布线，有利于集成更多的电子器件140，提高电子产品的集成度；封装结构更加紧凑，有利于缩减电子产品的封装尺寸，并且增加电子产品功能多样化。
可选地，第一硅板120和第二硅板130采用硅穿孔TSV技术，在第一硅板120和第二硅板130之间开设通孔，在通孔内填充银浆、铜浆或其它导电胶，固化后在通孔内形成导电柱155，用于连接各层线路层。容易理解，导电柱155的长度根据各层线路层之间的相对距离而定，导电柱155的数量可以是一个或多个，设置多个导电柱155时，各个导电柱155的长度可以一致，也可以不一致，比如，有些导电柱155用于连接第一线路层121和第二线路层123，有些导电柱155用于连接第一线路层121和第三线路层131，有些导电柱155用于连接第一线路层121和第四线路层133，有些导电柱155用于连接第二线路层123和第三线路层131，有些导电柱155用于连接第二线路层123和第四线路层133，有些导电柱155用于同时连接第一线路层121、第二线路层123和第三线路层131，有些导电柱155用于同时连接第二线路层123、第三线路层131和第四线路层133，有些导电柱155用于同时连接第一线路层121、第三线路层131和第四线路层133，有些导电柱155用于同时连接第一线路层121、第二线路层123、第三线路层131和第四线路层133等，这里不作具体限定。
第二表面1202和第四表面1302还分别设有用于贴装电子器件140的第一焊点124，第一焊点124与对应的线路层电连接，即第二表面1202上的第一焊点124与第二线路层123连通，第四表面1302上的第一焊点124与第四线路层133连通。第一表面1201还设有用于与基板110电连接的第二焊点125，第二焊点125与第一线路层121连接，第二焊点125用于植第一转接锡球171。需要说明的是，导电柱155的设置，只要能满足各层线路层电性连通，确保贴装的电子器件140与基板110电性连接即可，这里不作具体限定。
进一步地，第一硅板120和第二硅板130之间设有第一缓冲体150，第一缓冲体150的一侧与第二表面1202连接，另一侧与第三表面1301连接，即第一缓冲体150设于第二表面1202和第三表面1301之间。第一缓冲体150的设置，能够减少第一硅板120和第二硅板130的结构应力，以及减少第一硅板120与基板110间的结构应力，起到缓冲作用。并且，第一缓冲层的设置，能够防止进行硅穿孔时打孔偏移，提高打孔质量，实现多层线路层的垂直互连，有效缩短互连线长度，减少信号传输延迟和损失，降低功耗和封装体积。
进一步地，第一硅板120和基板110之间设有第二缓冲体160，第二缓冲体160的材质与第一缓冲体150的材质相同。相同的材料的第一缓冲体150和第二缓冲体160的杨氏模量一致，CTE系数也一致，可起到结构对称设置，有利于消除结构应力，结构更加稳定。可选地，第一缓冲体150和第二缓冲体160采用胶材，不仅起到缓冲作用，利用胶材特性使第一硅板120和第二硅板130连接更加可靠，第一硅板120和基板110连接更加可靠，提高结构强度和稳定性，还能起到散热的作用。
可选的，基板110上开设有安装凹槽115（见图3），第一硅板120设于安装凹槽115内，且第一硅板120与安装凹槽115之间设有第二缓冲体160。安装凹槽115的设置，可以降低封装结构的整体高度，有利于电子产品轻薄化设计。并且，由于基板110上开设了安装凹槽115，第二表面1202和基板110正面之间的高度差降低，有利于通过打线的方式实现第二表面1202上的第二线路层123和基板110内的第五线路层111的电连接，即第二线路层123与第五线路层111通过导线151连接，这样以便于在基板110上实现更多布线，可以在基板110上集成更多的电子器件140，提高集成度。进一步地，基板110上设有保护胶153，以保护打线所用的导线151。
本实施例中，安装凹槽115的槽深与第一硅板120的高度大约相等，第一硅板120设于安装凹槽115后，第二缓冲体160填充于安装凹槽115内，即安装凹槽115的槽底与第一硅板120的第一表面1201之间有第二缓冲层，安装凹槽115的槽壁与第一硅板120的外周面之间也设有第二缓冲层。可选地，基板110的正面上还设有与第五线路层111连接的第三焊点113（见图3），用于实现电子器件140的贴装，比如，也可以将电子器件140直接贴装在基板110上，不限于正装或倒装的方式。第三焊点113设于安装凹槽115的外围，以便于集成更多的电子器件140。
本实施例提供的半导体封装结构100，其封装方法如下：
S10：提供一基板110。请参考图3，完成基板110的线路层布设，在基板110的正面设置第三焊点113，在基板110的背面设置第四焊点114，第三焊点113和第四焊点114分别与基板110内的第五线路层111电性连通。在基板110的正面开设安装凹槽115，开设方式可以是激光开槽或其它方式，这里不作具体限定。在安装凹槽115的槽底设置第五焊点116。上述步骤可以在板厂内预先制作好。
S20：提供第一硅板120。请参考图4，第一硅板120包括相对设置的第一表面1201和第二表面1202，第一表面1201用于靠近基板110设置，第二表面1202用于靠近第二硅板130设置。在第一表面1201贴装载体122，载体122与第一表面1201之间设有UV膜（图未示），载体122用于消除制程过程中的翘曲现象，载体122的材料可以为玻璃、氧化硅或金属等。在第二表面1202布设第二线路层123，具体布设方式可以是先在第二表面1202涂布一层绝缘保护层，再以曝光显影的方式定义新的导线151图案，然后利用电镀技术制作RDL布线，完成第二线路层123的布置，包括第二表面1202上第一焊点124的设置。在第二线路层123上涂布第二介电层127，用于保护制作好的第二RDL线路层，第二介电层127的材料可以为环氧树脂、氧化硅等，完成第二表面1202上的第二RDL线路层设置。
S30：通过紫外光照射UV膜，使UV膜失去粘性。翻转第一硅板120，在第二表面1202贴上载体122，在第一表面1201上制作第一线路层121，其具体制作方法与第二线路层123一致，这里不再赘述。在第一线路层121上涂布第一介电层126，用于保护制作好的第一RDL线路层，并在第一介电层126上完成第二焊点125的制作，第二焊点125与第一线路层121连通，用于植球。第一硅板120制作好待用。
S40：提供第二硅板130。请参考图5，第二硅板130包括相对设置的第三表面1301和第四表面1302，在第四表面1302贴装载体122，在第三表面1301制作第三线路层131，并在第三线路层131上涂布第三介电层135，以保护第三线路层131。
S50：请参考图6，在制作好的第一硅板120的第二表面1202涂布胶层，将制作好的上述第二硅板130贴装在第一硅板120上，第二硅板130的第三表面1301与第一硅板120的第二表面1202连接，固化胶层，通过涂布的胶层粘性实现可靠固定，增强结合力；固化后的胶层形成第一缓冲体150，由于胶层材料特性起到缓冲、散热作用。该胶层为不导电胶。该工艺中，第一硅板120的第一表面1201贴装有载体122，用于避免制作过程中第一硅板120出现翘曲等现象，消除应力。
S60：请参考图7，在第四表面1302上贴保护膜，利用保护膜将需要保护的区域保护后，再次利用化学药剂蚀刻未保护区域，蚀刻至第一硅板120的第二表面1202，漏出第二表面1202上的第一焊点124；蚀刻后，第一硅板120的两端露出，有利于集成更多的电子器件140。当然，也可以采用激光切割等技术对第二硅板130进行切割，使第一硅板120的两端露出，这样，第二硅板130的第三表面1301位于第二表面1202的中部，第二硅板130在第二表面1202上的投影面积小于第二表面1202的面积，有利于在第一硅板120上集成更多的电子器件140，提高集成度。
S70：请参考图8，去除保护膜，在叠装好的第一硅板120和第二硅板130结构上，利用TSV技术进行硅穿孔，在第一硅板120和第二硅板130上形成通孔，再进行导电铜塞孔，包括但不限于在通孔内填充银浆、铜浆或其它导电胶，或采用电镀铜方式等形成TSV导电柱155。
S80：请参考图9，在第二硅板130的第四表面1302制作第四线路层133，包括第四表面1302上第一焊点124的制作，具体地，先在第四表面1302涂布一层绝缘保护层，再以曝光显影的方式定义新的导线151图案，即第四线路层133，然后利用电镀技术制作第四表面1302上的第一焊点124。在第四线路层133上涂布第四介电层136，以保护第四线路层133和第一焊点124。需要说明的是，上述的第一介电层126、第二介电层127、第三介电层135和第四介电层136可以采用相同的材料，比如可以为环氧树脂、氧化硅等，这里不作具体限定。
S90：去除第一硅板120的第一表面1201上的载体122，对第一表面1201上的第二焊点125进行植球工艺，形成第一转接锡球171。之后利用切割机台将第一硅板120和第二硅板130切割分离成单颗。
S100：请参考图10，将第一硅板120贴装在基板110的安装凹槽115内，第一表面1201上植的第一转接锡球171与安装凹槽115的槽底的第五焊点116焊接，实现电连接。在安装凹槽115与第一硅板120之间填充胶层，胶层固化后形成第二缓冲体160，第二缓冲体160的材质与第一缓冲体150的材质一样，杨氏模量、热膨胀系数等均相同，起到结构对称作用，有利于消除结构应力。
S110：请参考图11，在基板110的正面、第一硅板120的第二表面1202以及第二硅板130的第四表面1302上分别贴装所需的电子器件140，包括但不限于IC器件141、元器件143等，实现多IC器件141集成化，提高芯片集成度和功能多样性。贴装方式可以采用正装或倒装，本实施例中采用的是倒装方式。在基板110和第一硅板120的第二表面1202之间进行打线，以连接基板110正面的第三焊点113和第一硅板120的第二表面1202上的第二线路层123，使第二线路层123与第五线路层111电连接，并利用保护胶153来保护打线所需的导线151线弧，保护胶153为不导电胶。需要说明的是，贴装的电子器件140数量根据实际情况而定，根据数量的不同，可以仅在第一硅板120或第二硅板130上贴装电子器件140，也可以同时在第一硅板120和第二硅板130上贴装电子器件140；或者，也可以同时在第一硅板120、第二硅板130和基板110上分别贴装电子器件140，甚至可以在第一硅板120的电子器件140上继续叠装其他电子器件140，以提高集成度，使封装结构更加紧凑，降低2.5D封装结构的尺寸，这里不作具体限定。
S120：请参考图12和图13，利用激光钻孔技术，从基板110背面钻孔，开设植球槽，漏出第一硅板120的第一表面1201上的第一转接锡球171；再次进行激光植球工艺，融化第一转接锡球171，在植球槽内植球，形成第二转接锡球172，第二转接锡球172从基板110远离第一硅板120的一侧露出。在基板110背面的第四焊点114植球，形成基板110背面的金属焊球173，第二转接锡球172的高度与基板110背面金属焊球173的高度一致。利用切割机台将基板110切割分离成单颗，完成半导体的封装工艺。
需要说明的是，第二转接锡球172与基板110背面的金属焊球173可以通过基板110内部线路连通，作为半导体封装结构100的整体输出引脚，用于与其它电路模块连接。或者，第二转接锡球172与基板110背面的金属焊球173也可以相互独立，作为各自独立模块的输出引脚，比如，在转接模块上集成一类芯片或元件，作为独立的功能模块，通过第二转接锡球172与其它电路模块连接；在基板110上集成另一类芯片或元件，作为独立的功能模块，通过基板110背面的金属焊球173与其它电路模块连接。这样有利于实现功能模块化的设计，便于后期对独立模块的维护和更换。本实施例中采用的电子器件140是塑封好的器件模块，只需将电子器件140直接贴装在基板110、第一硅板120和第二硅板130上即可，无需额外的塑封工艺流程，大大节约了封装周期，提高封装效率。本实施例通过对第二硅板130进行切割或蚀刻，使得第一硅板120的尺寸大于第二硅板130的尺寸，这样第一硅板120的两端可以集成更多的电子器件140，提高集成度。并且在第一硅板120和第二硅板130之间设置第一缓冲体150，防止TSV穿孔偏移，减少结构应力，实现缓冲和散热作用。同时，在基板110和第一硅板120之间设置第二缓冲体160，第一缓冲体150和第二缓冲体160的材料一致，杨氏模量和热膨胀系数一致，起到结构对称作用，有利于消除结构应力，结构更加稳定，提高结构强度。在基板110上开设安装凹槽115，有利于降低封装结构整体高度，并且有利于基板110和第一硅板120的打线操作，连接更加稳定、可靠，通过打线使得基板110的第五线路层111和第一硅板120的第二线路层123电连接，能够在基板110上实现更多布线，以便于在基板110上集成更多的电子器件140。
第二实施例
请参考图14，本实施例提供的一种半导体封装结构100，与第一实施例相比，其电子器件140采用裸露芯片，需要增加塑封体180对电子器件140进行保护。此外，基板110上并未开设安装凹槽115，第一硅板120和第二硅板130叠装后，直接设置在基板110的正面。详细地，该半导体封装结构100包括基板110、第一硅板120、第二硅板130和电子器件140。第一硅板120设于基板110上，第二硅板130层叠于第一硅板120上，第一硅板120的尺寸大于第二硅板130的尺寸，第二硅板130叠装于第一硅板120的中部，第一硅板120的两端露出，以便于电子器件140的叠装，提高集成度。
可选地，第一硅板120的正反两面分别设有第一线路层121和第二线路层123，第二硅板130的正反两面分别设有第三线路层131和第四线路层133，第一硅板120和第二硅板130之间设有第一缓冲体150，第一硅板120和第二硅板130采用TSV穿孔技术，形成通孔，并采用比如在通孔内电镀铜层的方式等形成导电柱155，以使第一线路层121、第二线路层123、第三线路层131和第四线路层133电连接。电子器件140分别设于第一硅板120、第二硅板130和基板110上，并且通过第一硅板120和第二硅板130上的线路层与基板110实现电连接。可选地，电子器件140包括IC芯片145和电子元件147，IC芯片145倒装设于第一硅板120和第二硅板130上。
在第一硅板120上设置塑封体180，塑封体180用于将第一硅板120上的电子器件140、第二硅板130上的电子器件140进行塑封保护，第一硅板120、第二硅板130和塑封体180作为一个整体，形成转接模块。在第一硅板120远离塑封体180的一侧设有第一转接锡球171，将转接模块整体设置在基板110的正面，使第一转接锡球171与基板110正面的焊点焊接，在基板110和转接模块之间填充胶体，胶体为不导电胶体，胶体固化后形成第二缓冲体160。第二缓冲体160包括相互连接的本体161和周壁163，本体161设于基板110正面和第一表面1201之间，周壁163包覆第一硅板120的四周，且周壁163的高度不低于第一硅板120的高度。需要说明的是，在填充胶体时，使胶体沿第一硅板120的侧壁进行爬胶，形成周壁163，爬胶高度不低于第一硅板120的高度，这样胶体固化后，可以对第一硅板120的侧壁起到保护作用。
本实施例提供的半导体封装结构100，其具体封装方法如下：
S101：提供一基板110。请参考图15，完成基板110的线路层布设以及基板110正面的焊点和背面焊点的设置，该基板110可以在板厂内完成制作。
S102：提供第一硅板120。在第一硅板120的正反两面分别设置第一线路层121和第二线路层123，在第一线路层121上涂布第一介电层126，以保护第一线路层121。在第二线路层123上涂布第二介电层127，以保护第二线路层123。第一硅板120设置第一线路层121的一面设有第二焊点125，用于植球。制作第一硅板120的具体步骤如第一实施例中的步骤S20和步骤S30，请参考图4。
S103：提供第二硅板130。请结合图5至图8，并参考图16，在第二硅板130上设置第三线路层131。在第一硅板120的第二表面1202上涂布胶层，将第二硅板130叠装于第一硅板120上，第三线路层131靠近第二线路层123设置。胶层固化后在第一硅板120和第二硅板130之间形成第一缓冲体150，可以起到缓冲层作用，防止TSV穿孔时偏移问题。对第一硅板120和第二硅板130进行TSV穿孔，并形成导电柱155；在第二硅板130的第四表面1302制作第四线路层133。第四线路层133通过导电柱155与其它线路层连接。具体参见第一实施例中的步骤S40、S50、S60、S70和S80。
S104：请参考图17，在第一硅板120和第二硅板130上贴装电子器件140，包括但不限于IC芯片145以及电子元件147，IC芯片145采用倒装方式贴装于第一硅板120和第二硅板130上，电子元件147包括电容、电阻和电感等。
S105：进行塑封工艺，利用塑封料在第一硅板120的第二表面1202形成塑封体180，以保护电子器件140。塑封后，第一硅板120、第二硅板130和塑封体180作为一个整体，即转接模块。
S106：请参考图18，去除第一硅板120的第一表面1201上的载体122，对第一表面1201上的第二焊点125进行植球工艺，形成第一转接锡球171。之后利用切割机台将第一硅板120和第二硅板130切割分离成单颗转接模块。
S107：将单颗转接模块贴装在基板110上，第一硅板120上的第一转接锡球171与基板110正面的焊点焊接，在基板110和转接模块之间填充胶层，填充的胶层布设于基板110正面和第一硅板120的第一表面1201之间，并且填充的胶层沿第一硅板120的侧壁爬胶，使得胶体高度不低于第一硅板120的高度，实现对第一硅板120的侧壁保护。此外，填充的胶层固化后，形成第二缓冲体160，第二缓冲体160的本体161设于第一硅板120的底部，有利于提高焊接强度，第二缓冲体160的周壁163设于第一硅板120的侧壁，有利于对侧壁起到保护作用，防止破损。第二缓冲体160能够起到缓冲、散热的作用，降低转接模块与基板110之间的结构应力。进一步地，若第二缓冲体160的材质与第一缓冲体150的材质相同，其热膨胀系数和杨氏模量一致，还能起到结构对称作用，降低结构间的相互应力。
S108：在基板110正面贴装电子元件147，基板110背面植球，对基板110进行切割，分离成单颗，完成封装体制作，获得如图14所示的半导体封装结构100。该封装方法中无需使用二次植球工艺，封装工艺简单，封装效率高。
本实施例提供的半导体封装结构100和封装方法，在第一硅板120和第二硅板130的双面分别设置线路层，实现更多布线，以提高电子器件140的集成度，增加功能多样性。并且，第一硅板120的尺寸大于第二硅板130的尺寸，可以在第一硅板120上集成或叠装更多的电子器件140，可以大幅提高转接模块功能集成化。利用点胶工艺，在基板110和转接模块之间填充胶层，且胶层沿第一硅板120的侧壁设置，其爬胶高度覆盖第一硅板120的高度，利用胶体保护第一硅板120的侧壁，防止破损；同时，填充于基板110正面和第一硅板120的第一表面1201的胶层，有利于增强转接模块底部的焊接结构。采用塑封体180对电子器件140进行保护，延长封装体的使用寿命和运行稳定性。
本实施例中未提及的其它部分内容，与第一实施例中描述的内容相似，这里不再赘述。
综上所述，本发明实施例提供了一种半导体封装结构100和封装方法，具有以下几个方面的有益效果：
本发明实施例提供的半导体和封装方法，利用第一硅板120和第二硅板130形成转接模块，在第一硅板120的双面、第二硅板130的双面分别布设线路层，通过TSV穿孔在第一硅板120和第二硅板130之间形成导电柱155，以使第一硅板120和第二硅板130上的各个线路层电连接，大幅提高转接模块的功能集成化。第一硅板120的尺寸大于第二硅板130的尺寸，有利于在第一硅板120的两端叠装更多的芯片或元器件143等，提高电子器件140的集成度。在第一硅板120和第二硅板130之间设置第一缓冲体150，利用胶材特性起到缓冲以及散热作用，并有效降低转接模块与基板110之间的应力。通过在基板110和第一硅板120之间设置第二缓冲体160，且第二缓冲体160与第一缓冲体150的材料相同，热膨胀系数和杨氏模量一致，起到对称结构、降低应力、缓冲以及散热作用。并且第二缓冲体160的本体161设于第一硅板120的底部，有利于提高焊接强度，第二缓冲体160的周壁163设于第一硅板120的侧壁，有利于对侧壁起到保护作用，防止破损。封装制程中利用载体122，避免转接模块的翘曲，降低结构应力。通过在基板110上开设安装凹槽115，既有利于基板110线路层和第一硅板120的第二线路层123的打线工艺，实现电连接，同时又有利于降低整体高度，达到减小整个2.5D封装结构尺寸的目的，并且通过打线可以在基板110上实现更多布线，将电子器件140贴装于基板110上，提高电子器件140的集成度。此外，电子器件140既可以采用塑封好的器件模块，也可以采用裸露的芯片和电子元件147，再对其进行塑封保护，工艺灵活，适用范围广。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体封装结构，其特征在于，包括基板、第一硅板、第二硅板和电子器件；
所述第一硅板包括相对设置的第一表面和第二表面，所述第二硅板包括相对设置的第三表面和第四表面，所述第一表面与所述基板连接，所述第二硅板的第三表面连接于所述第二表面；所述第二硅板在所述第二表面上的投影面积小于所述第二表面的面积；
所述第一表面设有第一线路层，所述第二表面设有第二线路层，所述第三表面设有第三线路层，所述第四表面设有第四线路层；所述第一硅板和所述第二硅板上设有导电柱，以使所述第一线路层、所述第二线路层、所述第三线路层和所述第四线路层连通；
所述电子器件设于所述第二表面和/或所述第四表面。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述第一硅板和所述第二硅板之间设有第一缓冲体，所述第一缓冲体的一侧与所述第二表面连接，另一侧与所述第三表面连接。
3.根据权利要求2所述的半导体封装结构，其特征在于，所述第一硅板和所述基板之间设有第二缓冲体，所述第二缓冲体的材质与所述第一缓冲体的材质相同。
4.根据权利要求3所述的半导体封装结构，其特征在于，所述基板上开设有安装凹槽，所述第一硅板设于所述安装凹槽内，且所述第一硅板与所述安装凹槽之间设有所述第二缓冲体。
5.根据权利要求4所述的半导体封装结构，其特征在于，所述基板内设有第五线路层，所述第二线路层与所述第五线路层通过导线连接，所述基板上设有保护胶，以保护所述导线。
6.根据权利要求3所述的半导体封装结构，其特征在于，所述第二缓冲体包括相互连接的本体和周壁，所述本体设于所述基板和所述第一表面之间，所述周壁包覆所述第一硅板的四周，且所述周壁的高度不低于所述第一硅板的高度。
7.一种封装方法，其特征在于，包括：
提供一基板；
提供第一硅板；所述第一硅板包括相对设置的第一表面和第二表面，所述第一表面设有第一线路层，所述第二表面设有第二线路层；
提供第二硅板；所述第二硅板包括相对设置的第三表面和第四表面，所述第三表面设有第三线路层，所述第四表面设有第四线路层；
在所述第一硅板和所述第二硅板上设置导电柱，以使所述第一线路层、所述第二线路层、所述第三线路层和所述第四线路层连通；
将所述第一表面与所述基板连接，所述第二硅板的第三表面连接于所述第二表面；所述第二硅板在所述第二表面上的投影面积小于所述第二表面的面积；
在所述第二表面和/或所述第四表面贴装电子器件。
8.根据权利要求7所述的封装方法，其特征在于，所述将所述第一表面与所述基板连接，所述第二硅板的第三表面连接于所述第二表面的步骤包括：
在所述第一硅板和所述第二硅板之间设置第一缓冲体，所述第一缓冲体设于所述第二表面与所述第三表面之间；
和/或，在所述基板与所述第一硅板之间设置第二缓冲体，所述第二缓冲体的材质与所述第一缓冲体的材质相同。
9.根据权利要求7所述的封装方法，其特征在于，所述将所述第一表面与所述基板连接的步骤还包括：
在所述基板上开设安装凹槽；
将所述第一硅板设于所述安装凹槽内。
10.根据权利要求7所述的封装方法，其特征在于，所述提供第一硅板的步骤还包括：
在所述第一硅板上设置第一转接锡球，所述第一转接锡球与所述基板连接；
在所述基板远离所述第一硅板的一侧开设植球槽，以露出所述第一转接锡球；
融化所述第一转接锡球；
在所述植球槽内植球，形成第二转接锡球，所述第二转接锡球从所述基板远离所述第一硅板的一侧露出。
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