KR101213187B1 - 다층 ｐｃｂ 기판 및 이를 이용한 반도체 패키지 - Google Patents

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Abstract

본 발명의 사상에 따른 다층 PCB 기판은, 리드 프레임 형상의 반도체 칩 부착부를 구비하며, 상기 반도체 칩 부착부의 상면이 노출되는 리세스 영역을 갖는 제1 기판; 및 상기 제1 기판 상에 실장되고, 상기 반도체 칩 부착부의 상면이 노출되도록 상기 리세스 영역보다 더 큰 제1 관통부를 갖는 제2 기판;을 포함한다.

Description

다층 ＰＣＢ 기판 및 이를 이용한 반도체 패키지{Multi-layer printed circuit board and Semiconductor package using the such}
본 발명은 다층 PCB 기판에 관한 것이며, 더욱 상세하게는, 리드 프레임 형상의 반도체 칩 부착부를 가지는 다층 PCB 기판에 관한 것이다.
전자 제품은 점점 소형화되면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 커지고 있으나, 집적도의 증가는 한계에 다다르고 있다. 이에 따라 반도체 메모리 소자가 포함된 반도체 패키지가 고용량의 데이터 처리를 가능하도록 하기 위하여 여러 가지 방법들이 제안되고 있다.
고용량의 데이터 처리가 가능하도록 하기 위한 방법으로 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지도록 하는 3차원 구조가 제안되고 있으나, 제조상의 어려움으로 현실화에는 상당한 기간이 소요될 것으로 보이고 있다. 따라서, 기존의 반도체 제조 공정을 그대로 사용하면서도 고용량의 데이터 처리가 가능하도록 하기 위하여, 복수의 반도체 칩을 적층하는 적층 반도체 패키지가 제안되고 있다.
그러나, 일반적으로 기판 상에 반도체 칩을 적층하고, 연결 부재를 통해 기판과 전기적으로 연결되는 반도체 패키지의 경우, 기판의 각 레이어를 거쳐 외부로 열이 방출되는 구조를 가진다.
따라서, 반도체 패키지에서는 복수의 반도체 칩을 적층함에 따라 각 반도체 칩에서 발생하는 열을 외부로 방출하는데 어려움을 겪고 있다.
본 발명의 기술적 과제는 기판에 실장된 반도체 칩의 열을 효율적으로 제어할 수 있는 다층 PCB 기판을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 사상에 따른 다층 PCB 기판은, 리드 프레임 형상의 반도체 칩 부착부를 구비하며, 상기 반도체 칩 부착부의 상면이 노출되는 리세스 영역을 갖는 제1 기판; 및 상기 제1 기판 상에 실장되고, 상기 반도체 칩 부착부의 상면이 노출되도록 상기 리세스 영역보다 더 큰 제1 관통부를 갖는 제2 기판;을 포함한다.
또한, 본 발명의 사상에 따르면, 상기 반도체 칩 부착부는, 상기 반도체 칩 부착부 상에 실장되는 반도체 칩과 전기적으로 연결되는 제1 연결부; 및 상기 반도체 칩에서 발생하는 열을 외부로 전달하는 제2 연결부를 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 반도체 칩 부착부는, 외부장치와 접촉되도록 상기 제1 기판의 하면으로부터 돌출된 구조를 가질 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제1 기판과 상기 제2 기판 사이에 형성된 제1 금속배선;을 더 포함하며, 상기 제1 금속배선은 상기 제2 기판의 상기 제1 관통부에 의해 노출될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제1 기판은, 하면에 외부장치와 전기적으로 연결되는 외부 연결 부재;를 더 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 외부 연결 부재 및 상기 반도체 칩 부착부는,
상기 제1 기판의 하면을 기준으로 높이가 동일할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 외부 연결 부재는, 솔더볼일 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제2 기판 상에 실장되고, 상기 반도체 칩 부착부의 상면이 노출되도록 상기 제1 관통부보다 더 큰 제2 관통부를 갖는 제3 기판;을 더 포함할 수 있다.
한편, 상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지는, 다층 PCB 기판을 포함하는 반도체 패키지에 있어서, 다층 PCB 기판을 포함하는 반도체 패키지에 있어서, 상기 다층 PCB 기판에서 상기 제1 기판의 반도체 칩 부착부에 플립칩 본딩 방식으로 실장된 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 실장되며, 상기 제2 기판을 통하여 상기 다층 PCB 기판과 전기적으로 연결되는 제2 반도체 칩;을 포함한다.
또한, 본 발명의 사상에 따르면, 상기 제2 반도체 칩은 제1 금속배선과 전기적으로 연결되며, 상기 제1 금속배선은 상기 제1 기판 상에 형성되며, 상기 제2 기판의 상기 제1 관통부에 의해 노출될 수 있다.
본 발명에 따른 다층 PCB 기판은 리세스 영역에 형성된 리드 프레임 형상의 반도체 칩 부착부에 반도체 칩을 실장함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
또한, 다층 PCB 기판은 리드 프레임 형상의 반도체 칩 부착부를 포함하며, 상기 반도체 칩 부착부는 전기적 및 열적으로 분리되어 반도체 칩과 연결되므로, 상기 반도체 칩에서 발생하는 열을 효과적으로 제어할 수 있다.
도 1은 본 발명의 실시예에 따른 다층 PCB(printed circuit board) 기판을 포함하는 반도체 패키지의 단면도를 개념적으로 도시한다.
도 2는 발명의 실시예에 따른 다층 PCB 기판의 평면도를 개념적으로 도시한다.
도 3 및 도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 다층 PCB 기판을 포함하는 반도체 패키지의 단면도를 개념적으로 도시한다.
도 5 및 도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 다층 PCB 기판을 포함하는 반도체 패키지의 평면도를 개념적으로 도시한다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 다층 PCB 기판을 포함하는 반도체 패키지를 형성하는 공정을 설명하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들면, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예에 따른 다층 PCB(printed circuit board) 기판을 포함하는 반도체 패키지의 단면도를 개념적으로 도시한다.
도 1을 참조하면, 제1 기판(2) 및 제2 기판(3)을 포함하는 다층 PCB 기판(100)이 도시된다.
상기 제1 기판(2)은 리드 프레임 형상의 반도체 칩 부착부(210), 제1 도전층(226), 제2 도전층(236) 및 코어보드(222)를 포함할 수 있다. 또한, 상기 제1 기판(2)은 상기 코어보드(222)를 중심으로 상면(223) 및 상기 상면(223)에 반대면인 하면(225)을 포함할 수 있다.
또한, 상기 제1 기판(2)은 상기 반도체 칩 부착부(210)의 상면이 노출되는 리세스 영역(215)를 포함할 수 있다.
또한, 상기 반도체 칩 부착부(210)는 리드 프레임 형상을 가지며, 제1 연결부(211) 및 제2 연결부(212)를 포함할 수 있다. 리드 프레임 형상이라 함은 리드 프레임에 포함된 다이 패들과, 상기 다이 패들과 이격되어 형성된 복수의 리드가 배치된 형상을 의미하며, 상기 제1 연결부(211)는 복수의 리드, 상기 제2 연결부(212)는 다이 패들의 형상과 대응될 수 있다.
또한, 상기 제1 연결부(211) 및 상기 제2 연결부(212)는 서로 이격되어 형성될 수 있다.
또한, 상기 반도체 칩 부착부(210) 상에 제1 반도체 칩(5)이 실장될 수 있다. 상기 제1 반도체 칩(5)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다. 예를 들면, 위에서는 하나의 제1 반도체 칩(5)을 예를 들면, 설명하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 제1 반도체 칩(5)은 복수의 반도체 칩들을 포함하도록 구성될 수 있고, 상기 복수의 반도체 칩들은 동일한 종류이거나 서로 다른 종류일 수 있다. 예를 들면, 제1 반도체 칩(5)은 하나 또는 그 이상의 로직 반도체 칩과 하나 또는 그 이상의 메모리 반도체 칩이 조합된 구성을 포함할 수 있다.
또한, 상기 제1 반도체 칩(5)은 플립칩 본딩 방식으로 상기 반도체 칩 부착부(210) 상에 실장될 수 있다.
상기 반도체 칩 부착부(210)의 제1 연결부(211)는 상기 반도체 칩 부착부(210) 상에 실장된 제1 반도체 칩(5)과 전기적으로 연결될 수 있으며, 상기 제1 연결부(211)는 외부 장치 예를 들면, 마더보드에 상기 제1 반도체 칩(5)의 신호를 전달할 수 있다. 또한, 상기 제1 연결부(210)는 상기 외부 장치에 직접 접촉될 수 있다.
또한, 상기 제1 반도체 칩(5)과 전기적으로 연결된 제1 연결부(211)는 제1 도전층(226)과 전기적으로 연결될 수 있으며, 상기 제1 도전층(226)은 하부 패드들(228)에 형성된 외부 연결 부재(60)를 통하여 전기적으로 연결될 수 있다. 상기 외부 연결 부재(60)는 예를 들면, 솔더볼일 수 있으며, 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 또한, 상기 외부 연결 부재들(60)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.
또한, 상기 반도체 칩 부착부(210)의 제2 연결부(212)는 상기 반도체 칩 부착부(210) 상에 실장된 제1 반도체 칩(5)과 열적으로 연결될 수 있다. 상기 제2 연결부(212)는 상기 제1 반도체 칩(5)과 연결되어, 상기 제1 반도체 칩(5)에서 발생하는 열을 외부 장치로 전달할 수 있다.
또한, 상기 제2 연결부(212)는 외부 장치와 직접 접촉되어 상기 제1 반도체 칩(5)에서 발생하는 열을 외부 장치로 배출할 수 있다. 따라서, 반도체 칩 부착부(210)는 상기 제1 기판(2)의 하면(225)을 기준으로, 아래쪽으로 돌출되어 형성될 수 있다.
즉, 다층 PCB 기판이 외부 연결 부재들(60)을 통하여 외부 장치와 전기적으로 연결될 때, 상기 외부 연결 부재들(60)의 높이에 따라 상기 반도체 칩 부착부(210)의 높이를 선택적으로 조절하여 상기 제2 연결부(212)가 외부 장치와 맞닿도록 할 수 있다.
따라서, 상기 제2 연결부(212)는 외부 장치와 직접 접촉되므로 상기 제1 반도체 칩(5)에서 발생되는 열이 상기 제2 연결부(212)를 거쳐 외부 장치에 효율적으로 방출될 수 있다.
또한, 상기 제2 연결부(212)의 하면에는 히트 싱크(heat sink, 미도시) 또는 팬(fan, 미도시) 등의 방열부재를 더 포함할 수 있다.
또한, 상기 제2 연결부(212)에서 외부 장치로 전달되는 열은 상기 제1 반도체 칩(5)에서 발생되는 열에 국한되는 것은 아니며, 상기 제1 반도체 칩(5) 상에 적층된 반도체 칩(6, 7)에서 발생되는 열을 포함할 수 있다.
또한, 상기 제2 연결부(212)는 상기 제1 반도체 칩(5)에서 발생되는 열을 외부 장치로 전달하는 기능을 수행할 뿐만 아니라, 상기 제1 반도체 칩(5)을 안정적으로 지지할 수 있는 하부 지지대로서 기능할 수 있다. 즉, 상기 제2 연결부(212)는 상기 제1 반도체 칩(5) 및 상기 제1 반도체 칩(5) 상에 적층되는 하나 이상의 반도체 칩(5, 6)을 기계적으로 지지함으로써, 다층 PCB 기판에 높은 기계적 안정성을 제공할 수 있다.
또한, 상기 제1 기판(2)은 상면(223)에 제1 수지층(224)을 포함할 수 있다. 상기 제1 수지층(224)은 다층 구조일 수도 있고, 상기 다층 구조 사이에 신호층, 접지층, 또는 전원층이 개재될 수 있으며 이들은 배선 패턴을 형성할 수 있다.　또한, 상기 제1 수지층(224)은 상부 패드들(229)을 포함할 수 있다.
또한, 상기 제1 기판(2)은 하면(225)에 제2 수지층(227)을 포함할 수 있고, 상기 제2 수지층(227)은 하부 패드들(228)을 포함할 수 있다. 하부 패드들(228)과 상부 패드들(229)은 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 예를 들어 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 크롬(Cr), 팔라듐(Pd), 또는 이들의 합금을 포함할 수 있다.
또한, 상기 제2 수지층(224) 상에 제1 금속배선(221)을 형성할 수 있다. 상기 제1 금속배선(221)은 상기 제1 기판(2)의 상면에 형성된 회로패턴으로서, 상기 회로패턴은 구리와 같은 금속배선을 이용하여 형성될 수 있다.
상기 제1 금속배선(221)은 제1 기판(2)과 상기 제2 기판(3) 사이에 형성될 수 있으며, 상기 제1 금속배선(221)은 상기 제2 기판(3)의 제1 관통부(315)에 의해 노출되어, 제2 반도체 칩(6)과 연결 부재(10)을 통하여 전기적으로 연결될 수 있다. 상기 연결 부재(10)는 예를 들면, 본딩 와이어일 수 있다.
상기 제1 금속배선(221)은 상기 상부 패드들(229), 제1 도전층(226)(또는 제2 도전층(236)), 하부 패드들(228) 및 외부 연결 부재(60)를 통하여 외부 장치와 전기적으로 연결될 수 있다.
상기 제2 반도체 칩(6)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다.
상기 접착층(9)은 열도전성 접착제일 수 있다. 상기 열도전성 접착제를 사용하여 상기 제2 반도체 칩(6)에서 발생하는 열을 상기 제1 반도체 칩(5)으로 전달할 수 있으며, 상기 제1 반도체 칩(5)으로 전달된 열은 전술한 바와 같이 제2 연결부(212)를 통하여 외부로 전달될 수 있다. 따라서, 상기 제2 반도체 칩(6)에서 발생하는 열은 연결 부재(10)를 통해 상기 제1 기판(2)에 전달될 수 있을 뿐만 아니라, 접착층(9), 제1 반도체 칩(5) 및 제2 연결부(212)를 통하여 외부로 전달될 수 있다. 그러나 이에 국한되는 것은 아니며, 상기 접착층(9)은 솔더, 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프일 수 있다.
또한, 제1 도전층(226) 및 제2 도전층(236)은 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 예를 들어 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 크롬(Cr), 팔라듐(Pd), 또는 이들의 합금을 포함할 수 있다.
또한, 상기 제1 도전층(226) 및 상기 제2 도전층(236)은 같은 물질이거나 또는 다른 물질일 수 있다.
제2 기판(3)은 상기 제1 기판(2) 상에 실장되고, 상기 반도체 칩 부착부(210)의 상면이 노출되도록 상기 리세스 영역(215)보다 더 큰 제1 관통부(315) 및 코어보드(322)를 포함할 수 있다. 또한, 상기 제2 기판(3)은 상기 제1 기판(2)과 단차를 가질 수 있다.
상기 코어보드(322)는 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘 또는 유리를 포함할 수 있다. 그러나 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
상기 코어보드(322)는 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다. 예를 들면, 상기 코어보드(322)는 하나의 강성(Rigid) 평판이거나, 복수의 강성 평판이 접착되어 형성되거나, 얇은 가요성 인쇄회로기판과 강성 평판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 평판들, 또는 인쇄회로기판들은 배선 패턴을 각각 포함할 수 있다.
또한, 상기 코어보드(322)는 LTCC(low temperature co-fired ceramic) 기판일 수 있다. 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패널을 포함할 수 있다.
또한, 상기 코어보드(223) 상에 제2 금속배선(331)을 형성할 수 있다. 상기 제2 금속배선(331)은 상기 제2 기판(3)의 상면에 형성된 회로패턴으로서, 상기 회로패턴은 구리와 같은 금속배선을 이용하여 형성될 수 있다. 또한, 상기 제2 금속배선(331)은 제2 기판(3)과 제3 기판(4) 사이에 형성된 것으로, 상기 제2 금속배선(331)은 상기 제3 기판(4)의 제2 관통부(415)에 의해 노출되어, 제3 반도체 칩(7)과 연결 부재(11)을 통하여 전기적으로 연결될 수 있다. 상기 연결 부재(11)는 예를 들면, 본딩 와이어일 수 있다.
상기 제3 반도체 칩(7)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다.
상기 제3 반도체 칩(7)은 접착층(9')을 이용하여 상기 제2 반도체 칩(6) 상에 실장될 수 있다. 상기 접착층(9')은 열도전성 접착제일 수 있다. 열도전성 접착제를 사용하여 상기 제3 반도체 칩(7)에서 발생하는 열을 상기 제2 반도체 칩(6)으로 전달할 수 있으며, 상기 제2 반도체 칩(6)으로 전달된 열은 접착층(9)을 통하여 제1 반도체 칩(5)으로 전달될 수 있다. 상기 제1 반도체 칩(5)으로 전달된 열은 전술한 바와 같이 제2 연결부(212)를 통하여 외부로 전달될 수 있다. 따라서, 상기 제3 반도체 칩(7)에서 발생하는 열은 본딩 와이어를 통해 상기 제2 기판(3)에 전달될 수 있을 뿐만 아니라, 접착층(9'), 제2 반도체 칩(6) 및 제2 연결부(212)를 통하여 외부로 전달될 수 있다. 그러나 이에 국한되는 것은 아니며, 상기 접착층(9')은 솔더, 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프일 수 있다.
또한, 상기 제2 금속배선(331) 상에 수지층(333)을 형성할 수 있다. 상기 수지층(333)은 상기 제2 금속배선(331) 상에 소정의 두께로 코팅되어 상기 제2 금속배선(331)을 외부 환경으로부터 보호할 수 있다.
제1 반도체 칩(5), 제2 반도체 칩(6) 및 제3 반도체 칩(7)은 몰딩 부재(500)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다.
상기 몰딩 부재(500)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 상기 몰딩 부재(500)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들면, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 상기 몰딩 부재(500)가 제1 기판(2)의 하면에 형성되는 것을 방지하기 위하여, 몰딩 공정을 수행하기 전에 상기 제1 기판(2)의 하면에 테이프(미도시)를 부착하는 테이핑 공정을 수행하고, 상기 몰딩 공정을 수행한 후, 상기 제1 기판(2)의 하면에서 상기 테이프(미도시)를 제거하는 테이핑 탈착 공정을 수행할 수 있다.
도 2는 발명의 실시예에 따른 다층 PCB 기판의 평면도를 개념적으로 도시한다.
도 1 및 도 2를 참조하면, 반도체 칩 부착부(210) 상에 제1 반도체 칩(5)이 플립칩 본딩 방식으로 실장될 수 있다.
상기 제1 반도체 칩(5)의 활성영역에서 시그널이 전달되는 부분은 상기 반도체 칩 부착부(210)의 제1 연결부(211)와 연결되어, 상기 제1 반도체 칩(5)과 상기 PCB 기판은 전기적으로 연결될 수 있다.
또한, 상기 제1 반도체 칩(5)과 전기적으로 연결되는 제1 연결부(211)는 외부 장치 예를 들면, 마더보드와 직접 접촉되어 전기적으로 연결될 수 있다. 또는, 상기 제1 연결부(211)에서 제1 도전층(226) 및 외부 연결 부재(60)를 거쳐 상기 외부 장치와 전기적으로 연결될 수 있다.
또한, 상기 제1 반도체 칩(5)은 상기 반도체 칩 부착부(210)의 제2 연결부(212)와 연결되며, 이를 통해 상기 제1 반도체 칩(5)에서 발생되는 열을 외부로 전달할 수 있다.
상기 제1 반도체 칩(5) 상에 실장되는 제2 반도체 칩(6)은 제1 금속배선(221)과 예를 들면, 본딩 와이어에 의해 전기적으로 연결될 수 있다.
또한, 상기 제2 반도체 칩(6) 상에 실장되는 제3 반도체 칩(7)은 제2 금속배선(331)과 예를 들면, 본딩 와이어에 의해 전기적으로 연결될 수 있다.
도 2에 도시된 바와 같이, 상기 반도체 칩 부착부(210)는 제2 연결부(212)를 포함함으로써, 제1 반도체 칩(5)을 포함하여 상기 제1 반도체 칩(6)에 적층된 복수의 반도체 칩(6, 7)을 기계적으로 지지할 수 있을 뿐만 아니라, 상기 반도체 칩(5, 6, 7)에서 발생하는 열을 외부에 효과적으로 전달할 수 있다.
또한, 도 2에서는 상기 제2 연결부(212)가 상기 제1 기판(2)의 하면으로 돌출되어 형성되는 것이 도시되지 않았지만, 도 1을 참조하여 외부 장치 예를 들면, 마더보드와 직접 접촉되는 높이로 형성될 수 있다.
또한, 상기 제2 연결부(212)는 상기 마더보드와 상기 다층 PCB 기판 사이에 히트 싱크(미도시) 또는 팬(fan, 미도시)을 형성할 수 있는 높이로 형성될 수 있다.
도 3 및 도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 다층 PCB 기판을 포함하는 반도체 패키지의 단면도를 개념적으로 도시하며, 도 5 및 도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 다층 PCB 기판을 포함하는 반도체 패키지의 평면도를 개념적으로 도시한다. 본 실시예들에 따른 다층 PCB 기판들은 도 1의 다층 PCB 기판을 일부 변형한 것이다. 따라서 중복되는 설명은 생략하기로 한다.
도 3 및 도 5는 반도체 칩 부착부(210) 상에 제1 반도체 칩(5) 및 제2 반도체 칩(6)이 적층된 경우를 나타낸다.
도 3 및 도 5를 참조하면, 다층 PCB 기판은 제1 기판(2)을 포함할 수 있다.
또한, 상기 반도체 칩 부착부(210) 상에 제1 반도체 칩(5) 및 제2 반도체 칩(6)이 차례로 적층될 수 있다.
상기 제2 반도체 칩(5)은 제1 금속배선(221)과 예를 들면, 연결 부재(10)를 통하여 전기적으로 연결될 수 있다.
또한, 상기 제1 금속배선(221) 상에 수지층(255)을 형성할 수 있다. 상기 수지층(255)은 상기 제1 금속배선(221) 상에 소정의 두께로 코팅되어 상기 제1 금속배선(221)을 외부 환경으로부터 보호할 수 있다.
도 4 및 도 6은 반도체 칩 부착부(210) 상에 제1 반도체 칩(5), 제2 반도체 칩(6), 제3 반도체 칩(7) 및 제 4반도체 칩(8)이 적층된 경우를 나타낸다.
도 4 및 도 6을 참조하면, 다층 PCB 기판은 제1 기판(2), 제2 기판(3) 및 제3 기판(9)을 포함할 수 있다.
제3 기판(9)은 상기 제2 기판(3) 상에 실장되며, 상기 반도체 칩 부착부(210)의 상면이 노출되도록 상기 제1 관통부(315)보다 더 큰 제2 관통부(415) 및 코어보드(432)를 포함할 수 있다. 상기 코어보드(432)는 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘 또는 유리를 포함할 수 있다. 그러나 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 상기 코어보드(432)는 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다. 예를 들면, 상기 코어보드(432)는 하나의 강성(Rigid) 평판이거나, 복수의 강성 평판이 접착되어 형성되거나, 얇은 가요성 인쇄회로기판과 강성 평판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 평판들, 또는 인쇄회로기판들은 배선 패턴을 각각 포함할 수 있다. 또한, 상기 코어보드(432)는 LTCC(low temperature co-fired ceramic) 기판일 수 있다. 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패널을 포함할 수 있다.
또한, 상기 코어보드(432) 상에 제3 금속배선(431)을 형성할 수 있다. 상기 제3 금속배선(431)은 상기 제3 기판(4)의 상면에 형성된 회로패턴으로서, 상기 회로패턴은 구리와 같은 금속배선을 이용하여 형성될 수 있다.
상기 제3 금속배선(431)은 제4 반도체 칩(8)과 연결 부재(12) 예를 들면, 본딩 와이어를 통하여 전기적으로 연결될 수 있다.
상기 제4 반도체 칩(8)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 또한, 상기 제4 반도체 칩(8)은 접착층(9'')을 이용하여 상기 제3 반도체 칩(7) 상에 실장될 수 있다. 상기 접착층(9'')은 열도전성 접착제일 수 있다. 열도전성 접착제를 사용하여 상기 제4 반도체 칩(8)에서 발생하는 열을 상기 제3 반도체 칩(7)으로 전달할 수 있으며, 상기 제3 반도체 칩(7)으로 전달된 열은 접착층(9'), 제2 반도체 칩(6) 및 접착층(9)을 통하여 제1 반도체 칩(5)으로 전달될 수 있다. 상기 제1 반도체 칩(5)으로 전달된 열은 전술한 바와 같이 제2 연결부(212)를 통하여 외부로 전달될 수 있다.
따라서, 상기 제4 반도체 칩(8)에서 발생하는 열은 본딩 와이어를 통해 상기 제3 기판(4)에 전달될 수 있을 뿐만 아니라, 접착층(9''), 제3 반도체 칩(7) 내지 제1 반도체 칩(5) 및 제2 연결부(212)를 거쳐 외부로 전달될 수 있다. 그러나 이에 국한되는 것은 아니며, 상기 접착층(9'')은 솔더, 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프일 수 있다.
또한, 상기 제3 금속배선(431) 상에 수지층(433)을 형성할 수 있다. 상기 수지층(433)은 상기 제3 금속배선(431) 상에 소정의 두께로 코팅되어 상기 제3 금속배선(431)을 외부 환경으로부터 보호할 수 있다.
상기 도 1 내지 도 6에서는 반도체 칩 부착부(210) 상에 서로 다른 개수의 반도체 칩이 적층된 경우를 예를 들어 설명하였으나, 상기 적층된 반도체 칩의 개수에 제한되는 것은 아니다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 다층 PCB 기판을 포함하는 반도체 패키지를 형성하는 공정을 설명하는 단면도들이다. 도 1 내지 도 6에서 전술한 중복되는 설명은 생략하기로 한다.
도 7을 참조하면, 리세스 영역(215)에 반도체 칩 부착부(210)을 포함하는 제1 기판(2)을 준비한다.
상기 반도체 칩 부착부(210)는 제1 연결부(211)및 제2 연결부(212)를 포함할 수 있다. 상기 제1 연결부(211)는 상기 반도체 칩 부착부(210) 상에 실장되는 제1 반도체 칩(5)과 전기적으로 연결되며, 상기 제1 연결부(211)는 마더보드와 같은 외부장치와 전기적으로 연결될 수 있다.
제2 연결부(212)는 상기 반도체 칩 부착부(210) 상에 실장되는 제1 반도체 칩(5)과 열적으로 연결되며, 상기 제2 연결부(212)는 마더보드와 같은 외부 장치와 직접 접촉하거나 상기 제2 연결부(212)의 하면에 팬(fan)이나 히트 싱크(heat sink)과 같은 방열부재를 형성하여 상기 제1 반도체 칩(5)에서 발생하는 열을 외부로 전달할 수 있다.
이어서, 상기 제1 기판(2) 상에 제2 기판(3)을 형성한다.
도 8을 참조하면, 상기 반도체 칩 부착부(210) 상에 제1 반도체 칩(5)을 실장한다. 상기 제1 반도체 칩(5)은 플립칩 본딩 방식을 통해 상기 반도체 칩 부착부(210)에 실장될 수 있다. 전술한 바와 같이, 상기 제1 반도체 칩(5)은 상기 반도체 칩 부착부(210)의 제1 연결부(211)와 전기적으로 연결되며, 제2 연결부(212)와는 열적으로 연결될 수 있다.
이어서, 도 9를 참조하면, 상기 제1 반도체 칩(5) 상에 접착층(9)을 통해 제2 반도체 칩(6)을 실장한다.
이어서, 도 10을 참조하면, 상기 제2 반도체 칩(6) 상에 접착층(9')을 통해 제3 반도체 칩(7)을 실장한다.
이어서, 도 11을 참조하면, 상기 제 2 반도체 칩(6)은 연결 부재(10)를 통해 상기 제1 기판(2)의 제1 금속배선(221)과 전기적으로 연결될 수 있다.
또한, 상기 제3 반도체 칩(7)은 연결 부재(11)를 통해 상기 제2 기판(3)의 제2 금속배선(331)과 전기적으로 연결될 수 있다.
위에서는 제2 반도체 칩(6) 및 제3 반도체 칩(7)을 실장한 후, 연결 부재 (10, 11)를 형성하였으나, 이에 한정되는 것은 아니며, 제2 반도체 칩(6)을 실장하고 연결 부재(10)를 형성한 후, 제3 반도체 칩(7)을 실장한 후 연결 부재(11)를 형성할 수 있다.
이어서, 도 12를 참조하면, 상기 제1 기판(4)의 하면에 테이프를 부착하는 테이핑 공정을 수행하고, 몰딩 공정을 수행하여 몰딩 부재(500)를 형성한다.
이어서, 상기 제1 기판(2)의 하면에서 상기 테이프를 제거하는 테이핑 탈착 공정을 수행할 수 있다.
이어서, 도 13을 참조하면, 다층 PCB 기판을 외부 장치와 전기적으로 연결하기 위하여, 제1 기판의 하부 패드(228)에 외부 연결 부재(60)를 형성하여 반도체 패키지를 형성할 수 있다. 따라서, 본 발명은 외부 연결 부재(60) 또는 제1 연결부(211)를 통하여 제1 반도체 칩(5) 내지 제3 반도체 칩(7)이 외부 장치와 전기적으로 연결될 수 있으며, 연결 부재(10, 11) 또는 제2 연결부(212)를 통하여 상기 제1 반도체 칩(5) 내지 제3 반도체 칩(7)에서 발생하는 열을 외부로 전달할 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
2: 제1 기판 3: 제2 기판 4: 제3 기판
5: 제1 반도체 칩 6: 제2 반도체 칩 7: 제2 반도체 칩
8: 제4 반도체 칩 9, 9', 9'': 접착층 10, 11, 12: 연결 부재
100: 다층 PCB 기판 210: 반도체 칩 부착부 211: 제1 연결부
212: 제2 연결부 215: 리세스 영역 223: 상면
224: 제1 수지층 225: 하면 226: 제1 도전층
227: 제2 수지층 228: 하부 패드 229: 상부 패드
236: 제2 도전층 315: 제1 관통부 222, 322, 432: 코어보드
415: 제2 관통부

Claims (10)

  1. 리드 프레임 형상의 반도체 칩 부착부를 구비하며, 상기 반도체 칩 부착부의 상면이 노출되는 리세스 영역을 갖는 제1 기판; 및
    상기 제1 기판 상에 실장되고, 상기 반도체 칩 부착부의 상면이 노출되도록 상기 리세스 영역보다 더 큰 제1 관통부를 갖는 제2 기판;
    을 포함하며,
    상기 반도체 칩 부착부는, 상기 반도체 칩 부착부 상에 실장되는 반도체 칩과 전기적으로 연결되는 제1 연결부; 및 상기 반도체 칩에서 발생하는 열을 외부로 전달하는 제2 연결부;를 포함하며,
    상기 제1 연결부와 상기 제2 연결부의 상면은 동일 평면 상에 있는 것을 특징으로 하는 다층 PCB(Printed Circuit Board) 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 칩 부착부는,
    외부장치와 접촉되도록 상기 제1 기판의 하면으로부터 돌출된 구조를 갖는 것을 특징으로 하는 다층 PCB 기판.
  4. 제1항에 있어서,
    상기 제1 기판과 상기 제2 기판 사이에 형성된 제1 금속배선;
    을 더 포함하며, 상기 제1 금속배선은 상기 제2 기판의 상기 제1 관통부에 의해 노출되는 것을 특징으로 하는 다층 PCB 기판.
  5. 제1항에 있어서,
    상기 제1 기판은,
    하면에 외부장치와 전기적으로 연결되는 외부 연결 부재;
    를 더 포함하는 것을 특징으로 하는 다층 PCB 기판.
  6. 제5항에 있어서,
    상기 외부 연결 부재 및 상기 반도체 칩 부착부는,
    상기 제1 기판의 하면을 기준으로 높이가 동일한 것을 특징으로 하는 다층 PCB 기판.
  7. 제5항에 있어서,
    상기 외부 연결 부재는,
    솔더볼인 것을 특징으로 하는 다층 PCB 기판.
  8. 제1항에 있어서,
    상기 제2 기판 상에 실장되고, 상기 반도체 칩 부착부의 상면이 노출되도록 상기 제1 관통부보다 더 큰 제2 관통부를 갖는 제3 기판;
    을 더 포함하는 것을 특징으로 하는 다층 PCB 기판.
  9. 제1항에 의한 다층 PCB 기판을 포함하는 반도체 패키지에 있어서,
    상기 다층 PCB 기판에서 상기 제1 기판의 반도체 칩 부착부에 플립칩 본딩 방식으로 실장된 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 실장되며, 상기 제2 기판을 통하여 상기 다층 PCB 기판과 전기적으로 연결되는 제2 반도체 칩;
    을 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제2 반도체 칩은 제1 금속배선과 전기적으로 연결되며,
    상기 제1 금속배선은 상기 제1 기판 상에 형성되며, 상기 제2 기판의 상기 제1 관통부에 의해 노출되는 것을 특징으로 하는 반도체 패키지.
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2001015627A (ja) * 1999-06-28 2001-01-19 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2009295949A (ja) * 2008-06-04 2009-12-17 Samsung Electro Mech Co Ltd 電子部品内装型プリント基板及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015627A (ja) * 1999-06-28 2001-01-19 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2009295949A (ja) * 2008-06-04 2009-12-17 Samsung Electro Mech Co Ltd 電子部品内装型プリント基板及びその製造方法

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