CN109699118B - 包括翘曲抵消区的印刷电路板以及半导体封装件 - Google Patents

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Abstract

提供一种印刷电路板和半导体封装件。印刷电路板可包括基层、彼此相对的第一表面和第二表面。第一布线层可以位于第一表面上，第二布线层可以位于第二表面上，第一布线层可以设置在第一区和第二区中的每一个的上部，第二布线层可以设置在第一区和第二区中的每一个的下部。第一区的上部可以具有第一线‑面积比，第二区的上部可以具有第二线‑面积比，第一区的下部可以具有第三线‑面积比，第二区的下部可以具有第四线‑面积比，第二线‑面积比和第三线‑面积比可以大于第一线‑面积比和第四线‑面积比中的每一个。

Description

包括翘曲抵消区的印刷电路板以及半导体封装件
相关申请的交叉引用
本申请要求2017年10月24日提交给韩国知识产权局的韩国专利申请No.10-2017-0138563的优先权，其公开内容通过引用其全部合并于此。
技术领域
本发明构思涉及一种印刷电路板和包括该印刷电路板的半导体封装件，更具体地，涉及具有多个布线层的印刷电路板和包括该印刷电路板的半导体封装件。
背景技术
通常，在半导体封装件中，半导体芯片安装在印刷电路板(PCB)
上，并且接合线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，对电子产品的性能、速度和尺寸方面的改进的需求不断增加。
发明内容
本发明构思的实施例可以提供包括翘曲抵消区的印刷电路板和包括该印刷电路板的半导体封装件。在一些实施例中，印刷电路板可以包括彼此共享边界的第一区和第二区。所述印刷电路板还可以包括具有彼此相对的第一表面和第二表面的基层。第一布线层可以位于所述第一表面上，第二布线层可以位于所述第二表面上，其中第一布线层可以设置在所述第一区和第二区中的每个的上部，所述第二布线层可以设置在所述第一区和第二区中的每个的下部。所述第一区的上部可以具有第一线-面积比，所述第二区的上部可以具有第二线-面积比，所述第一区的所述下部可以具有第三线-面积比，所述第二区的所述下部可以具有第四线-面积比，其中，所述第二线-面积比和所述第三线-面积比中的每个都可以大于所述第一线-面积比和所述第四线-面积比中的每一个。
在一些实施例中，印刷电路板可以被分成多个区，其中所述印刷电路板可以包括具有彼此相对的第一表面和第二表面的基层。第一布线层可以包括在所述第一表面上的多条第一线，第二布线层可以包括在所述第二表面上的多条第二线，其中所述多个区可以包括彼此共享边界的第一区和第二区。所述第一区中的第一线的面积与所述第一区的面积的面积比可以小于所述第二区中的第一线的面积与第二区的面积的面积比。所述第一区中的第二线的面积与所述第一区的面积的面积比可以大于所述第二区中的第二线的面积与所述第二区的面积的面积比。
在一些实施例中，半导体封装件可以包括：具有彼此相邻的多个区的印刷电路板以及位于所述印刷电路板上的半导体芯片，其中，所述印刷电路板可以包括具有彼此相对的第一表面和第二表面的基层。第一布线层包括在所述第一表面上的多条第一线，第二布线层包括在所述第二表面上的多条第二线，其中所述多个区可以包括彼此相邻并且彼此共享边界的第一区和第二区。所述第一区中的第一线的面积与所述第一区的面积的面积比可以小于所述第一区中的第二线的面积与所述第一区的面积的面积比。所述第二区中的第一线的面积与所述第二区的面积的面积比可以大于所述第二区中的第二线的面积与所述第二区的面积的面积比。
附图说明
图1示出了显示根据本发明构思的示例性实施例的印刷电路板的透视图。
图2A示出了显示图1所示的印刷电路板的上部的第五区和第六区的平面图。
图2B示出了显示图1所示的印刷电路板的下部的第五区和第六区的平面图。
图3示出了沿图2A和图2B的线A-A'截取的截面图。
图4示出了显示根据本发明构思的示例性实施例的印刷电路板的翘曲的截面图。
图5示出了显示根据本发明构思的比较示例的印刷电路板的翘曲的截面图。
图6示出了沿图2A和图2B的线A-A'截取的截面图，其示出了根据本发明构思的示例性实施例的印刷电路板。
图7示出了沿图2A和图2B的线A-A'截取的截面图，其示出了根据本发明构思的示例性实施例的印刷电路板。
图8示出了沿图2A和图2B的线A-A'截取的截面图，其示出了根据本发明构思的示例性实施例的印刷电路板。
图9至图12示出了显示根据本发明构思的示例性实施例的半导体封装件的截面图。
具体实施方式
图1示出了显示根据本发明构思的示例性实施例的印刷电路板的透视图。图2A示出了显示图1所示的印刷电路板的上部的第五区和第六区的平面图。图2B示出了显示图1所示的印刷电路板的下部的第五区和第六区的平面图。图3示出了沿图2A和图2B的线A-A'截取的截面图。图4示出了显示根据本发明构思的示例性实施例的印刷电路板的翘曲的截面图。图5示出了显示根据本发明构思的比较示例的印刷电路板的翘曲的截面图。除非本文明确指出，否则如本文所用，所有数值均包括该数值附近的+/-范围。
参照图1、图2A、图2B、图3和图4，印刷电路板100可以包括第一区RG1至第九区RG9。印刷电路板100可以被划分为九个部分，并且划分的九个部分可以被定义为第一区RG1至第九区RG9。例如，第一区RG1至第九区RG9可以具有彼此相同的平面尺寸。可替换地，第一区RG1至第九区RG9可以具有彼此不同的平面尺寸。当在平面图中观察时，第一区RG1至第九区RG9中的每一个可以具有矩形形状。
在一些实施例中，第一区RG1至第九区RG9可具有相似的形状和尺寸(即，面积)。
第一区RG1至第九区RG9可以在第一方向D1和第二方向D2上二维布置。本实施例阐述了印刷电路板100具有第一区RG1至第九区RG9，但是印刷电路板100可以被划分为(但不特别限于)多于9个的区。根据一些实施例的印刷电路板100可以包括至少九个区RG1至RG9。
印刷电路板100可包括上部UP和下部LP。在印刷电路板100的上部UP处的第一区RG1、第三区RG3、第五区RG5、第七区RG7和第九区RG9可以被称为第一变形区A1。在印刷电路板100的上部UP处的第二区RG2、第四区RG4、第六区RG6和第八区RG8可以被称为第二变形区A2。
第一变形区A1和第二变形区A2可以以棋盘图案布置在印刷电路板100上。例如，如图1所示，第一变形区A1中的每个可以(在每一侧)被第二变形区A2围绕，并且第二变形区A2中的每个可以(在每一侧)被第一变形区A1围绕。因此，第一变形区A1中的每个可以与第二变形区A2共享至少一个边界，并且第二变形区A2中的每个可以与第一变形区A1共享至少一个边界。
上部UP处的第一变形区A1和第二变形区A2可以沿第一方向D1交替布置。上部UP处的第一变形区A1和第二变形区A2也可以沿第二方向D2交替布置。一对相邻区A1和A2中的一个区可以是第一变形区A1，并且该对相邻区A1和A2中的另一个区可以是第二变形区A2。
印刷电路板100的下部LP处的第二区RG2、第四区RG4、第六区RG6和第八区RG8可以被称为第一变形区A1。在印刷电路板100的下部LP处的第一区RG1、第三区RG3、第五区RG5、第七区RG7和第九区RG9可以被称为第二变形区A2。类似于第一变形区A1和第二变形区A2在印刷电路板100的上部UP处的布置，第一变形区A1和第二变形区A2在印刷电路板100的下部LP处的布置可以交替地布置。
在印刷电路板100的下部LP处的第一变形区A1和第二变形区A2的布置可以与在印刷电路板100的上部UP处的第一变形区A1和第二变形区A2的布置相反。例如，第一区RG1、第三区RG3、第五区RG5、第七区RG7和第九区RG9中的每一个可以在上部UP处包括第一变形区A1，并且在下部LP处包括第二变形区A2。第二区RG2、第四区RG4、第六区RG6和第八区RG8中的每一个可以在上部UP处包括第二变形区A2，并且可以在下部LP处包括第一变形区A1。
第一变形区A1可以比第二变形区A2热变形得更多。第一变形区A1的热变形可以大于第二变形区A2的热变形。例如，第一变形区A1中的一个上的布线层的面积比可以小于与第一变形区A1中的所述一个相邻的第二变形区A2上的布线层的面积比。热变形可以表示在半导体封装件的制造期间加热印刷电路板100时相关区的变形程度。例如，热变形可以指示相关区在水平长度上增大的程度。
下面将参照图2A、图2B和图3代表性地详细讨论印刷电路板100的第五区RG5和第六区RG6。
印刷电路板100可以包括基层110、第一绝缘层120、第二绝缘层130和线140。基层110可以具有彼此相对的第一表面110a和第二表面110b。第一绝缘层120可以设置在基层110的第一表面110a上，第二绝缘层130可以设置在基层110的第二表面110b上。
基层110可包括酚醛树脂、环氧树脂和聚酰亚胺中的一种或多种。例如，基层110可包括FR4(阻燃剂4)、四官能环氧树脂、聚苯醚(polyphenylene ether)、环氧/聚苯醚(epoxy/polyphenylene oxide)、BT(双马来酰亚胺三嗪)、聚酰胺短纤席材(thermount)、氰酸酯、聚酰亚胺和液晶聚合物中的一种或多种。
例如，可以采用丝网印刷或喷涂来完全涂覆可光成像的阻焊剂，因此可以形成第一绝缘层120和第二绝缘层130中的每一个。可替换地，可以通过层压薄膜型阻焊剂、执行曝光和显影处理以去除薄膜型阻焊剂的不必要部分、然后通过加热、UV或IR固化薄膜型阻焊剂，来形成第一绝缘层120和第二绝缘层130中的每一个。
第一绝缘层120和第二绝缘层130中的每一个可以具有暴露出线140的至少一部分的开口。线140的暴露的至少一部分可以是印刷电路板100的焊盘。
线140可以包括在基层110的第一表面110a上的第一线140a、在基层110的第二表面110b上的第二线140b，以及在基层110中的通孔140c。每个通孔140c可以将第一线140a中的一条竖直连接到第二线140b中的一条。
第一线140a可以构成第一布线层LA1，第二线140b可以构成第二布线层LA2。本实施例示出了包括两个布线层(或第一布线层LA1和第二布线层LA2)的印刷电路板100，但是在其他实施例中，印刷电路板100还可以包括至少一个附加的布线层。例如，还可以在第一布线层LA1和第二布线层LA2之间设置附加的基层，并且还可以在附加的基层中设置第三布线层LA3(参见图8)。
印刷电路板100的上部UP可以包括包含第一线140a的第一布线层LA1以及第一绝缘层120。印刷电路板100的下部LP可以包括由第二线140b组成的第二布线层LA2以及第二绝缘层130。
第一线140a中的每一个可具有与第二线140b中的每个的厚度(T)基本相同的厚度(T)。第一线140a的平均图案宽度(W)可以与第二线140b的平均图案宽度基本相同。第一线140a、第二线140b和通孔140c可以包括相同的金属材料，例如铜。
第一变形区A1可以具有相对低的线-面积比，第二变形区A2可以具有相对高的线-面积比。线-面积比可以表示线的总平面面积与相关区的单位面积的比。例如，第一变形区A1中的每个的线-面积比可以在55％至65％的范围内。第二变形区A2中的每个的线-面积比可以在65％至80％的范围内。
第五区RG5的上部UP可以是第一变形区A1。第五区RG5的上部UP可以具有第一线-面积比。例如，第五区RG5的平面面积可以是100，并且第五区RG5的上部UP处的第一线140a的平面面积之和可以是60(即，第五区RG5上的第一布线层LA1的面积可以是60)。在这种情况下，第五区RG5的上部UP可以具有60％的第一线-面积比。
第六区RG6的上部UP可以是第二变形区A2。第六区RG6的上部UP可以具有第二线-面积比。例如，第六区RG6的平面面积可以是100，并且第六区RG6的上部UP处的第一线140a的平面面积之和可以是70(即，第六区RG6上的第一布线层LA1的面积可以是70)。在这种情况下，第六区RG6的上部UP可以具有70％的第二线-面积比。
第五区RG5的平面面积可以与第六区RG6的平面面积基本相同。第一布线层LA1中的第一线140a的数量在第五区RG5上可以是四个，在第六区RG6上可以是五个。因此，第五区RG5的上部UP的第一线-面积比可以小于第六区RG6的上部UP的第二线-面积比。
与第五区RG5的上部UP相反，第五区RG5的下部LP可以是第二变形区A2。第五区RG5的下部LP可以具有第三线-面积比。例如，第五区RG5的平面面积可以是100，并且第五区RG5的下部LP处的第二线140b的平面面积之和可以是70(即，第五区RG5上的第二布线层LA2的面积可以是70)。在这种情况下，第五区RG5的下部LP可以具有70％的第三线-面积比。
在第五区RG5上，第一布线层LA1中的第一线140a的数量可以是四个，第二布线层LA2中的第二线140b的数量可以是五个。因此，第五区RG5的上部UP的第一线-面积比可以小于第五区RG5的下部LP的第三线-面积比。
与第六区RG6的上部UP相反，第六区RG6的下部LP可以是第一变形区A1。第六区RG6的下部LP可以具有第四线-面积比。例如，第六区RG6的平面面积可以是100，并且第六区RG6的下部LP处的第二线140b的平面面积之和可以是60(即，第六区RG6上的第二布线层LA2的面积可以是60)。在这种情况下，第六区RG6的下部LP可以具有60％的第四线-面积比。
在第六区RG6上，第一布线层LA1中的第一线140a的数量可以是五个，第二布线层LA2中的第二线140b的数量可以是四个。因此，第六区RG6的上部UP的第二线-面积比可以大于第六区RG6的下部LP的第四线-面积比。
第五区RG5的平面面积可以与第六区RG6的平面面积基本相同。第二布线层LA2中的第二线140b的数量在第五区RG5上可以是五个，在第六区RG6上可以是四个。因此，第五区RG5的下部LP的第三线-面积比可以大于与第五区RG5相邻的第六区RG6的下部LP的第四线-面积比。
返回参照图4，由于第五区RG5的上部UP(或第一变形区A1)的线-面积比小于第五区RG5的下部LP(或第二变形区A2)的线-面积比，因此在第五区RG5的上部UP(或第一变形区A1)处发生的热应变可以小于在第五区RG5的下部LP(或第二变形区A2)处发生的热应变。这样，第五区RG5可能经历向下翘曲(或在与第三方向D3相反的方向上的翘曲)。
由于第六区RG6的上部UP(或第二变形区A2)的线-面积比大于第六区RG6的下部LP(或第一变形区A1)的线-面积比，因此在第六区RG6的上部UP(或第二变形区A2)处发生的热应变可以大于在第六区RG6的下部LP(或第一变形区A1)处发生的热应变。这样，第六区RG6可能经历向上翘曲(或在第三方向D3上的翘曲)。换句话说，在第五区RG5中产生的翘曲的方向和程度可以通过在第六区RG6中产生的翘曲的方向和程度来抵消。
第一区RG1至第九区RG9中的相邻区可以具有与如上所述的第五区RG5和第六区RG5的第一变形区A1和第二变形区A2之间的布置相同的第一变形区A1和第二变形区A2之间的布置。例如，在印刷电路板100的上部UP处，第一区RG1至第九区RG9中的相邻区可以是第一变形区A1和第二变形区A2。在印刷电路板100的下部UP处，第一区RG1至第九区RG9中的相邻区可以是第二变形区A2和第一变形区A1。因此，如图4所示，印刷电路板100的至少一个横截面可以具有波形翘曲结构。
返回参照图5，根据本发明构思的比较示例的印刷电路板100'不被划分为多个区。例如，印刷电路板100'的上部UP'可以没有如上所述的第一变形区和第二变形区交替设置的布置。印刷电路板100'的下部LP'可以没有如上所述的第一变形区和第二变形区交替设置的布置。总之，根据本发明构思的比较示例的印刷电路板100'可以仅具有向上的翘曲(或者在第三方向D3上的翘曲)，并且在这种情况下，印刷电路板100'的翘曲程度可以大于根据本发明构思的一些实施例的图4所示的印刷电路板100的翘曲程度。对于根据本发明构思的一些实施例的印刷电路板100，相邻区可以经历相反方向上的翘曲。因此，可以最小化或减少印刷电路板100整体的翘曲。
除了第五区RG5和第六区RG6之外，关于区RG1至RG4以及RG7至RG9的其余区的详细描述可以与上面参照第五区RG5和第六区RG6讨论的基本相同或相似。
图6示出了沿图2A和图2B的线A-A'截取的截面图，其示出了根据本发明构思的示例性实施例的印刷电路板。在下面的实施例中，将省略与以上参照图1、图2A、图2B和图3讨论的技术特征重复的技术特征的详细描述，并且将详细讨论不同之处。
参照图1、图2A、图2B和图6，线140可以设置在基层110中。例如，第一布线层LA1和第二布线层LA2可以包含在基层110内。第一线140a的顶表面可以与基层110的第一表面110a共面。第二线140b的底表面可以与基层110的第二表面110b共面。第一绝缘层120可以覆盖基层110的第一表面110a和第一线140a的顶表面。第二绝缘层130可以覆盖基层110的第二表面110b和第二线140b的底表面。
图7示出了沿图2A和图2B的线A-A'截取的截面图，其示出了根据本发明构思的示例性实施例的印刷电路板。在下面的实施例中，将省略与以上参照图1、图2A、图2B和图3讨论的技术特征重复的技术特征的详细描述，并且将详细讨论不同之处。
参照图1、图2A、图2B和图7，第五区RG5上的第一布线层LA1中的每条第一线140a可以具有第一厚度T1。第六区RG6上的第一布线层LA1中的每条第一线140a可以具有第二厚度T2。第一厚度T1可以小于第二厚度T2。例如，第一变形区A1中的线的厚度可以小于第二变形区A2中的线的厚度。
基层110上的第一绝缘层120可以具有第三厚度T3。第一绝缘层120可以具有暴露于外部的第一表面120a。基层110的第一表面110a与第一绝缘层120的第一表面120a之间的厚度可以等于第三厚度T3。
每条第一线140a可以具有被第一绝缘层120覆盖的第一表面140aa。在第五区RG5上，第一绝缘层120的第一表面120a与第一线140a的第一表面140aa之间的厚度可以等于第四厚度T4。在第六区RG6上，第一绝缘层120的第一表面120a与第一线140a的第一表面140aa之间的厚度可以等于第五厚度T5。第四厚度T4可以大于第五厚度T5。例如，第一线140a上的第一绝缘层120在第一变形区A1中的厚度可以大于第一线140a上的第一绝缘层120在第二变形区A2中的厚度。
第五区RG5上的第二布线层LA2中的每条第二线140b可以具有第六厚度T6。第六区RG6上的第二布线层LA2中的每条第二线140b可以具有第七厚度T7。第六厚度T6可以大于第七厚度T7。第六厚度T6还可以大于第一厚度T1。第七厚度T7可以小于第二厚度T2。
基层110上的第二绝缘层130可以具有第八厚度T8。第二绝缘层130可以具有暴露在印刷电路板100外部的第一表面130a。基层110的第二表面110b与第二绝缘层130的第一表面130a之间的厚度可以等于第八厚度T8。第八厚度T8可以与第三厚度T3基本相同。
每条第二线140b可以具有被第二绝缘层130覆盖的第一表面140ba。在第五区RG5上，第二绝缘层130的第一表面130a与第二线140b的第一表面140ba之间的厚度可以等于第九厚度T9。在第六区RG6上，第二绝缘层130的第一表面130a与第二线140b的第一表面140ba之间的厚度可以等于第十厚度T10。第九厚度T9可以小于第十厚度T10。第九厚度T9还可以小于第四厚度T4。第十厚度T10可以大于第五厚度T5。
图8示出了沿图2A和图2B的线A-A'截取的截面图，其示出了根据本发明构思的示例性实施例的印刷电路板。在下面的实施例中，将省略与以上参照图1、图2A、图2B和图3讨论的技术特征重复的技术特征的详细描述，并且将详细讨论不同之处。
参照图1、图2A、图2B和图8，印刷电路板100可以包括第一基层110x、第二基层110y、第一绝缘层120、第二绝缘层130和线140。第三布线层LA3可以设置在第一布线层LA1和第二布线层LA2之间。第三布线层LA3可以包括第三线140d。第三线140d可以设置在第二基层110y中。例如，第三线140d可以包含在第二基层110y内。通孔140c可以设置在第一布线层LA1和第三布线层LA3之间以及设置在第三布线层LA3和第二布线层LA2之间。根据本发明构思的一些实施例的印刷电路板100最多可以包括三个布线层(第一布线层LA1、第二布线层LA2和第三布线层LA3)。
图9至图12示出了显示根据本发明构思的示例性实施例的半导体封装件的截面图。
参照图9，根据本发明构思的一些实施例的半导体封装件可包括印刷电路板100和安装在印刷电路板100上的第一半导体芯片200。印刷电路板100可以与上面参照图1、图2A、图2B、图3和图4所讨论的相同。
印刷电路板100可以具有彼此相对的第一表面100a和第二表面100b。多个第一外部端子150可以设置在印刷电路板100的第二表面100b上。第一外部端子150可以附着到印刷电路板100的第二布线层LA2中的焊盘145上。例如，第一外部端子150中的每个可以是焊料球或焊料凸块，或者可包括焊料球或焊料凸块。
第一半导体芯片200可以安装在印刷电路板100的第一表面100a上。胶层210可以介于印刷电路板100与第一半导体芯片200之间。第一模塑层230可以被设置为覆盖第一半导体芯片200和印刷电路板100的第一表面100a的一部分。第一模塑层230可以包括绝缘聚合物，例如基于环氧树脂的聚合物。
第一半导体芯片200可以包括邻近于第一半导体芯片200的上表面的第一电路层205。第一电路层205可以包括在第一半导体芯片200的硅衬底上的晶体管，并且还包括晶体管上的线。第一半导体芯片200的第一电路层205可以通过接合线220电连接到印刷电路板100的第一布线层LA1中的焊盘145。
参照图10，根据本发明构思的一些实施例的半导体封装件可以包括印刷电路板100和第一半导体芯片200。在下面的实施例中，将省略与以上参照图9讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
第一半导体芯片200可以以倒装芯片的方式安装在印刷电路板100上。第一半导体芯片200的第一电路层205可以面对印刷电路板100的第一表面100a。多个第二外部端子250可以设置在印刷电路板100和第一半导体芯片200之间。第二外部端子250可以附着到印刷电路板100的第一布线层LA1中的焊盘145。第二外部端子250可以将印刷电路板100的第一布线层LA1电连接到第一半导体芯片200的第一电路层205。
根据本发明构思的一些实施例的半导体封装件可以包括印刷电路板100，其翘曲最小化或减小以防止印刷电路板100与第一半导体芯片200之间的接触故障。结果，半导体封装件整体的可靠性可以提高。
参照图11，根据本发明构思的一些实施例的半导体封装件可包括下封装件PA2和上封装件PA1。上封装件PA1可以包括印刷电路板100和第一半导体芯片200。在下面的实施例中，将省略与以上参照图9讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
下封装件PA2可以包括第一封装基板300和安装在第一封装基板300上的第二半导体芯片400。多个第三外部端子350可以设置在第一封装基板300的底表面上。第三外部端子350可以附着至第一封装基板300的下部处的下焊盘320。例如，第三外部端子350中的每个可以是焊料球或焊料凸块，或者可包括焊料球或焊料凸块。
第二半导体芯片400可以以倒装芯片的方式安装在第一封装基板300的顶表面上。第二半导体芯片400可以包括与第一封装基板300的顶表面面对的第二电路层405。多个第四外部端子450可以设置在第一封装基板300和第二半导体芯片400之间。第四外部端子450可以附着至第一封装基板300的上部中的上焊盘310。第一封装基板300和第二半导体芯片400可以通过第四外部端子450彼此电连接。第二模塑层360可以被设置为覆盖第二半导体芯片400和第一封装基板300的顶表面。
多个第五外部端子370可以设置在上封装件PA1的印刷电路板100和下封装件PA2的第一封装基板300之间。第五外部端子370的底部可以附着至第一封装基板300的上部处的上焊盘310。第五外部端子370的顶部可以附着至印刷电路板100的第二布线层LA2中的焊盘(参见图9的145)。下封装件PA2和上封装件PA1可以通过第五外部端子370而彼此电连接。
上封装件PA1的详细描述可以与上面参照图9所讨论的相同或相似。例如，第一半导体芯片200可以是或包括存储器芯片。第一半导体芯片200可以是多个中的一个。多个第一半导体芯片200可以垂直层叠或二维布置。例如，第二半导体芯片400可以是或包括处理器芯片。
参照图12，根据本发明构思的一些实施例的半导体封装件可以包括下封装件PA2、上封装件PA1以及位于下封装件PA2和上封装件PA1之间的印刷电路板100。印刷电路板100可以与上面参照图1、图2A、图2B、图3和图4所讨论的相同。在下面的实施例中，将省略与上面参照图9和图11讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
上封装件PA1可以包括第二封装基板500和安装在第二封装基板500上的第一半导体芯片200。多个第六外部端子550可以设置在第二封装基板500的底表面上。第六外部端子550可以附着至第二封装基板500的下部处的下焊盘520。第一半导体芯片200和第二封装基板500可以通过接合线220彼此电连接。
第五外部端子370可以附着至印刷电路板100的第二布线层LA2中的焊盘(参见图9的145)。下封装件PA2和印刷电路板100可以通过第五外部端子370而彼此电连接。第六外部端子550可以介于印刷电路板100和上封装件PA1之间。第六外部端子550可以附着至印刷电路板100的第一布线层LA1中的焊盘(参见图9的145)。上封装件PA1和印刷电路板100可以通过第六外部端子550彼此电连接。总之，上封装件PA1和下封装件PA2可以通过介于其间的印刷电路板100彼此电连接。
根据本发明构思的一些实施例的半导体封装件可以包括印刷电路板100，其翘曲最小化或减小以防止印刷电路板100与第一封装基板300之间以及印刷电路板100与第二封装基板500之间的接触故障。结果，半导体封装件整体的可靠性可以提高。
根据本发明构思的印刷电路板和包括该印刷电路板的半导体封装件可以以相邻区经历相反方向上的翘曲的方式配置。因此，可以最小化或减少印刷电路板整体的翘曲。对印刷电路板的翘曲的最小化可以防止印刷电路板和半导体芯片之间和/或印刷电路板和封装基板之间的接触故障。结果，半导体封装件整体的可靠性可以提高。
尽管已经参考附图讨论了发明构思的示例性实施例，但是应当理解，在不脱离发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。因此应该理解，上述实施例在所有方面仅仅是说明性的而非限制性的。

Claims (18)

1.一种用于一个半导体封装件的印刷电路板，所述印刷电路板具有彼此共享边界的第一区和第二区，所述印刷电路板包括：
基层，其包括彼此相对的第一表面和第二表面；
第一布线层，位于所述第一表面上；以及
第二布线层，位于所述第二表面上，其中
所述第一区和所述第二区沿第一方向交替布置，并且沿与所述第一方向相交的第二方向交替布置，所述第一方向和所述第二方向平行于所述第一表面，所述第一区的尺寸实质上等于所述第二区的尺寸，
所述第一布线层设置在所述第一区和第二区中的每一个的上部，
所述第二布线层设置在所述第一区和第二区中的每一个的下部，
所述第一区的上部具有第一线-面积比，
所述第二区的上部具有第二线-面积比，
所述第一区的下部具有第三线-面积比，并且
所述第二区的下部具有第四线-面积比，
所述第二线-面积比和所述第三线-面积比中的每一个都大于所述第一线-面积比和所述第四线-面积比中的每一个。
2.根据权利要求1所述的印刷电路板，其中，
所述第一线-面积比是所述第一区中的第一布线层中的第一线的面积与所述第一区的面积之比，
所述第二线-面积比是所述第二区中的第一布线层中的第二线的面积与所述第二区的面积之比，
所述第三线-面积比是所述第一区中的第二布线层中的第三线的面积与所述第一区的面积之比，并且
所述第四线-面积比是所述第二区中的第二布线层中的第四线的面积与所述第二区的面积之比。
3.根据权利要求1所述的印刷电路板，其中，所述印刷电路板包括不多于三层的布线层。
4.根据权利要求1所述的印刷电路板，其中，所述第一区中的第一布线层的厚度不同于所述第二区中的第一布线层的厚度。
5.根据权利要求1所述的印刷电路板，其中，
所述第一布线层包括所述基层的第一表面上的第一线，并且
所述第二布线层包括所述基层的第二表面上的第二线。
6.根据权利要求5所述的印刷电路板，还包括覆盖所述第一线的第一绝缘层，其中
所述第一线中的每一条具有覆盖有所述第一绝缘层的表面，
所述第一绝缘层具有外露的表面，并且
所述第一区中的第一线中的一条的覆盖有所述第一绝缘层的表面与所述第一绝缘层的外露的表面之间的厚度不同于所述第二区中的第一线中的一条的覆盖有所述第一绝缘层的表面与所述第一绝缘层的外露的表面之间的厚度。
7.根据权利要求1所述的印刷电路板，其中，
所述第一布线层包括包含在所述基层内的第一线，并且
所述第二布线层包括包含在所述基层内的第二线。
8.根据权利要求1所述的印刷电路板，其中，
所述第一区在第三方向上翘曲，并且
所述第二区在与所述第三方向相反的第四方向上翘曲，
所述第三方向和所述第四方向垂直于所述第一表面。
9.一种用于一个半导体封装件的印刷电路板，所述印刷电路板被分成多个区，所述印刷电路板包括：
基层，其包括彼此相对的第一表面和第二表面；
第一布线层，其包括在所述第一表面上的多条第一线；以及
第二布线层，其包括在所述第二表面上的多条第二线，其中
所述多个区包括彼此共享边界的第一区和第二区，所述第一区和所述第二区沿第一方向交替布置，并且沿与所述第一方向相交的第二方向交替布置，所述第一方向和所述第二方向平行于所述第一表面，所述第一区的尺寸实质上等于所述第二区的尺寸，
所述第一区中的第一线的面积与所述第一区的面积的面积比小于所述第一区中的第二线的面积与所述第一区的面积的面积比，并且
所述第二区中的第一线的面积与所述第二区的面积的面积比大于所述第二区中的第二线的面积与所述第二区的面积的面积比。
10.根据权利要求9所述的印刷电路板，其中，
所述第一区中的第一线的面积与所述第一区的面积的面积比小于所述第二区中的第一线的面积与第二区的面积的面积比，并且
所述第一区中的第二线的面积与所述第一区的面积的面积比大于所述第二区中的第二线的面积与所述第二区的面积的面积比。
11.根据权利要求9所述的印刷电路板，其中，所述第一区中的第一线中的每一条的厚度不同于所述第二区中的第一线中的每一条的厚度。
12.根据权利要求9所述的印刷电路板，其中，所述第一区中的第一线中的每一条的厚度不同于所述第一区中的第二线中的每一条的厚度。
13.根据权利要求9所述的印刷电路板，还包括覆盖所述第一线的第一绝缘层，其中
所述第一线中的每一条具有覆盖有所述第一绝缘层的表面，
所述第一绝缘层具有外露的表面，并且
所述第一区中的第一线中的一条的覆盖有所述第一绝缘层的表面与所述第一绝缘层的外露的表面之间的厚度不同于所述第二区中的第一线中的一条的覆盖有所述第一绝缘层的表面与所述第一绝缘层的外露的表面之间的厚度。
14.根据权利要求9所述的印刷电路板，还包括：
第一绝缘层，其覆盖所述第一线；以及
第二绝缘层，其覆盖所述第二线，其中
所述第一线中的每一条具有覆盖有所述第一绝缘层的表面，
所述第二线中的每一条具有覆盖有所述第二绝缘层的表面，
所述第一绝缘层具有外露的表面，
所述第二绝缘层具有外露的表面，并且
所述第一区中的第一线中的一条的覆盖有所述第一绝缘层的表面与所述第一绝缘层的外露的表面之间的厚度不同于所述第一区中的第二线中的一条的覆盖有所述第二绝缘层的表面与所述第二绝缘层的外露的表面之间的厚度。
15.一种半导体封装件，包括：
用于一个半导体封装件的印刷电路板，其包括彼此相邻的多个区；以及
半导体芯片，其位于所述印刷电路板上，
其中，所述印刷电路板包括：
基层，其具有彼此相对的第一表面和第二表面；
第一布线层，其包括在所述第一表面上的多条第一线；以及
第二布线层，其包括在所述第二表面上的多条第二线，其中
所述多个区包括彼此相邻并且彼此共享边界的第一区和第二区，所述第一区和所述第二区沿第一方向交替布置，并且沿与所述第一方向相交的第二方向交替布置，所述第一方向和所述第二方向平行于所述第一表面，所述第一区的尺寸实质上等于所述第二区的尺寸，
所述第一区中的第一线的面积与所述第一区的面积的面积比小于所述第一区中的第二线的面积与所述第一区的面积的面积比，并且
所述第二区中的第一线的面积与所述第二区的面积的面积比大于所述第二区中的第二线的面积与所述第二区的面积的面积比。
16.根据权利要求15所述的半导体封装件，其中，所述印刷电路板包括不多于三层的布线层。
17.根据权利要求15所述的半导体封装件，其中，所述印刷电路板中的所述多个区包括至少九个区。
18.根据权利要求15所述的半导体封装件，其中，
所述第一区中的第一线的面积与所述第一区的面积的面积比小于所述第二区中的第一线的面积与所述第二区的面积的面积比，并且
所述第一区中的第二线的面积与所述第一区的面积的面积比大于所述第二区中的第二线的面积与所述第二区的面积的面积比。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629164U (ja) * 1992-09-08 1994-04-15 株式会社富士通ゼネラル 両面実装プリント配線基板
CN101175378A (zh) * 2006-10-30 2008-05-07 三星电机株式会社 制造电路板的方法
JP2009152282A (ja) * 2007-12-19 2009-07-09 Shinko Electric Ind Co Ltd 集合配線基板及び半導体パッケージ
JP2014045019A (ja) * 2012-08-24 2014-03-13 Ibiden Co Ltd プリント配線板
CN105336722A (zh) * 2014-06-26 2016-02-17 三星电机株式会社 印刷电路板、具有印刷电路板的半导体封装件和制造方法
JP2016082115A (ja) * 2014-10-20 2016-05-16 イビデン株式会社 プリント配線板
JP2016134410A (ja) * 2015-01-16 2016-07-25 イビデン株式会社 プリント配線板
CN105828520A (zh) * 2015-01-26 2016-08-03 京瓷株式会社 布线基板
CN106298731A (zh) * 2015-06-24 2017-01-04 三星电子株式会社 电路板和包括该电路板的半导体封装件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3202525B2 (ja) 1995-03-27 2001-08-27 キヤノン株式会社 電気回路基板及びそれを備えた表示装置
JPH10270592A (ja) 1997-03-24 1998-10-09 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6203967B1 (en) 1998-07-31 2001-03-20 Kulicke & Soffa Holdings, Inc. Method for controlling stress in thin film layers deposited over a high density interconnect common circuit base
TWI229574B (en) 2002-11-05 2005-03-11 Siliconware Precision Industries Co Ltd Warpage-preventing circuit board and method for fabricating the same
JP4437051B2 (ja) 2004-04-01 2010-03-24 イビデン株式会社 フレックスリジッド配線板
JP4020097B2 (ja) 2004-05-11 2007-12-12 セイコーエプソン株式会社 半導体チップ、半導体装置及びその製造方法、並びに電子機器
TWI287960B (en) * 2005-01-12 2007-10-01 Benq Corp One/multi layer printed circuit board capable of preventing electrostatic discharge and routing method thereof
CN101278393A (zh) 2005-09-29 2008-10-01 日本电气株式会社 半导体封装、衬底、使用这种半导体封装或衬底的电子器件和用于校正半导体封装翘曲的方法
US8014154B2 (en) 2006-09-27 2011-09-06 Samsung Electronics Co., Ltd. Circuit substrate for preventing warpage and package using the same
US20080182398A1 (en) 2007-01-30 2008-07-31 Carpenter Burton J Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
KR101009414B1 (ko) 2008-07-14 2011-01-19 삼성모바일디스플레이주식회사 평판 디스플레이 장치 및 그 제조방법
KR101096039B1 (ko) 2009-11-09 2011-12-19 주식회사 하이닉스반도체 인쇄회로기판 및 이를 이용한 반도체 패키지
JP2012195568A (ja) 2011-02-28 2012-10-11 Koa Corp 金属ベース回路基板
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
US8703535B2 (en) 2012-06-07 2014-04-22 Stats Chippac Ltd. Integrated circuit packaging system with warpage preventing mechanism and method of manufacture thereof
JP2015225895A (ja) * 2014-05-26 2015-12-14 イビデン株式会社 プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
KR102214512B1 (ko) * 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
KR20160019252A (ko) 2014-08-11 2016-02-19 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법
US9478500B2 (en) 2015-02-17 2016-10-25 Advanced Semiconductor Engineering, Inc. Interposer substrate, semiconductor structure and fabricating process thereof
US9907156B1 (en) * 2015-03-06 2018-02-27 Juniper Networks, Inc. Cross-talk reduction for high speed signaling at ball grid array region and connector region
CN106192303B (zh) 2015-04-30 2019-12-06 青岛海尔洗衣机有限公司 一种衣物分类存放装置、洗衣机及其控制方法
US9953934B2 (en) 2015-12-16 2018-04-24 Intel Corporation Warpage controlled package and method for same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629164U (ja) * 1992-09-08 1994-04-15 株式会社富士通ゼネラル 両面実装プリント配線基板
CN101175378A (zh) * 2006-10-30 2008-05-07 三星电机株式会社 制造电路板的方法
JP2009152282A (ja) * 2007-12-19 2009-07-09 Shinko Electric Ind Co Ltd 集合配線基板及び半導体パッケージ
JP2014045019A (ja) * 2012-08-24 2014-03-13 Ibiden Co Ltd プリント配線板
CN105336722A (zh) * 2014-06-26 2016-02-17 三星电机株式会社 印刷电路板、具有印刷电路板的半导体封装件和制造方法
JP2016082115A (ja) * 2014-10-20 2016-05-16 イビデン株式会社 プリント配線板
JP2016134410A (ja) * 2015-01-16 2016-07-25 イビデン株式会社 プリント配線板
CN105828520A (zh) * 2015-01-26 2016-08-03 京瓷株式会社 布线基板
CN106298731A (zh) * 2015-06-24 2017-01-04 三星电子株式会社 电路板和包括该电路板的半导体封装件

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