JP2014045019A - プリント配線板 - Google Patents
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Abstract
【課題】薄くて反りの少ないプリント配線板を提供する。
【解決手段】断面方向におけるプリント配線板の中心線ＣＬよりＩＣチップに近い側に形成された導体層の厚みの和（ΣＵ）を中心線ＣＬより遠い側に形成された導体層の厚みの和（ΣＤ）より大きくすることでＩＣチップを曲げようとする力が弱くなり、２次実装時の半導体装置の反りを小さく制御できる。最下の導体層の厚みが最も薄いことが好ましく、半導体装置とマザーボード間の接続信頼性が高くなる。
【選択図】図１
【解決手段】断面方向におけるプリント配線板の中心線ＣＬよりＩＣチップに近い側に形成された導体層の厚みの和（ΣＵ）を中心線ＣＬより遠い側に形成された導体層の厚みの和（ΣＤ）より大きくすることでＩＣチップを曲げようとする力が弱くなり、２次実装時の半導体装置の反りを小さく制御できる。最下の導体層の厚みが最も薄いことが好ましく、半導体装置とマザーボード間の接続信頼性が高くなる。
【選択図】図１
Description
本発明は、コア基板とコア基板の表裏に形成されている上側と下側のビルドアップ層とを有するプリント配線板に関する。
特許文献１に示されているように、プリント配線板は薄くなってきている。プリント配線板が薄くなるなると、特許文献１は、プリント配線板の反りを小さくすることが重要な課題であると述べている。
その課題を解決するための方法が特許文献１の図５に示されている。その図によれば、絶縁層２３０の両面に銅箔２１０、２２０が積層されている。銅箔は凹凸面を有していて、その凹凸面が絶縁層と対向している。そして、一方の銅箔２１０と他方の銅箔２２０で凹凸の大きさが異なっている。
導体回路と絶縁層の界面での凹凸（界面凹凸）が小さくなると、携帯機器の落下時、部品がプリント配線板からとれる恐れがある。また、界面凹凸が大きくなると微細な導体回路を形成することが難しくなると考えられる。そのため、プリント配線板が大きくなるので、プリント配線板の反りが大きくなると推察される。絶縁層の表裏で界面凹凸が異なると、回路形成の条件設定が難しくなると考えられる。微細な回路の形成が難しくなると推察される。
本発明の目的は、薄くて反りの小さいプリント配線板を提供することである。別の目的は、ＩＣチップが実装されているプリント配線板がマザーボードに搭載される時、プリント配線板の反りを小さくすることである。
本発明に係るプリント配線板は、第１面と前記第１面と反対側の第２面とを有する絶縁基板と前記絶縁基板の第１面上に形成されている第１導体層と前記絶縁基板の第２面上に形成されている第２導体層とで形成されるコア基板と、前記絶縁基板の第１面と前記第１導体層上に形成されている最上の樹脂絶縁層と前記最上の樹脂絶縁層上に形成され、ＩＣチップを搭載するためのパッドを含む最上の導体層で形成される上側のビルドアップ層と、前記絶縁基板の第２面と前記第２導体層上に形成されている最下の樹脂絶縁層と前記最下の樹脂絶縁層上に形成され、マザーボードと接続するためのパッドを含む最下の導体層で形成されている下側のビルドアップ層を有する。そして、前記第１導体層の厚みと前記最上の導体層の厚みの和は前記第２導体層の厚みと前記最下の導体層の厚みの和より大きい。
[第１実施形態]
本発明の第１実施形態に係るプリント配線板が図１の断面図を参照して説明される。
第１実施形態のプリント配線板１０は、第１面Ｆとその第１面と反対側の第２面Ｓとを有するコア基板３０とコア基板の第１面上に形成されている上側のビルドアップ層５００Ｆと上側のビルドアップ層上に形成されている上側のソルダーレジスト層７０Ｆとコア基板の第２面上に形成されている下側のビルドアップ層５００Ｓと下側のビルドアップ層上に形成されている下側のソルダーレジスト層７０Ｓとを有する。
本発明の第１実施形態に係るプリント配線板が図１の断面図を参照して説明される。
第１実施形態のプリント配線板１０は、第１面Ｆとその第１面と反対側の第２面Ｓとを有するコア基板３０とコア基板の第１面上に形成されている上側のビルドアップ層５００Ｆと上側のビルドアップ層上に形成されている上側のソルダーレジスト層７０Ｆとコア基板の第２面上に形成されている下側のビルドアップ層５００Ｓと下側のビルドアップ層上に形成されている下側のソルダーレジスト層７０Ｓとを有する。
コア基板３０は、第１面Ｆと、第１面Ｆとは反対側の第２面Ｓとを有する絶縁基板２０と絶縁基板２０の第１面上に形成されている第１導体層３４Ｆと絶縁基板の第２面上に形成されている第２導体層３４Ｓと絶縁基板２０を貫通し第１導体層３４Ｆと第２導体層３４Ｓとを接続しているスルーホール導体３６で形成されている。コア基板の第１面と絶縁基板の第１面は同じ面であり、コア基板の第２面と絶縁基板の第２面は同じ面である。絶縁基板の厚みは５０μｍから２５０μｍである。
上側のビルドアップ層は、コア基板３０の第１面Ｆと第１導体層３４Ｆ上に形成されている最上の樹脂絶縁層５０Ｆと最上の樹脂絶縁層５０Ｆ上の最上の導体層５８Ｆと最上の樹脂絶縁層５０Ｆを貫通し最上の導体層５８Ｆと第１導体層３４Ｆやスルーホール導体とを接続するビア導体６０Ｆとを有する。
下側のビルドアップ層は、コア基板３０の第２面Ｓと第２導体層３４Ｓ上に形成されている最下の樹脂絶縁層５０Ｓと最下の樹脂絶縁層５０Ｓ上に形成されている最下の導体層５８Ｓと最下の樹脂絶縁層５０Ｓを貫通し最下の導体層５８Ｓとコア基板の第２導体層３４Ｓやスルーホール導体とを接続するビア導体６０Ｓとを有する。
上側のソルダーレジスト層７０Ｆは最上の樹脂絶縁層５０Ｆと最上の導体層５８Ｆ上に形成されていて、最上の導体層を露出する開口７１Ｆを有する。開口７１Ｆにより露出する導体層はパッド（Ｃ４パッド）７２Ｆとして機能する。最上の導体層は最上の樹脂絶縁層から出ているビア導体上の導体５８ＦＶを含む（図１１（Ａ））。
下側のソルダーレジスト層７０Ｓは最下の樹脂絶縁層５０Ｓと最下の導体層５８Ｓ上に形成されていて、最上の導体層を露出する開口７１Ｓを有する。開口７１Ｓにより露出する導体層はパッド（ＢＧＡパッド）７２Ｓとして機能する。最下の導体層は最下の樹脂絶縁層から出ているビア導体上の導体５８ＳＶを含む（図１１（Ｂ））。
Ｃ４パッド上に半田バンプ（Ｃ４バンプ）７６Ｆが形成されている。Ｃ４バンプを介してプリント配線板にＩＣチップが実装される。ＩＣチップとＩＣチップを搭載するプリント配線板で半導体装置１００が形成される（図２）。
ＢＧＡパッドに半田バンプ（ＢＧＡバンプ）７６Ｓが形成されている。ＢＧＡバンプを介してプリント配線板がマザーボード９６に搭載される（図３）。
第１実施形態のプリント配線板の応用例が図２に示されている。Ｃ４バンプを介してプリント配線板上にＩＣチップ９０が実装されている。そして、ＩＣチップとプリント配線板間にアンダーフィル１００ＵＦが充填されている。さらに、図２に示されているように、ＩＣチップはモールド樹脂１００Ｍで封止される。図２の応用例は半導体装置と称される。
第１実施形態のプリント配線板の応用例が図２に示されている。Ｃ４バンプを介してプリント配線板上にＩＣチップ９０が実装されている。そして、ＩＣチップとプリント配線板間にアンダーフィル１００ＵＦが充填されている。さらに、図２に示されているように、ＩＣチップはモールド樹脂１００Ｍで封止される。図２の応用例は半導体装置と称される。
第１実施形態のプリント配線板の各導体層の厚みの例が以下に示されている。各導体層は複数の導体回路を含む。最上の導体層５８Ｆの厚みＬ１は２０μｍであり、第１導体層３４Ｆの厚みＬ２は２２μｍであり、第２導体層３４Ｓの厚みＬ３は１８μｍであり、最下の導体層５８Ｓの厚みＬ４は１６μｍである。
ここで、絶縁基板の第１面上に形成されている各導体層（絶縁基板の第１面上の導体層と上側のビルドアップ層に属する各導体層）の厚みの和（ΣＵ）は絶縁基板の第２面上に形成されている各導体層（絶縁基板の第２面上の導体層と下側のビルドアップ層に属する各導体層）の厚みの和（ΣＤ）より大きい。上述の例によれば、ΣＵは４４μｍであり、ΣＤは３４μｍである。プリント配線板の断面方向の中心線ＣＬ（図１参照）よりＣ４バンプ側に形成されている各導体層の厚みの和（ΣＵ）がプリント配線板の断面方向の中心線よりＢＧＡバンプ側に形成されている各導体層の厚みの和（ΣＤ）より大きい。
上述の各導体層の中で第１導体層の厚みが最も厚いことが好ましい。上述の例によれば、第１導体層の厚みは２２μｍであって、全ての導体層の中で最も厚い。
上述の各導体層の中で最下の導体層の厚みが最も薄いことが好ましい。上述の例によれば、最下の導体層の厚みは１６μｍであって、全ての導体層の中で最も薄い。
上述の各導体層の中で第１導体層の厚みが最も厚いことが好ましい。上述の例によれば、第１導体層の厚みは２２μｍであって、全ての導体層の中で最も厚い。
上述の各導体層の中で最下の導体層の厚みが最も薄いことが好ましい。上述の例によれば、最下の導体層の厚みは１６μｍであって、全ての導体層の中で最も薄い。
図２に示されている第１実施形態のプリント配線板の応用例はマザーボードに搭載される。半導体装置をマザーボードに搭載することは、リフローで行われる。リフローで半導体装置をマザーボードに搭載することは、２次実装と称される。ＩＣチップ、モールド樹脂やアンダーフィルの熱膨張係数（ＣＴＥ）とプリント配線板の熱膨張係数（ＣＴＥ）は異なるので、２次実装で半導体装置は反る。この時の反り量が大きいと半導体装置とマザーボード間で接続不良が発生する。もしくは、半導体装置とマザーボード間の接合が不十分となり、両者間の接続信頼性が低くなる。
２次実装の温度では、プリント配線板を構成している樹脂はガラス転移点（Ｔｇ）を越えているので、樹脂の剛性は低い。それに対し、導体は銅などの金属でできているので、２次実装の温度で導体は軟化していない。
また、ＩＣチップはシリコンを含むので、２次実装の温度で剛性が高い。そのため、ＩＣチップは２次実装時のプリント配線板の反りを抑えることができる。
従って、ＩＣチップやプリント配線板の導体層は２次実装での半導体装置の反りに大きな影響を与える。
ここで、導体層は銅などの金属で形成されている。例えば、導体層が銅で形成されている場合、導体層の熱膨張係数は約１６ｐｐｍであり、ＩＣチップのシリコンの熱膨張係数は約３ｐｐｍである。このため、常温からリフロー温度（約２２０℃から２６０℃）までの伸び量が導体層とＩＣチップで比較されると、導体層の伸び量はＩＣチップの伸び量より大きい。この違いにより、半導体装置は２次実装で反る。反りを発生させる力が弱くなれば、２次実装での半導体装置の反りは小さくなる。ここで、ＩＣチップから遠い導体層ほど、ＩＣチップを曲げる力は大きい。また、ＩＣチップから遠い導体層の剛性が高いほど、ＩＣチップを曲げる力は大きい。
２次実装の温度では、プリント配線板を構成している樹脂はガラス転移点（Ｔｇ）を越えているので、樹脂の剛性は低い。それに対し、導体は銅などの金属でできているので、２次実装の温度で導体は軟化していない。
また、ＩＣチップはシリコンを含むので、２次実装の温度で剛性が高い。そのため、ＩＣチップは２次実装時のプリント配線板の反りを抑えることができる。
従って、ＩＣチップやプリント配線板の導体層は２次実装での半導体装置の反りに大きな影響を与える。
ここで、導体層は銅などの金属で形成されている。例えば、導体層が銅で形成されている場合、導体層の熱膨張係数は約１６ｐｐｍであり、ＩＣチップのシリコンの熱膨張係数は約３ｐｐｍである。このため、常温からリフロー温度（約２２０℃から２６０℃）までの伸び量が導体層とＩＣチップで比較されると、導体層の伸び量はＩＣチップの伸び量より大きい。この違いにより、半導体装置は２次実装で反る。反りを発生させる力が弱くなれば、２次実装での半導体装置の反りは小さくなる。ここで、ＩＣチップから遠い導体層ほど、ＩＣチップを曲げる力は大きい。また、ＩＣチップから遠い導体層の剛性が高いほど、ＩＣチップを曲げる力は大きい。
そのため、第１実施形態では、プリント配線板の中心線ＣＬよりＩＣチップに近い側に形成されている導体層の厚みの和（ΣＵ）はＩＣチップから見てプリント配線板の中心線ＣＬより遠い側に形成されている導体層の厚みの和（ΣＤ）より大きい。第１実施形態のプリント配線板ではΣＤがΣＵより小さい。ΣＤが小さいので、第１実施形態のプリント配線板では、ＩＣチップを曲げる力が弱くなる。このため、第１実施形態のプリント配線板によれば２次実装時の半導体装置の反りが小さくなる。図１において、中心線より上側はＣ４側であり、下側はＢＧＡ側である。
ΣＤがΣＵより小さくて、第１導体層、第２導体層、最上の導体層と最下の導体層の中で最下の導体層の厚みが最も薄いことが好ましい。
ΣＤがΣＵより小さくて、第１導体層、第２導体層、最上の導体層と最下の導体層の中で第１導体層の厚みが最も厚く、最下の導体層の厚みが最も薄いことが好ましい。
ΣＤがΣＵより小さくて、第１導体層の厚みと第２導体層の厚みの和（ΣＣ）は最上の導体層の厚みと最下の導体層の厚みの和（ΣＢ）より大きいことが好ましい。
また、ΣＤがΣＵより小さく、かつ、ΣＣがΣＢより大きくて、最上の導体層の厚みは最下の導体層の厚みより厚いことが好ましい。
２次実装時の半導体装置の反り量が１００μｍ以下になる。半導体装置とマザーボード間の接続信頼性が高くなる。
ΣＤがΣＵより小さくて、第１導体層、第２導体層、最上の導体層と最下の導体層の中で第１導体層の厚みが最も厚く、最下の導体層の厚みが最も薄いことが好ましい。
ΣＤがΣＵより小さくて、第１導体層の厚みと第２導体層の厚みの和（ΣＣ）は最上の導体層の厚みと最下の導体層の厚みの和（ΣＢ）より大きいことが好ましい。
また、ΣＤがΣＵより小さく、かつ、ΣＣがΣＢより大きくて、最上の導体層の厚みは最下の導体層の厚みより厚いことが好ましい。
２次実装時の半導体装置の反り量が１００μｍ以下になる。半導体装置とマザーボード間の接続信頼性が高くなる。
ΣＤがΣＵより小さくて、上側のソルダーレジスト層７０Ｆの厚みＳＲＦは下側のソルダーレジスト層７０Ｓの厚みより厚いことが好ましい（図１、図２、図３）。例えば、第１実施形態のプリント配線板では、上側のソルダーレジスト層７０Ｆの厚みＳＲＦは２４μｍであって、下側のソルダーレジスト層７０Ｓの厚みＳＲＳは１８μｍである。下側のソルダーレジスト層の厚みが上側のソルダーレジスト層の厚みより薄いので、導体層の厚みでプリント配線板の反りを制御することが容易となる。
図９（Ｂ）は、各導体層の厚みとプリント配線板の反り量との関係を示している。これらはシュミレーション結果である。
縦軸は、２６０℃での半導体装置の反り量（図１０中のｄ）を示し、横軸は、各導体層（第１導体層、第２導体層、最上の導体層、最下の導体層）の厚みの和を示している。半導体装置が図１０に示されている形状に反る場合、反り量ｄはプラスである。形状が逆の場合、反り量ｄはマイナスである。反り量の絶対値が小さいほどプリント配線板とマザーボード間の接続信頼性が高くなる。グラフ中では、２６０℃での半導体装置の反り量はＰＫＧ反り：２６０℃[μｍ]と示されている。また、各導体層の厚みの和はグラフ中ではＣｕ総厚[μｍ]と示されている。
縦軸は、２６０℃での半導体装置の反り量（図１０中のｄ）を示し、横軸は、各導体層（第１導体層、第２導体層、最上の導体層、最下の導体層）の厚みの和を示している。半導体装置が図１０に示されている形状に反る場合、反り量ｄはプラスである。形状が逆の場合、反り量ｄはマイナスである。反り量の絶対値が小さいほどプリント配線板とマザーボード間の接続信頼性が高くなる。グラフ中では、２６０℃での半導体装置の反り量はＰＫＧ反り：２６０℃[μｍ]と示されている。また、各導体層の厚みの和はグラフ中ではＣｕ総厚[μｍ]と示されている。
(1) ΣＤとΣＵが同じプリント配線板の結果が実線で示されている（グラフ中一番上の線）。
(2) ΣＤがΣＵより小さいプリント配線板の結果が破線で示されている（グラフ中真ん中の線）。
(3) ΣＤがΣＵより小さく、かつ、ΣＣがΣＢより大きく、最上の導体層の厚みは最下の導体層の厚みより厚いプリント配線板の結果が一点鎖線で示されている（グラフ中一番下の線）。
これらは、シミュレーションの結果である。
グラフに示されていないが(3)において、各導体の厚みの中で最下の導体層の厚みが最も薄いと、プリント配線板の反り量は(3)より小さくなる。
(2) ΣＤがΣＵより小さいプリント配線板の結果が破線で示されている（グラフ中真ん中の線）。
(3) ΣＤがΣＵより小さく、かつ、ΣＣがΣＢより大きく、最上の導体層の厚みは最下の導体層の厚みより厚いプリント配線板の結果が一点鎖線で示されている（グラフ中一番下の線）。
これらは、シミュレーションの結果である。
グラフに示されていないが(3)において、各導体の厚みの中で最下の導体層の厚みが最も薄いと、プリント配線板の反り量は(3)より小さくなる。
図９（Ａ）は、ΣＤがΣＵより小さいプリント配線板において、第１導体層の厚みと第２導体層の厚みの差（ＤＲ）を変えることで反り量がどのように変化するかを示している。縦軸と横軸は図９（Ｂ）と同じである。これらは、シミュレーションの結果である。ＤＲの値がプラスの場合、第１導体層の厚みが第２導体層の厚みより厚い。ＤＲの値がマイナスの場合、第２導体層の厚みが第１導体層の厚みより厚い。
ＤＲが＋５μｍの場合の結果がグラフ中で上から一番上側の線（クロ四角）である。ＤＲが＋３μｍの場合の結果がグラフ中で上から２番目の線（×）である。ＤＲが０μｍの場合の結果がグラフ中で上から３番目の線（○）である。ＤＲが−３μｍの場合の結果がグラフ中で上から４番目の線（クロ菱形）である。ＤＲが−５μｍの場合の結果がグラフ中で上から５番目の線（クロマル）である。
ＤＲが＋５μｍの場合の結果がグラフ中で上から一番上側の線（クロ四角）である。ＤＲが＋３μｍの場合の結果がグラフ中で上から２番目の線（×）である。ＤＲが０μｍの場合の結果がグラフ中で上から３番目の線（○）である。ＤＲが−３μｍの場合の結果がグラフ中で上から４番目の線（クロ菱形）である。ＤＲが−５μｍの場合の結果がグラフ中で上から５番目の線（クロマル）である。
第１実施形態では、プリント配線板の厚みが３００μｍ以下であることが好ましい。２次実装時の半導体装置の反り量の絶対値は８０μｍ以下であることが好ましい。このため、各導体層の厚みの和（ΣＤ＋ΣＵ）は９１μｍ以下であって、最も厚い第１導体層５８Ｆの厚みが２５μｍ以下であることが望ましい。
プリント配線板の厚みが３００μｍ以下でも、反り量が８０μｍ以下になる。
プリント配線板の厚みが３００μｍ以下でも、反り量が８０μｍ以下になる。
図１に示されるように、コア基板３０に形成されている砂時計形状の貫通孔２８に無電解めっき膜３１と電解めっき膜３２とから成るスルーホール導体３６が形成されている。砂時計形状の貫通孔２８は、第１面Ｆに第１開口２８ＦＯを有する第１開口部２８Ｆと第２面Ｓに第２開口２８ＳＯを有する第２開口部２８Ｓからなり、第１開口部２８Ｆは第１面から第２面に向かってテーパーしているとともに第２開口部２８Ｓは第２面から第１面に向かってテーパーしていて、第１開口部２８Ｆと第２開口部２８Ｓは絶縁基板の内部で繋がっている。
プリント配線板１０の製造方法が図４〜図９を参照して説明される。
（１）補強材と樹脂とからなる絶縁基板２０が用意される（図４（Ａ））。絶縁基板２０は第１面Ｆと第１面と反対側の第２面Ｓを有する。絶縁基板２０の厚みは１５０μｍである。出発材料として、住友ベークライト株式会社製の４７８５ＧＳシリーズなどを用いることができる。
（１）補強材と樹脂とからなる絶縁基板２０が用意される（図４（Ａ））。絶縁基板２０は第１面Ｆと第１面と反対側の第２面Ｓを有する。絶縁基板２０の厚みは１５０μｍである。出発材料として、住友ベークライト株式会社製の４７８５ＧＳシリーズなどを用いることができる。
（２）絶縁基板２０の第１面ＦにＣＯ２レーザが照射される。絶縁基板２０の第１面Ｆ側に第１開口部２８Ｆが形成される（図４（Ｂ））。
（３）絶縁基板２０の第２面Ｓ側にＣＯ２レーザが照射される。コア基板の第２面Ｓ側に第２開口部２８Ｓが形成される（図４（Ｃ））。第１開口部２８Ｆと第２開口部２８Ｓがコア基板内で繋がる。貫通孔２８が形成される。
（４）絶縁基板２０の表面及びスルーホール導体用貫通孔２８の内面に無電解めっき膜３１が形成される（図４（Ｄ））。無電解めっき膜３１の厚みは約１μｍである。
（５）無電解めっき膜３１上に所定パターンのめっきレジスト４０が形成される（図５（Ａ））。
（６）めっきレジストから露出する無電解めっき膜上に電解めっき膜３２が形成される（図５（Ｂ））。この時、コア基板の第１面Ｆ側の電流密度が、第２面Ｓ側の電流密度より高くなるように電圧が印加される。そのため、第１面側の電解めっき膜３２の厚みが、第２面側の電解めっき膜３２の厚みより厚くなる。絶縁基板の第１面上の無電解めっき膜の厚みと電解めっき膜の厚みの和Ｌ２αは２３μｍ（２２μｍ＋１μｍ）であり、絶縁基板の第２面上の無電解めっき膜の厚みと電解めっき膜の厚みの和Ｌ３αは１９μｍ（１８μｍ＋１μｍ）である。
（７）めっきレジストが除去され、電解めっき膜間の無電解めっき膜３１がエッチングで除去される。このため、電解めっき膜の厚みが約１μｍ薄くなる。その結果、第１導体層３４Ｆの厚みＬ２は約２２μｍであり、第２導体層３４Ｓの厚みＬ３は約１８μｍである（図５（Ｃ））。
（８）コア基板の第１面上に最上の樹脂絶縁層５０Ｆが形成される。コア基板の第２面に最下の樹脂絶縁層５０Ｓが形成される（図５（Ｄ））。樹脂絶縁層の厚みは２５μｍから４０μｍである。
（９）次に、ＣＯ２ガスレーザにて樹脂絶縁層５０Ｆ，５０Ｓにそれぞれビア導体用の開口５１Ｆ，５１Ｓが形成される（図６（Ａ））。
（１０）樹脂絶縁層５０Ｆ，５０Ｓの表面とビア導体用の開口５１Ｆ，５１Ｂの内壁に厚さ１μｍの無電解めっき膜５２，５２が形成される（図６（Ｂ））。
（１１）無電解めっき膜５２上にめっきレジスト５４が形成される（図６（Ｃ））。
（１２）めっきレジスト５４から露出する無電解めっき膜５２上に、電解めっき膜５６が形成される（図６（Ｄ））。この時、コア基板の第１面Ｆ側の電流密度が、第２面Ｓ側の電流密度より高くなるように電圧が印加される。そのため、上側のビルドアップ層の電解めっき膜５６の厚みが、下側のビルドアップ層の電解めっき膜５６の厚みより厚くなる。上側のビルドアップ層の無電解めっき膜の厚みと電解めっき膜の厚みの和Ｌ１βは２１μｍ（２０μｍ＋１μｍ）であり、下側のビルドアップ層の無電解めっき膜の厚みと電解めっき膜の厚みの和Ｌ４βは１７μｍ（１６μｍ＋１μｍ）である。
（１３）めっきレジスト５４が除去される。電解めっき膜間の無電解めっき膜がエッチングで除去されることで、ビア導体６０Ｆ，６０Ｓ、及び、最上と最下の導体層５８Ｆ、５８Ｓが形成される（図７（Ａ））。この時、電解めっき膜の厚みが約１μｍ薄くなる。従って、最上の導体層５８Ｆの厚みＬ１は２０μｍであり、最下の導体層５８Ｓの厚みＬ４は１６μｍである。上側と下側のビルドアップ層が完成する。
（１４）上側のビルドアップ層上に、開口７１Ｆを有する上側のソルダーレジスト層７０Ｆが形成される。上側のソルダーレジスト層の厚みＳＲＦは２４μｍである。下側のビルドアップ層上に、開口７１Ｓを有する下側のソルダーレジスト層７０Ｓが形成される（図７（Ｂ））。下側のソルダーレジスト層の厚みＳＲＳは１８μｍである。
（１５）ソルダーレジスト層の開口７１Ｆ、７１Ｓ内にニッケルめっき層７２が形成され、さらにニッケルめっき層７２上に金めっき層７４が形成される（図７（Ｃ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層が形成されてもよい。
（１６）この後、ＵＳ７４７５８０３Ｂ２に開示されている方法で開口７１Ｆ、７１Ｓ内にＳｎ／Ａｇなどの半田ボールが搭載される。その後、上側のビルドアップ層上にリフローで半田バンプ（Ｃ４バンプ）７６Ｆが形成される。下側のビルドアップ層上にリフローで半田バンプ（ＢＧＡバンプ）７６Ｓが形成される（図１）。
（１７）Ｃ４バンプ７６Ｆを介してプリント配線板１０にＩＣチップ９０が実装される（図２）。その後、ＩＣチップが実装されている第１実施形態のプリント配線板はリフローでマザーボード９６に搭載される（図３）。第１実施形態のプリント配線板では、導体層の厚みが上述のように調整されているので、半導体装置の反り量が小さくなる。そのため、マザーボードへの実装性が低下しない。半導体装置とプリント配線板間の接続信頼性が高くなる。
[第２実施形態]
図８は第２実施形態に係るプリント配線板の断面を示す。
第２実施形態では、上側のビルドアップ層は、コア基板３０の第１面Ｆ上に形成されている上側の樹脂絶縁層１５０Ｆと上側の樹脂絶縁層１５０Ｆ上の上側の導体層１５８Ｆと上側の樹脂絶縁層１５０Ｆを貫通し上側の導体層１５８Ｆと第１導体層３４Ｆやスルーホール導体とを接続する上側のビア導体１６０Ｆとを有する。更に、上側のビルドアップ層は、上側の導体層と上側の樹脂絶縁層上に形成されている最上の樹脂絶縁層５０Ｆと最上の樹脂絶縁層５０Ｆ上の最上の導体層５８Ｆと最上の樹脂絶縁層５０Ｆを貫通し最上の導体層５８Ｆと上側の導体層１５８Ｆとを接続する最上のビア導体６０Ｆとを有する。
図８は第２実施形態に係るプリント配線板の断面を示す。
第２実施形態では、上側のビルドアップ層は、コア基板３０の第１面Ｆ上に形成されている上側の樹脂絶縁層１５０Ｆと上側の樹脂絶縁層１５０Ｆ上の上側の導体層１５８Ｆと上側の樹脂絶縁層１５０Ｆを貫通し上側の導体層１５８Ｆと第１導体層３４Ｆやスルーホール導体とを接続する上側のビア導体１６０Ｆとを有する。更に、上側のビルドアップ層は、上側の導体層と上側の樹脂絶縁層上に形成されている最上の樹脂絶縁層５０Ｆと最上の樹脂絶縁層５０Ｆ上の最上の導体層５８Ｆと最上の樹脂絶縁層５０Ｆを貫通し最上の導体層５８Ｆと上側の導体層１５８Ｆとを接続する最上のビア導体６０Ｆとを有する。
下側のビルドアップ層は、コア基板３０の第２面Ｓ上に形成されている下側の樹脂絶縁層１５０Ｓと下側の樹脂絶縁層１５０Ｓ上の下側の導体層１５８Ｓと下側の樹脂絶縁層１５０Ｓを貫通し下側の導体層１５８Ｓと第２導体層３４Ｓやスルーホール導体とを接続する下側のビア導体１６０Ｓとを有する。更に、下側のビルドアップ層は、下側の樹脂絶縁層と下側の導体層１５８Ｓ上に形成されている最下の樹脂絶縁層５０Ｓと最下の樹脂絶縁層５０Ｓ上の最下の導体層５８Ｓと最下の樹脂絶縁層５０Ｓを貫通し最下の導体層５８Ｓと下側の導体層１５８Ｓとを接続する最下のビア導体６０Ｓとを有する。
第２実施形態のプリント配線板では、第１導体層の厚みと上側のビルドアップ層に属する各導体層（最上の導体層と上側の導体層）の厚みの和（ΣＵ）が第２導体層の厚みと下側のビルドアップ層に属する各導体層（最下の導体層と下側の導体層）の厚みの和（ΣＤ）より大きい。つまり、最上の導体層５８Ｆの厚みＬ１と上側の導体層１５８Ｆの厚みＬ１’と第１導体層３４Ｆの厚みＬ２の和が、第２導体層３４Ｓの厚みＬ３と下側の導体層１５８Ｓの厚みＬ４’と最下の導体層５８Ｓの厚みＬ４の厚みの和（ΣＤ）より大きい。従って、第２実施形態のプリント配線板は第１実施形態のプリント配線板と同様な効果を有する。第２実施形態のプリント配線板を用いる半導体装置の２次実装での反り量が小さくなる。
２０ 絶縁基板
２８ 貫通孔
３０ コア基板
３４Ｆ 第１導体層
３４Ｓ 第２導体層
３６ スルーホール導体
５０Ｆ 最上の樹脂絶縁層
５０Ｓ 最下の樹脂絶縁層
５８Ｆ 最上の導体層
５８Ｓ 最下の導体層
６０Ｆ、６０Ｓ ビア導体
２８ 貫通孔
３０ コア基板
３４Ｆ 第１導体層
３４Ｓ 第２導体層
３６ スルーホール導体
５０Ｆ 最上の樹脂絶縁層
５０Ｓ 最下の樹脂絶縁層
５８Ｆ 最上の導体層
５８Ｓ 最下の導体層
６０Ｆ、６０Ｓ ビア導体
Claims (7)
- 第１面と前記第１面と反対側の第２面とを有する絶縁基板と前記絶縁基板の第１面上に形成されている第１導体層と前記絶縁基板の第２面上に形成されている第２導体層とで形成されるコア基板と、
前記絶縁基板の第１面と前記第１導体層上に形成されている最上の樹脂絶縁層と前記最上の樹脂絶縁層上に形成され、ＩＣチップを搭載するためのパッドを含む最上の導体層で形成される上側のビルドアップ層と、
前記絶縁基板の第２面と前記第２導体層上に形成されている最下の樹脂絶縁層と前記最下の樹脂絶縁層上に形成され、マザーボードと接続するためのパッドを含む最下の導体層で形成されている下側のビルドアップ層を有するプリント配線板であって、
前記第１導体層の厚みと前記最上の導体層の厚みの和は前記第２導体層の厚みと前記最下の導体層の厚みの和より大きい。 - 請求項１のプリント配線板であって、前記上側のビルドアップ層はさらにコア基板と前記最上の樹脂絶縁層との間に形成されている上側の樹脂絶縁層と前記上側の樹脂絶縁層上に形成されている上側の導体層とを有し、前記下側のビルドアップ層はさらにコア基板と前記最下の樹脂絶縁層との間に形成されている下側の樹脂絶縁層と前記下側の樹脂絶縁層上に形成されている下側の導体層とを有し、前記第１導体層の厚みと前記上側の導体層の厚みと前記最上の導体層の厚みの和は前記第２導体層の厚みと前記下側の導体層の厚みと前記最下の導体層の厚みの和より大きい。
- 請求項１のプリント配線板であって、前記第１導体層と前記最上の導体層と前記第２導体層と前記最下の導体層の内で前記第１導体層の厚みが最も厚い。
- 請求項１または請求項２のプリント配線板であって、前記第１導体層と前記最上の導体層と前記第２導体層と前記最下の導体層の内で前記最下の導体層の厚みが最も薄い。
- 請求項１のプリント配線板であって、前記プリント配線板の厚みが３００μｍ以下であって、前記最上の導体層の厚みが２５μｍ以下である。
- 請求項１のプリント配線板であって、前記第１導体層の厚みが前記最上の導体層の厚みよりも厚く、前記第１導体層の厚みが前記第２導体層の厚みよりも厚く、前記第２導体層の厚みは前記最下の導体層の厚みより厚く、前記最上の導体層の厚みは前記最下の導体層の厚みより厚い。
- 請求項１のプリント配線板であって、さらに、前記上側のビルドアップ層上に形成されている上側のソルダーレジスト層と前記下側のビルドアップ層上に形成されている下側のソルダーレジスト層とを有し、前記上側のソルダーレジスト層の厚みが、前記下側のソルダーレジスト層の厚みより厚い。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016139632A (ja) * | 2015-01-26 | 2016-08-04 | 京セラ株式会社 | 配線基板 |
| CN109699118A (zh) * | 2017-10-24 | 2019-04-30 | 三星电子株式会社 | 包括翘曲抵消区的印刷电路板以及半导体封装件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134724A (ja) * | 2002-08-09 | 2004-04-30 | Ibiden Co Ltd | 多層プリント配線板 |
| JP2007242674A (ja) * | 2006-03-06 | 2007-09-20 | Matsushita Electric Ind Co Ltd | プリント配線板、電子部品実装体、電子機器、電子部品実装体の製造方法 |
| JP2010192781A (ja) * | 2009-02-20 | 2010-09-02 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012156368A (ja) * | 2011-01-27 | 2012-08-16 | Kyocera Corp | 配線基板およびその実装構造体ならびに配線基板の製造方法 |
-
2012
- 2012-08-24 JP JP2012185578A patent/JP5994484B2/ja active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134724A (ja) * | 2002-08-09 | 2004-04-30 | Ibiden Co Ltd | 多層プリント配線板 |
| JP2007242674A (ja) * | 2006-03-06 | 2007-09-20 | Matsushita Electric Ind Co Ltd | プリント配線板、電子部品実装体、電子機器、電子部品実装体の製造方法 |
| JP2010192781A (ja) * | 2009-02-20 | 2010-09-02 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012156368A (ja) * | 2011-01-27 | 2012-08-16 | Kyocera Corp | 配線基板およびその実装構造体ならびに配線基板の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016139632A (ja) * | 2015-01-26 | 2016-08-04 | 京セラ株式会社 | 配線基板 |
| CN109699118A (zh) * | 2017-10-24 | 2019-04-30 | 三星电子株式会社 | 包括翘曲抵消区的印刷电路板以及半导体封装件 |
| CN109699118B (zh) * | 2017-10-24 | 2024-01-30 | 三星电子株式会社 | 包括翘曲抵消区的印刷电路板以及半导体封装件 |
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