KR20190045693A - 인쇄회로기판 및 그를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 발명은 인쇄회로기판 및 그를 포함하는 반도체 패키지에 관한 것으로, 보다 상세하게는, 인쇄회로기판은 서로 인접하는 제1 영역 및 제2 영역을 갖는다. 인쇄회로기판은, 서로 대향하는 제1 면 및 제2 면을 포함하는 베이스 층; 상기 제1 면에 제공되는 제1 배선층; 및 상기 제2 면에 제공되는 제2 배선층을 포함한다. 상기 제1 및 제2 영역들 각각의 상부에 상기 제1 배선층이 배치되고, 상기 제1 및 제2 영역들 각각의 하부에 상기 제2 배선층이 배치되며, 상기 제1 영역의 상기 상부는 제1 배선 면적 비율을 갖고, 상기 제2 영역의 상기 상부는 제2 배선 면적 비율을 갖고, 상기 제1 영역의 상기 하부는 제3 배선 면적 비율을 갖고, 상기 제2 영역의 상기 하부는 제4 배선 면적 비율을 갖고, 각각의 상기 제2 및 제3 배선 면적 비율들은 각각의 상기 제1 및 제4 배선 면적 비율들보다 더 크다.

Description

인쇄회로기판 및 그를 포함하는 반도체 패키지{Printed circuit board and semiconductor package including the same}
본 발명은 인쇄회로기판 및 그를 포함하는 반도체 패키지에 관한 것으로, 보다 상세하게는 복수개의 배선층들을 갖는 인쇄회로기판 및 그를 포함하는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는, 휘어짐을 최소화시켜 신뢰성을 향상시킨 인쇄회로기판을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 인쇄회로기판을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 개념에 따른 인쇄회로기판은 서로 인접하는 제1 영역 및 제2 영역을 가질 수 있다. 인쇄회로기판은, 서로 대향하는 제1 면 및 제2 면을 포함하는 베이스 층; 상기 제1 면에 제공되는 제1 배선층; 및 상기 제2 면에 제공되는 제2 배선층을 포함할 수 있다. 상기 제1 및 제2 영역들 각각의 상부에 상기 제1 배선층이 배치되고, 상기 제1 및 제2 영역들 각각의 하부에 상기 제2 배선층이 배치되며, 상기 제1 영역의 상기 상부는 제1 배선 면적 비율을 갖고, 상기 제2 영역의 상기 상부는 제2 배선 면적 비율을 갖고, 상기 제1 영역의 상기 하부는 제3 배선 면적 비율을 갖고, 상기 제2 영역의 상기 하부는 제4 배선 면적 비율을 갖고, 각각의 상기 제2 및 제3 배선 면적 비율들은 각각의 상기 제1 및 제4 배선 면적 비율들보다 더 클 수 있다
본 발명의 다른 개념에 따른 인쇄회로기판은 복수개의 영역들로 구획될 수 있다. 인쇄회로기판은, 서로 대향하는 제1 면 및 제2 면을 포함하는 베이스 층; 상기 제1 면에 제공되는 복수개의 제1 배선들을 포함하는 제1 배선층; 및 상기 제2 면에 제공되는 복수개의 제2 배선들을 포함하는 제2 배선층을 포함할 수 있다. 상기 복수개의 영역들은 서로 인접하는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역에 대한 상기 제1 영역 내의 상기 제1 배선층의 면적 비율은 상기 제2 영역에 대한 상기 제2 영역 내의 상기 제1 배선층의 면적 비율보다 더 작고, 상기 제1 영역에 대한 상기 제1 영역 내의 상기 제2 배선층의 면적 비율은 상기 제2 영역에 대한 상기 제2 영역 내의 상기 제2 배선층의 면적 비율보다 더 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 패키지는, 서로 인접하는 복수개의 영역들을 갖는 인쇄회로기판; 및 상기 인쇄회로기판 상의 반도체 칩을 포함할 수 있다. 상기 인쇄회로기판은: 서로 대향하는 제1 면 및 제2 면을 포함하는 베이스 층; 상기 제1 면에 제공되는 복수개의 제1 배선들을 포함하는 제1 배선층; 및 상기 제2 면에 제공되는 복수개의 제2 배선들을 포함하는 제2 배선층을 포함할 수 있다. 상기 복수개의 영역들은 서로 인접하는 제1 영역 및 제2 영역을 포함하며, 상기 제1 영역에 대한 상기 제1 영역 내의 상기 제1 배선층의 면적 비율은 상기 제1 영역에 대한 상기 제1 영역 내의 상기 제2 배선층의 면적 비율보다 더 작고, 상기 제2 영역에 대한 상기 제2 영역 내의 상기 제1 배선층의 면적 비율은 상기 제2 영역에 대한 상기 제2 영역 내의 상기 제2 배선층의 면적 비율보다 더 클 수 있다.
본 발명에 따른 인쇄회로기판 및 그를 포함하는 반도체 패키지는, 서로 인접하는 영역들간에 휘어지는 방향이 서로 다를 수 있다. 이로써, 인쇄회로기판의 전체적인 휨 현상을 최소화할 수 있다. 인쇄회로기판의 휨 현상이 최소화됨으로써, 인쇄회로기판과 반도체 칩 사이 또는 인쇄회로기판과 패키지 기판 사이의 접촉 불량을 방지할 수 있다. 결과적으로, 전체적인 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 인쇄회로기판을 개략적으로 나타내는 사시도이다.
도 2a는 도 1의 인쇄회로기판의 상부의 제5 영역 및 제6 영역을 나타내는 평면도이다.
도 2b는 도 1의 인쇄회로기판의 하부의 제5 영역 및 제6 영역을 나타내는 평면도이다.
도 3은 도 2a 및 도 2b의 A-A'선에 따른 단면도이다.
도 4는 본 발명의 실시예들에 따른 인쇄회로기판의 휘어짐을 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 비교예에 따른 인쇄회로기판의 휘어짐을 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 실시예들에 따른 인쇄회로기판을 설명하기 위한 것으로, 도 2a 및 도 2b의 A-A'선에 따른 단면도이다.
도 7은 본 발명의 실시예들에 따른 인쇄회로기판을 설명하기 위한 것으로, 도 2a 및 도 2b의 A-A'선에 따른 단면도이다.
도 8은 본 발명의 실시예들에 따른 인쇄회로기판을 설명하기 위한 것으로, 도 2a 및 도 2b의 A-A'선에 따른 단면도이다.
도 9 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지들을 설명하기 위한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 인쇄회로기판을 개략적으로 나타내는 사시도이다. 도 2a는 도 1의 인쇄회로기판의 상부의 제5 영역 및 제6 영역을 나타내는 평면도이다. 도 2b는 도 1의 인쇄회로기판의 하부의 제5 영역 및 제6 영역을 나타내는 평면도이다. 도 3은 도 2a 및 도 2b의 A-A'선에 따른 단면도이다. 도 4는 본 발명의 실시예들에 따른 인쇄회로기판의 휘어짐을 개략적으로 나타내는 단면도이다. 도 5는 본 발명의 비교예에 따른 인쇄회로기판의 휘어짐을 개략적으로 나타내는 단면도이다.
도 1, 도 2a, 도 2b, 도 3 및 도 4를 참조하면, 인쇄회로기판(100)은 제1 내지 제9 영역들(RG1-RG9)을 포함할 수 있다. 인쇄회로기판(100)을 9개의 영역들로 구획하여, 상기 영역들을 각각 제1 내지 제9 영역들(RG1-RG9)로 정의할 수 있다. 일 예로, 제1 내지 제9 영역들(RG1-RG9)은 서로 동일한 평면적 크기를 가질 수 있다. 다른 예로, 제1 내지 제9 영역들(RG1-RG9)은 서로 다른 평면적 크기를 가질 수 있다. 평면적 관점에서, 제1 내지 제9 영역들(RG1-RG9) 각각은 사각형의 형태를 가질 수 있다.
제1 내지 제9 영역들(RG1-RG9)은 제1 방향(D1) 및 제2 방향(D2)으로 2차원적으로 배열될 수 있다. 본 실시예에서는 예시적으로 인쇄회로기판(100)이 제1 내지 제9 영역들(RG1-RG9)을 갖는 것을 도시하였지만, 인쇄회로기판(100)은 더 많은 영역들로 구획될 수 있으며, 이는 특별히 제한되지 않는다. 본 실시예에 따른 인쇄회로기판(100)은 적어도 9개의 영역들(RG1-RG9)을 포함할 수 있다.
인쇄회로기판(100)은 상부(UP) 및 하부(LP)를 포함할 수 있다. 인쇄회로기판(100)의 상부(UP)의 제1, 제3, 제5, 제7 및 제9 영역들(RG1, RG3, RG5, RG7, RG9)은 제1 변형 영역들(A1)일 수 있다. 인쇄회로기판(100)의 상부(UP)의 제2, 제4, 제6 및 제8 영역들(RG2, RG4, RG6, RG8)은 제2 변형 영역들(A2)일 수 있다. 상부(UP)의 제1 및 제2 변형 영역들(A1, A2)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다. 상부(UP)의 제1 및 제2 변형 영역들(A1, A2)은 제2 방향(D2)을 따라 서로 교번적으로 배열될 수 있다. 서로 인접하는 한 쌍의 영역들 중 하나는 제1 변형 영역(A1)일 수 있고, 다른 하나는 제2 변형 영역(A2)일 수 있다.
인쇄회로기판(100)의 하부(LP)의 제2, 제4, 제6 및 제8 영역들(RG2, RG4, RG6, RG8)은 제1 변형 영역들(A1)일 수 있다. 인쇄회로기판(100)의 하부(LP)의 제1, 제3, 제5, 제7 및 제9 영역들(RG1, RG3, RG5, RG7, RG9)은 제2 변형 영역들(A2)일 수 있다. 인쇄회로기판(100)의 하부(LP)의 제1 및 제2 변형 영역들(A1, A2)은, 앞서 설명한 인쇄회로기판(100)의 상부(UP)의 제1 및 제2 변형 영역들(A1, A2)의 배열과 마찬가지로, 서로 교번적으로 배열될 수 있다.
인쇄회로기판(100)의 하부(LP)의 제1 및 제2 변형 영역들(A1, A2)의 배열은 인쇄회로기판(100)의 상부(UP)의 제1 및 제2 변형 영역들(A1, A2)의 배열과 반대일 수 있다. 다시 말하면, 제1, 제3, 제5, 제7 및 제9 영역들(RG1, RG3, RG5, RG7, RG9) 각각은, 그의 상부(UP)에 제1 변형 영역(A1) 및 그의 하부(LP)에 제2 변형 영역(A2)을 포함할 수 있다. 제2, 제4, 제6 및 제8 영역들(RG2, RG4, RG6, RG8) 각각은, 그의 상부(UP)에 제2 변형 영역(A2) 및 그의 하부(LP)에 제1 변형 영역(A1)을 포함할 수 있다.
제1 변형 영역들(A1)은 제2 변형 영역들(A2)에 비해 열 변형이 더 크게 발생할 수 있다. 제1 변형 영역들(A1)의 열 변형률은 제2 변형 영역들(A2)의 열 변형률보다 더 클 수 있다. 예를 들어, 어느 하나의 제1 변형 영역(A1)의 배선층의 면적 비율은 이와 인접하는 제2 변형 영역(A2)의 배선층의 면적 비율보다 더 작을 수 있으며, 이에 대한 구체적인 설명은 후술한다. 상기 열 변형률은, 인쇄회로기판(100)에 반도체 패키지 제조 공정 중 열이 가해짐으로써 해당 영역이 변형되는 정도를 의미할 수 있다. 다시 말하면, 상기 열 변형률은 해당 영역의 수평적 길이가 증가하는 정도를 의미할 수 있다.
이하, 도 2a, 도 2b 및 도 3을 참조하여 인쇄회로기판(100)의 제5 영역(RG5) 및 제6 영역(RG6)을 대표적으로 상세히 설명한다.
인쇄회로기판(100)은 베이스 층(110), 제1 절연막(120), 제2 절연막(130), 및 배선들(140)을 포함할 수 있다. 베이스 층(110)은, 서로 대향하는 제1 면(110a) 및 제2 면(110b)을 가질 수 있다. 제1 절연막(120)은 베이스 층(110)의 제1 면(110a) 상에 제공될 수 있고, 제2 절연막(130)은 베이스 층(110)의 제2 면(110b) 상에 제공될 수 있다.
베이스 층(110)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 베이스 층(110)은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
예를 들어, 제1 및 제2 절연막들(120, 130) 각각은 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포함으로써 형성될 수 있다. 또는, 제1 및 제2 절연막들(120, 130) 각각은 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화함으로써 형성될 수 있다.
도시되진 않았지만, 제1 및 제2 절연막들(120, 130) 각각은 배선들(140)의 적어도 일부분을 노출하는 개구부를 가질 수 있다. 상기 개구부에 의해 노출된 배선들(140)의 상기 적어도 일부분은 인쇄회로기판(100)의 패드일 수 있다.
배선들(140)은, 베이스 층(110)의 제1 면(110a) 상에 제공되는 제1 배선들(140a), 베이스 층(110)의 제2 면(110b) 상에 제공되는 제2 배선들(140b), 및 베이스 층(110) 내에 제공되는 비아들(140c)을 포함할 수 있다. 각각의 비아들(140c)은 어느 하나의 제1 배선(140a)과 어느 하나의 제2 배선(140b)을 수직적으로 연결할 수 있다.
제1 배선들(140a)은 제1 배선층(LA1)을 구성할 수 있고, 제2 배선들(140b)은 제2 배선층(LA2)을 구성할 수 있다. 본 실시예에서는 2개의 배선층들(제1 배선층(LA1) 및 제2 배선층(LA2))을 포함하는 인쇄회로기판(100)을 예시하였지만, 다른 실시예로 인쇄회로기판(100)은 추가적인 배선층을 더 포함할 수 있다. 예를 들어, 제1 배선층(LA1) 및 제2 배선층(LA2) 사이에 추가적인 베이스 층이 더 제공되고, 상기 추가적인 베이스 층 내에 제3 배선층이 더 제공될 수 있다 (후술할 도 8 참조).
인쇄회로기판(100)의 상부(UP)는 제1 절연막(120) 및 제1 배선들(140a)로 이루어진 제1 배선층(LA1)을 포함할 수 있다. 인쇄회로기판(100)의 하부(LP)는 제2 절연막(130) 및 제2 배선들(140b)로 이루어진 제2 배선층(LA2)을 포함할 수 있다.
제1 배선들(140a) 각각의 두께는 제2 배선들(140b) 각각의 두께와 실질적으로 동일할 수 있다. 제1 배선들(140a)의 평균적인 패턴 폭은 제2 배선들(140b)의 평균적인 패턴 폭과 실질적으로 동일할 수 있다. 제1 배선들(140a), 제2 배선들(140b) 및 비아들(140c)은 동일한 금속 물질을 포함할 수 있으며, 예를 들어 구리를 포함할 수 있다.
제1 변형 영역들(A1)은 상대적으로 작은 배선 면적 비율을 가질 수 있으며, 제2 변형 영역들(A2)은 상대적으로 큰 배선 면적 비율을 가질 수 있다. 배선 면적 비율이란, 해당 영역의 단위 면적에 대한 배선들의 평면적 면적의 비율을 의미할 수 있다. 예를 들어, 제1 변형 영역들(A1) 각각의 배선 면적 비율은 55% 내지 65%일 수 있다. 제2 변형 영역들(A2) 각각의 배선 면적 비율은 65% 내지 80%일 수 있다.
제5 영역(RG5)의 상부(UP)는 제1 변형 영역(A1)일 수 있다. 제5 영역(RG5)의 상부(UP)는 제1 배선 면적 비율을 가질 수 있다. 일 예로, 제5 영역(RG5)의 평면적 면적은 100일 수 있고, 제5 영역(RG5)의 상부(UP) 내의 제1 배선들(140a)의 평면적 면적의 합(즉, 제5 영역(RG5)의 제1 배선층(LA1)의 면적)은 60일 수 있다. 이 경우, 제5 영역(RG5)의 상부(UP)의 상기 제1 배선 면적 비율은 60%일 수 있다.
제6 영역(RG6)의 상부(UP)는 제2 변형 영역(A2)일 수 있다. 제6 영역(RG6)의 상부(UP)는 제2 배선 면적 비율을 가질 수 있다. 일 예로, 제6 영역(RG6)의 평면적 면적은 100일 수 있고, 제6 영역(RG6)의 상부(UP) 내의 제1 배선들(140a)의 평면적 면적의 합(즉, 제6 영역(RG6)의 제1 배선층(LA1)의 면적)은 70일 수 있다. 이 경우, 제6 영역(RG6)의 상부(UP)의 상기 제2 배선 면적 비율은 70%일 수 있다.
제5 영역(RG5)의 평면적 면적과 제6 영역(RG6)의 평면적 면적은 서로 실질적으로 동일할 수 있다. 제5 영역(RG5)의 제1 배선층(LA1)의 제1 배선들(140a)은 4개이고, 제6 영역(RG6)의 제1 배선층(LA1)의 제1 배선들(140a)은 5개일 수 있다. 따라서, 제5 영역(RG5)의 상부(UP)의 상기 제1 배선 면적 비율은, 이와 인접하는 제6 영역(RG6)의 상부(UP)의 상기 제2 배선 면적 비율보다 더 작을 수 있다.
제5 영역(RG5)의 하부(LP)는 제5 영역(RG5)의 상부(UP)와는 반대로 제2 변형 영역(A2)일 수 있다. 제5 영역(RG5)의 하부(LP)는 제3 배선 면적 비율을 가질 수 있다. 일 예로, 제5 영역(RG5)의 평면적 면적은 100일 수 있고, 제5 영역(RG5)의 하부(LP) 내의 제2 배선들(140b)의 평면적 면적의 합(즉, 제5 영역(RG5)의 제2 배선층(LA2)의 면적)은 70일 수 있다. 이 경우, 제5 영역(RG5)의 하부(LP)의 상기 제3 배선 면적 비율은 70%일 수 있다.
제5 영역(RG5) 내에서, 제1 배선층(LA1)의 제1 배선들(140a)은 4개이고 제2 배선층(LA2)의 제2 배선들(140b)은 5개일 수 있다. 따라서, 제5 영역(RG5)의 상부(UP)의 상기 제1 배선 면적 비율은, 제5 영역(RG5)의 하부(LP)의 상기 제3 배선 면적 비율보다 더 작을 수 있다.
제6 영역(RG6)의 하부(LP)는 제6 영역(RG6)의 상부(UP)와는 반대로 제1 변형 영역(A1)일 수 있다. 제6 영역(RG6)의 하부(LP)는 제4 배선 면적 비율을 가질 수 있다. 일 예로, 제6 영역(RG6)의 평면적 면적은 100일 수 있고, 제6 영역(RG6)의 하부(LP) 내의 제2 배선들(140b)의 평면적 면적의 합(즉, 제6 영역(RG6)의 제2 배선층(LA2)의 면적)은 60일 수 있다. 이 경우, 제6 영역(RG6)의 하부(LP)의 상기 제4 배선 면적 비율은 60%일 수 있다.
제6 영역(RG6) 내에서, 제1 배선층(LA1)의 제1 배선들(140a)은 5개이고 제2 배선층(LA2)의 제2 배선들(140b)은 4개일 수 있다. 따라서, 제6 영역(RG6)의 상부(UP)의 상기 제2 배선 면적 비율은, 제6 영역(RG6)의 하부(LP)의 상기 제4 배선 면적 비율보다 더 클 수 있다.
제5 영역(RG5)의 평면적 면적과 제6 영역(RG6)의 평면적 면적은 서로 실질적으로 동일할 수 있다. 제5 영역(RG5)의 제2 배선층(LA2)의 제2 배선들(140b)은 5개이고, 제6 영역(RG6)의 제2 배선층(LA2)의 제2 배선들(140b)은 4개일 수 있다. 따라서, 제5 영역(RG5)의 하부(LP)의 상기 제3 배선 면적 비율은, 이와 인접하는 제6 영역(RG6)의 하부(LP)의 상기 제 4 배선 면적 비율보다 더 클 수 있다.
도 4를 다시 참조하면, 제5 영역(RG5)의 상부(UP)(즉, 제1 변형 영역(A1))는 제5 영역(RG5)의 하부(LP)(즉, 제2 변형 영역(A2))에 비해 배선 면적 비율이 더 작으므로, 제5 영역(RG5)의 상부(UP)(즉, 제1 변형 영역(A1))에서 발생되는 열 변형은 제5 영역(RG5)의 하부(LP)(즉, 제2 변형 영역(A2))에서 발생되는 열 변형에 비해 더 작을 수 있다. 이로써, 제5 영역(RG5)은 아래로(즉, 제3 방향(D3)의 반대 방향) 휘어질 수 있다.
제6 영역(RG6)의 상부(UP)(즉, 제2 변형 영역(A2))는 제6 영역(RG6)의 하부(LP)(즉, 제1 변형 영역(A1))에 비해 배선 면적 비율이 더 크므로, 제6 영역(RG6)의 상부(UP)(즉, 제2 변형 영역(A2))에서 발생되는 열 변형은 제6 영역(RG6)의 하부(LP)(즉, 제1 변형 영역(A1))에서 발생되는 열 변형에 비해 더 클 수 있다. 이로써, 제6 영역(RG6)은 위로(즉, 제3 방향(D3)) 휘어질 수 있다.
제1 내지 제9 영역들(RG1-RG9) 중 서로 인접하는 영역들은, 앞서 설명한 제5 영역(RG5) 및 제6 영역(RG6)과 동일한 제1 및 제2 변형 영역들(A1, A2)간의 배치 관계를 가질 수 있다. 즉, 인쇄회로기판(100)의 상부(UP)에 있어서, 상기 서로 인접하는 영역들은 각각 제1 변형 영역(A1) 및 제2 변형 영역(A2)일 수 있다. 인쇄회로기판(100)의 하부(LP)에 있어서, 상기 서로 인접하는 영역들은 각각 제2 변형 영역(A2) 및 제1 변형 영역(A1)일 수 있다. 따라서, 도 4에 도시된 바와 같이 인쇄회로기판(100)의 적어도 일 단면은 물결 모양의 휨 구조를 가질 수 있다.
도 5를 다시 참조하면, 본 발명의 비교예에 따른 인쇄회로기판(100')은 복수개의 영역들로 구획되지 않을 수 있다. 다시 말하면, 인쇄회로기판(100')의 상부(UP')는 앞서 설명한 제1 및 제2 변형 영역들이 교번적으로 배열되지 않을 수 있다. 인쇄회로기판(100')의 하부(LP')는 앞서 설명한 제1 및 제2 변형 영역들이 교번적으로 배열되지 않을 수 있다. 결과적으로, 본 발명의 비교예에 따른 인쇄회로기판(100')은 위로만(즉, 제3 방향(D3)) 휘어진 형태를 가질 수 있고, 이 경우 인쇄회로기판(100')의 휨 정도는 도 4에 나타난 본 발명의 실시예에 따른 인쇄회로기판(100)에 비해 더 커질 수 있다. 본 발명의 실시예에 따른 인쇄회로기판(100)은 서로 인접하는 영역들간에 휘어지는 방향이 서로 다를 수 있다. 이로써, 인쇄회로기판(100)의 전체적인 휨 현상을 최소화할 수 있다.
그 외, 제5 및 제6 영역들(RG5, RG6)을 제외한 나머지 영역들(RG1-RG4, RG7-RG9)에 관한 구체적인 설명은 앞서 제5 영역(RG5) 및 제6 영역(RG6)을 참조하여 설명한 것과 실질적으로 동일 또는 유사할 수 있다.
도 6은 본 발명의 실시예들에 따른 인쇄회로기판을 설명하기 위한 것으로, 도 2a 및 도 2b의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2a, 도 2b 및 도 6을 참조하면, 베이스 층(110) 내에 배선들(140)이 제공될 수 있다. 다시 말하면, 제1 배선층(LA1) 및 제2 배선층(LA2)은 베이스 층(110) 내에 함침될 수 있다. 제1 배선들(140a)의 상면들은 베이스 층(110)의 제1 면(110a)과 공면을 이룰 수 있다. 제2 배선들(140b)의 바닥면들은 베이스 층(110)의 제2 면(110b)과 공면을 이룰 수 있다. 제1 절연막(120)은 베이스 층(110)의 제1 면(110a) 및 제1 배선들(140a)의 상면들을 덮을 수 있다. 제2 절연막(130)은 베이스 층(110)의 제2 면(110b) 및 제2 배선들(140b)의 바닥면들을 덮을 수 있다.
도 7은 본 발명의 실시예들에 따른 인쇄회로기판을 설명하기 위한 것으로, 도 2a 및 도 2b의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2a, 도 2b 및 도 7을 참조하면, 제5 영역(RG5)의 제1 배선층(LA1)의 제1 배선들(140a) 각각은 제1 두께(T1)를 가질 수 있다. 제6 영역(RG6)의 제1 배선층(LA1)의 제1 배선들(140a) 각각은 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 더 작을 수 있다. 다시 말하면, 제1 변형 영역(A1) 내의 배선들의 두께는 제2 변형 영역(A2) 내의 배선들의 두께보다 더 작을 수 있다.
베이스 층(110) 상의 제1 절연막(120)은 제3 두께(T3)를 가질 수 있다. 제1 절연막(120)은 외부로 노출된 제1 면(120a)을 가질 수 있다. 베이스 층(110)의 제1 면(110a)과 제1 절연막(120)의 제1 면(120a) 사이의 두께는 제3 두께(T3)일 수 있다.
제1 배선들(140a) 각각은 제1 절연막(120)에 의해 덮인 제1 면(140aa)을 가질 수 있다. 제5 영역(RG5)의 제1 배선(140a)의 제1 면(140aa)과 제1 절연막(120)의 제1 면(120a) 사이의 두께는 제4 두께(T4)일 수 있다. 제6 영역(RG6)의 제1 배선(140a)의 제1 면(140aa)과 제1 절연막(120)의 제1 면(120a) 사이의 두께는 제5 두께(T5)일 수 있다. 제4 두께(T4)는 제5 두께(T5)보다 더 클 수 있다. 다시 말하면, 제1 변형 영역(A1) 내의 제1 배선(140a) 상의 제1 절연막(120)의 두께는 제2 변형 영역(A2) 내의 제1 배선(140a) 상의 제1 절연막(120)의 두께보다 더 클 수 있다.
제5 영역(RG5)의 제2 배선층(LA2)의 제2 배선들(140b) 각각은 제6 두께(T6)를 가질 수 있다. 제6 영역(RG6)의 제2 배선층(LA2)의 제2 배선들(140b) 각각은 제7 두께(T7)를 가질 수 있다. 제6 두께(T6)는 제7 두께(T7)보다 더 클 수 있다. 나아가, 제6 두께(T6)는 제1 두께(T1)보다 더 클 수 있다. 제7 두께(T7)는 제2 두께(T2)보다 더 작을 수 있다.
베이스 층(110) 상의 제2 절연막(130)은 제8 두께(T8)를 가질 수 있다. 제2 절연막(130)은 외부로 노출된 제1 면(130a)을 가질 수 있다. 베이스 층(110)의 제1 면(110a)과 제2 절연막(130)의 제1 면(130a) 사이의 두께는 제8 두께(T8)일 수 있다. 일 예로, 제8 두께(T8)는 제3 두께(T3)와 실질적으로 동일할 수 있다.
제2 배선들(140b) 각각은 제2 절연막(130)에 의해 덮인 제1 면(140ba)을 가질 수 있다. 제5 영역(RG5)의 제2 배선(140b)의 제1 면(140ba)과 제2 절연막(130)의 제1 면(130a) 사이의 두께는 제9 두께(T9)일 수 있다. 제6 영역(RG6)의 제2 배선(140b)의 제1 면(140ba)과 제2 절연막(130)의 제1 면(130a) 사이의 두께는 제10 두께(T10)일 수 있다. 제9 두께(T9)는 제10 두께(T10)보다 더 작을 수 있다. 나아가, 제9 두께(T9)는 제4 두께(T4)보다 더 작을 수 있다. 제10 두께(T10)는 제5 두께(T5)보다 더 클 수 있다.
도 8은 본 발명의 실시예들에 따른 인쇄회로기판을 설명하기 위한 것으로, 도 2a 및 도 2b의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2a, 도 2b 및 도 8을 참조하면, 인쇄회로기판(100)은 제1 베이스 층(110x), 제2 베이스 층(110y), 제1 절연막(120), 제2 절연막(130), 및 배선들(140)을 포함할 수 있다. 제1 배선층(LA1)과 제2 배선층(LA2) 사이에 제3 배선층(LA3)이 제공될 수 있다. 제3 배선층(LA3)은 제3 배선들(140d)을 포함할 수 있다. 제3 배선들(140d)은 제2 베이스 층(110y) 내에 제공될 수 있다. 다시 말하면, 제3 배선들(140d)은 제2 베이스 층(110y) 내에 함침될 수 있다. 비아들(140c)은, 제1 배선층(LA1)과 제3 배선층(LA3) 사이 및 제3 배선층(LA3)과 제2 배선층(LA2) 사이에 제공될 수 있다. 본 실시예에 따른 인쇄회로기판(100)은 최대 3개의 배선층들(제1 배선층(LA1), 제2 배선층(LA2) 및 제3 배선층(LA3))을 포함할 수 있다.
도 9 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지들을 설명하기 위한 단면도들이다.
먼저 도 9를 참조하면, 본 실시예에 따른 반도체 패키지는 인쇄회로기판(100) 및 인쇄회로기판(100) 상에 실장된 제1 반도체 칩(200)을 포함할 수 있다. 인쇄회로기판(100)은 앞서 도 1, 도 2a, 도 2b, 도 3 및 도 4를 참조하여 설명한 것과 동일할 수 있다.
인쇄회로기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 인쇄회로기판(100)의 제2 면(100b) 상에 복수개의 제1 외부 단자들(150)이 제공될 수 있다. 제1 외부 단자들(150)은, 인쇄회로기판(100)의 제2 배선층(LA2)의 패드들(145)에 부착될 수 있다. 일 예로, 제1 외부 단자들(150) 각각은 솔더 볼 또는 솔더 범프일 수 있다.
제1 반도체 칩(200)은 인쇄회로기판(100)의 제1 면(100a) 상에 실장될 수 있다. 제1 반도체 칩(200)과 인쇄회로기판(100) 사이에 접착층(210)이 개재될 수 있다. 인쇄회로기판(100)의 제1 면(100a)의 일부와 제1 반도체 칩(200)을 덮는 제1 몰딩막(230)이 제공될 수 있다. 제1 몰딩막(230)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다.
제1 반도체 칩(200)은, 그의 일 면에 인접하는 제1 회로층(205)을 포함할 수 있다. 제1 회로층(205)은, 제1 반도체 칩(200)의 실리콘 기판 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선들을 포함할 수 있다. 제1 반도체 칩(200)의 제1 회로층(205)은, 본딩 와이어들(220)을 통하여 인쇄회로기판(100)의 제1 배선층(LA1)의 패드들(145)과 전기적으로 연결될 수 있다.
도 10을 참조하면, 본 실시예에 따른 반도체 패키지는 인쇄회로기판(100) 및 제1 반도체 칩(200)을 포함할 수 있다. 본 실시예에서는, 앞서 도 9를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
제1 반도체 칩(200)은 인쇄회로기판(100) 상에 플립칩 실장될 수 있다. 제1 반도체 칩(200)의 제1 회로층(205)은 인쇄회로기판(100)의 제1 면(100a)과 마주볼 수 있다. 인쇄회로기판(100)과 제1 반도체 칩(200) 사이에 복수개의 제2 외부 단자들(250)이 제공될 수 있다. 제2 외부 단자들(250)은, 인쇄회로기판(100)의 제1 배선층(LA1)의 패드들(145)에 부착될 수 있다. 제2 외부 단자들(250)을 통하여 인쇄회로기판(100)의 제1 배선층(LA1)과 제1 반도체 칩(200)의 제1 회로층(205)이 서로 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 인쇄회로기판(100)의 휨 현상이 최소화됨으로써, 인쇄회로기판(100)과 제1 반도체 칩(200) 사이의 접촉 불량을 방지할 수 있다. 결과적으로, 전체적인 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 11을 참조하면, 본 실시예에 따른 반도체 패키지는 하부 패키지(PA2) 및 상부 패키지(PA1)를 포함할 수 있다. 상부 패키지(PA1)는 인쇄회로기판(100) 및 제1 반도체 칩(200)을 포함할 수 있다. 본 실시예에서는, 앞서 도 9를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
하부 패키지(PA2)는 제1 패키지 기판(300) 및 제1 패키지 기판(300) 상에 실장된 제2 반도체 칩(400)을 포함할 수 있다. 제1 패키지 기판(300)의 바닥면 상에 복수개의 제3 외부 단자들(350)이 제공될 수 있다. 제3 외부 단자들(350)은 제1 패키지 기판(300)의 하부의 하부 패드들(320)에 부착될 수 있다. 일 예로, 제3 외부 단자들(350) 각각은 솔더 볼 또는 솔더 범프일 수 있다.
제2 반도체 칩(400)은 제1 패키지 기판(300)의 상면 상에 플립칩 실장될 수 있다. 제2 반도체 칩(400)의 제2 회로층(405)은 제1 패키지 기판(300)의 상면과 마주볼 수 있다. 제1 패키지 기판(300)과 제2 반도체 칩(400) 사이에 복수개의 제4 외부 단자들(450)이 제공될 수 있다. 제4 외부 단자들(450)은, 제1 패키지 기판(300)의 상부의 상부 패드들(310)에 부착될 수 있다. 제4 외부 단자들(450)을 통하여 제1 패키지 기판(300)과 제2 반도체 칩(400)이 서로 전기적으로 연결될 수 있다. 제1 패키지 기판(300)의 상면 및 제2 반도체 칩(400)을 덮는 제2 몰딩막(360)이 제공될 수 있다.
상부 패키지(PA1)의 인쇄회로기판(100)과 하부 패키지(PA2)의 제1 패키지 기판(300) 사이에 제5 외부 단자들(370)이 제공될 수 있다. 제5 외부 단자들(370)의 하부들은 제1 패키지 기판(300)의 상부의 상부 패드들(310)에 부착될 수 있다. 제5 외부 단자들(370)의 상부들은 인쇄회로기판(100)의 제2 배선층(LA2)의 패드들에 부착될 수 있다. 제5 외부 단자들(370)을 통하여, 하부 패키지(PA2)와 상부 패키지(PA1)가 서로 전기적으로 연결될 수 있다.
상부 패키지(PA1)에 관한 구체적인 설명은, 앞서 도 9를 참조하여 설명한 것과 유사할 수 있다. 일 예로, 제1 반도체 칩(200)은 메모리 칩일 수 있다. 도시되진 않았지만, 제1 반도체 칩(200)은 복수개로 제공될 수 있다. 복수의 제1 반도체 칩들(200)은 수직적으로 적층되거나 2차원적으로 배열될 수 있다. 일 예로, 제2 반도체 칩(400)은 프로세서 칩일 수 있다.
도 12를 참조하면, 본 실시예에 따른 반도체 패키지는 하부 패키지(PA2), 상부 패키지(PA1), 및 이들 사이에 개재된 인쇄회로기판(100)을 포함할 수 있다. 인쇄회로기판(100)은 앞서 도 1, 도 2a, 도 2b, 도 3 및 도 4를 참조하여 설명한 것과 동일할 수 있다. 본 실시예에서는, 앞서 도 9 및 도 11을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
상부 패키지(PA1)는 제2 패키지 기판(500) 및 제2 패키지 기판(500) 상에 실장된 제1 반도체 칩(200)을 포함할 수 있다. 제2 패키지 기판(500)의 바닥면 상에 복수개의 제6 외부 단자들(550)이 제공될 수 있다. 제6 외부 단자들(550)은 제2 패키지 기판(500)의 하부의 하부 패드들(520)에 부착될 수 있다. 본딩 와이어들(220)을 통하여, 제1 반도체 칩(200)과 제2 패키지 기판(500)이 서로 전기적으로 연결될 수 있다.
제5 외부 단자들(370)이 인쇄회로기판(100)의 제2 배선층(LA2)의 패드들에 부착될 수 있다. 제5 외부 단자들(370)을 통하여, 하부 패키지(PA2)와 인쇄회로기판(100)이 서로 전기적으로 연결될 수 있다. 인쇄회로기판(100)과 상부 패키지(PA1) 사이에 제6 외부 단자들(550)이 개재될 수 있다. 제6 외부 단자들(550)은 인쇄회로기판(100)의 제1 배선층(LA1)의 패드들에 부착될 수 있다. 제6 외부 단자들(550)을 통하여, 상부 패키지(PA1)와 인쇄회로기판(100)이 서로 전기적으로 연결될 수 있다. 결과적으로, 인쇄회로기판(100)은 상부 및 하부 패키지들(PA1, PA2) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 인쇄회로기판(100)의 휨 현상이 최소화됨으로써, 인쇄회로기판(100)과 제1 패키지 기판(300) 사이 및 인쇄회로기판(100)과 제2 패키지 기판(500) 사이의 접촉 불량을 방지할 수 있다. 결과적으로, 전체적인 반도체 패키지의 신뢰성을 향상시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 서로 인접하는 제1 영역 및 제2 영역을 갖는 인쇄회로기판에 있어서,
    서로 대향하는 제1 면 및 제2 면을 포함하는 베이스 층;
    상기 제1 면에 제공되는 제1 배선층; 및
    상기 제2 면에 제공되는 제2 배선층을 포함하되,
    상기 제1 및 제2 영역들 각각의 상부에 상기 제1 배선층이 배치되고,
    상기 제1 및 제2 영역들 각각의 하부에 상기 제2 배선층이 배치되며,
    상기 제1 영역의 상기 상부는 제1 배선 면적 비율을 갖고,
    상기 제2 영역의 상기 상부는 제2 배선 면적 비율을 갖고,
    상기 제1 영역의 상기 하부는 제3 배선 면적 비율을 갖고,
    상기 제2 영역의 상기 하부는 제4 배선 면적 비율을 갖고,
    각각의 상기 제2 및 제3 배선 면적 비율들은 각각의 상기 제1 및 제4 배선 면적 비율들보다 더 큰 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 영역의 크기 및 형태는 상기 제2 영역의 크기 및 형태와 실질적으로 동일한 인쇄회로기판.
  3. 제1항에 있어서,
    상기 제1 배선 면적 비율은, 상기 제1 영역의 면적에 대한 상기 제1 영역 내 상기 제1 배선층의 면적의 비율이고,
    상기 제2 배선 면적 비율은, 상기 제2 영역의 면적에 대한 상기 제2 영역 내 상기 제1 배선층의 면적의 비율이고,
    상기 제3 배선 면적 비율은, 상기 제1 영역의 면적에 대한 상기 제1 영역 내 상기 제2 배선층의 면적의 비율이고,
    상기 제4 배선 면적 비율은, 상기 제2 영역의 면적에 대한 상기 제2 영역 내 상기 제2 배선층의 면적의 비율인 인쇄회로기판.
  4. 제1항에 있어서,
    상기 인쇄회로기판 내 배선층들은 최대 3개 층들으로 이루어진 인쇄회로기판.
  5. 제1항에 있어서,
    제1 영역 내 상기 제1 배선층의 배선의 두께는 상기 제2 영역 내 상기 제1 배선층의 배선의 두께와 다른 인쇄회로기판.
  6. 제1항에 있어서,
    상기 제1 배선층은, 상기 베이스 층의 상기 제1 면 상에 배치되는 제1 배선들을 포함하고,
    상기 제2 배선층은, 상기 베이스 층의 상기 제2 면 상에 배치되는 제2 배선들을 포함하는 인쇄회로기판.
  7. 제6항에 있어서,
    상기 제1 배선들을 덮는 제1 절연막을 더 포함하되,
    상기 제1 배선들 각각은 상기 제1 절연막에 의해 덮인 일 면을 갖고,
    상기 제1 절연막은 외부로 노출된 일 면을 가지며,
    상기 제1 영역 내 상기 제1 배선들 중 어느 하나의 상기 일 면과 상기 제1 절연막의 상기 일 면 사이의 두께는, 상기 제2 영역 내 상기 제1 배선들 중 어느 하나의 일 면과 상기 제1 절연막의 상기 일 면 사이의 두께와 다른 인쇄회로기판.
  8. 제1항에 있어서,
    상기 제1 배선층은, 상기 베이스 층 내에 함침된 제1 배선들을 포함하고,
    상기 제2 배선층은, 상기 베이스 층에 함침된 제2 배선들을 포함하는 인쇄회로기판.
  9. 제1항에 있어서,
    상기 제1 영역은 제1 방향으로 휘어지고,
    상기 제2 영역은 상기 제1 방향에 반대인 제2 방향으로 휘어지며,
    상기 제1 및 제2 방향들은 상기 제1 면에 대해 수직한 인쇄회로기판.
  10. 복수개의 영역들로 구획된 인쇄회로기판에 있어서,
    서로 대향하는 제1 면 및 제2 면을 포함하는 베이스 층;
    상기 제1 면에 제공되는 복수개의 제1 배선들을 포함하는 제1 배선층; 및
    상기 제2 면에 제공되는 복수개의 제2 배선들을 포함하는 제2 배선층을 포함하되,
    상기 복수개의 영역들은 서로 인접하는 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역에 대한 상기 제1 영역 내의 상기 제1 배선층의 면적 비율은 상기 제2 영역에 대한 상기 제2 영역 내의 상기 제1 배선층의 면적 비율보다 더 작고,
    상기 제1 영역에 대한 상기 제1 영역 내의 상기 제2 배선층의 면적 비율은 상기 제2 영역에 대한 상기 제2 영역 내의 상기 제2 배선층의 면적 비율보다 더 큰 인쇄회로기판.
  11. 제10항에 있어서,
    상기 제1 영역에 대한 상기 제1 영역 내의 상기 제1 배선층의 면적 비율은 상기 제1 영역에 대한 상기 제1 영역 내의 상기 제2 배선층의 면적 비율보다 더 작고,
    상기 제2 영역에 대한 상기 제2 영역 내의 상기 제1 배선층의 면적 비율은 상기 제2 영역에 대한 상기 제2 영역 내의 상기 제2 배선층의 면적 비율보다 더 큰 인쇄회로기판.
  12. 제10항에 있어서,
    상기 제1 영역의 크기 및 형태는 상기 제2 영역의 크기 및 형태와 실질적으로 동일한 인쇄회로기판.
  13. 제10항에 있어서,
    제1 영역 내의 상기 제1 배선들 각각의 두께는 상기 제2 영역 내의 상기 제1 배선들 각각의 두께와 다른 인쇄회로기판.
  14. 제10항에 있어서,
    제1 영역 내의 상기 제1 배선들 각각의 두께는 상기 제1 영역 내의 상기 제2 배선들 각각의 두께와 다른 인쇄회로기판.
  15. 제10항에 있어서,
    상기 제1 배선들을 덮는 제1 절연막을 더 포함하되,
    상기 제1 배선들 각각은 상기 제1 절연막에 의해 덮인 일 면을 갖고,
    상기 제1 절연막은 외부로 노출된 일 면을 가지며,
    상기 제1 영역 내 상기 제1 배선들 중 어느 하나의 상기 일 면과 상기 제1 절연막의 상기 일 면 사이의 두께는, 상기 제2 영역 내 상기 제1 배선들 중 어느 하나의 상기 일 면과 상기 제1 절연막의 상기 일 면 사이의 두께와 다른 인쇄회로기판.
  16. 제10항에 있어서,
    상기 제1 배선들을 덮는 제1 절연막; 및
    상기 제2 배선들을 덮는 제2 절연막을 더 포함하되,
    상기 제1 배선들 각각은 상기 제1 절연막에 의해 덮인 일 면을 갖고,
    상기 제2 배선들 각각은 상기 제2 절연막에 의해 덮인 일 면을 갖고,
    상기 제1 절연막은 외부로 노출된 일 면을 가지며,
    상기 제2 절연막은 외부로 노출된 일 면을 갖고,
    상기 제1 영역 내 상기 제1 배선들 중 어느 하나의 상기 일 면과 상기 제1 절연막의 상기 일 면 사이의 두께는, 상기 제1 영역 내 상기 제2 배선들 중 어느 하나의 상기 일 면과 상기 제2 절연막의 상기 일 면 사이의 두께와 다른 인쇄회로기판.
  17. 서로 인접하는 복수개의 영역들을 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 상의 반도체 칩을 포함하되,
    상기 인쇄회로기판은:
    서로 대향하는 제1 면 및 제2 면을 포함하는 베이스 층;
    상기 제1 면에 제공되는 복수개의 제1 배선들을 포함하는 제1 배선층; 및
    상기 제2 면에 제공되는 복수개의 제2 배선들을 포함하는 제2 배선층을 포함하고,
    상기 복수개의 영역들은 서로 인접하는 제1 영역 및 제2 영역을 포함하며,
    상기 제1 영역에 대한 상기 제1 영역 내의 상기 제1 배선층의 면적 비율은 상기 제1 영역에 대한 상기 제1 영역 내의 상기 제2 배선층의 면적 비율보다 더 작고,
    상기 제2 영역에 대한 상기 제2 영역 내의 상기 제1 배선층의 면적 비율은 상기 제2 영역에 대한 상기 제2 영역 내의 상기 제2 배선층의 면적 비율보다 더 큰 반도체 패키지.
  18. 제17항에 있어서,
    상기 인쇄회로기판 내 배선층들은 최대 3개 층들으로 이루어진 반도체 패키지.
  19. 제17항에 있어서,
    상기 인쇄회로기판 내 상기 영역들은 적어도 9개의 영역들을 포함하는 반도체 패키지.
  20. 제17항에 있어서,
    상기 제1 영역의 크기 및 형태는 상기 제2 영역의 크기 및 형태와 실질적으로 동일한 반도체 패키지.
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