KR20230016295A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20230016295A
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semiconductor chip
interposer
insulating layer
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강규호
배성훈
진정기
최주일
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 배선 구조체, 배선 구조체 상의 제1 반도체 칩, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하고, 제1 반도체 칩과 마주하는 제1 면에 형성되어 제2 절연층의 적어도 일부를 노출시키는 제1 측벽 및 제1 측벽과 연결된 제1 바닥면을 가지는 리세스를 포함하는 인터포저, 리세스의 내부에서 제1 반도체 칩과 마주하도록 인터포저와 접합되는 제1 소자, 및 제1 반도체 칩과 제1 소자를 커버하는 몰드층을 포함한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 인터포저(interposer)를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 배선 구조체에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
POP형 반도체 패키지는 상부 패키지와 하부 패키지 사이에 이들의 전기적 연결을 위한 인터포저(interposer)를 포함할 수 있다. 인터포저는 상부 패키지와 하부 패키지 간의 연결을 용이하게 하고, 상부 패키지와 하부 패키지의 뒤틀림(warpage)을 방지할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 인터포저와 반도체 칩 사이에 수동소자를 배치한 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 배선 구조체, 배선 구조체 상의 제1 반도체 칩, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하고, 제1 반도체 칩과 마주하는 제1 면에 형성되어 제2 절연층의 적어도 일부를 노출시키는 제1 측벽 및 제1 측벽과 연결된 제1 바닥면을 가지는 리세스를 포함하는 인터포저, 리세스의 내부에서 제1 반도체 칩과 마주하도록 인터포저와 접합되는 제1 소자, 및 제1 반도체 칩과 제1 소자를 커버하는 몰드층을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 배선 구조체, 배선 구조체 상의 제1 반도체 칩, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하고, 제1 면에 다단 리세스가 형성된 인터포저, 및 다단 리세스 내에 인터포저에 접합되고, 제1 반도체 칩과 마주하도록 배치되는 제1 소자를 포함하고, 다단 리세스는 제1 폭을 갖는 제1단 리세스와, 제1단 리세스와 연결되고 제1 폭보다 큰 제2 폭을 갖는 제2단 리세스를 포함하고, 제1단 리세스 내에 제1 소자와 연결된 제1 범프가 위치하고, 제2단 리세스 내에 제1 소자의 상면이 위치한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 배선 구조체, 배선 구조체 상의 제1 반도체 칩, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하고, 제1 반도체 칩과 마주하는 제1 면에 형성된 제1 리세스를 가지는 인터포저, 제1 반도체 칩과 마주하도록 제1 리세스의 내부에 배치되고 인터포저에 접합된 제1 소자, 및 제1 리세스의 내부에 충전되어 제1 소자의 측면을 일체로 커버하는 몰드층을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 반도체 패키지와, 제1 반도체 패키지 상에 배치된 제2 반도체 패키지를 포함하고, 제1 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 배선 구조체와, 제1 배선 구조체 상에 실장된 제1 반도체 칩과, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하고, 제1 반도체 칩과 마주하는 제1 면에 다단 리세스를 가지는 제2 배선 구조체와, 다단 리세스 내에서, 제1 반도체 칩과 마주하도록 제2 배선 구조체에 접합된 제1 소자를 포함하고, 다단 리세스는 제1 폭을 갖는 제1단 리세스와, 제1단 리세스와 연결되고 제1 폭보다 큰 제2 폭을 갖는 제2단 리세스를 포함하고, 제1단 리세스 내에 제1 소자와 연결된 제1 범프가 위치하고, 제2단 리세스 내에 제1 소자의 상면이 위치하고, 제2 반도체 패키지는 제1 반도체 패키지 상의 제3 배선 구조체에 실장되는 제2 반도체 칩을 포함하고, 제1 반도체 칩 및 제1 소자를 커버하는 몰드층을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지의 제조방법은, 제1 절연층 및 제1 도전 패턴을 포함하는 제1 배선 구조체, 및 제1 배선 구조체의 제1 면에 배치된 제1 반도체 칩을 형성하고, 제2 절연층 및 제2 도전 패턴을 포함하고, 제1 면에 제1 리세스를 가지는 제2 배선 구조체를 형성하고, 제1 리세스의 내부에 수동소자를 형성하고, 제1 배선 구조체의 제1 면과 제2 배선 구조체의 제1 면이 서로 마주하도록 제1 배선 구조체 및 제2 배선 구조체를 연결하는 접속 부재를 형성하고, 제1 반도체 칩 및 수동소자를 일체로 커버하는 몰드층을 형성한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다.
도 4는 도 3의 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 5는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6은 도 5의 영역 S1을 설명하기 위한 확대도이다.
도 7은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 8은 도 7의 영역 S1을 설명하기 위한 확대도이다.
도 9는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 10은 도 9의 영역 S1을 설명하기 위한 확대도이다.
도 11은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 12는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 13은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 14는 도 3의 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 15는 도 14의 Ⅱ-Ⅱ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 16은 도 14의 Ⅱ-Ⅱ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 17은 도 14의 Ⅱ-Ⅱ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 18 내지 도 23은 몇몇 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 중간단계 도면들이다.
이하에서, 도 1 내지 도 6을 참조하여, 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1 및 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다. 도 4는 도 3의 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 5는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 6은 도 5의 영역 S1을 설명하기 위한 확대도이다.
도 1을 참조하면 전자 장치(1)는 호스트(10), 인터페이스(11) 및 반도체 패키지(1000)를 포함할 수 있다.
몇몇 실시예에서, 호스트(10)는 인터페이스(11)를 통해 반도체 패키지(1000)와 연결될 수 있다. 예를 들어, 호스트(10)는 반도체 패키지(1000)에 신호를 전달하여, 반도체 패키지(1000)를 제어할 수 있다. 또한, 예를 들어, 호스트(10)는 반도체 패키지(1000)로부터 신호를 전달받아, 신호에 포함된 데이터를 처리할 수 있다.
예를 들어, 호스트(10)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 또한, 예를 들어, 호스트(10)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 메모리 칩을 포함할 수 있다.
도 1 및 도 2를 참조하면, 전자 장치(1)는 호스트(10), 바디(20), 메인 보드(30), 카메라 모듈(40) 및 반도체 패키지(1000)를 포함할 수 있다.
메인 보드(30)는 전자 장치(1)의 바디(20) 내에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30) 상에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결될 수 있다. 예를 들어, 인터페이스(11)는 메인 보드(30)에 의해 구현될 수 있다.
호스트(10)와 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결되어 신호를 주고받을 수 있다.
도 3을 참조하면, 반도체 패키지(1000)는 메인 보드(30) 상에 배치될 수 있다. 예를 들어, 제1 접속 단자(140)는 메인 보드(30) 상에 배치될 수 있다. 메인 보드(30)는 반도체 패키지(1000)와 제1 접속 단자(140)에 의해 연결될 수 있다.
메인 보드(30)는 인쇄 회로 배선 구조체(Printed Circuit Board:　PCB), 세라믹 배선 구조체, 유리 배선 구조체 및 인터포저 배선 구조체 등일 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 설명의 편의를 위해 메인 보드(30)는 인쇄 회로 배선 구조체인 것으로 가정하고 설명한다.
메인 보드(30)는 연결 구조체(31) 및 코어(32)를 포함할 수 있다. 코어(32)는 CCL(Copper Clad Laminate), PPG, ABF(Ajimoto Build-up Film), 에폭시, 폴리이미드 등을 포함할 수 있다. 연결 구조체(31)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
코어(32)는 메인 보드(30)의 중심부에 배치되고, 연결 구조체(31)는 코어(32)의 상부 및 하부에 배치될 수 있다. 연결 구조체(31)는 메인 보드(30)의 상부 및 하부에 노출되어 배치될 수 있다.
또한, 연결 구조체(31)는 코어(32)를 관통하여 배치될 수 있다. 연결 구조체(31)는 메인 보드(30)와 접촉되는 소자들을 전기적으로 연결할 수 있다. 예를 들어, 연결 구조체(31)는 반도체 패키지(1000)와 호스트(10)를 전기적으로 연결할 수 있다. 즉, 연결 구조체(31)는 제1 접속 단자(140)를 통해 반도체 패키지(1000)와 호스트(10)를 전기적으로 연결할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 배선 구조체(100), 제1 반도체 칩(150), 인터포저(200), 제1 소자(181) 및 제1 몰드층(190)을 포함하는 제1 반도체 패키지(1000A)를 포함한다. 몇몇 실시예에 따른 반도체 패키지는 제1 범프(160), 제2 범프(260), 제1 접착층(263), 제2 접착층(265) 및 제2 반도체 칩(350)을 더 포함한다.
제1 배선 구조체(100)는 패키지용 배선 구조체일 수 있다. 예를 들어, 제1 배선 구조체(100)는 인쇄 회로 배선 구조체(PCB; printed circuit board) 또는 세라믹 배선 구조체 등일 수 있다. 또는, 제1 배선 구조체(100)는 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 배선 구조체일 수도 있음은 물론이다. 제1 배선 구조체(100)는 서로 반대되는 하면 및 상면을 포함할 수 있다.
제1 배선 구조체(100)는 제1 절연층(110) 및 제1 도전 패턴(120)을 포함한다. 제1 절연층(110)은 제1 기판(111), 제1 하부 패시베이션막(113) 및 제1 상부 패시베이션막(112)을 포함할 수 있다. 제1 도전 패턴(120)은 제1 하부 패드(123), 제1 배선 패턴(122) 및 제1 상부 패드(121)를 포함할 수 있다.
제1 기판(111)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 기판(111)이 인쇄 회로 기판인 경우에, 제1 절연층(110)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 제1 절연층(110)은 FR-4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제1 기판(111)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 즉, 제1 기판(111)의 표면에 형성되는 제1 하부 패시베이션막(113) 및 제1 상부 패시베이션막(112)은 솔더레지스트일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전 패턴(120)은 제1 절연층(110) 내부에 배치될 수 있다. 제1 도전 패턴(120)은 제1 하부 패드(123)와 제1 상부 패드(121)를 전기적으로 연결하기 위한 제1 배선 패턴(122)으로 구성될 수 있다. 제1 배선 패턴(122)은 복수의 배선 및 각각의 배선을 연결하는 복수의 비아를 포함할 수 있다.
제1 절연층(110)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 절연층(110)은 다층으로 구성되어 다층의 제1 도전 패턴(120)을 형성할 수 있음은 물론이다.
몇몇 실시예에서, 제1 배선 구조체(100)의 하면 상에 제1 접속 단자(140)가 형성될 수 있다. 제1 접속 단자(140)는 제1 하부 패드(123)에 부착될 수 있다. 제1 접속 단자(140)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 단자(140)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 접속 단자(140)는 제1 배선 구조체(100)를 외부 장치와 전기적으로 연결할 수 있다. 이에 따라, 제1 접속 단자(140)는 제1 배선 구조체(100)에 전기적 신호를 제공하거나, 제1 배선 구조체(100)로부터 제공된 전기적 신호를 외부 장치에 제공할 수 있다.
제1 상부 패시베이션막(112) 및 제1 상부 패드(121)는 제1 기판(111)의 상면 상에 형성될 수 있다. 제1 상부 패시베이션막(112)은 제1 기판(111)의 상면을 덮으며, 제1 상부 패드(121)를 노출시킬 수 있다.
제1 하부 패시베이션막(113) 및 제1 하부 패드(123)는 제1 기판(111)의 하면 상에 형성될 수 있다. 제1 하부 패시베이션막(113)은 제1 기판(111)의 하면을 덮으며, 제1 하부 패드(123)를 노출시킬 수 있다.
몇몇 실시예에서, 제1 상부 패드(121)는 제1 하부 패드(123)와 전기적으로 연결될 수 있다. 예를 들어, 제1 상부 패드(121)는 제1 배선 패턴(122)과 접촉함으로써 제1 하부 패드(123)와 전기적으로 연결될 수 있다.
제1 하부 패시베이션막(113) 및 제1 상부 패시베이션막(112)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(150)은 제1 배선 구조체(100) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(150)은 제1 배선 구조체(100)의 상면 상에 실장될 수 있다. 제1 반도체 칩(150)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(150)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(150)은 ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있고, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(150)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
제1 배선 구조체(100) 상에 하나의 제1 반도체 칩(150)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제1 반도체 칩(150)들이 제1 배선 구조체(100) 상에 나란히 형성될 수도 있고, 또는 복수의 제1 반도체 칩(150)들이 제1 배선 구조체(100) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제1 반도체 칩(150)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 배선 구조체(100) 상에 실장될 수 있다. 예를 들어, 제1 배선 구조체(100)의 상면과 제1 반도체 칩(150)의 하면 사이에 제1 범프(160)가 형성될 수 있다. 제1 범프(160)는 제1 배선 구조체(100)와 제1 반도체 칩(150)을 전기적으로 연결할 수 있다.
제1 범프(160)는 예를 들어, 제1 필라층(162) 및 제1 솔더층(164)을 포함할 수 있다.
제1 필라층(162)은 제1 반도체 칩(150)의 하면으로부터 돌출될 수 있다. 제1 필라층(162)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 솔더층(164)은 제1 필라층(162)과 제1 배선 구조체(100)를 연결할 수 있다. 예를 들어, 제1 솔더층(164)은 제1 상부 패드(121)들 중 일부에 접속될 수 있다. 제1 솔더층(164)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 솔더층(164)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
인터포저(200)는 제1 배선 구조체(100)와 제3 배선 구조체(300) 사이에 개재될 수 있다. 예를 들어, 인터포저(200)는 제1 배선 구조체(100)와 제1 반도체 칩(150)의 상면 상에 배치될 수 있다. 몇몇 실시예에서, 인터포저(200)는 제2 배선 구조체(200)를 의미할 수 있다. 인터포저(200)는 제1 배선 구조체(100)과 제3 배선 구조체(300) 간의 연결을 용이하게 할 수 있다. 또한, 인터포저(200)는 제1 배선 구조체(100) 및 제3 배선 구조체(300) 간의 뒤틀림(warpage) 현상을 방지할 수 있다.
인터포저(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 인터포저(200)의 하면은 제1 배선 구조체(100)의 상면과 마주할 수 있고, 인터포저(200)의 상면은 후술하는 제3 배선 구조체(300)의 하면과 마주할 수 있다.
인터포저(200)는 제1 배선 구조체(100)로부터 이격될 수 있다. 또한, 인터포저(200)는 제1 반도체 칩(150)으로부터 이격될 수 있다.
인터포저(200)는 제2 절연층(210) 및 제2 도전 패턴(220)을 포함한다. 제2 절연층(210)은 제2 하부 패시베이션막(213), 제2 기판(211) 및 제2 상부 패시베이션막(212)을 포함할 수 있다. 제2 도전 패턴(220)은 제2 하부 패드(223), 제2 배선 패턴(222) 및 제2 상부 패드(221)를 포함할 수 있다.
제2 기판(211)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 인터포저(200)는 실리콘(Si)을 포함할 수 있다.
제2 도전 패턴(220)은 제2 절연층(210) 내부에 배치될 수 있다. 제2 도전 패턴(220)은 제2 하부 패드(223)와 제2 상부 패드(221)를 전기적으로 연결하기 위한 제2 배선 패턴(222)을 구성할 수 있다. 제2 배선 패턴(222)은 복수의 배선 및 각각의 배선을 연결하는 복수의 비아를 포함할 수 있다.
제2 절연층(210)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제2 절연층(210)은 다층으로 구성되어 다층의 제2 도전 패턴(220)을 형성할 수 있음은 물론이다.
제2 상부 패시베이션막(212) 및 제2 상부 패드(221)는 제2 기판(211)의 상면 상에 형성될 수 있다. 제2 상부 패시베이션막(212)은 제2 기판(211)의 상면을 덮으며, 제2 상부 패드(221)를 노출시킬 수 있다.
제2 하부 패시베이션막(213) 및 제2 하부 패드(223)는 제2 기판(211)의 하면 상에 형성될 수 있다. 제2 하부 패시베이션막(213)은 제2 기판(211)의 하면을 덮으며, 제2 하부 패드(223)를 노출시킬 수 있다.
몇몇 실시예에서, 제2 상부 패드(221)는 제2 하부 패드(223)와 전기적으로 연결될 수 있다. 예를 들어, 제2 상부 패드(221)는 제2 배선 패턴(222)과 접촉함으로써 제2 하부 패드(223)와 전기적으로 연결될 수 있다.
제2 하부 패시베이션막(213) 및 제2 상부 패시베이션막(212)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 접속 부재(170)는 제1 배선 구조체(100)와 인터포저(200) 사이에 개재될 수 있다. 제1 접속 부재(170)는 제1 배선 구조체(100)의 상면 및 인터포저(200)의 하면과 접촉할 수 있다. 제1 접속 부재(170)는 제1 배선 구조체(100)와 인터포저(200)를 전기적으로 연결할 수 있다. 예를 들어, 제1 접속 부재(170)는 제1 배선 구조체(100)의 제1 상부 패드(121) 및 인터포저(200)의 제2 하부 패드(223)와 접촉할 수 있다. 이에 따라, 제1 접속 부재(170)는 제1 도전 패턴(120)과 제2 도전 패턴(220)을 전기적으로 연결할 수 있다.
제1 접속 부재(170)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 부재(170)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소자(181)는 제1 반도체 칩(150)의 상면과 인터포저(200) 사이에 개재된다. 결과, 제1 반도체 칩(150)의 상면과 인터포저(200) 사이에 후술하는 제1 몰드층(190)만이 충전될 경우보다, 제1 반도체 칩(150)에서 발생하는 열을 반도체 패키지 외부로 효과적으로 방출시킬 수 있다.
몇몇 실시예에서, 제1 소자(181)는 수동소자일 수 있다. 몇몇 실시예에서, 제1 소자(181)는 수동소자 중 커패시터일 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 소자(181)는 레지스터일 수도 있다. 몇몇 실시예에서, 제1 소자(181)의 두께(D)는 20㎛ 내지 100㎛일 수 있다.
제1 소자(181)는 후술하는 제2 범프(260)를 통해, 제1 반도체 칩(150)이 실장된 메인 보드(30)로부터 후술하는 제2 반도체 칩(350)으로 전원을 공급한다. 제1 소자(181)가 제1 반도체 칩(150)과 인터포저(200) 사이에 배치됨에 따라, 제1 소자(181)는 반도체 패키지 내부를 지지하는 역할을 할 수 있다. 또한, 제1 소자(181)가 후술하는 제1 몰드층(190) 내부에 배치됨에 따라, 반도체 패키지의 제1 접속 단자(140) 간의 간격을 줄일 수 있다.
제1 몰드층(190)은 제1 배선 구조체(100) 상에 형성될 수 있다. 제1 몰드층(190)은 제1 배선 구조체(100)과 인터포저(200) 사이의 공간을 채울 수 있다. 이에 따라, 제1 몰드층(190)은 제1 배선 구조체(100), 제1 반도체 칩(150), 제1 범프(160), 제2 범프(260) 및 제1 접속 부재(170)를 덮어 보호할 수 있다. 제1 접속 부재(170)는 제1 몰드층(190)을 관통하여, 제1 배선 구조체(100)과 인터포저(200)를 전기적으로 연결할 수 있다. 즉, 제1 몰드층(190)은 제1 반도체 칩(150)의 측면을 덮고, 제1 소자(180)의 측면과 접촉할 수 있다.
제1 몰드층(190)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 제1 몰드층(190)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 필러(filler)와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT 수지 등을 포함할 수 있다.
필러는 실리카(SiO2), 알루미나(Al2O3), 탄화규소(SiC), 황산바륨(BaSO4), 탈크, 진흙, 운모가루, 수산화알루미늄(Al(OH)3), 수산화마그네슘(Mg(OH)2), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 산화마그네슘(MgO), 질화붕소(BN), 붕산알루미늄(AlBO3), 티탄산바륨(BaTiO3) 및 지르콘산칼슘(CaZrO3)으로 구성된 군에서 선택된 적어도 하나 이상을 사용할 수 있다. 다만, 필러의 재료는 이에 제한되지 아니하고, 금속 물질 및/또는 유기 물질을 포함할 수도 있다.
인터포저(200)는, 제1 반도체 칩(150)과 마주하는 제1 면(200_2)에 형성되어 제2 절연층(210)의 적어도 일부를 노출시키는 제1 측벽 및 제1 측벽과 연결된 제1 바닥면을 가지는 제1 리세스(R1)를 포함한다. 제1 리세스(R1) 내에 제1 소자(181)와 연결된 제2 범프(260)가 위치한다.
도 6을 참조하면, 인터포저(200)는 제1 면(200_2)과 마주하는 제2 면(200_1)을 더 포함하고, 제1 리세스(R1)의 폭(RW1)은, 제2 면(200_1)에 인접할수록 감소한다. 제1 리세스(R1)는 제2 하부 패시베이션막(213)을 관통하는 제1 부분과, 제2 기판(211) 내에 형성된 제2 부분을 포함할 수 있다. 즉 제1 리세스(R1)는 제2 기판(211)의 적어도 일부 내에 형성될 수 있다.
제2 리세스(R2)는 인터포저(200)의 제1 면(200_2)으로부터 돌출된 제2 측벽, 및 제2 측벽과 연결된 제2 바닥면을 가진다. 제1 몰드층(190)은 제2 측벽과 제2 바닥면 사이의 공간을 충전한다.
제2 리세스(R2)는 제1 리세스(R1)와 연결되고 제1 리세스(R1)의 제1 폭(RW1)보다 큰 제2 폭(RW2)을 가진다. 제2 리세스(R2) 내에 제1 소자(181)의 상면이 위치한다.
도 6을 참조하면, 제1 리세스(R1)의 제1 측벽의 기울기(θ1)와 제2 리세스 내(R2)의 제2 측벽의 기울기(θ2)는 상이할 수 있다. 몇몇 실시예에서, 제1 리세스(R1)의 제1 측벽의 기울기(θ1)는 인터포저(200)의 제1 면(200_2)에 나란한 면과 제1 리세스(R1)의 제1 측벽이 이루는 예각을 의미할 수 있다. 또한 제2 리세스(R2)의 제2 측벽의 기울기(θ2)는 인터포저(200)의 제1 면(200_2)에 나란한 면과 제2 리세스(R2)의 제2 측벽이 이루는 예각을 의미할 수 있다.
예를 들어, 제1 리세스(R1)의 제1 측벽의 기울기(θ1)보다 제2 리세스 내(R2)의 제2 측벽의 기울기(θ2)가 더 클 수 있다. 결과, 제1 몰드층(190)이 제1 리세스(R1) 내에 보다 효과적으로 채워질 수 있다. 다만 이에 제한되는 것은 아니다.
도 6을 참조하면, 제1 리세스(R1)의 바닥면에서 제1 소자(181)까지의 거리(C)는 필러의 평균 입경(D95)의 1/2배 이상일 수 있다. 이 경우, 제1 리세스(R1)의 바닥면에서 제1 소자(181)까지의 거리(C)는 인터포저(200)의 두께(A)의 8% 이상일 수 있다. 다만, 이에 제한되는 것은 아니다. 결과, 제1 몰드층(190)이 제1 리세스(R1)와 제1 소자(181) 사이의 공간에 보다 효과적으로 채워질 수 있다.
인터포저(200)는 제1 면(200_2) 상에, 제1 반도체 칩(150)을 향해 돌출된 돌출부(240)를 더 포함한다. 돌출부(240)의 두께(B)는 제1 소자(181)의 두께(D)보다 작을 수 있다. 예를 들어, 돌출부(240)의 두께(B)는 제1 소자(181)의 두께(D)의 약 25%일 수 있다. 예를 들어, 제1 소자(181)의 두께(D)는 인터포저(200)의 두께(A)의 약 60%일 수 있다. 예를 들어, 돌출부(240)의 두께(B)는 인터포저(200)의 두께(A)의 약 15% 이상일 수 있다. 다만, 이에 제한되는 것은 아니다.
돌출부(240)는 복수 개 형성될 수 있다. 돌출부(240)는 인터포저(200)의 제1 면(200_2)과 나란한 방향으로 서로 이격된 제1 내지 제4 돌출 패턴(241, 242, 243, 244)을 포함할 수 있다. 다만 이에 제한되는 것은 아니다. 제1 몰드층(190)은 제1 내지 제4 돌출 패턴(241, 242, 243, 244) 사이의 이격된 공간을 충전한다.
도 6을 참조하면, 인터포저(200)의 제1 면(200_2)은, 제1 리세스(R1)와 돌출부(240)를 연결하는 연결면을 포함한다. 예를 들어, 연결면의 폭(CW)은, 돌출부(240)의 두께(B)의 1/3배보다 크고, 돌출부(240)의 두께(B)의 2배보다 작을 수 있다. 다만 이에 제한되는 것은 아니다. 결과, 몰드층(190)이 제2 리세스(R2)로부터 제1 리세스(R1) 내부로 보다 효과적으로 채워질 수 있다.
도 6을 참조하면, 제1 소자(181)의 모서리와, 제1 리세스(R1)의 제1 측벽과 제1 바닥면을 연결하는 모서리 사이의 최단 거리는 제1 거리(d11)일 수 있다. 제1 소자(181)의 측면과, 연결면 사이의 최단 거리는 제2 거리(d12)일 수 있다. 돌출부(240)와 제1 반도체 칩(150)의 상면까지의 최단 거리는 제3 거리(d13)일 수 있다.
제3 거리(d13)는 제1 거리(d11) 및 제2 거리(d12)보다 같거나 작을 수 있다. 제2 거리(d12)는 제1 거리(d11)보다 클 수 있다. 결과, 몰드층(190)이 제2 리세스(R2)로부터 제1 리세스(R1) 내부로 보다 효과적으로 채워질 수 있다.
제3 거리(d13)는 제1 소자(181)와 제1 반도체 칩(150)의 상면까지의 거리(d21)보다 작거나 같을 수 있다. 결과, 제1 반도체 칩(150)과 제1 소자(181) 간의 충돌을 방지할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 패키지(1000A) 상의 제3 배선 구조체(300)에 실장되는 제2 반도체 칩(350)을 포함하는 제2 반도체 패키지(1000B)를 더 포함한다.
제3 배선 구조체(300)는 인터포저(200)의 상면 상에 배치될 수 있다. 제3 배선 구조체(300)는 패키지용 배선 구조체일 수 있다. 예를 들어, 제3 배선 구조체(300)는 인쇄 회로 배선 구조체(PCB) 또는 세라믹 배선 구조체 등일 수 있다. 또는, 제3 배선 구조체(300)는 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 배선 구조체일 수도 있음은 물론이다. 제3 배선 구조체(300)는 서로 반대되는 하면 및 상면을 포함할 수 있다.
제3 배선 구조체(300)는 제3 절연층(310) 및 제3 도전 패턴(320)을 포함한다. 제3 절연층(310)은 제3 기판(311), 제3 하부 패시베이션막(313) 및 제3 상부 패시베이션막(312)을 포함할 수 있다. 제3 도전 패턴(320)은 제3 하부 패드(323) 및 제3 상부 패드(321)를 포함할 수 있다.
제3 기판(311)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 기판(311)이 인쇄 회로 기판인 경우에, 제3 기판(311)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 제3 기판(311)은 FR-4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제3 기판(311)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 즉, 제3 기판(311)의 표면에 형성되는 제3 하부 패시베이션막(313) 및 제3 상부 패시베이션막(312)은 솔더레지스트일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 도전 패턴(320)은 제3 절연층(310) 내부에 배치될 수 있다. 제3 도전 패턴(320)은 제3 하부 패드(323)와 제3 상부 패드(321)를 전기적으로 연결하기 위한 제3 배선 패턴(322)으로 구성될 수 있다. 제3 배선 패턴(322)은 복수의 배선 및 각각의 배선을 연결하는 복수의 비아를 포함할 수 있다.
제3 절연층(310)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제3 절연층(310)은 다층으로 구성되어 다층의 제3 도전 패턴(320)을 형성할 수 있음은 물론이다.
제3 상부 패시베이션막(312) 및 제3 상부 패드(321)는 제3 기판(311)의 상면 상에 형성될 수 있다. 제3 상부 패시베이션막(312)은 제3 기판(311)의 상면을 덮으며, 제3 상부 패드(321)를 노출시킬 수 있다.
제3 하부 패시베이션막(313) 및 제3 하부 패드(323)는 제3 기판(311)의 하면 상에 형성될 수 있다. 제3 하부 패시베이션막(313)은 제3 기판(311)의 하면을 덮으며, 제3 하부 패드(323)를 노출시킬 수 있다.
몇몇 실시예에서, 제3 상부 패드(321)는 제3 하부 패드(323)와 전기적으로 연결될 수 있다. 예를 들어, 제3 상부 패드(321)는 제3 배선 패턴(322)과 접촉함으로써 제3 하부 패드(323)와 전기적으로 연결될 수 있다.
제3 하부 패시베이션막(313) 및 제3 상부 패시베이션막(312)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 접속 부재(270)는 인터포저(200)와 제3 배선 구조체(300) 사이에 개재될 수 있다. 제2 접속 부재(270)는 인터포저(200)의 상면 및 제3 배선 구조체(300)의 하면과 접촉할 수 있다. 제2 접속 부재(270)는 인터포저(200)와 제3 배선 구조체(300)을 전기적으로 연결할 수 있다. 예를 들어, 제2 접속 부재(270)는 인터포저(200)의 제2 상부 패드(221) 및 제3 배선 구조체(300)의 제3 하부 패드(323)와 접촉할 수 있다.
제2 접속 부재(270)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 부재(270)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 반도체 칩(350)은 제3 배선 구조체(300) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(350)은 제3 배선 구조체(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(350)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC)일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(150)은 어플리케이션 프로세서(AP; application processor) 등과 같은 로직 칩일 수 있고, 제2 반도체 칩(350)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수 있다.
제3 배선 구조체(300) 상에 하나의 제2 반도체 칩(350)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제2 반도체 칩(350)들이 제3 배선 구조체(300) 상에 나란히 형성될 수도 있고, 또는 복수의 제2 반도체 칩(350)들이 제3 배선 구조체(300) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제2 반도체 칩(350)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제3 배선 구조체(300) 상에 실장될 수 있다. 예를 들어, 제3 배선 구조체(300)의 상면과 제2 반도체 칩(350)의 하면 사이에 제3 범프(360)가 형성될 수 있다. 제3 범프(360)는 제3 배선 구조체(300)와 제2 반도체 칩(350)을 전기적으로 연결할 수 있다.
제3 범프(360)는 예를 들어, 제3 필라층(362) 및 제3 솔더층(364)을 포함할 수 있다. 제3 필라층(362) 및 제3 솔더층(364)은 상술한 제1 필라층(162) 및 제1 솔더층(164)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제3 배선 구조체(300) 상에 제2 몰드층(390)이 형성될 수 있다. 제2 몰드층(390)은 제3 배선 구조체(300), 제2 반도체 칩(350) 및 제2 범프(360)를 덮어 보호할 수 있다. 제2 몰드층(390)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소자(180)는 제2 반도체 패키지(1000B)와 물리적으로 접촉하지 않는다. 전술한 바와 같이, 제1 반도체 패키지(1000A) 내부에 제1 소자(180)가 형성된 후, 제2 반도체 패키지(1000B)가 제1 반도체 패키지((1000A) 상에 형성된다. 이에, 제2 반도체 패키지(1000B)와 제1 소자(180)는 물리적으로 또는 직접적으로 접촉하지 않는다.
이하에서, 도 7 내지 도 10을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 7은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 8은 도 7의 영역 S1을 설명하기 위한 확대도이다. 도 9은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 10은 도 9의 영역 S1을 설명하기 위한 확대도이다.
도 7 내지 도 10을 참조하면, 돌출부(240)의 두께(B)는 제1 리세스(R1)와 인접할수록 감소할 수 있다.
제1 내지 제4 돌출 패턴(241, 242, 243, 244)은 인터포저(200)의 제1 면(200_2)으로부터 돌출되어 제1 몰드층(190)과 접촉하는 일면을 가질 수 있다. 제1 내지 제4 돌출 패턴(241, 242, 243, 244) 중 제1 리세스(R1)에 가장 인접한 최내측 돌출 패턴(242, 243)의 두께는 인접한 다른 돌출 패턴(241, 244)의 두께보다 낮을 수 있다.
도 8을 참조하면, 제2 돌출 패턴(242)의 두께(h1)는 제1 돌출 패턴(241)의 두께(B)보다 낮을 수 있다. 즉, 제1 내지 제4 돌출 패턴(241, 242, 243, 244)의 두께는 제1 리세스(R1)에 인접할수록 감소할 수 있다.
도 10을 참조하면, 제1 내지 제4 돌출 패턴(241, 242, 243, 244) 중 제1 리세스(R1)에 가장 인접한 최내측 돌출 패턴(242, 243)의 일면과 인터포저(200)의 제1 면(200_2)과 나란한 면이 이루는 기울기(θ3)는 180도가 아닐 수 있다. 예를 들어, 제2 돌출 패턴(242)의 일면과 인터포저(200)의 제1 면(200_2)과 나란한 면이 이루는 기울기(θ3)는 예각을 이룰 수 있다. 이 경우, 제2 돌출 패턴(242)의 두께(h1)는 제1 리세스(R1)에 인접할수록 감소할 수 있다. 다만 이에 제한되는 것은 아니다.
이하에서, 도 11을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 11은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 11을 참조하면, 제1 리세스(R1)의 제1 측벽의 기울기와 제2 리세스 내(R2)의 제2 측벽의 기울기는 인터포저(200)의 제1 면(200_2)과 나란한 면에 대해 수직일 수 있다. 이 경우, 제1 리세스(R1)의 제1 측벽의 기울기와 제2 리세스 내(R2)의 제2 측벽의 기울기는 서로 동일할 수 있다.
이하에서, 도 12를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 12는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 배선 구조체(100)와 인터포저(200) 사이에 제3 몰드층(291), 제4 몰드층(292), 제1 내지 제3 연결 비아(291V, 292V, 293V), 제1 연결 패드(291P) 및 제2 연결 패드(292P)를 포함할 수 있다.
제3 몰드층(291)은 제1 배선 구조체(100)의 상면 상에 배치될 수 있다. 제3 몰드층(291)은 제1 반도체 칩(150)의 측벽을 둘러싸도록 배치될 수 있다. 제3 몰드층(291)은 제1 반도체 칩(150)의 측벽과 이격될 수 있다.
제4 몰드층(292)은 제3 몰드층(291) 상에 배치될 수 있다. 제4 몰드층(292)은 제1 반도체 칩(150)의 측벽을 둘러싸도록 배치될 수 있다. 제4 몰드층(292)은 제1 반도체 칩(150)의 측벽과 이격될 수 있다.
제3 몰드층(291) 및 제4 몰드층(292) 각각은 절연 물질을 포함할 수 있다. 제3 몰드층(291) 및 제4 몰드층(292) 각각은 제1 몰드층(190)과 다른 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 연결 패드(291P)는 제3 몰드층(291)의 상면 상에 배치될 수 있다. 제2 연결 패드(292P)는 제4 몰드층(292)의 상면 상에 배치될 수 있다. 제1 연결 패드(291P) 및 제2 연결 패드(292P) 각각은 도전성 물질을 포함할 수 있다.
제1 연결 비아(291V)는 제3 몰드층(291)을 관통할 수 있다. 제1 연결 비아(291V)는 제1 상부 패드(121) 및 제1 연결 패드(291P) 각각과 연결될 수 있다. 제2 비아(292V)는 제4 몰드층(292)을 관통할 수 있다. 제2 비아(292V)는 제1 연결 패드(291P)및 제2 연결 패드(292P) 각각과 연결될 수 있다. 제3 비아(293V)는 제1 몰드층(190)을 관통할 수 있다. 제3 비아(293V)는 제2 연결 패드(292P) 및 제2 하부 패드(223) 각각과 연결될 수 있다.
인터포저(200)는 제1 내지 제3 연결 비아(291V, 292V, 293V), 제1 연결 패드(291P) 및 제2 연결 패드(292P)를 통해 제1 배선 구조체(100)와 전기적으로 접속될 수 있다.
이하에서, 도 13을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 13은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 13을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 제2 반도체 칩들(350) 및 제3 반도체 칩들(450)을 포함할 수 있다. 제2 반도체 칩들(350) 및 제3 반도체 칩들(450)은 적층 구조체를 구성할 수 있다. 적층 구조체의 수 및 적층 구조체를 구성하는 반도체 칩의 수는 다양할 수 있다.
예를 들어, 제1 반도체 칩(150)은 로직 칩일 수 있고, 제2 반도체 칩들(350) 및 제3 반도체 칩들(450)은 메모리 칩일 수 있다.
제2 반도체 칩들(350)은 제3 접착층(352)에 의해 제3 배선 구조체(300) 상에 실장될 수 있다. 제3 반도체 칩들(450)은 제4 접착층(452)에 의해 제3 배선 구조체(300) 상에 실장될 수 있다. 제3 접착층(352) 및 제4 접착층(452)은 예를 들어, 액상의 에폭시, 접착 테이프, 도전성 매개체 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩들(350)은 제1 본딩 와이어(374)에 의해 제3 배선 구조체(300)와 전기적으로 연결될 수 있다. 예를 들어, 제1 본딩 와이어(374)는 제1 칩 패드(372)를 제3 배선 구조체(300)의 제3 상부 패드(334)에 연결할 수 있다. 제3 반도체 칩들(450)은 제2 본딩 와이어(474)에 의해 제3 배선 구조체(300)와 전기적으로 연결될 수 있다. 예를 들어, 제2 본딩 와이어(474)는 제2 칩 패드(472)를 제3 배선 구조체(300)의 제3 상부 패드(334)에 연결할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 반도체 칩들(350) 및/또는 제3 반도체 칩들(450)은 예를 들어, 본딩 테이프 등에 의해 제3 상부 패드(334)와 전기적으로 연결될 수도 있다.
이하에서, 도 14 내지 도 17을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 14는 도 3의 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 15는 도 14의 Ⅱ-Ⅱ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 16은 도 14의 Ⅱ-Ⅱ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 17은 도 14의 Ⅱ-Ⅱ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 15를 참조하면, 제1 소자(181) 및 제2 소자(182)는 인터포저(200)의 제1 면(200_2)에 나란한 방향을 기준으로 서로 이격된다. 또한 제1 소자(181) 및 제2 소자(182)는 수동소자일 수 있다. 즉, 몇몇 실시예에 따른 반도체 패키지는 복수의 수동소자를 포함할 수 있다.
제1 소자(181)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 예를 들어, 인터포저(200)의 제1 면(200_2)과 제1 소자(181)의 하면 사이에 제2_1 범프(260_1)가 형성될 수 있다. 제2_1 범프(260_1)는 인터포저(200)와 제1 소자(181)를 전기적으로 연결할 수 있다.
제1 몰드층(190)은 제2_1 범프(260_1)의 측면을 일체로 커버할 수 있다.
제2_1 범프(260_1)는 예를 들어, 제2_1 필라층(262_1) 및 제2_1 솔더층(264_1)을 포함할 수 있다.
제2_1 필라층(262_1)은 제1 소자(181)의 하면으로부터 돌출될 수 있다. 제2_1 솔더층(264_1)은 제2_1 필라층(262_1)과 인터포저(200)를 연결할 수 있다. 예를 들어, 제2_1 솔더층(264_1)은 제2 하부 패드(223)들 중 일부에 접속될 수 있다.
제2_1 필라층(262_1) 및 제2_1 솔더층(264_1)에 관한 설명은 제2 범프(260)의 제2 필라층(262) 및 제2 솔더층(264)에 관한 설명이 마찬가지로 적용될 수 있다.
제2 소자(182)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 예를 들어, 인터포저(200)의 제1 면(200_2)과 제2 소자(182)의 하면 사이에 제2_2 범프(260_2)가 형성될 수 있다. 제2_2 범프(260_2)는 인터포저(200)와 제2 소자(182)를 전기적으로 연결할 수 있다.
제1 몰드층(190)은 제2_2 범프(260_2)의 측면을 일체로 커버할 수 있다.
제2_2 범프(260_1)는 예를 들어, 제2_2 필라층(262_2) 및 제2_2 솔더층(264_2)을 포함할 수 있다.
제2_2 필라층(262_2)은 제2 소자(182)의 하면으로부터 돌출될 수 있다. 제2_2 솔더층(264_2)은 제2_2 필라층(262_2)과 인터포저(200)를 연결할 수 있다. 예를 들어, 제2_2 솔더층(264_2)은 제2 하부 패드(223)들 중 일부에 접속될 수 있다.
제2_2 필라층(262_2) 및 제2_2 솔더층(264_2)에 관한 설명은 제2 범프(260)의 제2 필라층(262) 및 제2 솔더층(264)에 관한 설명이 마찬가지로 적용될 수 있다.
제2_1 필라층(262_1)과 제2_2 필라층(262_2)은 서로 동일한 공정에 의해 형성될 수 있다. 제2_1 솔더층(264_1)과 제2_2 솔더층(264_2)은 서로 동일한 공정에 의해 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
몇몇 실시예에 따르면, 제1 반도체 칩(150) 상에 복수의 수동소자를 배치함으로써 제1 반도체 칩(150) 상에서 발생하는 열이 방출되는 경로를 보다 다양화할 수 있다. 결과, 제1 반도체 칩(150)에서 발생하는 열을 반도체 패키지 외부로 효과적으로 방출시킬 수 있다.
도 16을 참조하면, 제1 접착층(263)은 제1 소자(181)와 인터포저(200) 사이에 개재된다. 제1 몰드층(190)은 제1 접착층(263)의 측면을 일체로 커버할 수 있다.
도 17을 참조하면, 제2 접착층(265)은 제1 소자(180)와 제1 반도체 칩(150) 사이에 개재된다. 제1 몰드층(190)은 제1 및 제2 접착층(263, 265)의 측면을 일체로 커버할 수 있다.
제1 접착층(263) 및 제2 접착층(265)의 물질은 제1 반도체 칩(150) 상에 제1 소자(180)를 부착하기 위한 것이라면 특별히 제한되지 않는다. 예를 들어, 제1 접착층(263) 및 제2 접착층(265)은 DAF(Die Attach Film)일 수 있다. 또한 예를 들어, 제1 접착층(263) 및 제2 접착층(265)은 비전도성 물질 또는 수지를 포함할 수 있다. 결과, 제1 반도체 칩(150)에서 발생하는 열을 반도체 패키지 외부로 보다 효과적으로 방출시킬 수 있다.
도 18 내지 도 23은 몇몇 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 중간단계 도면들이다.
도 18을 참조하면, 제1 배선 구조체(100)에 제1 반도체 칩(150)이 실장된 상태에서 제1 소자(181)를 제1 반도체 칩(150) 상에 형성한다.
구체적으로, 제1 배선 구조체의 제1 면(100_1) 상에 제1 반도체 칩(150)과 제1 프리(pre) 접속 부재(170_1)가 배치될 수 있다.
이 경우, 제1 반도체 칩(150)은 제1 범프(160)를 통해 제1 배선 구조체(100)의 제1 상부 패드(121)과 접촉할 수 있다.
도 19를 참조하면, 제2 절연층(210) 및 제2 도전 패턴(220)을 포함하고, 제1 면(200_2)에 제1 리세스(R1)를 가지는 제2 배선 구조체(200)를 형성한다. 제1 리세스(R1)를 형성하는 방법은 특별히 제한되지 않으나, 포토레지스트 공정을 수행함으로써 제1 리세스(R1)를 형성할 수 있다. 다만, 이에 제한되지 않는다.
제2 배선 구조체(200)의 제1 면(200_2)으로부터 돌출된 돌출부(240)를 더 형성할 수 있다. 돌출부(240)를 형성하는 방법은 특별히 제한되지 않으나, 포토레지스트 공정을 수행함으로써 돌출부(240)를 형성할 수 있다. 다만, 이에 제한되지 않는다.
이 경우, 돌출부(240)의 표면을 따라 제2 리세스(R2)를 형성할 수 있다. 제2 리세스(R2)는 제1 면(200_2)으로부터 돌출된 측벽, 및 측벽과 연결된 바닥면을 가진다.
도 20을 참조하면, 제1 리세스(R1)의 내부에 수동소자인 제1 소자(181)를 형성한다. 이 경우, 제1 소자(181)는 제2 범프(260)를 통해 제2 배선 구조체(200)와 연결될 수 있다.
한편, 구체적으로 도시되지는 않았으나, 도 16 및 도 17의 제1 접착층(263) 및/또는 제2 접착층(265)이 부착된 제1 소자(181)를 형성하는 방법은, 제1 접착층(263) 및/또는 제2 접착층(265)이 부착된 제1 소자(181)를 인터포저(200)의 제1 면(200_2)에 실장함으로써 형성할 수 있다. 다만, 이에 제한되지 않는다.
도 21을 참조하면, 제1 반도체 칩(150)이 형성된 제1 배선 구조체(100) 상에 제1 소자(181)가 형성된 제2 배선 구조체(200)를 적층한다. 구체적으로, 제2 배선 구조체(200)의 제1 면(200_2) 상에 제2 프리(pre) 접속 부재(170_2)가 배치될 수 있다. 제2 배선 구조체(200)의 제1 면(200_2)이 제1 배선 구조체(100)의 제1 면(100_1)과 마주하도록 제2 배선 구조체(200)가 제1 배선 구조체(100) 상에 적층될 수 있다.
제1 배선 구조체(100) 상에 제2 배선 구조체(200)를 적층하는 것은, 예로서, 본딩 기구를 이용하여 제2 배선 구조체(200)의 상면을 눌러주면서 동시에 열을 가하는 TC(thermal compression) 본딩 방식에 의해 수행될 수 있다.
도 22를 참조하면, 제1 배선 구조체(100)의 제1 프리(pre) 접속 부재(170_1)와 제2 배선 구조체(200)의 제2 프리(pre) 접속 부재(170_2)가 서로 연결되어 제1 접속 부재(170)를 형성할 수 있다. 제1 접속 부재(170)가 형성되는 방법은 특별히 제한되지 않으나, 예로서, 열을 가하여 솔더를 용융시킴으로써 제1 접속 부재(170)를 형성할 수 있다.
도 23을 참조하면, 제1 접속 부재(170) 및 제1 반도체 칩(150)의 측면을 덮고, 제1 소자(181)와 접촉하는 제1 몰드층(190)을 형성한다. 제1 몰드층(190)은 제1 배선 구조체(100)의 제1 면(100_1) 상 및 제2 배선 구조체(200)의 제2 면(200_2) 상에 형성될 수 있다. 즉, 제1 소자(180)가 반도체 패키지의 제1 몰드층(190) 내부에 배치됨에 따라 제1 소자(180)는 반도체 패키지 내부를 지지하는 역할을 할 수 있다.
제1 리세스(R1)의 측벽과 바닥면 사이 및 제2 리세스(R2)의 측벽과 바닥면 사이에 제1 몰드층(190)이 일체로 충전된다. 결과, 제1 범프(160) 및 제2 범프(260) 각각을 둘러싸는 별도의 언더필(underfill) 물질을 개재시킬 필요가 없으므로, 반도체 패키지 제조 공정을 효율화할 수 있다.
제1 몰드층(190)은 EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 5를 참조하면, 제2 상부 패드(221) 상에 제2 접속 부재(270)가 형성될 수 있다. 제2 접속 부재(270)는 제2 배선 구조체(200)와 제3 배선 구조체(300)를 전기적으로 연결할 수 있다 즉 반도체 패키지(1000)는 제1 반도체 칩(1000A)과 다른 제2 반도체 칩(1000B)을 포함할 수 있고, 제1 반도체 칩(1000A)과 제2 반도체 칩(1000B)은 제2 재배선 층(160)을 통해 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 배선 구조체 110: 제1 기판
111: 제1 배선 비아 112: 제1 도전 패턴
120: 제1 하부 패시베이션막 122: 제1 하부 패드
130: 제1 상부 패시베이션막 132: 제1 상부 패드
150: 제1 반도체 칩 160: 제1 범프
170: 제1 접속 부재 181: 제1 소자
182: 제2 소자 190: 제1 몰드층
200: 인터포저 210: 제2 기판
212: 제2 도전 패턴 220: 제2 하부 패시베이션막
222: 제2 하부 패드 230: 제2 상부 패시베이션막
232: 제2 상부 패드 240: 돌출부
260: 제2 범프 263: 제1 접착층
265: 제2 접착층 300: 제3 배선 구조체
350: 제2 반도체 칩 390: 제2 몰드층

Claims (20)

  1. 제1 절연층 및 상기 제1 절연층 내의 제1 도전 패턴을 포함하는 배선 구조체;
    상기 배선 구조체 상의 제1 반도체 칩;
    제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하고, 상기 제1 반도체 칩과 마주하는 제1 면에 형성되어 상기 제2 절연층의 적어도 일부를 노출시키는 제1 측벽 및 상기 제1 측벽과 연결된 제1 바닥면을 가지는 리세스를 포함하는 인터포저;
    상기 리세스의 내부에서 상기 제1 반도체 칩과 마주하도록 상기 인터포저와 접합되는 제1 소자; 및
    상기 제1 반도체 칩과 상기 제1 소자를 커버하는 몰드층을 포함하는, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 몰드층은, 상기 리세스의 내부에 충전되어 상기 제1 반도체 칩의 측면과 하면 및 상기 제1 소자의 측면을 일체로 커버하는, 반도체 패키지.
  3. 제 1항에 있어서,
    상기 인터포저는 상기 제1 면 상에, 상기 제1 반도체 칩을 향해 돌출된 돌출부를 더 포함하는, 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제1 면은, 상기 리세스와 상기 돌출부를 연결하는 연결면을 포함하고,
    상기 제1 소자의 모서리와, 상기 리세스의 제1 측벽과 상기 제1 바닥면을 연결하는 모서리 사이의 최단 거리는 제1 거리이고,
    상기 제1 소자의 측면과, 상기 연결면 사이의 최단 거리는 제2 거리이고,
    상기 돌출부와 상기 제1 반도체 칩의 상면까지의 최단 거리는 제3 거리이고,
    상기 제3 거리는 상기 제1 거리 및 상기 제2 거리보다 같거나 작은, 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제2 거리는 상기 제1 거리보다 큰, 반도체 패키지.
  6. 제 4항에 있어서,
    상기 제3 거리는 상기 제1 소자와 상기 제1 반도체 칩의 상면까지의 거리보다 작거나 같은, 반도체 패키지.
  7. 제 3항에 있어서,
    상기 돌출부의 두께는 상기 제1 소자의 두께보다 작은, 반도체 패키지.
  8. 제 3항에 있어서,
    상기 돌출부의 두께는 상기 리세스와 인접할수록 감소하는, 반도체 패키지.
  9. 제 3항에 있어서,
    상기 돌출부는 복수 개 형성되고, 상기 몰드층은 상기 복수 개의 돌출부 사이의 공간을 충전하는, 반도체 패키지.
  10. 제 1항에 있어서,
    상기 인터포저는 상기 제1 면과 마주하는 제2 면을 더 포함하고,
    상기 리세스의 폭은, 상기 제2 면에 인접할수록 감소하는, 반도체 패키지.
  11. 제 1항에 있어서,
    상기 인터포저는
    기판과, 상기 기판의 양측에 배치된 패시베이션막을 포함하고,
    상기 리세스는 상기 패시베이션막을 관통하는 제1 부분과, 상기 기판 내에 형성된 제2 부분을 포함하는, 반도체 패키지.
  12. 제 1항에 있어서,
    상기 몰드층은 필러를 포함하고,
    상기 리세스의 바닥면에서 상기 제1 소자까지의 거리는 상기 필러의 평균 입경의 1/2배 이상인, 반도체 패키지.
  13. 제 1항에 있어서,
    상기 제1 반도체 칩과 상기 배선 구조체를 연결하는 제1 범프 및 상기 제1 소자와 상기 인터포저를 연결하는 제2 범프를 더 포함하고,
    상기 몰드층은 상기 제1 및 제2 범프의 측면을 일체로 커버하는, 반도체 패키지.
  14. 제 1항에 있어서,
    상기 제1 소자와 상기 인터포저 사이에 개재된 접착층을 더 포함하는, 반도체 패키지.
  15. 제 1항에 있어서,
    상기 제1 소자와 상기 제1 반도체 칩 사이에 개재된 접착층을 더 포함하는, 반도체 패키지.
  16. 제1 절연층 및 상기 제1 절연층 내의 제1 도전 패턴을 포함하는 배선 구조체;
    상기 배선 구조체 상의 제1 반도체 칩;
    제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하고, 제1 면에 다단 리세스가 형성된 인터포저; 및
    상기 다단 리세스 내에 상기 인터포저에 접합되고, 상기 제1 반도체 칩과 마주하도록 배치되는 제1 소자를 포함하고,
    상기 다단 리세스는 제1 폭을 갖는 제1단 리세스와, 상기 제1단 리세스와 연결되고 상기 제1 폭보다 큰 제2 폭을 갖는 제2단 리세스를 포함하고,
    상기 제1단 리세스 내에 상기 제1 소자와 연결된 제1 범프가 위치하고, 상기 제2단 리세스 내에 상기 제1 소자의 상면이 위치하는, 반도체 패키지.
  17. 제 16항에 있어서,
    상기 제1단 리세스의 제1 측벽의 기울기보다, 상기 제2단 리세스의 제2 측벽의 기울기가 큰, 반도체 패키지.
  18. 제 16항에 있어서,
    상기 제1단 리세스의 내부에 충전되어 상기 제1 반도체 칩과 상기 제1 소자를 커버하는 몰드층을 더 포함하는, 반도체 패키지.
  19. 제 18항에 있어서,
    상기 제1 소자와 상기 인터포저 사이에 개재된 제1 접착층, 및 상기 제1 소자와 상기 제1 반도체 칩 사이에 개재된 제2 접착층을 더 포함하고,
    상기 몰드층은 상기 제1 및 제2 접착층의 측면을 일체로 커버하는, 반도체 패키지.
  20. 제1 반도체 패키지와, 상기 제1 반도체 패키지 상에 배치된 제2 반도체 패키지를 포함하고,
    상기 제1 반도체 패키지는,
    제1 절연층 및 상기 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 배선 구조체와,
    상기 제1 배선 구조체 상에 실장된 제1 반도체 칩과,
    제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하고, 상기 제1 반도체 칩과 마주하는 제1 면에 다단 리세스를 가지는 제2 배선 구조체와,
    상기 다단 리세스 내에서, 상기 제1 반도체 칩과 마주하도록 상기 제2 배선 구조체에 접합된 제1 소자를 포함하고,
    상기 다단 리세스는 제1 폭을 갖는 제1단 리세스와, 상기 제1단 리세스와 연결되고 상기 제1 폭보다 큰 제2 폭을 갖는 제2단 리세스를 포함하고,
    상기 제1단 리세스 내에 상기 제1 소자와 연결된 제1 범프가 위치하고, 상기 제2단 리세스 내에 상기 제1 소자의 상면이 위치하고,
    상기 제2 반도체 패키지는 상기 제1 반도체 패키지 상의 제3 배선 구조체에 실장되는 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩 및 상기 제1 소자를 커버하는 몰드층을 포함하는, 반도체 패키지.

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