KR20240075632A - 반도체 패키지 - Google Patents

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KR20240075632A
KR20240075632A KR1020230001122A KR20230001122A KR20240075632A KR 20240075632 A KR20240075632 A KR 20240075632A KR 1020230001122 A KR1020230001122 A KR 1020230001122A KR 20230001122 A KR20230001122 A KR 20230001122A KR 20240075632 A KR20240075632 A KR 20240075632A
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장재권
김종윤
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삼성전자주식회사
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 서로 교차하는 제1 및 제2 방향으로 연장되는 제1 배선 구조체, 상기 제1 배선 구조체 상에, 상기 제1 및 제2 방향과 다른 제3 방향으로 적층된 제1 반도체 칩, 상기 제1 반도체 칩 상에, 절연층 및 상기 절연층 상의 제1 금속층을 포함하는 제2 배선 구조체, 및 상기 제1 금속층 상에 배치되고, 서로 다른 제1 및 제2 마킹 영역을 포함하는 마킹 플레이트를 포함하되, 상기 제1 마킹 영역에 대응되는 상기 제1 금속층의 형상과 상기 제2 마킹 영역에 대응되는 상기 제1 금속층의 형상은 서로 다르고, 상기 제1 마킹 영역에 형성된 요철 구조의 형상과 상기 제2 마킹 영역에 형성된 요철 구조의 형상은 서로 다르다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 배선 구조체에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
POP형 반도체 패키지는 상부 패키지와 하부 패키지 사이에 이들의 전기적 연결을 위한 인터포저(interposer)를 포함할 수 있다. 이 경우, 인터포저에는 패키지들의 정보가 인식될 수 있는 마킹 패턴이 형성될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 시인성이 향상된 마킹 패턴을 갖는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 서로 교차하는 제1 및 제2 방향으로 연장되는 제1 배선 구조체, 상기 제1 배선 구조체 상에, 상기 제1 및 제2 방향과 다른 제3 방향으로 적층된 제1 반도체 칩, 상기 제1 반도체 칩 상에, 절연층 및 상기 절연층 상의 제1 금속층을 포함하는 제2 배선 구조체, 및 상기 제1 금속층 상에 배치되고, 서로 다른 제1 및 제2 마킹 영역을 포함하는 마킹 플레이트를 포함하되, 상기 제1 마킹 영역에 대응되는 상기 제1 금속층의 형상과 상기 제2 마킹 영역에 대응되는 상기 제1 금속층의 형상은 서로 다르고, 상기 제1 마킹 영역에 형성된 요철 구조의 형상과 상기 제2 마킹 영역에 형성된 요철 구조의 형상은 서로 다르다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 서로 교차하는 제1 및 제2 방향으로 연장되는 제1 배선 구조체, 상기 제1 배선 구조체 상에, 상기 제1 및 제2 방향과 수직한 제3 방향으로 적층된 제1 반도체 칩, 상기 제1 반도체 칩 상에, 절연층, 제1 더미 금속 패턴 및 상기 제1 더미 금속 패턴보다 상기 제1 방향으로 더 긴 제2 더미 금속 패턴을 포함하는 제2 배선 구조체, 및 상기 제1 더미 금속 패턴 상에, 상기 제1 더미 금속 패턴의 표면 및 상기 절연층의 표면을 따라 형성된 제1 마킹 플레이트 및 상기 제2 더미 금속 패턴 상에, 상기 제2 더미 금속 패턴 및 상기 절연층의 표면을 따라 형성된 제2 마킹 플레이트를 포함하되, 상기 제1 마킹 플레이트의 표면 조도는 상기 제2 마킹 플레이트의 표면 조도보다 크다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 반도체 패키지와, 상기 제1 반도체 패키지 상에 배치된 제2 반도체 패키지를 포함하고, 상기 제1 반도체 패키지는, 서로 교차하는 제1 및 제2 방향으로 연장되는 제1 배선 구조체, 상기 제1 배선 구조체 상에, 상기 제1 및 제2 방향과 다른 제3 방향으로 적층된 제1 반도체 칩, 상기 제1 반도체 칩 상에, 절연층, 상기 절연층 상의 제1 금속층 및 상기 절연층 내의 제2 금속층을 포함하는 제2 배선 구조체, 및 상기 제1 금속층 상에 배치되고, 서로 다른 제1 및 제2 마킹 영역을 포함하는 마킹 플레이트를 포함하되, 상기 제1 마킹 영역에 대응되는 상기 제1 및 제2 금속층의 형상은 상기 제2 마킹 영역에 대응되는 상기 제1 및 제2 금속층의 형상과 다르고, 상기 제1 마킹 영역에 형성된 상기 마킹 플레이트의 요철 구조와 상기 제2 마킹 영역에 형성된 상기 마킹 플레이트의 요철 구조는 서로 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다.
도 4는 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 5는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6은 도 2의 영역 S를 설명하기 위한 확대도이다.
도 7은 몇몇 실시예에 따른 반도체 패키지의 마킹 패턴 인식 설비에 의해 인식되는 마킹 영역을 설명하기 위한 도면이다.
도 8 내지 도 12는 도 5의 영역 S를 설명하기 위한 확대도로, 도 6에 대응되는 도면들이다.
도 13 내지 도 15는 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도들이다.
이하에서, 도 1 내지 도 7을 참조하여, 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1 및 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다. 도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다. 도 4는 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 5는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 6은 도 2의 영역 S를 설명하기 위한 확대도이다. 도 7은 몇몇 실시예에 따른 반도체 패키지의 마킹 패턴 인식 설비에 의해 인식되는 마킹 영역을 설명하기 위한 도면이다.
도 1을 참조하면 전자 장치(1)는 호스트(10), 인터페이스(11) 및 반도체 패키지(1000)를 포함할 수 있다.
몇몇 실시예에서, 호스트(10)는 인터페이스(11)를 통해 반도체 패키지(1000)와 연결될 수 있다. 예를 들어, 호스트(10)는 반도체 패키지(1000)에 신호를 전달하여, 반도체 패키지(1000)를 제어할 수 있다. 또한, 예를 들어, 호스트(10)는 반도체 패키지(1000)로부터 신호를 전달받아, 신호에 포함된 데이터를 처리할 수 있다.
예를 들어, 호스트(10)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 또한, 예를 들어, 호스트(10)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 메모리 칩을 포함할 수 있다.
도 1 및 도 2를 참조하면, 전자 장치(1)는 호스트(10), 바디(20), 메인 보드(30), 카메라 모듈(40) 및 반도체 패키지(1000)를 포함할 수 있다.
메인 보드(30)는 전자 장치(1)의 바디(20) 내에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30) 상에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결될 수 있다. 예를 들어, 인터페이스(11)는 메인 보드(30)에 의해 구현될 수 있다.
호스트(10)와 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결되어 신호를 주고받을 수 있다.
도 3을 참조하면, 반도체 패키지(1000)는 메인 보드(30) 상에 배치될 수 있다. 예를 들어, 제1 접속 단자(180)는 메인 보드(30) 상에 배치될 수 있다. 메인 보드(30)는 반도체 패키지(1000)와 제1 접속 단자(180)에 의해 연결될 수 있다.
메인 보드(30)는 인쇄 회로 배선 구조체(Printed Circuit Board:　PCB), 세라믹 배선 구조체, 유리 배선 구조체 및 인터포저 배선 구조체 등일 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 설명의 편의를 위해 메인 보드(30)는 인쇄 회로 배선 구조체인 것으로 가정하고 설명한다.
메인 보드(30)는 연결 구조체(31) 및 코어(32)를 포함할 수 있다. 코어(32)는 CCL(Copper Clad Laminate), PPG, ABF(Ajimoto Build-up Film), 에폭시, 폴리이미드 등을 포함할 수 있다. 연결 구조체(31)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
코어(32)는 메인 보드(30)의 중심부에 배치되고, 연결 구조체(31)는 코어(32)의 상부 및 하부에 배치될 수 있다. 연결 구조체(31)는 메인 보드(30)의 상부 및 하부에 노출되어 배치될 수 있다.
또한, 연결 구조체(31)는 코어(32)를 관통하여 배치될 수 있다. 연결 구조체(31)는 메인 보드(30)와 접촉되는 소자들을 전기적으로 연결할 수 있다. 예를 들어, 연결 구조체(31)는 반도체 패키지(1000)와 호스트(10)를 전기적으로 연결할 수 있다. 즉, 연결 구조체(31)는 제1 접속 단자(180)를 통해 반도체 패키지(1000)와 호스트(10)를 전기적으로 연결할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 패키지(1000A) 및 제1 반도체 패키지(1000A) 상의 제2 반도체 패키지(1000B)를 포함할 수 있다.
제1 반도체 패키지(1000A)는 제1 배선 구조체(100), 제1 반도체 칩(150), 제2 배선 구조체(200), 마킹 플레이트(250)를 포함하고, 제1 범프(160) 및 제1 몰드층(190)을 더 포함할 수 있다.
제1 배선 구조체(100)는 패키지용 배선 구조체일 수 있다. 예를 들어, 제1 배선 구조체(100)는 인쇄 회로 배선 구조체(PCB; printed circuit board) 또는 세라믹 배선 구조체 등일 수 있다. 또는, 제1 배선 구조체(100)는 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 배선 구조체일 수도 있음은 물론이다. 제1 배선 구조체(100)는 서로 반대되는 하면 및 상면을 포함할 수 있다.
제1 배선 구조체(100)는 제1 절연층(110) 및 제1 금속층(120)을 포함한다. 제1 절연층(110)은 제1 기판(111), 제1 하부 패시베이션막(113) 및 제1 상부 패시베이션막(112)을 포함할 수 있다. 제1 금속층(120)은 제1 하부 패드(123), 제1 연결 패드(122) 및 제1 상부 패드(121)를 포함할 수 있다.
제1 기판(111)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 기판(111)이 인쇄 회로 기판인 경우에, 제1 기판(111)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 제1 기판(111)은 FR-4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제1 기판(111)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 즉, 제1 기판(111)의 표면에 형성되는 제1 하부 패시베이션막(113) 및 제1 상부 패시베이션막(112)은 솔더레지스트일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 금속층(120)은 제1 절연층(110) 내부에 배치될 수 있다. 제1 금속층(120)은 제1 하부 패드(123)와 제1 상부 패드(121)를 전기적으로 연결하기 위한 제1 연결 패드(122)로 구성될 수 있다. 제1 연결 패드(122)는 복수의 배선 및 각각의 배선을 연결하는 복수의 비아를 포함할 수 있다.
제1 기판(111)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 기판(111)은 다층으로 구성되어 다층의 제1 연결 패드(122)를 형성할 수 있음은 물론이다.
몇몇 실시예에서, 제1 배선 구조체(100)의 하면 상에 제1 접속 단자(180)가 형성될 수 있다. 제1 접속 단자(180)는 제1 하부 패드(123)에 부착될 수 있다. 제1 접속 단자(180)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 단자(180)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 접속 단자(180)는 제1 배선 구조체(100)를 외부 장치와 전기적으로 연결할 수 있다. 이에 따라, 제1 접속 단자(180)는 제1 배선 구조체(100)에 전기적 신호를 제공하거나, 제1 배선 구조체(100)로부터 제공된 전기적 신호를 외부 장치에 제공할 수 있다.
제1 상부 패시베이션막(112) 및 제1 상부 패드(121)는 제1 기판(111)의 상면 상에 형성될 수 있다. 제1 상부 패시베이션막(112)은 제1 기판(111)의 상면을 덮으며, 제1 상부 패드(121)를 노출시킬 수 있다.
제1 하부 패시베이션막(113) 및 제1 하부 패드(123)는 제1 기판(111)의 하면 상에 형성될 수 있다. 제1 하부 패시베이션막(113)은 제1 기판(111)의 하면을 덮으며, 제1 하부 패드(123)를 노출시킬 수 있다.
몇몇 실시예에서, 제1 상부 패드(121)는 제1 하부 패드(123)와 전기적으로 연결될 수 있다. 예를 들어, 제1 상부 패드(121)는 제1 연결 패드(122)과 연결됨으로써 제1 하부 패드(123)와 전기적으로 연결될 수 있다.
제1 하부 패시베이션막(113) 및 제1 상부 패시베이션막(112)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 금속층(120)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(150)은 제1 배선 구조체(100) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(150)은 제1 배선 구조체(100)의 상면 상에 실장될 수 있다. 제1 반도체 칩(150)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(150)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(150)은 ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있고, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(150)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
제1 배선 구조체(100) 상에 하나의 제1 반도체 칩(150)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제1 반도체 칩(150)들이 제1 배선 구조체(100) 상에 나란히 형성될 수도 있고, 또는 복수의 제1 반도체 칩(150)들이 제1 배선 구조체(100) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제1 반도체 칩(150)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 배선 구조체(100) 상에 실장될 수 있다. 예를 들어, 제1 배선 구조체(100)의 상면과 제1 반도체 칩(150)의 하면 사이에 제1 범프(160)가 형성될 수 있다. 제1 범프(160)는 제1 배선 구조체(100)와 제1 반도체 칩(150)을 전기적으로 연결할 수 있다.
제1 범프(160)는 예를 들어, 제1 필라층(162) 및 제1 솔더층(164)을 포함할 수 있다.
제1 필라층(162)은 제1 반도체 칩(150)의 하면으로부터 돌출될 수 있다. 제1 필라층(162)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 솔더층(164)은 제1 필라층(162)과 제1 배선 구조체(100)를 연결할 수 있다. 예를 들어, 제1 솔더층(164)은 제1 상부 패드(121)들 중 일부에 접속될 수 있다. 제1 솔더층(164)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 솔더층(164)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 배선 구조체(200)는 제1 배선 구조체(100)와 후술하는 제3 배선 구조체(300) 사이에 배치될 수 있다. 예를 들어, 제2 배선 구조체(200)는 제1 배선 구조체(100)와 제1 반도체 칩(150)의 상면 상에 배치될 수 있다. 몇몇 실시예에서, 제2 배선 구조체(200)는 인터포저(interposer)를 의미할 수 있다. 제2 배선 구조체(200)는 제1 배선 구조체(100)와 제3 배선 구조체(300) 간의 연결을 용이하게 할 수 있다. 또한, 제2 배선 구조체(200)는 제1 배선 구조체(100) 및 제3 배선 구조체(300) 간의 뒤틀림(warpage) 현상을 방지할 수 있다.
제2 배선 구조체(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 제2 배선 구조체(200)의 하면은 제1 배선 구조체(100)의 상면과 마주할 수 있고, 제2 배선 구조체(200)의 상면은 제3 배선 구조체(300)의 하면과 마주할 수 있다.
제2 배선 구조체(200)는 제1 배선 구조체(100)로부터 이격될 수 있다. 또한, 제2 배선 구조체(200)는 제1 반도체 칩(150)으로부터 이격될 수 있다.
제2 배선 구조체(200)는 제2 절연층(210) 및 제2 금속층(220)을 포함할 수 있다. 제2 절연층(210)은 제2 하부 패시베이션막(213), 제2 기판(211) 및 제2 상부 패시베이션막(212)을 포함할 수 있다.
제2 기판(211)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 기판(211)은 유전체 물질을 포함할 수 있다.
제2 기판(211)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제2 기판(211)은 다층으로 구성되어 후술하는 다층의 제2a 금속 패드(222a) 및 제2b 금속 패드(222b)를 형성할 수 있음은 물론이다.
제2 상부 패시베이션막(212)은 제2 기판(211)의 상면 상에 형성될 수 있다. 제2 상부 패시베이션막(212)은 제2 기판(211)의 상면을 덮으며, 후술하는 제2a 상부 패드(221a) 및 제2b 상부 패드(221b)를 노출시킬 수 있다.
제2 하부 패시베이션막(213)은 제2 기판(211)의 하면 상에 형성될 수 있다. 제2 하부 패시베이션막(213)은 제2 기판(211)의 하면을 덮으며, 후술하는 제2a 하부 패드(223a)를 노출시킬 수 있다.
제2 하부 패시베이션막(213) 및 제2 상부 패시베이션막(212)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 금속층(220)은 연결 금속층(220a) 및 더미 금속층(220b)을 포함할 수 있다.
연결 금속층(220a)은 제2 절연층(210) 내부에 배치될 수 있다. 연결 금속층(220a)은 제2a 하부 패드(223a), 제2a 금속 패드(222a) 및 제2a 상부 패드(221a)를 포함할 수 있다.
제2a 금속 패드(222a)는 제2a 하부 패드(223a)와 제2a 상부 패드(221a)를 전기적으로 연결할 수 있다. 제2a 금속 패드(222a)는 복수의 배선 및 각각의 배선을 연결하는 복수의 비아를 포함할 수 있다.
더미 금속층(220b)은 제2 절연층(210)에 배치될 수 있다. 더미 금속층(220b)은 제2b 상부 패드(221b) 및 제2b 금속 패드(222b)를 포함할 수 있다.
제2 금속층(220)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
더미 금속층(220b)은 제1 배선 구조체(100)와 제3 배선 구조체(300)를 전기적으로 연결하지 않을 수 있다.
더미 금속층(220b)에 관하여서는 후술하는 도 6을 이용하여 보다 구체적으로 설명한다.
마킹 플레이트(250)는 제1 반도체 칩(150) 상에 배치되며 식별　정보를 나타내는　 마킹 패턴들을 포함할 수 있다.　여기서, 식별　정보는 해당 반도체 패키지의 추적 가능성(tracebility)을 갖는 다양한　정보, 예를 들어 공정 넘버, 제조 회사, 제조 일자, 제품명, 제품 종류 및 이들의 조합을 포함할 수 있다.　마킹　패턴들은 기호, 숫자, 문자뿐만 아니라 보다 간접적인 식별 수단인 2차원 바코드를 포함할 수 있다. 예를 들어, 2차원 바코드는 데이터 매트릭스(data matrix), QR 코드 등의 다양한 종류로 구현될 수 있다.
마킹 플레이트(250)는 제2b 상부 패드(221b) 상에 배치되고, 서로 다른 제1 및 제2 마킹 영역(A1, A2)을 포함할 수 있다. 제1 마킹 영역(A1)은 2차원 바코드를 포함하는 영역이고, 제2 마킹 영역(A2)은 기호, 숫자, 문자 등으로 구성된 마킹 패턴을 포함하는 영역일 수 있다. 몇몇 실시예에서, 제1 및 제2 마킹 영역(A1, A2)은 각각 제1 및 제2 마킹 플레이트로 지칭될 수도 있다.
제1 마킹 영역(A1)의 면적은 제2 마킹 영역(A2)의 면적보다 클 수 있다. 예를 들어, 제1 및 제2 방향(X, Y)을 기준으로 제1 마킹 영역(A1)의 길이는 각각 1mm이고, 제2 마킹 영역(A2)의 길이는 각각 3mm일 수 있다. 다만, 이에 제한되는 것은 아니다.
구체적으로 도시되지는 않았으나, 제2 배선 구조체(200)에, 제2 상부 패시베이션막(212)의 적어도 일부를 노출시키는 리세스가 형성될 수 있다. 마킹 플레이트(250)는 리세스 내부에 형성될 수 있다.
도 6을 참조하면, 제2b 상부 패드(221b)는 제2 기판(211) 상에 배치될 수 있다. 제2b 상부 패드(221b)는 제1 마킹 영역(A1) 하부에, 제1 마킹 영역(A1)에 대응되는 제2b_1 상부 패드(221b_1) 및 제2 마킹 영역(A2) 하부에, 제2 마킹 영역(A2)에 대응되는 제2b_2 상부 패드(221b_2)를 포함할 수 있다.
제1 마킹 영역(A1)은, 제2b_1 상부 패드(221b_1) 상에, 제2b_1 상부 패드(221b_1) 및 제2 기판(111)의 표면에 대응되도록 제2b_1 상부 패드(221b_1) 및 제2 기판(111)의 표면을 따라 형성될 수 있다. 제2 마킹 영역(A2)은, 제2b_2 상부 패드(221b_2) 상에, 제2b_2 상부 패드(221b_2) 및 제2 기판(111)의 표면에 대응되도록 제2b_2 상부 패드(221b_2) 및 제2 기판(111)의 표면을 따라 형성될 수 있다.
제2b_1 상부 패드(221b_1) 및 제2b_2 상부 패드(221b_2)의 형상은 서로 다를 수 있다. 예를 들어, 제1 방향(X)을 기준으로, 제2b_1 상부 패드(221b_1)의 길이(L1)는 제2b_2 상부 패드(221b_2)의 길이(L2)보다 길 수 있다.
또한, 제2b_2 상부 패드(221b_2)의 개수는 제2b_1 상부 패드(221b_1)보다 많은 복수 개로 형성될 수 있다. 이 경우, 제2b_1 상부 더미 패드(221b_1)의 길이(L1)는 복수 개의 제2b_2 상부 더미 패드(221b_2) 각각의 길이(L2)보다 길 수 있다. 복수 개의 제2b_2 상부 더미 패드(221b_2) 각각은 서로 이격 배치될 수 있다.
마킹 플레이트(250)는 서로 마주하는 상면(250_1)과 하면(250_2)을 포함할 수 있다. 마킹 플레이트(250)의 제1 마킹 영역(A1)의 상면(250_1)은 제2b_1 상부 패드(221b_1)에 대응되도록 제1 요철 구조를 가질 수 있다. 마킹 플레이트(250)의 제2 마킹 영역(A2)의 상면(250_1)은 제2b_2 상부 패드(221b_2)에 대응되도록 제2 요철 구조를 가질 수 있다.
제2b_1 상부 패드(221b_1)에 대응되는 마킹 플레이트(250)의 제1 마킹 영역(A1)의 상면(250_1)에 제1 볼록부(CV_1)가 형성될 수 있다.
복수의 제2b_2 상부 패드(221b_2) 각각에 대응되는 마킹 플레이트(250)의 제2 마킹 영역(A2)의 상면(250_1)에 복수의 제2 볼록부(CV_2)가 형성될 수 있다.
또한, 마킹 플레이트(250)의 제1 마킹 영역(A1)의 상면(250_1)은 제1 높이 차(h1)를 갖도록 형성되고, 마킹 플레이트(250)의 제2 마킹 영역(A2)의 상면(250_1)은 제1 높이 차(h1)보다 큰 제2 높이 차(h2)를 갖도록 형성될 수 있다.
즉, 제1 요철 구조와 제2 요철 구조는 서로 다른 형상으로 형성될 수 있다. 이 경우, 제2 마킹 영역(A2)의 상면(250_1)의 표면 조도는 제1 마킹 영역(A1)의 상면(250_1)의 표면 조도보다 클 수 있다.
예를 들어, 제2 마킹 영역(A2)에 배치된 마킹 플레이트(250)의 상면(300a)의 표면 조도는 제1 마킹 영역(A1)에 배치된 마킹 플레이트(250)의 상면(300a)의 표면 조도의 5배 이상일 수 있다.
예를 들어, 제2 마킹 영역(A2)의 상면(250_1)의 표면 조도는 4500이고, 제1 마킹 영역(A1)의 상면(250_1)의 표면 조도는 459일 수 있으나, 이에 제한되는 것은 아니다. 본 명세서에서 표면 조도는 최대 높이 거칠기(Ry)를 의미할 수 있다.
제2b 금속 패드(222b)는 제2 기판(211) 내에 배치될 수 있다. 제2b 금속 패드(222b)는 제2b 상부 패드(221b) 하부에 배치될 수 있다. 제2b 금속 패드(222b)는 제1 마킹 영역(A1)에 대응되는 제2b_1 금속 패드(222b_1) 및 제2 마킹 영역(A2)에 대응되는 제2b_2 금속 패드(222b_2)를 포함할 수 있다.
제2b_1 금속 패드(222b_1) 및 제2b_2 금속 패드(222b_2)는 각각 복수 개로 형성될 수 있다. 복수 개의 제2b_1 금속 패드(222b_1) 및 제2b_2 금속 패드(222b_2) 각각은 서로 이격 배치될 수 있다.
제2 기판(211)의 상면은 제2b_1 금속 패드(222b_1) 및 제2b_2 금속 패드(222b_2) 각각에 대응되도록 요철 구조를 가질 수 있다.
구체적으로, 제2 기판(211)의 상면에, 제2b_1 금속 패드(222b_1) 및 제2b_2 금속 패드(222b_2) 각각에 대응되도록 제3 볼록부(CV_3) 및 제4 볼록부(CV_4)가 형성될 수 있다.
몇몇 실시예에서, 마킹 플레이트(250)의 하부에 배치된 금속 패드들의 형상 및/또는 배치 구조를 달리함으로써 제1 및 제2 마킹 영역(A1, A2)에 서로 다른 요철 구조를 형성할 수 있다. 이를 통해, 제1 마킹 영역(A1)의 표면 조도를 제2 마킹 영역(A2)의 표면 조도와 다르게 형성할 수 있다.
종래, 마킹 플레이트(250)에 광을 조사하고 빛 반사량의 차이에 기초하여 디지털 신호로 변환하는 과정을 통해 식별 정보를 획득할 수 있다. 몇몇 실시예에서는, 2차원 바코드를 포함하는 제1 마킹 영역(A1)의 표면 조도를 제2 마킹 영역(A2)의 표면 조도와 다르게 형성함으로써, 도 7에 도시된 바와 같이 제1 마킹 영역(A1)에서 빛의 난반사를 최소화하여　마킹 패턴의 시인성을 확보할 수 있다.　
제1 및 제2 마킹 영역(A1, A2)을 포함하는 마킹 플레이트(250)는 금속 물질을 포함할 수 있다. 다른 예로, 제1 및 제2 마킹 영역(A1, A2)을 포함하는 마킹 플레이트(250)는 절연 물질을 포함할 수 있다.
제1 접속 부재(170)는 제1 배선 구조체(100)와 제2 배선 구조체(200) 사이에 개재될 수 있다. 제1 접속 부재(170)는 제1 배선 구조체(100)의 상면 및 제2 배선 구조체(200)의 하면과 접촉할 수 있다. 예를 들어, 제1 접속 부재(170)는 제1 배선 구조체(100)의 제1 상부 패드(121) 및 제2 배선 구조체(200)의 제2a 금속 패드(222a)와 접촉할 수 있다. 이에 따라, 제1 접속 부재(170)는 제1 배선 구조체(100)와 제2 배선 구조체(200)를 전기적으로 연결할 수 있다.
제1 접속 부재(170)는 후술하는 제1 몰드층(190)을 관통하는 TSV (through silicon via) 형태일 수 있으나, 이에 제한되는 것은 아니다.
제1 접속 부재(170)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 몰드층(190)은 제1 배선 구조체(100) 상에 형성될 수 있다. 제1 몰드층(190)은 제1 배선 구조체(100)와 제2 배선 구조체(200) 사이의 공간을 채울 수 있다. 이에 따라, 제1 몰드층(190)은 제1 배선 구조체(100), 제1 반도체 칩(150), 제1 범프(160) 및 제1 접속 부재(170)를 덮어 보호할 수 있다.
제1 몰드층(190)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 제1 몰드층(190)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 필러(filler)와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT 수지 등을 포함할 수 있다.
필러는 실리카(SiO2), 알루미나(Al2O3), 탄화규소(SiC), 황산바륨(BaSO4), 탈크, 진흙, 운모가루, 수산화알루미늄(Al(OH)3), 수산화마그네슘(Mg(OH)2), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 산화마그네슘(MgO), 질화붕소(BN), 붕산알루미늄(AlBO3), 티탄산바륨(BaTiO3) 및 지르콘산칼슘(CaZrO3)으로 구성된 군에서 선택된 적어도 하나 이상을 사용할 수 있다. 다만, 필러의 재료는 이에 제한되지 아니하고, 금속 물질 및/또는 유기 물질을 포함할 수도 있다.
몇몇 실시예에 따른 반도체 패키지는 제1 반도체 패키지(1000A) 상의 제3 배선 구조체(300)에 실장되는 제2 반도체 칩(350)을 포함하는 제2 반도체 패키지(1000B)를 더 포함할 수 있다. 제2 반도체 패키지(1000B)는 제3 배선 구조체(300), 제2 범프(360), 제2 반도체 칩(350) 및 제2 몰드층(390)을 더 포함할 수 있다.
제3 배선 구조체(300)는 제2 배선 구조체(200)의 상면 상에 배치될 수 있다. 제3 배선 구조체(300)는 패키지용 배선 구조체일 수 있다. 예를 들어, 제3 배선 구조체(300)는 인쇄 회로 배선 구조체(PCB) 또는 세라믹 배선 구조체 등일 수 있다. 또는, 제3 배선 구조체(300)는 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 배선 구조체일 수도 있음은 물론이다. 제3 배선 구조체(300)는 서로 반대되는 하면 및 상면을 포함할 수 있다.
제3 배선 구조체(300)는 제3 절연층(310) 및 제3 금속층(320)을 포함한다. 제3 절연층(310)은 제3 기판(311), 제3 하부 패시베이션막(313) 및 제3 상부 패시베이션막(312)을 포함할 수 있다. 제3 금속층(320)은 제3 하부 패드(323), 제3 상부 패드(321)를 및 이들 사이의 제3 연결 패드(322)를 포함할 수 있다.
제3 기판(311)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 기판(311)이 인쇄 회로 기판인 경우에, 제3 기판(311)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 제3 기판(311)은 FR-4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제3 기판(311)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 즉, 제3 기판(311)의 표면에 형성되는 제3 하부 패시베이션막(313) 및 제3 상부 패시베이션막(312)은 솔더레지스트일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 금속층(320)은 제3 절연층(310) 내부에 배치될 수 있다. 제3 금속층(320)은 제3 하부 패드(323)와 제3 상부 패드(321)를 전기적으로 연결하기 위한 제3 연결 패드(322)를 포함할 수 있다. 제3 연결 패드(322)는 복수의 배선 및 각각의 배선을 연결하는 복수의 비아를 포함할 수 있다.
제3 절연층(310)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제3 절연층(310)은 다층으로 구성되어 다층의 제3 금속 층(320)을 형성할 수 있음은 물론이다.
제3 상부 패시베이션막(312) 및 제3 상부 패드(321)는 제3 기판(311)의 상면 상에 형성될 수 있다. 제3 상부 패시베이션막(312)은 제3 기판(311)의 상면을 덮으며, 제3 상부 패드(321)를 노출시킬 수 있다.
제3 하부 패시베이션막(313) 및 제3 하부 패드(323)는 제3 기판(311)의 하면 상에 형성될 수 있다. 제3 하부 패시베이션막(313)은 제3 기판(311)의 하면을 덮으며, 제3 하부 패드(323)를 노출시킬 수 있다.
몇몇 실시예에서, 제3 상부 패드(321)는 제3 하부 패드(323)와 전기적으로 연결될 수 있다. 예를 들어, 제3 상부 패드(321)는 제3 연결 패드(322)와 접촉함으로써 제3 하부 패드(323)와 전기적으로 연결될 수 있다.
제3 하부 패시베이션막(313) 및 제3 상부 패시베이션막(312)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 접속 단자(270)는 제2 배선 구조체(200)와 제3 배선 구조체(300) 사이에 개재될 수 있다. 제2 접속 단자(270)는 제2 배선 구조체(200)의 상면 및 제3 배선 구조체(300)의 하면과 접촉할 수 있다. 제2 접속 단자(270)는 제2 배선 구조체(200)와 제3 배선 구조체(300)을 전기적으로 연결할 수 있다. 예를 들어, 제2 접속 단자(270)는 제2 배선 구조체(200)의 제2a 상부 패드(221a) 및 제3 배선 구조체(300)의 제3 하부 패드(323)와 접촉할 수 있다.
제2 접속 단자(270)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 단자(270)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 반도체 칩(350)은 제3 배선 구조체(300) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(350)은 제3 배선 구조체(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(350)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC)일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(150)은 어플리케이션 프로세서(AP; application processor) 등과 같은 로직 칩일 수 있고, 제2 반도체 칩(350)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수 있다.
제3 배선 구조체(300) 상에 하나의 제2 반도체 칩(350)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제2 반도체 칩(350)들이 제3 배선 구조체(300) 상에 나란히 형성될 수도 있고, 또는 복수의 제2 반도체 칩(350)들이 제3 배선 구조체(300) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제2 반도체 칩(350)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제3 배선 구조체(300) 상에 실장될 수 있다. 예를 들어, 제3 배선 구조체(300)의 상면과 제2 반도체 칩(350)의 하면 사이에 제2 범프(360)가 형성될 수 있다. 제2 범프(360)는 제3 배선 구조체(300)와 제2 반도체 칩(350)을 전기적으로 연결할 수 있다.
제2 범프(360)는 예를 들어, 제2 필라층(362) 및 제2 솔더층(364)을 포함할 수 있다. 제2 필라층(362) 및 제2 솔더층(364)은 상술한 제1 필라층(162) 및 제1 솔더층(164)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제3 배선 구조체(300) 상에 제2 몰드층(390)이 형성될 수 있다. 제2 몰드층(390)은 제3 배선 구조체(300), 제2 반도체 칩(350) 및 제2 범프(360)를 덮어 보호할 수 있다. 제2 몰드층(390)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
구체적으로 도시되지는 않았으나, 몇몇 실시예에 따른 반도체 패키지는 제1 배선 구조체(100)의 하부에 형성된 수동소자를 더 포함할 수 있다. 수동소자는 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 배선 구조체(100) 상에 실장될 수 있다.
도 8 내지 도 12는 도 5의 영역 S를 설명하기 위한 확대도로, 도 6에 대응되는 도면들이다. 설명의 편의상, 도 1 내지 도 7에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 8을 참조하면, 제1 마킹 영역(A1)에 제2b_1 상부 패드(221b_1)가 형성되지 않을 수 있다. 즉, 제1 마킹 영역(A1)에 제2b_1 상부 패드(221b_1)를 배치하지 않음으로써 제1 마킹 영역(A1)의 표면 조도를 제2 마킹 영역(A2)의 표면 조도보다 작게 형성할 수 있다.
도 9를 참조하면, 제1 마킹 영역(A1)에 제2b_1 상부 패드(221b_1)가 형성되고 제2b_1 금속 패드(222b_1)는 형성되지 않을 수 있다. 이에 따라 제1 마킹 영역(A1)의 표면 조도를 제2 마킹 영역(A2)의 표면 조도보다 작게 형성할 수 있다.
도 10을 참조하면, 제1 마킹 영역(A1)에 제2b_1 상부 패드(221b_1) 및 제2b_1 금속 패드(222b_1)를 모두 형성하지 않을 수 있다. 이에 따라 제1 마킹 영역(A1)의 표면 조도를 제2 마킹 영역(A2)의 표면 조도보다 작게 형성할 수 있다.
도 11을 참조하면, 제1 마킹 영역(A1)에, 제2b_2 상부 패드(221b_2) 및 제2b_2 금속 패드(222b_2)보다 길이가 긴 제2b_1 상부 패드(221b_1) 및 제2b_1 금속 패드(222b_1)를 형성될 수 있다. 이에 따라 제1 마킹 영역(A1)의 표면 조도를 제2 마킹 영역(A2)의 표면 조도보다 작게 형성할 수 있다.
도 12를 참조하면, 제1 마킹 영역(A1)에 복수 개의 제2b_1 상부 패드(221b_1)가 형성되고, 제2 마킹 영역(A2)에 길이가 긴 하나의 제2b_2 상부 패드(221b_2)가 형성될 수 있다. 이에 따라 제2 마킹 영역(A2)의 표면 조도를 제1 마킹 영역(A1)의 표면 조도보다 작게 형성할 수 있다.
도 13 내지 도 15는 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도들이다. 설명의 편의상, 도 1 내지 도 12에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 13을 참조하면, 제1 접속 부재(170)는 예를 들어, 구형 또는 타원구형일 수 있다. 제1 접속 부재(170)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 배선 구조체(100)와 제2 배선 구조체(200) 사이에 제3 몰드층(291), 제4 몰드층(292), 제1 내지 제3 연결 비아(291V, 292V, 293V), 제1 연결 패드(291P) 및 제2 연결 패드(292P)를 포함할 수 있다.
제3 몰드층(291)은 제1 배선 구조체(100)의 상면 상에 배치될 수 있다. 제3 몰드층(291)은 제1 반도체 칩(150)의 측벽의 주변부에 배치될 수 있다. 제3 몰드층(291)은 제1 반도체 칩(150)과 이격될 수 있다.
제4 몰드층(292)은 제3 몰드층(291) 상에 배치될 수 있다. 제4 몰드층(292)은 제1 반도체 칩(150)의 측벽의 주변부에 배치될 수 있다. 제4 몰드층(292)은 제1 반도체 칩(150)과 이격될 수 있다.
제3 몰드층(291) 및 제4 몰드층(292) 각각은 절연 물질을 포함할 수 있다. 제3 몰드층(291) 및 제4 몰드층(292) 각각은 제1 몰드층(190)과 다른 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 연결 패드(291P)는 제3 몰드층(291)의 상면 상에 배치될 수 있다. 제2 연결 패드(292P)는 제4 몰드층(292)의 상면 상에 배치될 수 있다. 제1 연결 패드(291P) 및 제2 연결 패드(292P) 각각은 도전성 물질을 포함할 수 있다.
제1 연결 비아(291V)는 제3 몰드층(291)을 관통할 수 있다. 제1 연결 비아(291V)는 제1 상부 패드(121) 및 제1 연결 패드(291P) 각각과 연결될 수 있다. 제2 비아(292V)는 제4 몰드층(292)을 관통할 수 있다. 제2 비아(292V)는 제1 연결 패드(291P) 및 제2 연결 패드(292P) 각각과 연결될 수 있다. 제3 비아(293V)는 제1 몰드층(190)의 일부를 관통할 수 있다. 제3 비아(293V)는 제2 연결 패드(292P) 및 제2a 하부 패드(223a) 각각과 연결될 수 있다.
제2 배선 구조체(200)는 제1 내지 제3 연결 비아(291V, 292V, 293V), 제1 연결 패드(291P) 및 제2 연결 패드(292P)를 통해 제1 배선 구조체(100)와 전기적으로 접속될 수 있다.
도 15를 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 제3 반도체 칩들(450)을 포함할 수 있다. 제3 반도체 칩들(450)은 적층 구조체를 구성할 수 있다. 적층 구조체의 수 및 적층 구조체를 구성하는 반도체 칩의 수는 다양할 수 있다.
예를 들어, 제1 반도체 칩(150)은 로직 칩일 수 있고, 제3 반도체 칩들(450)은 메모리 칩일 수 있으나, 이에 제한되지 않는다.
제3 반도체 칩들(450)은 접착층(452)에 의해 제3 배선 구조체(300) 상에 실장될 수 있다. 접착층(452)은 예를 들어, 액상의 에폭시, 접착 테이프, 도전성 매개체 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 반도체 칩들(450)은 본딩 와이어(474)에 의해 제3 배선 구조체(300)와 전기적으로 연결될 수 있다. 예를 들어, 본딩 와이어(474)는 칩 패드(472)를 제3 배선 구조체(300)의 제3 상부 패드(321)에 연결할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 반도체 칩들(450)은 예를 들어, 본딩 테이프 등에 의해 제3 상부 패드(321)와 전기적으로 연결될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 배선 구조체 110: 제1 절연층
120: 제1 금속층 150: 제1 반도체 칩
160: 제1 범프 170: 제1 접속 부재
180: 제1 접속 단자 190: 제1 몰드층
200: 인터포저 210: 제2 절연층
220: 제2 금속층 250: 마킹 플레이트
300: 제3 배선 구조체

Claims (10)

  1. 서로 교차하는 제1 및 제2 방향으로 연장되는 제1 배선 구조체;
    상기 제1 배선 구조체 상에, 상기 제1 및 제2 방향과 다른 제3 방향으로 적층된 제1 반도체 칩;
    상기 제1 반도체 칩 상에, 절연층 및 상기 절연층 상의 제1 금속층을 포함하는 제2 배선 구조체; 및
    상기 제1 금속층 상에 배치되고, 서로 다른 제1 및 제2 마킹 영역을 포함하는 마킹 플레이트를 포함하되,
    상기 제1 마킹 영역에 대응되는 상기 제1 금속층의 형상과 상기 제2 마킹 영역에 대응되는 상기 제1 금속층의 형상은 서로 다르고,
    상기 제1 마킹 영역에 형성된 요철 구조의 형상과 상기 제2 마킹 영역에 형성된 요철 구조의 형상은 서로 다른 반도체 패키지.
  2. 제 1항에 있어서,
    상기 마킹 플레이트의 상기 제1 마킹 영역의 표면 조도는 상기 제2 마킹 영역의 표면 조도보다 큰 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 금속층은 상기 제1 마킹 영역 하부의 제1 금속 패턴 및 상기 제2 마킹 영역 하부의 제2 금속 패턴을 포함하고,
    상기 제1 금속 패턴에 대응되는 상기 마킹 플레이트의 상면에 제1 볼록부가 형성되고,
    상기 제2 금속 패턴에 대응되는 상기 마킹 플레이트의 상면에 제2 볼록부가 형성되는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제1 방향을 기준으로, 상기 제2 금속 패턴의 길이는 상기 제1 금속 패턴의 길이보다 긴 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 금속층은 상기 제2 마킹 영역에 형성되지 않는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제2 배선 구조체는, 상기 절연층 내의 제2 금속층을 더 포함하고,
    상기 제2 금속층은 상기 제1 마킹 영역 하부의 제3 금속 패턴 및 상기 제2 마킹 영역 하부의 제4 금속 패턴을 포함하고,
    상기 제3 금속 패턴에 대응되는 상기 절연층의 상면에 제3 볼록부가 형성되는 반도체 패키지.
  7. 서로 교차하는 제1 및 제2 방향으로 연장되는 제1 배선 구조체;
    상기 제1 배선 구조체 상에, 상기 제1 및 제2 방향과 수직한 제3 방향으로 적층된 제1 반도체 칩;
    상기 제1 반도체 칩 상에, 절연층, 제1 더미 금속 패턴 및 상기 제1 더미 금속 패턴보다 상기 제1 방향으로 더 긴 제2 더미 금속 패턴을 포함하는 제2 배선 구조체; 및
    상기 제1 더미 금속 패턴 상에, 상기 제1 더미 금속 패턴의 표면 및 상기 절연층의 표면을 따라 형성된 제1 마킹 플레이트 및 상기 제2 더미 금속 패턴 상에, 상기 제2 더미 금속 패턴 및 상기 절연층의 표면을 따라 형성된 제2 마킹 플레이트를 포함하되,
    상기 제1 마킹 플레이트의 표면 조도는 상기 제2 마킹 플레이트의 표면 조도보다 큰 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제2 배선 구조체는, 상기 제1 및 제2 더미 금속 패턴 하부에, 제3 및 제4 더미 금속 패턴을 더 포함하는 반도체 패키지.
  9. 제 7항에 있어서,
    상기 제1 및 제2 마킹 플레이트는 금속 물질을 포함하는 반도체 패키지.
  10. 제 7항에 있어서,
    상기 제1 및 제2 마킹 플레이트는 절연 물질을 포함하는 반도체 패키지.
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