TW202211395A - 半導體封裝 - Google Patents

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TW202211395A
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TW
Taiwan
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semiconductor
metal layer
interposer
upper side
circuit board
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TW110129298A
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English (en)
Inventor
張艾妮
黃仁孝
Original Assignee
南韓商三星電子股份有限公司
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Abstract

提供一種包括加強件的半導體封裝。所述半導體封裝包括電路板、位於所述電路板上的半導體晶片、以及位於所述半導體晶片周圍的加強件，其中所述加強件包括依序堆疊的第一金屬層、核心層及第二金屬層。

Description

半導體封裝
本揭露是有關於一種半導體封裝。更具體而言，本揭露是有關於一種包括加強件（stiffener）的半導體封裝。
由於對高效能規格的需求不斷增加以及高帶寬記憶體（high bandwidth memory，HBM）的採用，中介層（interposer）市場正在增長。舉例而言，在使用矽系中介層的半導體封裝的情形中，可藉由在矽系中介層上表面安裝半導體晶片並用模製材料模製所安裝的半導體晶片來製作半導體封裝。
另一方面，由於最近對高規格的需求，半導體封裝上的高帶寬記憶體的數量已增加，並且半導體封裝的大小加大。此引發以下問題：增加由熱膨脹係數（coefficient of thermal expansion，CTE）的差異引起的應力效應，增加半導體封裝的製程難度，且降低半導體封裝的良率。
提供半導體封裝的一些示例性實施例，在所述半導體封裝中，藉由利用熱膨脹係數（CTE）易於調整的加強件來降低應力。
然而，示例性實施例的各態樣不限於在本文中闡述的實例。藉由參照以下詳細描述，示例性實施例的各態樣對此項技術中具有通常知識者而言將變得更加顯而易見。
根據本揭露的態樣，提供一種半導體封裝，所述半導體封裝包括：電路板；半導體晶片，位於所述電路板上；以及加強件，位於所述半導體晶片周圍，所述加強件包括依序堆疊的第一金屬層、核心層及第二金屬層。
根據本揭露的另一態樣，提供一種半導體封裝，所述半導體封裝包括：電路板；中介層，位於所述電路板的上側上；第一半導體晶片，位於所述中介層的上側上；第二半導體晶片，位於所述中介層的所述上側上，所述第二半導體晶片與所述第一半導體晶片隔離不直接接觸；以及加強件，位於所述電路板的所述上側上的所述中介層周圍，所述加強件包括依序堆疊的第一金屬層、核心層及第二金屬層。
根據本揭露的另一態樣，提供一種半導體封裝，所述半導體封裝包括：電路板，所述電路板包括絕緣芯、自所述絕緣芯的下側暴露出的第一基板接墊、以及自所述絕緣芯的上側暴露出的第二基板接墊；第一凸塊，位於所述電路板的上側上並連接至所述第二基板接墊；中介層，所述中介層包括半導體膜、自所述半導體膜的下側暴露出並連接至所述第一凸塊的第一中介層接墊、位於所述半導體膜的上側上的層間絕緣膜、以及自所述層間絕緣膜的上側暴露出的第二中介層接墊；第二凸塊，位於所述中介層的上側上，並連接至所述第二中介層接墊；半導體晶片，包括連接至所述第二凸塊的晶片接墊；以及加強件，位於所述中介層周圍，所述加強件包括依序堆疊的第一金屬層、有機層及第二金屬層。
在下文中，將參照圖1至圖15闡釋根據一些示例性實施例的半導體封裝。儘管在本文中可能使用用語「第一」、「第二」、「第三」等來描述各種元件、組件、區、層及/或區段，但該些元件、組件、區、層及/或區段不應被該些用語所限制。該些用語僅用於區分一個元件、組件、區、層或區段與另一個區、層或區段。因此，在不背離本揭露的範圍的情況下，以下所論述的第一元件、組件、區、層或區段可被稱為第二元件、組件、區、層或區段。
在本文中，為便於說明，可使用空間相對性用語（例如「下部（lower）」、「上部（upper）」及類似用語）來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。應理解，所述空間相對性用語旨在除圖中所繪示取向以外亦包括所述裝置在使用或操作中的不同取向。舉例而言，所述裝置可具有其他取向（旋轉90度或其他取向），且在本文中使用的空間相對性描述語將相應地進行解釋。
當在本說明書中結合數值使用用語「約」及/或「類似」時，其旨在使相關聯的數值包括在所陳述的數值附近的製造容差（例如，±10%）。此外，無論數值或形狀是否被修改為「約」及/或「類似」，應理解，該些值及形狀應被解釋為包括在所陳述的數值或形狀附近的製造或操作容差（例如，±10%）。
圖1是根據一些示例性實施例的半導體封裝的示意性佈局圖。圖2是沿著圖1的A-A截取的示意性剖視圖。圖3至圖8是圖2的區R的各種放大視圖。
在圖1至圖8中，儘管將闡釋包括矽中介層的2.5D封裝作為根據一些實施例的半導體封裝的實例，但此僅為實例，並且本揭露的技術思想並非僅限於此。根據一些實施例的半導體封裝當然可為各種各樣的，例如2.5D封裝、3D封裝及類似封裝，及/或包括有機中介層。
參照圖1至圖3，根據一些實施例的半導體封裝可包括第一電路板100、中介層200、第一半導體晶片310、第二半導體晶片320、第一模製構件400及加強件500。
第一電路板100可為封裝板。舉例而言，第一電路板100可為印刷電路板（printed circuit board，PCB）。第一電路板100可包括彼此相對的下側及上側。
第一電路板100可包括絕緣芯101、第一板接墊102及第二板接墊104。第一板接墊102及第二板接墊104可用於將第一電路板100電性連接至其他組件。舉例而言，第一板接墊102可自絕緣芯101的下側暴露出，且第二板接墊104可自絕緣芯101的上側暴露出。第一板接墊102及第二板接墊104可包含導電材料。舉例而言，第一板接墊102及第二板接墊104可包含但不限於金屬物質，例如錫（Sn）、金（Au）、銀（Ag）、銅（Cu）、鋁（Al）及/或其合金。
用於電性連接第一板接墊102及第二板接墊104的佈線圖案可形成於絕緣芯101中。佈線圖案可包含導電材料，例如金屬物質，如（但不限於）Sn、Au、Cu、Al及/或其合金。儘管絕緣芯101被示出為單層，但此僅為闡釋清楚及方便起見。舉例而言，絕緣芯101由多層構成，並且多層佈線圖案當然可形成於絕緣芯101內部。
第一電路板100可安裝於電子裝置（未示出）的母板或類似物上。舉例而言，可形成連接至第一板接墊102的第一連接構件150。第一電路板100可藉由第一連接構件150安裝於電子裝置的母板或類似物上。舉例而言，第一電路板100可為但不限於球柵陣列（Ball Grid Array，BGA）板。
第一連接構件150可為例如（但不限於）焊料凸塊。焊料可包含例如低熔點導電材料。舉例而言，焊料可包含具有低熔點的金屬（例如，錫（Sn））及/或合金（例如，Sn及/或Cu合金）。焊料凸塊可包括包含導電材料的共晶合金。第一連接構件150可具有各種形狀，例如平台（land）、球、銷及/或柱。第一連接構件150的數量、間隔、佈置形式及類似物並非僅限於所示的數量、間隔、佈置形式及類似物，而是當然可依據設計而為各種各樣的。
在一些實施例中，絕緣芯101可包含非導電材料。舉例而言，絕緣芯101可包含有機物。絕緣芯101可包含例如可光成像介電質（photo imageable dielectric，PID）、熱塑性樹脂、熱固性黏合膜及/或光敏聚醯亞胺（photosensitive polyimide，PSPI）中的至少一者。舉例而言，絕緣芯101可包含複合材料，例如預浸料。預浸料是藉由用熱固性聚合物黏合劑（例如，環氧樹脂）及/或熱塑性樹脂對增強纖維（例如，碳纖維、玻璃纖維及芳族聚醯胺纖維）進行浸漬而獲得的複合纖維。
在一些實施例中，第一電路板100可包括覆銅層壓板（copper clad laminate，CCL）。舉例而言，第一電路板100可具有其中覆銅層壓板堆疊於熱固性預浸料（例如，C階段（C-Stage）的預浸料）的一側或兩側上的結構。
在一些實施例中，第一電路板100可具有相對厚的厚度。舉例而言，第一電路板100的厚度TH11可為約1.5毫米或大於1.5毫米。作為實例，第一電路板100的厚度TH11可為約1.5毫米至約3.0毫米。
中介層200可放置於第一電路板100的上側上。中介層200可為有機及/或無機中介層。舉例而言，中介層可為但不限於矽中介層。中介層200可包括彼此相對的下側及上側。中介層200有助於第一電路板100與稍後將描述的半導體晶片310及320之間的連接，並且可防止及/或減輕半導體封裝的翹曲。中介層200的厚度TH12可小於第一電路板100的厚度TH11。舉例而言，中介層200的厚度TH12可為但不限於約0.05毫米至約0.5毫米。
中介層200可包括第一中介層接墊202及第二中介層接墊204。第一中介層接墊202及第二中介層接墊204中的每一者可各自用於將中介層200電性連接至其他組件。舉例而言，第一中介層接墊202可自中介層200的下側暴露出，且第二中介層接墊204可自中介層200的上側暴露出。第一中介層接墊202及第二中介層接墊204可包含導電材料，例如金屬物質，如（但不限於）Sn、Au、Cu、Al及/或其合金。用於電性連接第一中介層接墊202及第二中介層接墊204的佈線圖案可形成於中介層200中。佈線圖案可包含導電材料，例如金屬物質，如（但不限於）Sn、Au、Cu、Al及/或其合金。
中介層200可安裝於第一電路板100的上側上。舉例而言，第二連接構件250可形成於第一電路板100與中介層200之間。第二連接構件250可連接第二板接墊104及第一中介層接墊202。第一電路板100與中介層200可因此電性連接。
第二連接構件250可包括但不限於連接接墊及/或焊料凸塊。焊料可包含例如低熔點導電材料。舉例而言，焊料可包含具有低熔點的金屬（例如，錫（Sn））及/或合金（例如，Sn及/或Cu合金）。焊料凸塊可包括包含導電材料的共晶合金。第二連接構件250可具有各種形狀，例如平台、球、銷及/或柱。第二連接構件250可由單層或多層形成。當第二連接構件250由單層形成時，第二連接構件250可視情況包含錫-銀（Sn-Ag）焊料及/或銅（Cu）。當第二連接構件250由多層形成時，第二連接構件250可包含焊料及/或填料。舉例而言，多層式第二連接構件可包含導電填料（例如，銅（Cu））及焊料。第二連接構件250的數量、間隔、佈置形式及類似物並非僅限於所示的數量、間隔、佈置形式及類似物，而是當然可依據設計而為各種各樣的。
在一些實施例中，中介層200可包括半導體膜210、穿透通孔215、層間絕緣膜220及重佈線圖案225。
半導體膜210可為例如但不限於矽膜。穿透通孔215可穿透半導體膜210。舉例而言，穿透通孔215可自半導體膜210的上側延伸，並且可連接至第一中介層接墊202。穿透通孔215可包含導電材料，例如金屬物質，如（但不限於）Sn、Au、Cu、Al及/或其合金。
層間絕緣膜220可覆蓋半導體膜210的上側。層間絕緣膜220可包含例如但不限於氧化矽、氮化矽、氮氧化矽及介電常數低於氧化矽的低介電常數材料中的至少一者。重佈線圖案225可形成於層間絕緣膜220中。重佈線圖案225可將穿透通孔215電性連接至第二中介層接墊204。
在一些實施例中，第一底部填料260可形成於第一電路板100與中介層200之間。第一底部填料260可填充第一電路板100與中介層200之間的空間。此外，第一底部填料260可覆蓋第二連接構件250。藉由將中介層200固定至第一電路板100上，第一底部填料260可防止及/或減輕中介層200的破損或類似情況。第一底部填料260可包含但不限於絕緣聚合材料，例如環氧模製化合物（epoxy-molding compound，EMC）。
第一半導體晶片310及第二半導體晶片320可放置於中介層200的上側上，並且可彼此間隔開。第一半導體晶片310及第二半導體晶片320中的每一者可為其中數百至數百萬個或更多個半導體元件被整合於單個晶片中的積體電路（integrated circuit，IC）。半導體封裝可為2.5D封裝（例如，其中第一半導體晶片310及第二半導體晶片320佈置在單個平面中）或3D封裝（例如，其中第一半導體晶片310及第二半導體晶片320中的至少一者包括於半導體晶片的堆疊中，例如，如圖15所示）。
在一些實施例中，第一半導體晶片310可為邏輯半導體晶片。舉例而言，第一半導體晶片310可為但不限於例如中央處理單元（Central Processing Unit，CPU）、圖形處理單元（Graphic Processing Unit，GPU）、現場可程式化閘陣列（Field-Programmable Gate Array，FPGA）、數位訊號處理器、加密處理器、微處理器、微控制器及/或特殊應用積體電路（Application-Specific IC，ASIC）等應用處理器（application processor，AP）。
在一些實施例中，第二半導體晶片320可為記憶體半導體晶片。舉例而言，第二半導體晶片320可為例如動態隨機存取記憶體（dynamic random access memory，DRAM）及/或靜態隨機存取記憶體（static random access memory，SRAM）等揮發性記憶體，且/或可為例如快閃記憶體、相變隨機存取記憶體（Phase-change Random Access Memory，PRAM）、磁阻式隨機存取記憶體（Magnetoresistive Random Access Memory，MRAM）、鐵電式隨機存取記憶體（Ferroelectric Random Access Memory，FeRAM）及/或電阻式隨機存取記憶體（Resistive Random Access Memory，RRAM）等非揮發性記憶體。
作為實例，第一半導體晶片310可為例如GPU等ASIC，且第二半導體晶片320可為例如高帶寬記憶體（HBM）等堆疊記憶體。此種堆疊記憶體可為多個堆疊積體電路的形式。堆疊的積體電路可經由矽穿孔（Through Silicon Via，TSV）或類似物彼此電性連接。
半導體封裝可包括多於一個第一半導體晶片310及/或第二半導體晶片320中的每一者。在一些實施例中，半導體封裝可包括較第一半導體晶片310更大數量的第二半導體晶片320。舉例而言，多個第二半導體晶片320可放置於第一半導體晶片310周圍。作為實例，如圖1所示，兩個第二半導體晶片320可放置於第一半導體晶片310的兩側上。
第一半導體晶片310可包括第一晶片接墊312。第一晶片接墊312可用於將第一半導體晶片310電性連接至其他組件。舉例而言，第一晶片接墊312可自第一半導體晶片310的下側暴露出。
第二半導體晶片320可包括第二晶片接墊322。第二晶片接墊322可用於將第二半導體晶片320電性連接至其他組件。舉例而言，第二晶片接墊322可自第二半導體晶片320的下側暴露出。
第一晶片接墊312及第二晶片接墊322可包含導電材料，例如金屬物質，如（但不限於）Sn、Au、Cu、Al及/或其合金。
第一半導體晶片310及第二半導體晶片320可安裝於中介層200的上側上。舉例而言，第三連接構件352可形成於中介層200與第一半導體晶片310之間。第三連接構件352可將所述多個第二中介層接墊204中的一些第二中介層接墊204連接至第一晶片接墊312。中介層200與第一半導體晶片310可因此彼此電性連接。此外，舉例而言，第四連接構件354可形成於中介層200與第二半導體晶片320之間。第四連接構件354可連接所述多個第二中介層接墊204及第二晶片接墊322中的一些其他接墊。中介層200與第二半導體晶片320可因此電性連接。
在一些實施例中，重佈線圖案225中的一些重佈線圖案225可電性連接第三連接構件352及第四連接構件354。舉例而言，重佈線圖案225中的一些重佈線圖案225可連接連接至第三連接構件352的第二中介層接墊204及連接至第四連接構件354的第二中介層接墊204。第一半導體晶片310與第二半導體晶片320可因此電性連接。
第三連接構件352及第四連接構件354可包括但不限於焊料凸塊。焊料可包含例如低熔點導電材料。舉例而言，焊料可包含具有低熔點的金屬（例如，錫（Sn））及/或合金（例如，Sn及/或Cu合金）。焊料凸塊可包括包含導電材料的共晶合金。第三連接構件352及第四連接構件354可分別具有各種形狀，例如平台、球、銷及柱。第三連接構件352及第四連接構件354可分別包括但不限於凸塊下金屬（Under Bump Metallurgy，UBM）。
在一些實施例中，第二底部填料362可形成於中介層200與第一半導體晶片310之間，且第三底部填料364可形成於中介層200與第二半導體晶片320之間。第二底部填料362可填充中介層200與第一半導體晶片310之間的空間，且第三底部填料364可填充中介層200與第二半導體晶片320之間的空間。此外，第二底部填料362可覆蓋第三連接構件352，且第三底部填料364可覆蓋第四連接構件354。藉由將半導體晶片310及320固定至中介層200上，第二底部填料362及第三底部填料364可防止及/或減輕半導體晶片310及320的破損或類似情況。第二底部填料362及第三底部填料364可各自包含但不限於絕緣聚合材料，例如EMC。第二底部填料362及第三底部填料364可為分開的及/或結合的。
第一模製構件400可形成於中介層200的上側上。第一模製構件400可被形成為覆蓋半導體晶片310及320的至少一部分。舉例而言，第一模製構件400可覆蓋第一半導體晶片310的側面、第二半導體晶片320的側面、第二底部填料362及/或第三底部填料364。儘管第一模製構件400僅被示出為暴露出第一半導體晶片310的上側及第二半導體晶片320的上側，但此僅為實例，並且第一模製構件400當然可覆蓋第一半導體晶片310的上側及第二半導體晶片320的上側。
第一模製構件400可包含但不限於絕緣聚合材料，例如EMC。在一些實施例中，第一底部填料260、第二底部填料362及第三底部填料364可包含不同於第一模製構件400的物質。舉例而言，第一底部填料260、第二底部填料362及第三底部填料364可包含流動性優於第一模製構件400的絕緣物質。因此，第一底部填料260、第二底部填料362及第三底部填料364可高效地填充第一電路板100與中介層200之間及/或中介層200與半導體晶片310及320之間的狹窄空間。
加強件500可放置於第一電路板100的上側上。加強件500可放置於半導體晶片310及320周圍及/或中介層200周圍。舉例而言，加強件500可沿著第一電路板100的邊緣放置。作為實例，加強件500可包括在平行於第一電路板100的上側的第一方向X上延伸的第一部分、以及在平行於第一電路板100的上側並與第一方向X相交的第二方向Y上延伸的第二部分。
加強件500可與半導體晶片310及320及/或中介層200間隔開。加強件500與半導體晶片310及320及/或中介層200之間的距離可預先確定（或以其他方式確定）。加強件500與中介層200的間隔距離DT1可為例如但不限於約5毫米至約7毫米。
加強件500可包括依序堆疊於第一電路板100的上側上的第一金屬層510、核心層520及第二金屬層530。核心層520可被放置於半導體晶片310及320周圍或者中介層200周圍。舉例而言，核心層520可沿著第一電路板100的邊緣放置。第一金屬層510可覆蓋核心層520的下側的至少一部分。第二金屬層530可覆蓋核心層520的上側的至少一部分。
核心層520可包含類似於第一電路板100的絕緣芯101的物質。在一些實施例中，核心層520可為包含有機物的有機層。舉例而言，核心層520可包含可光成像介電質（PID）、熱塑性樹脂、熱固性黏合膜及/或光敏聚醯亞胺（PSPI）中的至少一者。舉例而言，絕緣芯101可包含複合材料，例如預浸料。作為實例，核心層520可為熱固性預浸料（例如，C階段的預浸料）。核心層520可具有與第一電路板100的熱膨脹係數（CTE）類似的CTE。舉例而言，核心層520可具有與第一電路板100相同的CTE及/或使得加強件500及第一電路板100以相當的速率膨脹的CTE。因此，包括核心層520的加強件500可減小與包括絕緣芯101的第一電路板100的熱膨脹係數（CTE）的差異。
在一些實施例中，核心層520可包含與絕緣芯101相同的物質。然而，本揭露的技術思想並非僅限於此，並且核心層520及絕緣芯101可包含彼此不同的物質。
在一些實施例中，加強件500可包括覆銅層壓板（CCL）。舉例而言，第一金屬層510及第二金屬層530可各自包含銅（Cu）。作為實例，加強件500可具有其中包括銅疊層的第一金屬層510及/或第二金屬層530堆疊於包含熱固性預浸料的核心層520的兩側上的結構。第一金屬層510及第二金屬層530可改善半導體封裝的散熱特性，並防止及/或減輕半導體封裝的翹曲。
在一些實施例中，第一金屬層510及/或第二金屬層530中的每一者可包含與第一板接墊102及/或第二板接墊104相同的物質。然而，本揭露的技術思想並非僅限於此，並且第一金屬層510及/或第二金屬層530中的每一者可包含不同於第一板接墊102及/或第二板接墊104的物質。
第一金屬層510的厚度TH21、核心層520的厚度TH22及第二金屬層530的厚度TH23並非僅限於所示出的該些厚度，並且當然可依據設計而改變。舉例而言，依據中介層200的佈置、半導體晶片310及320的佈置、形成絕緣芯101的物質或類似物，第一金屬層510的厚度TH21、核心層520的厚度TH22及第二金屬層530的厚度TH23可為各種各樣的。
在一些實施例中，第一金屬層510的厚度TH21及第二金屬層530的厚度TH23可相同及/或大致相同。
在一些實施例中，核心層520的厚度TH22可大於第一金屬層510的厚度TH21及第二金屬層530的厚度TH23。在一些實施例中，第一金屬層510的厚度TH21相對於核心層520的厚度TH22、以及第二金屬層530的厚度TH23相對於核心層520的厚度TH22可各自分別為約2%至約20%。第一金屬層510的厚度TH21及第二金屬層530的厚度TH23可相同及/或不同。
當第一金屬層510的厚度TH21相對於核心層520的厚度TH22、以及第二金屬層530的厚度TH23相對於核心層520的厚度TH22分別小於約2%時，半導體封裝的散熱特性可能會劣化，並且半導體封裝的翹曲可能會變得嚴重。當第一金屬層510的厚度TH21相對於核心層520的厚度TH22、以及第二金屬層530的厚度TH23相對於核心層520的厚度TH22分別大於約20%時，加強件500與第一電路板100之間的熱膨脹係數（CTE）的差異可能增加，並且半導體封裝的應力可能變得嚴重。
作為實例，核心層520的厚度TH22可為約500微米至約1000微米，並且第一金屬層510的厚度TH21及核心層520的厚度TH22中的每一者可為約10微米至約200微米。
加強件500可貼附至第一電路板100的上側上。舉例而言，黏著層540可形成於第一電路板100與加強件500之間。黏著層540可將加強件500貼附至第一電路板100的上側上。黏著層540的厚度TH24可為例如但不限於約10微米至約100微米。
在一些實施例中，黏著層540可包含熱介面材料（thermal interface material，TIM）物質。TIM物質可包括具有導熱顆粒的單體或聚合物的樹脂。舉例而言，黏著層540可包含但不限於氧化鋁（AlO）、氧化鋅（ZnO）、熱固性樹脂及/或其組合中的至少一者。
第一模製構件400的上側及/或半導體晶片310及320的上側的高度H1以及加強件500的上側的高度H2並非僅限於所示出的高度，並且當然可依據設計而改變。舉例而言，依據中介層200的佈置、半導體晶片310及320的佈置、形成絕緣芯101的物質或類似物，高度H1及高度H2可為各種各樣的。
在一些實施例中，加強件500的上側的高度H2可小於或等於第一模製構件400的上側及/或半導體晶片310及320的上側的高度H1。在一些實施例中，加強件500的上側的高度H2相對於第一模製構件400的上側及/或半導體晶片310及320的上側的高度H1可為約70%至約100%。作為實例，第一模製構件400的上側及/或第二半導體晶片320的上側的高度H1可為約750微米至850微米，並且第二金屬層530的上側的高度H2可為約650微米至750微米。
最近，由於對設置的高規格需求，半導體封裝中所包括的高帶寬記憶體的數量已增加，並且因此，半導體封裝的大小（例如，面積及/或厚度）加大。此引發以下問題：增加由熱膨脹係數（CTE）的差異引起的應力，增加半導體封裝的製程難度，且降低良率。舉例而言，印刷電路板、中介層及加強件之間的熱膨脹係數（CTE）的差異可能增加半導體封裝的應力，並導致缺陷，例如在底部填料及/或連接中產生裂紋。
然而，由於根據一些實施例的半導體封裝配備有包括第一金屬層510、核心層520及第二金屬層530的加強件500，因此可減小封裝的熱應力。舉例而言，如以上所闡釋，第一金屬層510與第二金屬層530之間的核心層520可包含類似於絕緣芯101的物質。因此，可提供第一電路板100與加強件500之間的熱膨脹係數的差異減小並且應力降低的半導體封裝。
此外，由於根據一些實施例的半導體封裝配備有包括第一金屬層510、核心層520及第二金屬層530的加強件500，因此可降低半導體封裝的生產成本。舉例而言，如以上所闡釋，由於加強件500可包括有機層（例如，在核心層520中），因此其可以較僅包括金屬層的加強件低的價格提供。因此，可提供生產成本降低的半導體封裝。
參照圖1、圖2及圖4，在根據一些實施例的半導體封裝中，第一金屬層510的厚度TH21可不同於第二金屬層530的厚度TH23。
在圖4中，儘管第一金屬層510的厚度TH21僅被示出為大於第二金屬層530的厚度TH23，但此僅為實例。舉例而言，第一金屬層510的厚度TH21可小於第二金屬層530的厚度TH23。
參照圖1、圖2及圖5，在根據一些實施例的半導體封裝中，加強件500的上側的高度H2可大於第一模製構件400的上側及/或半導體晶片310及320的上側的高度H1。
舉例而言，第二金屬層530的上側的高度H2可大於第一模製構件400的上側及/或第二半導體晶片320的上側的高度H1。
參照圖1、圖2及圖6，在根據一些實施例的半導體封裝中，第一金屬層510可暴露出核心層520的上側的一部分。
舉例而言，第二金屬層530可包括第一開口530H。核心層520的上側的一部分可經由第一開口530H自第二金屬層530暴露出。
第一開口530H的大小及佈置並非僅限於所示的該些大小及佈置，且當然可依據設計而改變。舉例而言，依據中介層200的佈置、半導體晶片310及320的佈置、形成絕緣芯101的物質及類似物，第一開口530H的大小及佈置可為各種各樣的。
參照圖1、圖2及圖7，在根據一些實施例的半導體封裝中，第一金屬層510可暴露出核心層520的下側的一部分。
舉例而言，第一金屬層510可包括第二開口510H。核心層520的下側的一部分可經由第二開口510H自第一金屬層510暴露出。
第二開口510H的大小及佈置並非僅限於所示的該些大小及佈置，且當然可依據設計而改變。舉例而言，依據中介層200的佈置、半導體晶片310及320的佈置、形成絕緣芯101的物質及類似物，第二開口510H的大小及佈置可為各種各樣的。
在一些實施例中，黏著層540的一部分可經由第二開口510H與核心層520的下側接觸。
參照圖1、圖2及圖8，在根據一些實施例的半導體封裝中，加強件500可更包括第三金屬層512、第一絕緣層522、第四金屬層532及第二絕緣層524。
第三金屬層512可形成於第一金屬層510下方。舉例而言，第三金屬層512可貼附至黏著層540上。第一絕緣層522可夾置於第一金屬層510與第三金屬層512之間。舉例而言，第一絕緣層522可將第三金屬層512貼附於第一金屬層510下方。
第四金屬層532可形成於第一金屬層510上。第二絕緣層524可夾置於第一金屬層510與第四金屬層532之間。舉例而言，第二絕緣層524可將第四金屬層532貼附至第一金屬層510上。
在一些實施例中，第一絕緣層522及第二絕緣層524可為各自包含有機物的有機層。舉例而言，第一絕緣層522及第二絕緣層524可各自包含預浸料。第一絕緣層522及第二絕緣層524可包含與相應核心層520相同的物質，及/或可包含不同於核心層520的物質。
在一些實施例中，第三金屬層512及第四金屬層532可各自包含銅（Cu）。作為實例，加強件500可具有其中第三金屬層512及第四金屬層532作為多層堆疊於覆銅層壓板（CCL）的兩側上的結構。
第一金屬層510的厚度、核心層520的厚度、第二金屬層530的厚度、第三金屬層512的厚度、第一絕緣層522的厚度、第四金屬層532的厚度及第二絕緣層524的厚度並非僅限於所示的該些厚度，而是當然可依據設計而變化。舉例而言，依據中介層200的佈置、半導體晶片310及320的佈置、形成絕緣芯101的物質及類似物，第一金屬層510的厚度、核心層520的厚度、第二金屬層530的厚度、第三金屬層512的厚度、第一絕緣層522的厚度、第四金屬層532的厚度及第二絕緣層524的厚度可為各種各樣的。儘管被示出為僅包括第一絕緣層522、第二絕緣層524、第三金屬層512及第四金屬層532，但每個層的數量並非僅限於所示的該些數量，而是當然可依據設計而變化。
圖9至圖13是用於闡釋根據一些實施例的半導體封裝的各種示意性佈局圖。為便於闡釋，將簡要闡釋或省略以上使用圖1至圖8闡釋的內容的重複部分。
參照圖9，在根據一些實施例的半導體封裝中，第二金屬層530可包括多個第一開口530H。
在一些實施例中，所述多個第一開口530H可在第二金屬層530內部形成圖案。舉例而言，如圖所示，第一開口530H可在第二金屬層530內部形成多個圓形圖案。核心層520的上側的一部分可經由第一開口530H自第二金屬層530暴露出。
第一開口530H的形狀、大小、佈置及類似物並非僅限於所示的該些形狀、大小、佈置及類似物，而是當然可依據設計而改變。舉例而言，自平面視角來看，第一開口530H可具有其他形式，例如環形、橢圓形、長方形及/或多邊形（例如，矩形）。此外，舉例而言，多個第一開口530H可以晶格形式佈置，或者可以鋸齒形形式佈置以彼此交叉。
參照圖10，在根據一些實施例的半導體封裝中，第二金屬層530可形成多個線型圖案。
舉例而言，如圖所示，第一開口530H可在第二金屬層530內部形成多個線型圖案。
在一些實施例中，每個第一開口530H可在不同於第一方向X及第二方向Y的方向上延伸。舉例而言，每個第一開口530H可在傾斜於第一方向X及第二方向Y的方向上延伸。
參照圖11及圖12，在根據一些實施例的半導體封裝中，第二金屬層530可形成多個隔離區。
舉例而言，第二金屬層530放置於核心層520的放置於半導體晶片310及320周圍的部分區中，並且可不放置於核心層520的一些其他區中。
在一些實施例中，如圖11所示，第二金屬層530可與半導體晶片310及320的側面相關地進行放置，並且可不放置於半導體晶片310及320的隅角處。舉例而言，核心層520可包括在第一方向X上延伸的第一部分及在第二方向Y上延伸的第二部分。第二金屬層530可放置於第一部分及第二部分上，並且可暴露出第一部分及第二部分的相交區。
在一些實施例中，如圖12所示，第二金屬層530可放置於半導體晶片310及320的隅角處，並且可不放置於半導體晶片310及320的側面上。舉例而言，第二金屬層530可放置於第一部分及第二部分的相交區上，並且可暴露出第一部分及第二部分。
在圖9至圖12中，儘管僅示出所述多個第一開口530H以形成圖案，但此僅為實例。儘管未示出，但第一金屬層（例如，圖7的510）亦可包括多個第二開口（例如，510H）。第二開口510H可形成與第一開口530H相同的圖案，或者可形成與第一開口530H的圖案不同的圖案。在一些示例性實施例中，所述多個第二開口510H可形成圖案，並且第一金屬層510可不形成圖案。
參照圖13，在根據一些實施例的半導體封裝中，加強件500可放置於所述多個第一半導體晶片310周圍。
作為實例，如圖所示，加強件500可放置於兩個第一半導體晶片310周圍。所述多個第一半導體晶片310可例如沿著第二方向Y佈置。
在一些實施例中，可放置較第一半導體晶片310更多數量的第二半導體晶片320。作為實例，如圖所示，多個（例如，四個）第二半導體晶片320可放置於兩個第一半導體晶片310中的每一者的兩側上。
在一些實施例中，可放置虛設晶片330。虛設晶片330可不充當半導體晶片。虛設晶片330可例如與第一半導體晶片310一起沿著第一方向X佈置。作為實例，如圖所示，兩個第一半導體晶片310可放置於虛設晶片330的兩側上。
圖14是用於闡釋根據一些實施例的半導體封裝的示意性佈局圖。圖15是沿圖14的B-B截取的示意性剖視圖。為便於闡釋，將簡要闡述或省略以上使用圖1至圖13闡釋的內容的重複部分。
參照圖14及圖15，在根據一些實施例的半導體封裝中，第二半導體晶片320可放置於第一半導體晶片310的上側上。
舉例而言，第二電路板600可放置於第一電路板100的上側上。第二電路板600可為封裝板。第二電路板600可為印刷電路板（PCB）、陶瓷板或類似物。在一些示例性實施例中，第二電路板600可為在晶圓級上製作的晶圓級封裝（wafer level package，WLP）板。第二電路板600可包括彼此相對的下側及上側。
第二電路板600可包括第三板接墊602及第四板接墊604。第三板接墊602及第四板接墊604可各自用於將第二電路板600電性連接至其他組件。舉例而言，第三板接墊602可自第二電路板600的下側暴露出，且第四板接墊604可自第二電路板600的上側暴露出。第三板接墊602及第四板接墊604可包含導電材料，例如金屬物質，如（但不限於）Sn、Au、Cu、Al及/或其合金。用於電性連接第三板接墊602及第四板接墊604的佈線圖案可形成於第二電路板600內部。佈線圖案可包含導電材料，例如金屬物質，如（但不限於）Sn、Au、Cu、Al及/或其合金。
第二電路板600可安裝於第一電路板100的上側上。舉例而言，第二連接構件250可連接第二板接墊104及第三板接墊602。因此，第一電路板100及第二電路板600可電性連接。在一些實施例中，加強件500可放置於第二電路板600周圍。
在一些實施例中，第一半導體晶片310可安裝於第二電路板600的上側上。舉例而言，第三連接構件352可連接第四板接墊604及第一晶片接墊312。第二電路板600與第一半導體晶片310可因此電性連接。
在一些實施例中，第二模製構件410可形成於第二電路板600的上側上。第二模製構件410可被形成為覆蓋第一半導體晶片310的至少一部分。舉例而言，第二模製構件410可覆蓋第一半導體晶片310及第二底部填料362。第二模製構件410可包含但不限於絕緣聚合物質，例如EMC。
在一些實施例中，中介層200可安裝於第二電路板600及第一半導體晶片310上。舉例而言，第五連接構件650可形成於第二電路板600與中介層200之間。第五連接構件650可連接第四板接墊604及第一中介層接墊202。因此，第二電路板600與中介層200可電性連接。第五連接構件650的數量、間隔、佈置形式及類似物並非僅限於所示出的該些數量、間隔、佈置形式及類似物，而是當然可依據設計而為各種各樣的。
第五連接構件650可為但不限於焊料凸塊。焊料可包含例如低熔點導電材料。舉例而言，焊料可包含具有低熔點的金屬（例如，錫（Sn））及/或合金（例如，Sn及/或Cu合金）。焊料凸塊可包括包含導電材料的共晶合金。在一些實施例中，第五連接構件650可形成於第二模製構件410內部。舉例而言，第二模製構件410可包括暴露出第四板接墊604的至少一部分的模製槽410H。第五連接構件650可形成於模製槽410H中，並且可連接至第四板接墊604。在一些實施例中，中介層200可藉由第五連接構件650與第二模製構件410的上側間隔開。
在一些實施例中，第二半導體晶片320可安裝於中介層200的上側上。舉例而言，第四連接構件354可連接第二中介層接墊204及第二晶片接墊322。中介層200及第二半導體晶片320可因此電性連接。
在一些實施例中，第三模製構件420可形成於中介層200的上側上。第三模製構件420可被形成為覆蓋第二半導體晶片320的至少一部分。舉例而言，第三模製構件420可覆蓋第二半導體晶片320及第三底部填料364的側面。第三模製構件420可包含但不限於絕緣聚合物質，例如EMC。
在結束詳細說明時，熟習此項技術者將理解，在不實質上背離本發明的原理的條件下，可對示例性實施例進行諸多變化及修改。因此，本發明的所揭露示例性實施例僅是以一般性及說明性意義使用，而非用於限制目的。
100:第一電路板 101:絕緣芯 102:第一板接墊 104:第二板接墊 150:第一連接構件 200:中介層 202:第一中介層接墊 204:第二中介層接墊 210:半導體膜 215:穿透通孔 220:層間絕緣膜 225:重佈線圖案 250:第二連接構件 260:第一底部填料 310:第一半導體晶片/半導體晶片 312:第一晶片接墊 320:第二半導體晶片/半導體晶片 322:第二晶片接墊 330:虛設晶片 352:第三連接構件 354:第四連接構件 362:第二底部填料 364:第三底部填料 400:第一模製構件 410:第二模製構件 410H:模製室/模製槽 420:第三模製構件 500:加強件 510:第一金屬層 512:第三金屬層 510H:第二開口 520:核心層 522:第一絕緣層 524:第二絕緣層 530:第二金屬層 530H:第一開口 532:第四金屬層 540:黏著層 600:第二電路板 602:第三板接墊 604:第四板接墊 650:第五連接構件 A-A、B-B:線 DT1:間隔距離 H1、H2:高度 R:區 TH11、TH12、TH21、TH22、TH23、TH24:厚度 X:第一方向 Y:第二方向
藉由參照附圖詳細描述本揭露的示例性實施例，本揭露的上述及其他態樣及特徵將變得更加顯而易見，在附圖中：
圖1是根據一些示例性實施例的半導體封裝的示意性佈局圖。
圖2是沿著圖1的A-A截取的示意性剖視圖。
圖3至圖8是圖2的區R的各種放大視圖。
圖9至圖13是用於闡釋根據一些實施例的半導體封裝的各種示意性佈局圖。
圖14是根據一些示例性實施例的半導體封裝的示意性佈局圖。
圖15是沿圖14的B-B截取的示意性剖視圖。
100:第一電路板
101:絕緣芯
102:第一板接墊
104:第二板接墊
150:第一連接構件
200:中介層
202:第一中介層接墊
204:第二中介層接墊
210:半導體膜
215:穿透通孔
220:層間絕緣膜
225:重佈線圖案
250:第二連接構件
260:第一底部填料
310:第一半導體晶片/半導體晶片
312:第一晶片接墊
320:第二半導體晶片/半導體晶片
322:第二晶片接墊
352:第三連接構件
354:第四連接構件
362:第二底部填料
364:第三底部填料
400:第一模製構件
500:加強件
510:第一金屬層
520:核心層
530:第二金屬層
540:黏著層
R:區
TH11:厚度

Claims (20)

  1. 一種半導體封裝，包括： 電路板； 半導體晶片，位於所述電路板上；以及 加強件，位於所述半導體晶片周圍，所述加強件包括依序堆疊的第一金屬層、核心層及第二金屬層。
  2. 如請求項1所述的半導體封裝，其中所述電路板包括 絕緣芯，包含有機物，以及 板接墊，自所述絕緣芯暴露出。
  3. 如請求項2所述的半導體封裝，其中所述核心層包含與所述絕緣芯相同的物質。
  4. 如請求項1所述的半導體封裝，其中所述第二金屬層暴露出所述核心層的上側的一部分。
  5. 如請求項1所述的半導體封裝，其中所述第一金屬層暴露出所述核心層的下側的一部分。
  6. 如請求項1所述的半導體封裝，其中所述第二金屬層的上側距所述電路板的上側的高度小於所述半導體晶片的上側距所述電路板的所述上側的高度。
  7. 如請求項1所述的半導體封裝，其中所述核心層的厚度大於所述第一金屬層或所述第二金屬層中的至少一者的厚度。
  8. 如請求項1所述的半導體封裝，其中所述第一金屬層的厚度不同於所述第二金屬層的厚度。
  9. 如請求項1所述的半導體封裝，其中所述加強件更包括 第三金屬層，位於所述第一金屬層與所述電路板之間，以及 絕緣層，位於所述第一金屬層與所述第三金屬層之間。
  10. 如請求項1所述的半導體封裝，其中所述核心層包含預浸料。
  11. 如請求項1所述的半導體封裝，其中所述第一金屬層或所述第二金屬層中的至少一者包含銅（Cu）。
  12. 一種半導體封裝，包括： 電路板； 中介層，位於所述電路板的上側上； 第一半導體晶片，位於所述中介層的上側上； 第二半導體晶片，位於所述中介層的所述上側上，所述第二半導體晶片與所述第一半導體晶片隔離不直接接觸；以及 加強件，位於所述電路板的所述上側上的所述中介層周圍，所述加強件包括依序堆疊的第一金屬層、核心層及第二金屬層。
  13. 如請求項12所述的半導體封裝，其中 所述電路板包括絕緣芯及自所述絕緣芯暴露出的板接墊，並且 所述核心層及所述絕緣芯各自包含有機物。
  14. 如請求項12所述的半導體封裝，其中所述加強件包括覆銅層壓板（CCL）。
  15. 如請求項12所述的半導體封裝，其中所述中介層包括 半導體膜， 穿透通孔，位於所述半導體膜中， 層間絕緣膜，位於所述半導體膜的上側上，以及 重佈線圖案，位於所述層間絕緣膜中，所述重佈線圖案連接至所述穿透通孔。
  16. 如請求項12所述的半導體封裝，其中 所述第一半導體晶片包括邏輯半導體晶片，並且 所述第二半導體晶片包括記憶體半導體晶片。
  17. 一種半導體封裝，包括： 電路板，包括 絕緣芯， 第一基板接墊，自所述絕緣芯的下側暴露出，以及 第二基板接墊，自所述絕緣芯的上側暴露出； 第一凸塊，位於所述電路板的上側上並連接至所述第二基板接墊； 中介層，包括 半導體膜， 第一中介層接墊，自所述半導體膜的下側暴露出並連接至所述第一凸塊， 層間絕緣膜，位於所述半導體膜的上側上，以及 第二中介層接墊，自所述層間絕緣膜的上側暴露出； 第二凸塊，位於所述中介層的上側上，並連接至所述第二中介層接墊； 半導體晶片，包括連接至所述第二凸塊的晶片接墊；以及 加強件，位於所述電路板的所述上側上的所述中介層周圍，所述加強件包括依序堆疊的第一金屬層、核心層及第二金屬層。
  18. 如請求項17所述的半導體封裝，更包括： 黏著層，將所述加強件貼附至所述電路板的所述上側上。
  19. 如請求項17所述的半導體封裝，更包括： 第一底部填料，位於所述電路板與所述中介層之間，所述第一底部填料覆蓋所述第一凸塊。
  20. 如請求項19所述的半導體封裝，更包括： 第二底部填料，位於所述中介層與所述半導體晶片之間，所述第二底部填料覆蓋所述第二凸塊；以及 模製構件，位於所述中介層的所述上側上、所述半導體晶片的側面上及所述第二底部填料上。
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