KR20240053484A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20240053484A
KR20240053484A KR1020220154062A KR20220154062A KR20240053484A KR 20240053484 A KR20240053484 A KR 20240053484A KR 1020220154062 A KR1020220154062 A KR 1020220154062A KR 20220154062 A KR20220154062 A KR 20220154062A KR 20240053484 A KR20240053484 A KR 20240053484A
Authority
KR
South Korea
Prior art keywords
connection element
semiconductor chip
package
semiconductor
package substrate
Prior art date
Application number
KR1020220154062A
Other languages
English (en)
Inventor
박지용
심종보
이대훈
임충빈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US18/320,456 priority Critical patent/US20240128173A1/en
Publication of KR20240053484A publication Critical patent/KR20240053484A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 패키지 및 그 제조 방법에 제공된다. 반도체 패키지는 서로 오버랩되지 않는 제1 영역 및 제2 영역을 갖는 제1 패키지 기판, 제1 영역상에 배치되고, 제1 높이를 갖는 제1 접속 소자, 제1 접속 소자에 접속되고, 제2 높이를 갖는 제1 반도체 칩, 제2 영역상에 배치되고, 제3 높이를 갖는 제2 접속 소자, 제2 접속 소자상에 배치되고, 제2 접속 소자와 전기적으로 연결되고, 제4 높이를 갖는 제3 접속 소자, 제3 접속 소자상에 배치되고, 제2 패키지 기판 및 제2 반도체 칩을 포함하는 제2 패키지, 및 제1 반도체 칩 및 제2 접속 소자의 적어도 일부를 덮고, 제1 패키지 기판을 덮고, 제1 반도체 칩 및 제2 접속 소자의 상면을 노출하고, 제5 높이를 갖는 제1 몰드막을 포함한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package-On-Package, POP)형 반도체 패키지가 이용되고 있다. 한편, 반도체 패키지의 방열 특성을 향상시키기 위해 패키지에 실장되는 반도체 칩의 두께를 상향시킬 것이 요구된다. 그러나, POP형 반도체 패키지 구조에서는 반도체 칩의 두께 상향에 제한이 있는바, 2개 이상의 반도체 패키지를 안정적인 구조로 적층함과 동시에 반도체 칩의 두께를 상향시킬 수 있는 패키지 스택(Package Stack) 기술에 관한 연구가 진행 중이다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성을 개선한 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성을 개선한 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 서로 오버랩되지 않는 제1 영역 및 제2 영역을 갖는 제1 패키지 기판, 제1 영역상에 배치되고, 제1 높이를 갖는 제1 접속 소자, 제1 접속 소자에 접속되고, 제2 높이를 갖는 제1 반도체 칩, 제2 영역상에 배치되고, 제3 높이를 갖는 제2 접속 소자, 제2 접속 소자상에 배치되고, 제2 접속 소자와 전기적으로 연결되고, 제4 높이를 갖는 제3 접속 소자, 제3 접속 소자상에 배치되고, 제2 패키지 기판 및 제2 반도체 칩을 포함하는 제2 패키지, 및 제1 반도체 칩 및 제2 접속 소자의 적어도 일부를 덮고, 제1 패키지 기판을 덮고, 제1 반도체 칩 및 제2 접속 소자의 상면을 노출하고, 제5 높이를 갖는 제1 몰드막을 포함한다.
상기 기술적 과제를 해결하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 제1 패키지 기판, 제1 패키지 기판상에 배치되는 제1 반도체 칩, 제1 반도체 칩과 평면적 관점에서 이격되어, 제1 패키지 기판상에 배치되는 제1 접속 소자, 제1 접속 소자상에 배치되고, 제1 접속 소자와 전기적으로 연결된 제2 접속 소자, 제2 접속 소자상에 배치되고, 제2 패키지 기판 및 제2 반도체 칩을 포함하는 제2 패키지, 및 제1 패키지 기판을 덮고, 제1 반도체 칩 및 제1 접속 소자의 상면을 노출하는 몰드막을 포함하고, 제2 반도체 칩은 제1 반도체 칩과 수직적 관점에서 중첩되지 않는다.
상기 기술적 과제를 해결하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 제1 패키지 기판의 제1 영역상에 제1 반도체 칩을 실장하고, 제1 영역과 서로 오버랩되지 않는 제1 패키지 기판의 제2 영역상에 제1 접속 소자를 배치하고, 제1 반도체 칩의 적어도 측면과 제1 접속 소자를 덮는 제1 몰드막을 형성하고, 제1 몰드막을 그라인딩하여 제1 반도체 칩 및 제1 접속 소자의 상면을 노출시키고, 제1 접속 소자상에, 제1 접속 소자와 전기적으로 연결된 제2 접속 소자와, 제2 접속 소자와 전기적으로 연결되고, 제2 패키지 기판 및 제2 반도체 칩을 포함하는 제2 패키지를 실장한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 패키지의 예시적인 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ를 따라 절단한 단면도이다.
도 3은 도 2의 Ⅱ 부분을 확대하여 도시한 도면이다.
도 4 및 도 5는 몇몇 실시예들에 따른 반도체 패키지의 예시적인 도면이다.
도 6은 도 5의 Ⅲ 부분을 확대하여 도시한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 패키지의 예시적인 평면도이다.
도 8은 도 7의 Ⅳ-Ⅳ를 따라 절단한 단면도이다.
도 9 및 도 10은 몇몇 실시예들에 따른 반도체 패키지의 예시적인 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 12 내지 도 19는 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20은 도 19의 Ⅴ 부분을 확대하여 도시한 도면이다.
도 21은 도 19의 Ⅵ 부분을 확대하여 도시한 도면이다.
도 22 및 도 23은 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 24는 몇몇 실시예들에 따른 반도체 패키지 및 메인 보드를 설명하기 위한 도면이다.
도 25 및 도 26은 몇몇 실시예들에 따른 반도체 패키지를 포함하는 전자 장치를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 몇몇 실시예들에 따른 반도체 패키지 및 그 제조 방법에 대해서 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 패키지의 예시적인 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ를 따라 절단한 단면도이다. 도 3은 도 2의 Ⅱ 부분을 확대하여 도시한 도면이다.
도 1 및 도 2를 함께 참조하면, 몇몇 실시예들에 따른 반도체 패키지(1000)는 제1 패키지(1000A), 제2 패키지(1000B), 제1 접속 소자(210A), 제2 접속 소자(500), 제3 접속 소자(600)를 포함할 수 있다. 구체적으로, 제1 패키지(1000A)는 제1 패키지 기판(100A), 제1 반도체 칩(200A), 제1 몰드막(300A)을 포함할 수 있다. 또한, 제2 패키지(1000B)는 제2 패키지 기판(100B), 제2 반도체 칩(200B), 제2 몰드막(300B)을 포함할 수 있다.
제1 패키지 기판(100A)은 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있으나, 이에 제한되는 것은 아니다. 제1 패키지 기판(100A)이 PCB인 경우에, 제1 패키지 기판(100A)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 제1 패키지 기판(110)은 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제1 패키지 기판(100A)은 무기필러와 함께 유리 섬유(glass fiber, glass cloth, glass fabric) 등의 심재에 함침된 수지, 예를 들어, 프리프레그(Prepreg), ABF(Ajinomoto Build-up Film), 또는 FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다.
제1 패키지 기판(100A)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 즉, 제1 패키지 기판(100A)의 표면에 형성되는 제1 상부 패시베이션막(101A) 및 제1 하부 패시베이션막(102A)은 솔더레지스트일 수 있다. 제1 상부 패시베이션막(101A) 및 제1 하부 패시베이션막(102A)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 패키지 기판(100A)의 내부에는 제1 배선 패턴(110A)이 형성될 수 있다. 제1 배선 패턴(110A)은 접속 구조체(700)와 제1 패키지 기판(100A) 상에 배치되는 구성들을 전기적으로 연결하는 복수의 배선 비아를 포함할 수 있다. 제1 배선 패턴(110A)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2에는 제1 상부 패시베이션막(101A), 제1 패키지 기판(100A), 제1 하부 패시베이션막(102A)으로 구성된 3개의 층이 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 몇몇 실시예에서는 4개 이상의 다층으로 구성되어 그 내부에 다층의 배선 패턴들이 형성될 수 있다.
몇몇 실시예에서, 제1 패키지 기판(100A)의 내부 또는 표면에 적어도 하나의 수동 소자(예를 들어, 저항 또는 커패시터 등)가 설치될 수 있다. 또한, 제1 상부 패시베이션막(101A) 및 제1 상부 패드(111A)는 제1 패키지 기판(100A)의 상면상에 형성될 수 있다. 제1 상부 패드(111A)는 제1 상부 패시베이션막(101A)과 제1 패키지 기판(100A)의 사이에 배치될 수 있다. 제1 상부 패시베이션막(101A)은 제1 패키지 기판(100A) 상에 형성되어 제1 상부 패드(111A)를 노출시킬 수 있다.
제1 하부 패시베이션막(102A) 및 제1 하부 패드(112A)는 제1 패키지 기판(100A)의 하면상에 형성될 수 있다. 제1 하부 패드(112A)는 제1 하부 패시베이션막(102A)과 제1 패키지 기판(100A)의 사이에 배치될 수 있다. 제1 하부 패시베이션막(102A)은 제1 패키지 기판(100A)상에 형성되어 제1 하부 패드(112A)를 노출시킬 수 있다.
몇몇 실시예에서, 제1 하부 패시베이션 막(102A)의 하면 상에 접속 구조체(700)가 형성될 수 있다. 접속 구조체(700)는 제1 하부 패드(112A)에 부착될 수 있다. 접속 구조체(700)는 제1 배선 패턴(110A)을 외부 장치와 전기적으로 연결할 수 있다. 이에 따라, 접속 구조체(700)는 제1 배선 패턴(110A)에 전기적 신호를 제공하거나, 제1 배선 패턴(110A)으로부터 제공된 전기적 신호를 외부 장치에 제공할 수 있다.
접속 구조체(700)는 예를 들어, 솔더 범프(solder bump)일 수 있으나, 이에 제한되는 것은 아니다. 접속 구조체(700)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 접속 구조체(700)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
접속 구조체(700)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 패키지 기판(100A)은 평면적 관점에서 서로 오버랩되지 않는 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 제1 반도체 칩(200A)은 제1 패키지 기판(100A)의 제1 영역(R1)상에 배치될 수 있다. 제1 반도체 칩(200A)은 제1 상부 패시베이션막(101A)의 제1 상부 패드(111A)와 연결되어, 제1 배선 패턴(110A)과 전기적으로 연결될 수 있다.
예를 들어, 제1 반도체 칩(200A)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC)를 포함할 수 있다. 제1 반도체 칩(200A)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP; Application Processor) 또는 시스템 온 칩(SOC; System On Chip)과 같은 로직 칩일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(200A)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 패키지 기판(100A)의 제1 영역(R1)상에 실장될 수 있다. 제1 반도체 칩(200A)은 제1 접속 소자(210A)에 접속될 수 있다. 예를 들어, 제1 상부 패시베이션막(101A)의 상면과 제1 반도체 칩(200A)의 하면 사이에 제1 접속 소자(210A)가 형성될 수 있다. 제1 접속 소자(210A)는 제1 패키지 기판(100A)과 제1 반도체 칩(200A)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제1 접속 소자(210A)는 범프(bump)로 구현될 수 있다. 단, 실시예는 이에 제한되지 않으며, 제1 접속 소자(210A)는 전도성 물질을 포함하는 솔더 볼 등으로 구현될 수 있다. 제1 접속 소자(210A)가 범프로 구현될 경우, 제1 접속 소자(210A)는 필라층(211A)과 솔더층(212B)을 포함할 수 있다. 필라층(211A)은 제1 반도체 칩(200A)의 하면으로부터 돌출될 수 있다. 필라층(211A)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
솔더층(212B)은 필라층(211A)과 제1 패키지 기판(100A)을 연결할 수 있다. 예를 들어, 솔더층(212B)은 제1 상부 패드(111A)들 중 일부와 전기적으로 연결될 수 있다. 솔더층(212B)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다.
솔더층(212B)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 소자(210A)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다. 도 3을 참조하면, 제1 접속 소자(210A)가 범프로 구현될 경우 제1 접속 소자(210A)의 높이(H1)는 필라층(211A)의 높이(H1a)와 솔더층(212B)의 높이(H1b)의 합에 해당할 수 있다.
제2 접속 소자(500)는 제1 패키지 기판(100A)의 제2 영역(R2)상에 배치될 수 있다. 몇몇 실시예에서, 제2 접속 소자(500)는 제1 반도체 칩(200A)과 평면적 관점(예를 들어, X-Y 평면)에서 이격되어, 제1 패키지 기판(100A)상에 배치될 수 있다. 제2 접속 소자(500)는 예를 들어, 솔더 볼(solder ball)일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 소자(500)는 범프(bump), 랜드(land), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제2 접속 소자(500)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다. 이하에서는 제2 접속 소자(500)가 솔더 볼 형상인 경우를 예시로 들어 설명한다.
몇몇 실시예에서, 제2 접속 소자(500)는 그 상면부 중 일부가 그라인딩(grinding)된 형상일 수 있다. 예를 들어, 제1 패키지 기판(100A)상에 제1 반도체 칩(200A) 및 제2 접속 소자(500)의 적어도 일부를 덮고, 제1 패키지 기판(100A)을 덮는 제1 몰드막(300A)이 형성된 후, 제1 몰드막(300A)이 그라인딩되면서 제2 접속 소자(500)의 상면부 중 일부 및 제1 반도체 칩(200A)의 상면부 중 일부가 함께 그라인딩될 수 있다.
이에 따라, 제1 접속 소자(210A)의 높이(H1)와 제1 반도체 칩(200A)의 높이(H2)의 합은 제2 접속 소자(500)의 높이(H3)와 동일할 수 있다. 또한, 제2 접속 소자(500)의 높이(H3)는 제1 몰드막(300A)의 높이(H5)와 동일할 수 있다. 제1 몰드막(300A), 제2 접속 소자(500)의 상면부 중 일부, 및 제1 반도체 칩(200A)의 상면부 중 일부가 그라인되는 동작은 도 17을 참조하여 후술한다.
제2 접속 소자(500)는 제1 반도체 칩(200A)의 측면에 제2 패키지(1000B)를 실장하기 위한 연결 구조체 및 지지 구조체의 역할을 할 수 있다. 즉, 몇몇 실시예에서 사이드 바이 사이드 스택 패키지(side by side stack package) 구조를 실현하기 위해, 제1 반도체 칩(200A)이 실장된 제1 영역(R1)과 오버랩되지 않는 제2 영역(R2)상에 제2 접속 소자(500)를 배치하고, 제2 접속 소자(500)의 상면을 덮은 제1 몰드막(300A)을 그라인딩하여 제2 접속 소자(500)의 상면을 노출하고, 노출된 제2 접속 소자(500)의 상면에 제2 패키지(1000B)를 실장할 수 있다.
이처럼, 몇몇 실시예에서 제1 패키지 기판(100A)과 제3 접속 소자(600)의 사이에 제2 접속 소자(500)를 배치함으로써, 제1 패키지 기판(100A)상에 제2 패키지(1000B)가 직접적으로 실장되는 경우에 비해 제3 접속 소자(600)의 높이(H4)를 낮게 설정할 수 있다. 예를 들어, 제3 접속 소자(600)가 솔더 볼로 구현되는 경우, 솔더 볼의 크기를 작게 설정할 수 있다. 이를 통해, 제2 패키지 기판(100B)의 하면상에 제3 접속 소자(600)를 더 많이 배치할 수 있고, 그 결과 제2 패키지(1000B)의 인-아웃(In-Out, I/O)이 증가할 수 있다.
몇몇 실시예에서, 제1 반도체 칩(200A) 및 제2 접속 소자(500)의 적어도 일부를 덮고, 제1 패키지 기판(100A)을 덮는 제1 몰드막(300A)이 제1 패키지 기판(100A)의 상면에 형성될 수 있다. 제1 몰드막(300A)은 제1 패키지 기판(100A), 제1 반도체 칩(200A), 제1 접속 소자(210A), 제2 접속 소자(500) 사이의 공간을 채울 수 있다. 이에 따라, 제1 몰드막(300A)은 제1 패키지 기판(100A), 제1 반도체 칩(200A), 제1 접속 소자(210A), 제2 접속 소자(500)를 커버할 수 있다. 몇몇 실시예에서, 제1 몰드막(300A)은 제1 반도체 칩(200A) 및 제2 접속 소자(500)의 측면을 덮고, 제1 반도체 칩(200A) 및 제2 접속 소자(500)의 상면을 덮지 않을 수 있다. 즉, 제1 반도체 칩(200A) 및 제2 접속 소자(500)의 상면은 제1 몰드막(300A)에 의해 노출될 수 있다.
제1 몰드막(300A)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 제1 몰드막(300A)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 필러(filler)와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT 수지 등을 포함할 수 있다.
필러는 실리카(SiO2), 알루미나(Al2O3), 탄화규소(SiC), 황산바륨(BaSO4), 탈크, 진흙, 운모가루, 수산화알루미늄(Al(OH)3), 수산화마그네슘(Mg(OH)2), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 산화마그네슘(MgO), 질화붕소(BN), 붕산알루미늄(AlBO3), 티탄산바륨(BaTiO3) 및 지르콘산칼슘(CaZrO3)으로 구성된 군에서 선택된 적어도 하나 이상을 사용할 수 있다. 다만, 필러의 재료는 이에 제한되지 아니하고, 금속 물질 및/또는 유기 물질을 포함할 수도 있다.
제3 접속 소자(600)는 제2 접속 소자(500)와 직접적으로 접촉하면서, 제2 접속 소자(500)상에 배치되고, 제2 접속 소자(500)와 전기적으로 연결될 수 있다. 제3 접속 소자(600)는 예를 들어, 솔더 볼(solder ball)일 수 있으나, 이에 제한되는 것은 아니다. 제3 접속 소자(600)의 형상은 제2 접속 소자(500)의 형상에 대해 전술한 내용과 중복되는 바, 이하 생략한다.
몇몇 실시예에서, 제2 접속 소자(500)와 제3 접속 소자(600) 사이에 재배선 층(redistribution layer)이 추가로 배치될 수 있다. 재배선 층은 절연층에 해당할 수 있으나, 이에 한정되는 것은 아니다. 재배선 층의 내부에는 복수의 재배선 패턴들이 형성될 수 있다. 복수의 재배선 패턴들은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 복수의 재배선 패턴들은 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
복수의 재배선 패턴들은 제2 접속 소자(500)와 제3 접속 소자(600)를 전기적으로 연결할 수 있다. 제2 접속 소자(500)와 제3 접속 소자(600) 사이에 재배선 층이 추가로 배치될 때, 제3 접속 소자(600)들 사이의 간격은 제2 접속 소자(500)들 사이의 간격보다 좁을 수 있다.
제2 패키지(1000B)는 제3 접속 소자(600)상에 배치될 수 있다. 제2 패키지(1000B)는 제2 패키지 기판(100B) 및 제2 반도체 칩(200B)을 포함할 수 있다. 제2 패키지 기판(100B)과 제2 패키지 기판(100B)의 표면을 커버하는 제2 상부 패시베이션막(101B), 제2 하부 패시베이션막(102B), 제2 패키지 기판(100B)의 내부에 형성되는 제2 배선 패턴(110B), 제2 상부 패드(111B), 제2 하부 패드(112B)에 대한 설명은 제1 패키지 기판(100A), 제1 상부 패시베이션막(101A), 제1 하부 패시베이션막(102A), 제1 배선 패턴(110A), 제1 상부 패드(111A), 제1 하부 패드(112A)에 대한 설명과 중복되는 바, 이하 생략한다.
몇몇 실시예에서, 제3 접속 소자(600)는 제2 하부 패시베이션막(102B)의 하면상에 형성될 수 있다. 제3 접속 소자(600)는 제2 하부 패드(112B)에 부착될 수 있다. 제3 접속 소자(600)는 제2 배선 패턴(110B)을 제2 접속 소자(500)와 전기적으로 연결할 수 있다. 이에 따라, 제3 접속 소자(600)는 제2 배선 패턴(110B)에 전기적 신호를 제공하거나, 제2 배선 패턴(110B)으로부터 제공된 전기적 신호를 제2 접속 소자(500)에 제공할 수 있다.
몇몇 실시예에서, 제2 반도체 칩(200B)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수 있다. 또한, 제2 반도체 칩(200B)은 이들이 서로 조합되어 구성될 수 있음은 물론이다.
몇몇 실시예에서, 제2 반도체 칩(200B)은 플립 칩 본딩(flip chip bonding)방식에 의해 제2 패키지 기판(100B)상에 실장될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제2 반도체 칩(200B)은 전도성 물질을 포함하는 솔더, 범프, 필라 형상의 접속 소자에 의해 제2 패키지 기판(100B)과 전기적으로 연결될 수 있다. 단, 실시예는 이에 제한되지 않으며, 제2 반도체 칩(200B)은 와이어 본딩(wire bonding) 방식에 의해 제2 패키지 기판(100B)상에 실장될 수 있다. 몇몇 실시예에서, 제2 반도체 칩(200B)은 제1 반도체 칩(200A)과 수직적 관점(예를 들어, Z축 관점)에서 중첩되지 않도록 배치될 수 있다.
몇몇 실시에에서, 제2 반도체 칩(200B)의 적어도 일부를 덮고, 제2 패키지 기판(100B)을 덮는 제2 몰드막(300B)이 제2 패키지 기판(100B)상에 형성될 수 있다. 제2 몰드막(300B)은 제2 패키지 기판(100B)과 제2 반도체 칩(200B) 사이의 공간을 채울 수 있다. 이에 따라, 제2 몰드막(300B)은 제2 패키지 기판(100B) 및 제2 반도체 칩(200B)을 커버할 수 있다. 제2 몰드막(300B)은 제1 몰드막(300A)과 마찬가지로, 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 제2 몰드막(300B)을 구성하는 물질에 대한 설명은 제1 몰드막(300A)을 구성하는 물질에 대한 설명과 중복되는바, 이하 생략한다.
이와 같이, 몇몇 실시예에서, 제1 패키지 기판(100A)의 제1 영역(R1)상에 제1 반도체 칩(200A)이 배치되고, 제1 영역(R1)과 오버랩되지 않는 제2 영역(R2)상에 제2 접속 소자(500), 제3 접속 소자(600), 제2 패키지(1000B)가 차례대로 배치됨으로써 사이드 바이 사이드 스택 패키지 구조가 구현될 수 있다.
사이드 바이 사이드 스택 패키지 구조는 패키지 온 패키지(package on package) 구조와는 달리, 2 이상의 반도체 칩들이 병렬적으로 배치됨으로써, 반도체 패키지의 총 두께를 낮출 수 있다. 또한, 몇몇 실시예에서 제1 반도체 칩(200A)이 AP 칩 또는 SOC와 같은 로직 칩으로 구현되고, 제2 반도체 칩(200B)이 메모리 칩으로 구현되는 경우, 메모리 칩에 비해 상대적으로 열이 많이 발생하는 로직 칩의 두께를 높여 반도체 패키지의 방열 특성을 향상시킬 수 있다.
다른 몇몇 실시예에서, 제2 패키지(1000B)의 일부는 제2 반도체 칩(200A)과 수직적 관점에서 중첩될 수 있다. 이에 따라, 반도체 패키지(1000)의 X축 방향으로의 폭을 줄임으로써 경박단소화를 실현할 수 있다.
또한, 제1 반도체 칩(200A)이 배치되는 제1 패키지 기판(100A)의 제1 영역(R1)과 제2 패키지(1000B)가 배치되는 제1 패키지 기판(100A)의 제2 영역(R2)에 전반적으로 제1 몰드막(300A)을 고르게 형성함으로써, 국부적인 몰드막 형성에 의한 패키지 기판의 뒤틀림(warpage) 현상을 방지할 수 있다.
도 4 및 도 5는 몇몇 실시예들에 따른 반도체 패키지의 예시적인 도면이다. 도 6은 도 5의 Ⅲ 부분을 확대하여 도시한 도면이다.
먼저 도 4를 참조하면, 몇몇 실시예들에 따른 반도체 패키지(1000a)에서, 제1 패키지 기판(100A)과 제1 반도체 칩(200A)의 사이에 언더필막(400a)이 개재될 수 있다. 언더필막(400a)은 제1 상부 패시베이션막(101A)의 상면과 제1 반도체 칩(200A)의 하면 사이의 공간을 채울 수 있다. 또한, 언더필막(400a)은 제1 접속 소자(210A)를 덮을 수 있다. 언더필막(400a)은 제1 패키지 기판(100A)상에 제1 반도체 칩(200A)을 고정시킴으로써 제1 반도체 칩(200A)의 깨짐 등을 방지할 수 있다. 언더필막(400a)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다음으로 도 5를 참조하면, 몇몇 실시예들에 따른 반도체 패키지(1000b)에서, 언더필막(400b)은 도 4와 달리 제1 반도체 칩(200A)의 측면을 덮도록 형성될 수 있다. 이와 같이, 언더필막(400b)의 양이 많아서 제1 반도체 칩(200A)의 측면을 덮도록 형성되는 경우 제1 몰드막(300A)과 제1 반도체 칩(200A)의 상면부 중 일부가 그라인딩될 때, 언더필막(400b)의 상면부 중 일부도 함께 그라인딩될 수 있다.
이때, 언더필막(400b)의 상면은 제1 반도체 칩(200A)의 상면, 제1 몰드막(300A)의 상면, 및 제2 접속 소자(500)의 상면과 동일 평면상에 위치할 수 있다. 또한, 도 6을 참조하면, 언더필막(400b)의 높이(H6)는 제1 접속 소자(210A)의 높이(H1)와 제1 반도체 칩(200A)의 높이의 합과 동일할 수 있다. 또한, 언더필막(400b)의 높이(H6)는 제2 접속 소자(500)의 높이(H3) 및 제1 몰드막(300A)의 높이(H5)와 동일할 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 패키지의 예시적인 평면도이다. 도 8은 도 7의 Ⅳ -Ⅳ를 따라 절단한 단면도이다. 이하, 전술한 내용과 중복되는 설명은 생략하고 차이점을 위주로 설명한다.
도 7 및 도 8을 함께 참조하면, 몇몇 실시예들에 따른 반도체 패키지(1000H)는 제1 반도체 칩(200A)의 상면에 히트 슬러그(heat slug, 800)가 추가적으로 배치될 수 있다. 히트 슬러그(800)는 구리, 알루미늄과 같이 높은 열전도율을 갖는 금속 물질일 수 있으나, 이에 한정되지 않는다.
몇몇 실시예에서, 제1 반도체 칩(200A)과 히트 슬러그(800)의 사이에 TIM(thermal interface material, 900)이 배치될 수 있다. TIM(900)은 열 전도율이 큰 입자를 포함하고 있기 때문에, 제1 반도체 칩(200A)에서 히트 슬러그(800)로 열이 효율적으로 전달될 수 있다. TIM(900)은 실리카(silica)와 접착제로 구성될 수 있다. TIM(900)의 하면 상에 접착제, 예를 들어 DAF(die attach film)가 발라져서, TIM(900)이 제1 반도체 칩(200A)의 상면에 부착될 수 있다.
몇몇 실시예에서, 히트 슬러그(800)의 상면과 제2 몰드막(300B)의 상면은 동일 평면상에 위치할 수 있다. 따라서, 히트 슬러그(800)와 제2 패키지(1000B)의 상면에 반도체 패키지의 방열 특성을 향상시키기 위한 추가적인 열 확산 구조가 배치될 수 있다.
몇몇 실시예에서, 제2 패키지(1000B)의 일부는 제2 반도체 칩(200A)과 수직적 관점에서 중첩될 수 있다. 즉, 제2 패키지(1000B)의 일부가 제1 영역(R1) 상에 위치할 수 있다. 이때, 제1 반도체 칩(200A)의 상면 중 제2 패키지(1000B)와 중첩되지 않는 영역에 히트 슬러그(800)가 배치될 수 있다. 이에 따라, 반도체 패키지(1000H)의 X축 방향으로의 폭을 줄여 경박단소화를 실현함과 동시에 반도체 패키지(1000H)의 방열 특성을 향상시킬 수 있다.
도 9 및 도 10은 몇몇 실시예들에 따른 반도체 패키지의 예시적인 도면이다.
먼저 도 9를 참조하면, 몇몇 실시예들에 따른 반도체 패키지(1000Ha)는 언더필막(400a)이 제1 패키지 기판(100A)과 제1 반도체 칩(200A) 사이에 개재되는 구조(도 4에 도시됨)에서 제1 반도체 칩(200A)의 상면에 TIM(900) 및 히트 슬러그(800)가 차례대로 배치될 수 있다. 다음으로 도 10을 참조하면, 몇몇 실시예들에 따른 반도체 패키지(1000Hb)는 언더필막(400b)이 제1 반도체 칩(200A)의 측면을 덮도록 형성되는 구조(도 5에 도시됨)에서 마찬가지로, 제1 반도체 칩(200A)의 상면에 TIM(900) 및 히트 슬러그(800)가 차례대로 배치될 수 있다. 이를 통해, 많은 열이 발생하는 반도체 칩을 포함하는 반도체 패키지의 방열 특성이 개선될 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다. 도 12 내지 도 19는 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하 도 11 내지 도 19를 참조하여, 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
먼저 도 11 및 도 12를 함께 참조하면, 제1 패키지 기판(100A)의 제1 영역(R1)상에 제1 반도체 칩(200A)을 실장한다(S1). 몇몇 실시예에서, 제1 반도체 칩(200A)은 제1 패키지 기판(100A)의 상면과 제1 반도체 칩(200A)의 하면 사이에 형성된 제1 접속 소자(210A)에 의해 제1 패키지 기판(100A)상에 실장될 수 있다.
다음으로 도 11 및 도 13을 함께 참조하면, 제1 영역(R1)과 서로 오버랩되지 않는 제1 패키지 기판(100A)의 제2 영역(R2)상에 제2 접속 소자(500)를 배치한다(S2). 몇몇 실시예에서, 제2 접속 소자(500)는 제1 상부 패시베이션막(101A)에 의해 노출된 제1 상부 패드(111A)에 부착될 수 있다.
다음으로 도 11 및 도 14를 참조하면, 제1 반도체 칩(200A)의 적어도 측면과 제2 접속 소자(500)를 덮는 제1 몰드막(300A)을 형성한다(S3). 몇몇 실시예에서, 제1 몰드막(300A)은 제1 반도체 칩(200A)의 상면 및 측면을 모두 덮고, 제2 접속 소자(500)의 상면 및 측면을 모두 덮을 수 있다.
이와 같이, 제2 접속 소자(500)상에 제2 패키지(1000B)를 실장하기 이전에, 제1 반도체 칩(200A) 및 제2 접속 소자(500)를 덮고, 제1 패키지 기판(100A)의 제1 영역(R1) 및 제2 영역(R2)을 모두 덮는 제1 몰드막(300A)을 형성함으로써, 제1 패키지 기판(100A)의 뒤틀림(warpage) 현상을 방지할 수 있다.
도 15를 참조하면, 도 14와 달리, 몇몇 실시예에서 제1 몰드막(300A)은 제1 반도체 칩(200A)의 상면을 덮지 않을 수 있다. 즉, 제1 몰드막(300A)을 제1 패키지 기판(100A)상에 형성할 때, 제1 반도체 칩(200A)의 상면은 제1 몰드막(300A)으로 덮이지 않고 노출될 수 있다.
도 16을 참조하면, 도 14 및 도 15와 달리, 몇몇 실시예에서 제1 몰드막(300A)을 형성하기 전, 제1 패키지 기판(100A)과 제1 반도체 칩(200A) 사이를 채우는 언더필막(400a)이 형성될 수 있다. 예를 들어, 제1 접속 소자(210A)의 높이(H1)가 낮아서 제1 패키지 기판(100A)과 제1 반도체 칩(200A)의 사이가 제1 몰드막(300A)으로 채워질 수 없는 경우, 제1 패키지 기판(100A)과 제1 반도체 칩(200A) 사이는 언더필막(400a)으로 채워질 수 있다.
다음으로 도 11 및 도 17을 참조하면, 다이아몬드 휠이나 커터와 같은 그라인딩 도구(910)를 이용하여 제1 몰드막(300A)을 그라인딩하여 제1 반도체 칩(200A) 및 제2 접속 소자(500)의 상면을 노출시킨다(S4). 이때, 제1 반도체 칩(200A)의 상면부 중 일부와 제2 접속 소자(500)의 상면부 중 일부가 제1 몰드막(300A)과 함께 그라인딩될 수 있다. 이와 같이, 제1 몰드막(300A)으로 덮인 제2 접속 소자(500)의 상면부 중 일부를 그라인딩하여, 제2 접속 소자(500)의 상면을 노출함으로써, 제2 접속 소자(500)는 그 상면에 제2 패키지(1000B)를 실장할 수 있는 연결 구조체 및 지지 구조체의 역할을 할 수 있다.
도 18를 참조하면, 몇몇 실시예에서, 제1 몰드막(300A)이 형성되기 전에 많은 양의 언더필막(400b)이 형성되는 경우(도 5에 도시됨), 언더필막(400b)의 일부가 제1 몰드막(300A) 및 제1 반도체 칩(200A)과 함께 그라인딩될 수 있다.
도 19을 참조하면, 몇몇 실시예에서 그라인딩이 완료된 후, 제1 반도체 칩(200A)의 상면과 제1 몰드막(300A)의 상면은 동일 평면상에 위치할 수 있다. 또한, 제2 접속 소자(500)의 상면과 제1 몰드막(300A)의 상면은 동일 평면상에 위치할 수 있다.
도 20은 도 19의 Ⅴ 부분을 확대하여 도시한 도면이다. 도 21는 도 19의 Ⅵ 부분을 확대하여 도시한 도면이다.
먼저 도 20을 참조하면, 몇몇 실시예에서 그라인딩 이전 제2 접속 소자(500)의 높이(H3')에 대한 그라인딩 이후 제2 접속 소자의 높이(H3)의 비율은 80/100 이상 및 90/100 이하일 수 있다. H3/H3'가 80/100 이상이어야, 제2 접속 소자(500)상에 제3 접속 소자(600) 및 제2 패키지(1000B)가 안정적으로 배치될 수 있다. 예를 들어, H3/H3'가 80/100 보다 작을 경우, 그라인딩 이후 남아있는 제2 접속 소자(500)의 크기가 너무 작아서, 제2 접속 소자(500)상에 제3 접속 소자(600) 및 제2 패키지(1000B)가 안정적으로 적층(stack)되지 않을 수 있다.
또한, H3/H3'가 90/100 이하이어야, 제2 접속 소자(500)의 상면이 충분히 노출되어, 제2 접속 소자(500)와 제3 접속 소자(600)가 전기적으로 연결될 수 있다. 예를 들어, 제2 접속 소자(500)의 상면부가 충분히 그라인딩되지 않아서 H3/H3'가 90/100보다 클 경우, 제2 접속 소자(500)의 상면이 충분히 노출되지 않아서 제2 접속 소자(500)와 제3 접속 소자(600) 전기적으로 연결되지 않을 수 있다. 몇몇 실시예에서, 그라인딩 이후 제2 접속 소자(500)의 높이(H3)는 88μm 이상일 수 있다. 이는 도 21를 참조하여 후술한다.
다음으로 도 21를 참조하면, 몇몇 실시예에서 그라인딩 이전 제1 반도체 칩(200A)의 높이(H2')에 대한 그라인딩 이후 제1 반도체 칩(200A)의 높이(H2)의 비율은 50/800 이상일 수 있다. 예를 들어, H2/H2'가 50/800보다 작을 경우, 그라인딩 이후 남아있는 제1 반도체 칩(200A)의 크기가 너무 작아서, 제1 반도체 칩(200A)이 그 기능을 상실할 수 있다. 또한 몇몇 실시예에서, 필라층(211A)의 높이(H1a)가 15μm이고, 솔더층(212B)의 높이(H1b)가 23μm이고, 그라인딩 이후 제1 반도체 칩(200A)의 높이(H2)가 50μm이상일 수 있다. 그라인딩 이후 제1 반도체 칩(200A)의 높이(H2)가 50μm보다 작을 경우, 제1 반도체 칩(200A)의 크기가 너무 작아서 제1 반도체 칩(200A)이 그 기능을 상실할 수 있다. 이때, 그라인딩 이후 제2 접속 소자(500)의 높이(H3)는 88μm이상일 수 있다.
도 22 및 도 23는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하 도 11, 도 22, 및 도 23를 참조하여 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
먼저 도 11 및 도 22를 참조하면, 제2 접속 소자(500)상에 제3 접속 소자(600) 및 제2 패키지(1000B)를 실장한다(S5). 구체적으로, 제2 패키지 기판(100B)상에 제2 반도체 칩(200B)을 실장하고, 제2 패키지 기판(100B)의 하면에 제3 접속 소자(600)가 부착한다. 이때, 제3 접속 소자(600)는 제2 패키지 기판(100B)의 하면에 형성된 제2 하부 패드(112B)상에 부착될 수 있다. 이후, 제3 접속 소자(600)가 부착된 제2 패키지(1000B)를 상면이 노출된 제2 접속 소자(500)상에 실장하고, 제2 접속 소자(500)와 제3 접속 소자(600)를 리플로우(reflow) 공정을 통해 상호 연결할 수 있다. 예를 들어, 제2 접속 소자(500)의 노출된 상면에 제3 접속 소자(600)가 부착된 제2 패키지(1000B)를 배치한 상태에서, 예를 들면 180℃~240℃ 정도의 열을 가해 제2 접속 소자(500)와 제3 접속 소자(600)를 융착시켜 연결할 수 있다. 이로써, 제1 반도체 칩(200A)과 제2 반도체 칩이 평면적 관점에서 병렬적으로 배치된 사이드 바이 사이드 스택 패키지가 제조될 수 있다.
다른 몇몇 실시예에서, 제2 접속 소자(500) 상에 제3 접속 소자(600) 및 제2 패키지(1000B)를 실장하기 전에, 제2 접속 소자(500)와 제3 접속 소자(600) 사이에 재배선 층을 추가로 형성할 수 있다. 재배선 층의 내부에는 도전성 물질을 포함하는 복수의 재배선 패턴들이 형성되어, 제2 접속 소자(500)와 제3 접속 소자(600)을 전기적으로 연결할 수 있다.
또한, 몇몇 실시에에서, 제3 접속 소자(600)가 부착된 제2 패키지(1000B)가 실장될 때, 제2 패키지(1000B)의 일부가 제2 반도체 칩(200A)과 수직적 관점에서 중첩되도록 배치될 수 있다. 이 때, 제2 접속 소자(500)와 제3 접속 소자(600) 사이에 재배선 층이 형성되어, 제2 접속 소자(500)와 제3 접속 소자(600)를 전기적으로 연결시킬 수 있다.
다음으로 도 23를 참조하면, 몇몇 실시예에서, 제2 접속 소자(500)상에 제3 접속 소자(600) 및 제2 패키지(1000B)를 실장하기 전에 제1 반도체 칩(200A)의 상면에 히트 슬러그(800)를 배치할 수 있다. 이때, 제1 반도체 칩(200A)의 상면에 예를 들어, DAF와 같은 접착제를 포함하는 TIM(900)을 배치하고, TIM(900)의 상면에 히트 슬러그(800)를 배치할 수 있다. 또는, 몇몇 실시예에서는 히트 슬러그(800)의 하면에 예를 들어, DAF와 같은 접착제를 포함하는 TIM(900)을 배치하고, TIM(900)이 하면에 배치된 히트 슬러그(800)를 제1 반도체 칩(200A)의 상면에 배치할 수 있다.
몇몇 실시예에서, 히트 슬러그(800)는 도 23에 도시된 바와 달리, 제1 반도체 칩(200A)의 상면 중 일부만 덮도록 배치될 수 있다. 또한, 제1 반도체 칩(200A)의 상면 중 히트 슬러그(800)와 중첩되지 않는 영역에 제2 패키지(1000B)의 일부가 배치될 수 있다.
도 24는 몇몇 실시예들에 따른 반도체 패키지 및 메인 보드를 설명하기 위한 도면이다.
도 24를 참조하면, 몇몇 실시예들에 따른 반도체 패키지(1000)는 메인 보드(30) 상에 배치될 수 있다. 몇몇 실시예에서, 반도체 패키지(1000)는 반도체 패키지(1000, 도 1에 도시됨), 반도체 패키지(1000a, 도 4에 도시됨), 반도체 패키지(1000b, 도 5에 도시됨), 반도체 패키지(1000H, 도 7에 도시됨), 반도체 패키지(1000Ha, 도 9에 도시됨), 반도체 패키지(1000Hb, 도 10에 도시됨)에 해당할 수 있다. 예를 들어, 접속 구조체(700)는 메인 보드(30) 상에 배치될 수 있다. 메인 보드(30)는 반도체 패키지(1000)와 접속 구조체(700)에 의해 연결될 수 있다.
메인 보드(30)는 인쇄 회로 배선 구조체(Printed Circuit Board:　PCB), 세라믹 배선 구조체, 유리 배선 구조체 및 인터포저 배선 구조체 등일 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 설명의 편의를 위해 메인 보드(30)는 인쇄 회로 배선 구조체인 것으로 가정하고 설명한다.
메인 보드(30)는 연결 구조체(31) 및 코어(32)를 포함할 수 있다. 코어(32)는 CCL(Copper Clad Laminate), PPG(Prepreg), ABF(Ajinomoto Build-up Film), 에폭시, 폴리이미드 등을 포함할 수 있다. 연결 구조체(31)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
코어(32)는 메인 보드(30)의 중심부에 배치되고, 연결 구조체(31)는 코어(32)의 상부 및 하부에 배치될 수 있다. 연결 구조체(31)는 메인 보드(30)의 상부 및 하부에 노출되어 배치될 수 있다.
또한, 연결 구조체(31)는 코어(32)를 관통하여 배치될 수 있다. 연결 구조체(31)는 메인 보드(30)와 접촉되는 소자들을 전기적으로 연결할 수 있다. 예를 들어, 연결 구조체(31)는 반도체 패키지(1000)와 호스트(10, 도 25에 도시됨)를 전기적으로 연결할 수 있다. 즉, 연결 구조체(31)는 접속 구조체(700)를 통해 반도체 패키지(1000)와 호스트(10, 도 25에 도시됨)를 전기적으로 연결할 수 있다.
도 25 및 도 26은 몇몇 실시예들에 따른 반도체 패키지를 포함하는 전자 장치를 설명하기 위한 도면이다.
도 25를 참조하면, 전자 장치(1)는 호스트(10), 인터페이스(11) 및 반도체 패키지(1000)를 포함할 수 있다.
몇몇 실시예에서, 호스트(10)는 인터페이스(11)를 통해 반도체 패키지(1000)와 연결될 수 있다. 예를 들어, 호스트(10)는 반도체 패키지(1000)에 신호를 전달하여, 반도체 패키지(1000)를 제어할 수 있다. 또한, 예를 들어, 호스트(10)는 반도체 패키지(1000)로부터 신호를 전달받아, 신호에 포함된 데이터를 처리할 수 있다.
예를 들어, 호스트(10)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 또한, 예를 들어, 호스트(10)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 메모리 칩을 포함할 수 있다.
도 25 및 도 26을 참조하면, 전자 장치(1)는 호스트(10), 바디(20), 메인 보드(30), 카메라 모듈(40) 및 반도체 패키지(1000)를 포함할 수 있다.
메인 보드(30)는 전자 장치(1)의 바디(20) 내에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30) 상에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결될 수 있다. 예를 들어, 인터페이스(11)는 메인 보드(30)에 의해 구현될 수 있다.
호스트(10)와 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결되어 신호를 주고받을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 장치 10: 호스트
20: 바디 30: 메인 보드
40: 카메라 모듈 100A: 제1 패키지 기판
100B: 제2 패키지 기판 101A: 제1 상부 패시베이션막
110A: 제1 배선 패턴 111A: 제1 상부 패드
112A: 제1 하부 패드 200A: 제1 반도체 칩
200B: 제2 반도체 칩 210A: 제1 접속 소자
300A: 제1 몰드막 300B: 제2 몰드막
400a: 언더필막 500: 제2 접속 소자
600: 제3 접속 소자 700: 접속 구조체
800: 히트 슬러그 900: TIM(thermal interface material)

Claims (10)

  1. 서로 오버랩되지 않는 제1 영역 및 제2 영역을 갖는 제1 패키지 기판;
    상기 제1 영역상에 배치되고, 제1 높이를 갖는 제1 접속 소자;
    상기 제1 접속 소자에 접속되고, 제2 높이를 갖는 제1 반도체 칩;
    상기 제2 영역상에 배치되고, 제3 높이를 갖는 제2 접속 소자;
    상기 제2 접속 소자상에 배치되고, 상기 제2 접속 소자와 전기적으로 연결되고, 제4 높이를 갖는 제3 접속 소자;
    상기 제3 접속 소자상에 배치되고, 제2 패키지 기판 및 제2 반도체 칩을 포함하는 제2 패키지; 및
    상기 제1 반도체 칩 및 상기 제2 접속 소자의 적어도 일부를 덮고, 상기 제1 패키지 기판을 덮고, 상기 제1 반도체 칩 및 상기 제2 접속 소자의 상면을 노출하고, 제5 높이를 갖는 제1 몰드막을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩의 상면에 배치된 히트 슬러그(heat slug)를 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 패키지 기판과 상기 제1 반도체 칩 사이에 개재된 언더필막을 더 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩의 상면과 상기 제1 몰드막의 상면은 동일 평면상에 위치하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2 접속 소자의 상면과 상기 제1 몰드막의 상면은 동일 평면상에 위치하는 반도체 패키지.
  6. 제1 패키지 기판;
    상기 제1 패키지 기판상에 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩과 평면적 관점에서 이격되어, 상기 제1 패키지 기판상에 배치되는 제1 접속 소자;
    상기 제1 접속 소자상에 배치되고, 상기 제1 접속 소자와 전기적으로 연결된 제2 접속 소자;
    상기 제2 접속 소자상에 배치되고, 제2 패키지 기판 및 제2 반도체 칩을 포함하는 제2 패키지; 및
    상기 제1 패키지 기판을 덮고, 상기 제1 반도체 칩 및 상기 제1 접속 소자의 상면을 노출하는 몰드막을 포함하고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩과 수직적 관점에서 중첩되지 않는 반도체 패키지.
  7. 제1 패키지 기판의 제1 영역상에 제1 반도체 칩을 실장하고,
    상기 제1 영역과 서로 오버랩되지 않는 상기 제1 패키지 기판의 제2 영역상에 제1 접속 소자를 배치하고,
    상기 제1 반도체 칩의 적어도 측면과 상기 제1 접속 소자를 덮는 제1 몰드막을 형성하고,
    상기 제1 몰드막을 그라인딩하여 상기 제1 반도체 칩 및 상기 제1 접속 소자의 상면을 노출시키고,
    상기 제1 접속 소자상에, 상기 제1 접속 소자와 전기적으로 연결된 제2 접속 소자와, 상기 제2 접속 소자와 전기적으로 연결되고, 제2 패키지 기판 및 제2 반도체 칩을 포함하는 제2 패키지를 실장하는 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 패키지를 실장하기 전에, 상기 제1 반도체 칩의 상면에 히트 슬러그(Heat Slug)를 배치하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 반도체 칩과 상기 히트 슬러그 사이에 TIM(Thermal Interface Material)을 배치하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 몰드막을 형성하기 전에, 상기 제1 패키지 기판과 상기 제1 반도체 칩 사이를 채우는 언더필막을 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.
KR1020220154062A 2022-10-17 2022-11-16 반도체 패키지 및 그 제조 방법 KR20240053484A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/320,456 US20240128173A1 (en) 2022-10-17 2023-05-19 Semiconductor package and method of fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220133272 2022-10-17
KR20220133272 2022-10-17

Publications (1)

Publication Number Publication Date
KR20240053484A true KR20240053484A (ko) 2024-04-24

Family

ID=90884123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220154062A KR20240053484A (ko) 2022-10-17 2022-11-16 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20240053484A (ko)

Similar Documents

Publication Publication Date Title
US20210407962A1 (en) Semiconductor package
US11658094B2 (en) Semiconductor package
US20220181303A1 (en) Semiconductor package
TW202230651A (zh) 半導體封裝
US20230076184A1 (en) Semiconductor package
KR20240053484A (ko) 반도체 패키지 및 그 제조 방법
US20240128173A1 (en) Semiconductor package and method of fabricating the same
KR20220150491A (ko) 반도체 패키지 및 그 제조방법
KR20240043459A (ko) 반도체 패키지 및 그 제조 방법
US20230047026A1 (en) Semiconductor package
US20230335476A1 (en) Semiconductor package and method of fabricating the same
US20240130144A1 (en) Semiconductor package including a three-dimensional stacked memory module
US20230076402A1 (en) Semiconductor package and substrate for semiconductor package
US20240170413A1 (en) Semiconductor package with marking patterns
US20230111343A1 (en) Semiconductor package and method of fabricating the same
US20230012399A1 (en) Semiconductor package and fabricating method thereof
US20230026211A1 (en) Semiconductor package and method of fabricating the same
US20230055921A1 (en) Semiconductor package and method of fabricating the same
US20230099351A1 (en) Semiconductor package
US12002731B2 (en) Semiconductor package
US20240021531A1 (en) Semiconductor package
KR20240054831A (ko) 반도체 패키지
US20240112974A1 (en) Semiconductor package
US20220068756A1 (en) Semiconductor package
KR20240075632A (ko) 반도체 패키지