JP4381533B2 - 冷却器付半導体集積回路装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
【0002】
本発明は、冷却器を備えた積層型半導体集積回路装置と、その製造方法に関する。
【従来の技術】
【0003】
近年、電子機器の小型化に伴い、回路素子のより一層の小型化・高密度化が要請されている。このため、半導体集積回路素子においても、チップサイズの小型化・モジュール化が図られてきている。その中の手法の一つに、図1の模式図に示すように、複数個の半導体集積回路チップ1を立体的に積層し、各チップ間を配線用バンプ2と接着層4により電気的・機械的に接続して構成した、積層型半導体集積回路装置がある(例えば、「月刊Semiconductor World(セミコンダクタ ワールド)」誌、1999年11月号)。図1の3は、回路素子実装用基板である。また、集積回路チップからの発熱を放散させる為に、熱伝導性接着剤5を用いて放熱用フィン6を半導体集積回路チップ1に取付けている。
【発明が解決しようとする課題】
【0004】
集積回路チップの消費電力が大きくなると、チップからの発熱による温度上昇のために集積回路装置の性能が劣化してくる。特に、バイポーラICからなるチップでは、消費電力が大きいため、発熱対策が重要である。このため、積層最上層のチップには、図1に示したように放熱フィンを取付けて熱放散を図っている。しかし、放熱フィンから離れて設置されているチップでは、放熱フィンに至るまでの熱流路に、それ自体からも発熱のある他のチップが存在するために、充分な熱放散ができず、温度上昇による性能劣化が問題となっていた。本発明では、集積回路チップを複数個積層した場合でも、各々のチップに対して充分な熱放散が可能な半導体集積回路装置と、その製造方法を提供することを課題としている。
【課題を解決するための手段】
【0005】
本発明の半導体集積回路装置では、積層した各々のチップの間に、熱の良導体で形成した放熱板を設けた。各チップで発生した熱は、上記の放熱板を横方向に流れ、放熱板の端部から放散する。これにより、積層した各々のチップは、充分な熱放散が可能となる。
【0006】
また本発明では、ヒートパイプを内蔵した構造の放熱板を用いることを特徴としている。
すなわち、電鋳法などにより放熱板の内部に複数個の中空細管を作り、中空細管内部に適量の作動流体(例えば、メチルアルコール、アセトンなど)を充填したのち、開放端を封止して閉管状のヒートパイプを形成する。ヒートパイプの一端はチップ中央部に位置するようにして、チップからの発熱を吸収し、ヒートパイプの他端はチップ端部近くに配置し、放熱板端面からの熱放散が容易となるようにする。
【0007】
上記のヒートパイプは、作動流体がもつ大きな気化潜熱を利用しているので、通常の熱伝導による熱放散に比較して、多量の熱の移動・放散が可能となる。
本発明では、半導体集積回路素子製造工程途中のウェーハ状の段階で、上記のヒートパイプ内蔵構造の放熱板を半導体基板裏面側に作りつける。すなわち、半導体基板部分の熱抵抗を低減するために、基板の厚さを薄くしたのちに、基板面をメタライズし、この面に例えば電気メッキ技術とホトレジスト技術とを応用した電鋳法により、上述のヒートパイプを内蔵する放熱板構造を形成する。この後、ウェーハをチップ形状に切断する。以上により、半導体基板側にヒートパイプ内蔵の放熱板が作りつけられた半導体集積回路チップを得ることができる。
【発明の実施の形態】
【0008】
発明の実施の形態を実施例に基づき図面を用いて説明する。
【実施例】
【0009】
半導体集積回路チップの製作工程途中のウエーハ状の段階で、ヒートパイプを内蔵する放熱板を半導体基板の裏面に作りつけた構造をもつ積層型半導体集積回路装置について以下に説明する。
【0010】
図2は、本実施例により放熱板を製作する場合の主要工程でのウエーハおよびチップの断面図である。まず、図2(a)に示すように、貫通配線21や配線用バンプ23などのプロセスも終了した半導体集積回路素子基板20である完成ウエーハを、接着用ワックス24を用いてウエーハ基板裏面側を上にしてガラス基板25に貼り付ける。ついで、図2(b)に示すように半導体集積回路素子基板(Siウエーハ)20の裏面を、ホトレジスト技術とエッチング技術を用いて、貫通配線21部分を含む貫通配線領域22を除いて他の部分を厚さ約50μmまで薄くする。またチップの端面となる部分については、さらに約40μm深くエッチングして凹部26を設ける。
【0011】
図3に、図2(c)に示すX−X′の縦断面図を示す。平坦にエッチングした部分の基板裏面について、さらに、図3に示すようにホトレジスト技術とエッチング技術を用いて、複数本の溝27(幅約60μm、深さ約30μm)を形成する。さらに、溝底部には幅約35μm、深さ約5μmの凹部34が設けられている。
【0012】
ついで、図2(b)、図3に示すように、基板の厚さを薄くした集積回路素子基板のエッチング面(貫通配線21、貫通配線領域22を除く)にTi(100nm)/Ni(300nm)/Au(5μm)を、真空蒸着法またはスパッタリング法などにより被着してメタライズ層28を形成する。ついで、チップ端部に相当する凹部26部分のみにNi(1μm)とCuを電気メッキして、凹部26をメッキ埋込み層29で完全に埋め込む。さらに、図2(c)に示すようにメッキ埋込み層29とメタライズ層28上に、Ni(1μm)/Cu(10μm)を電気メッキ法により被着して、ヒートパイプの中空部分となる金属溝を持つメッキ層30を形成する。
【0013】
次に、メッキ不要部分(貫通配線21、貫通配線領域22、中空部分31、中空溝部分32)をレジスト材またはワックスでカバーした後、Cuを基板全面に電気メッキしてカバー層33を設ける。ついで、図2(c)のAの位置(チップ端部に相当する位置)に、ワイヤーソーなどを用いてメッキカバー層33、メッキ層30、メッキ埋込み層29の上部の部分にまで、幅約200μmの切り溝を入れる。ついでメッキ不要部分をカバーしていたレジスト材やワックスを除去することにより、ヒートパイプを構成する中空部分31を形成する。
【0014】
次に、ヒートパイプとなる中空部分31の開口部から作動流体(例えばメチルアルコール)を適量注入した後、A付近の開口端部の上面を押圧して図2(d)に示すように圧接封止する。ついで、ワイヤソーまたはダイシングソーにより、Bの部分をガラス板25に達するまで切り溝を入れ、各チップに分離する。最後に、ガラス板にウエーハを貼り付けている接着用ワックス24を溶解・除去すれば、図2(e)に示すように、ヒートパイプを内蔵する放熱板が作りつけられた集積回路チップが作製できる。このチップを積層し、配線バンプにより各チップを電気的・機械的に接続して積層型半導体集積回路装置とする。必要に応じ、放熱板の上面を熱伝導性接着剤を用いて、各チップ間を接合してもよい。
【0015】
以上の実施例の中では、放熱板の中に内蔵される複数本のヒートパイプを、それぞれ平行に配列したが、集積回路チップ間の接続配線部分などの障害箇所を避けて曲線形状のヒートパイプとすることも可能である。
【0016】
また、ヒートパイプを構成する中空部分の断面形状は、本実施例の形状に限定されるものではなく、放熱部分で凝縮・液化した作動液が高温部分に還流しやすくするために多角形の断面形状であればよい。また、断面を楕円形状とする時には、作動液の還流を促進させるために楕円形状内壁に長手方向に沿って細かい溝状のヒダがあることが望ましい。
【0017】
図4(a)は、ヒートパイプ内蔵放熱板12付き半導体集積回路チップ1を4段に積層した場合の模式断面図である。図4(b)は放熱用フィン15を示す。放熱板の端部には放熱用フィン15が設けられている。図示を省略するが、積層の最上層の放熱板にも放熱用フィンを取り付けることも可能である。
【0018】
以上では、半導体集積回路素子の基板材料をシリコン(Si)を例に説明したが、その他の材料(GaAs、InPなどの化合物半導体)を用いた場合にも本発明を適用できる。
【発明の効果】
【0019】
本発明によって得られる効果を以下に述べる。
(1)集積回路チップを積層した場合に、熱放散フィンから遠く離れたチップ程、発熱の影響が大きくなる。本発明によれば、各チップの表面または裏面にヒートパイプを内蔵した放熱板を接続することができるので、各チップからの発熱は放熱板を横方向に伝播して、放熱板の端部から放散する。したがって、従来の熱放散構造に比べて大きな冷却効果がある。
(2)さらに、半導体集積回路素子の製作工程中で、前記のヒートパイプ内蔵放熱板をウエーハレベルで作りつける本発明の方式によれば、以下のような優れた効果が得られる。まず、通常のチップの厚さよりも薄くしたのちにヒートパイプ内蔵の放熱板を作りつけるので、チップの基板自身の熱抵抗や、チップと放熱板との接続部分の熱抵抗を低減できる。これにより、放熱板で集積回路チップを挟み込む方式に比べて、より優れた冷却効果が得られる。また、ヒートパイプ内蔵の放熱板をウエーハレベルで半導体基板側に作りつけることができるので、量産性に優れている。
(3)本発明は、積層型半導体集積回路のみならず、小型の回路モジュール(例えば、回路素子を搭載した小型のプリント回路基板などを積層して一体化したモジュール構造のデバイス)にも適用することが可能である。
【 図面の簡単な説明 】
【0020】
【図1】従来の積層型半導体集積回路装置の断面図である。
【図2】本発明の第一の実施例の主要製造工程を示す断面図である。
【図3】本発明の第一の実施例のヒートパイプ部分を示す拡大縦断面図である。
【図4】本発明による冷却器付チップを積層して冷却フィンを付加した状態の模式図である。
【符号の説明】
【0021】
1…半導体集積回路チップ
2、23…配線用バンプ
3…回路素子実装用基板
4…接着層
5、13、14…熱伝導性接着剤
6、15…放熱用フィン
10、31…ヒートパイプ(中空部分)
12…ヒートパイプ内蔵放熱板
20…半導体集積回路素子基板
21…貫通配線
22…貫通配線領域
24…接着用ワックス
25…ガラス基板
28…メタライズ層
29…メッキ埋込み層
30…メッキ層
33…メッキカバー層
Claims (2)
- 半導体集積回路チップを複数個積層し、前記チップを互に電気的・機械的に接続した半導体集積回路装置において、前記チップがウェーハから分離される以前の最終ウェーハ工程において、ウェーハの基板側の厚さを薄くしたのち、メタライズを施し、前記ウェーハのチップ相当エリアに、一端がチップ端部位置に、他端がチップ中央に位置する複数本のヒートパイプを内蔵する放熱板構造を一体化形成したのち、前記ウェーハをチップに切断・分離する方法で放熱板を設けてチップを積層したことを特徴とする、冷却器付半導体集積回路装置。
- 半導体集積回路チップを複数個積層し、前記チップを互に電気的・機械的に接続した半導体集積回路装置において、前記チップがウェーハから分離される以前の最終ウェーハ工程において、ウェーハの基板側の厚さを薄くしたのちメタライズする工程と、ウェーハ裏面基板上のチップ相当エリアに、一端がチップ端部位置に、他端がチップ中央に位置する複数本の中空パイプを形成する工程と、前記中空パイプ内にヒートパイプとして動作させるための定量の作動流体を注入したのち、前記中空パイプの開放端を封止してヒートパイプを内蔵する放熱板構造を一体化形成する工程と、前記ウェーハをチップに切断・分離する工程とにより、放熱板を半導体集積回路チップの裏面に作りつけたことを特徴とする、請求項1に記載の冷却器付半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35411599A JP4381533B2 (ja) | 1999-12-14 | 1999-12-14 | 冷却器付半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35411599A JP4381533B2 (ja) | 1999-12-14 | 1999-12-14 | 冷却器付半導体集積回路装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001168255A JP2001168255A (ja) | 2001-06-22 |
JP4381533B2 true JP4381533B2 (ja) | 2009-12-09 |
Family
ID=18435399
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35411599A Expired - Fee Related JP4381533B2 (ja) | 1999-12-14 | 1999-12-14 | 冷却器付半導体集積回路装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4381533B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4191954B2 (ja) * | 2002-05-17 | 2008-12-03 | 富士フイルム株式会社 | 撮像素子実装構造および撮像装置 |
TWM255996U (en) * | 2003-12-26 | 2005-01-21 | Advanced Semiconductor Eng | Heat spreader with heat pipe for semiconductor package |
JP4086068B2 (ja) * | 2004-12-27 | 2008-05-14 | 日本電気株式会社 | 半導体装置 |
US7429792B2 (en) * | 2006-06-29 | 2008-09-30 | Hynix Semiconductor Inc. | Stack package with vertically formed heat sink |
KR100737162B1 (ko) * | 2006-08-11 | 2007-07-06 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
KR100874910B1 (ko) | 2006-10-30 | 2008-12-19 | 삼성전자주식회사 | 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법 |
JP2014120516A (ja) * | 2012-12-13 | 2014-06-30 | Fujitsu Ltd | 半導体装置 |
JP6277598B2 (ja) * | 2013-04-30 | 2018-02-14 | 富士通株式会社 | 冷却モジュール、積層半導体集積回路装置及び冷却モジュールの製造方法 |
-
1999
- 1999-12-14 JP JP35411599A patent/JP4381533B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001168255A (ja) | 2001-06-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061129 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081205 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090325 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090916 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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LAPS | Cancellation because of no payment of annual fees |