KR20080087619A - 일체형 열 싱크를 갖는 집적 회로 디바이스 - Google Patents

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KR20080087619A
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쉬민 영
성문 찬
위킴 텡
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Abstract

웨이퍼 레벨에서 집적 회로 디바이스의 후면 상에 일체형 열 싱크를 형성하는 방법이 설명된다. 제 1 금속 층은 웨이퍼의 후면 위로 증착된다. 제 2 금속 층은 제 1 금속 층 위로 증착된다. 선택적으로, 제 3 금속 층이 제 2 금속 층 위로 증착된다. 제 1 금속 층, 제 2 금속, 층 및 선택적으로는 제 3 금속 층이 웨이퍼에 대해 일체형 열 싱크를 형성한다. 웨이퍼가 다수의 반도체 디바이스로 다이싱될 때, 각 반도체 디바이스는 후면 상에 형성되는, 제 1 금속 층, 제 2 금속 층, 및 선택적으로는 제 3 금속 층을 포함하는 일체형 열 싱크를 갖는다. 선택적으로는, 각 반도체 디바이스는 땜납 범프 또는 본딩 와이어를 통해 리드 프레임에 접속되어 집적 회로 (IC) 패키지를 형성한다.
집적 회로 디바이스, 일체형 회로 다이, 땜납 범프, 금속 층

Description

일체형 열 싱크를 갖는 집적 회로 디바이스{INTEGRATED CIRCUIT DEVICES WITH INTEGRAL HEAT SINKS}
본 발명은 일반적으로 집적 회로 (IC) 디바이스의 패키징에 관한 것이다. 더 상세하게는, 본 발명은 다이의 후면 (back surface) 상에 일체형 열 싱크를 형성하는 것에 관한 것이다.
집적 회로 디바이스를 패키징하는 다수의 종래 프로세스가 존재하고 있다. 다수의 패키징 기술은 외부 디바이스에 전기 배선을 제공하기 위해 금속 시트로부터 스탬핑 또는 에칭된 리드 프레임을 이용한다. 다이는, 본딩 와이어, 땜납 범프, 또는 다른 적절한 전기 접속을 통해 리드 프레임의 부분에 전기적으로 접속된다. 일반적으로, 다이, 리드 프레임, 및 본딩 와이어나 땜납 범프는, 그 후, 외부 디바이스와의 전기 접속을 용이하게 하기 위해 리드 프레임의 선택된 부분을 노출시면서 몰드 내에 캡슐화된다.
IC 디바이스가 공정 중에 뜨거워질 수도 있기 때문에, 때때로 다이에 열 싱크를 납땜하거나 아교로 붙여 다이로부터의 열의 흡수 및 분산을 돕는다. 일반적으로는, 더 빠른 디바이스 냉각 속도가 디바이스 성능 및 안정성을 개선시키기 때문에, 효율적인 열 싱크가 IC 디바이스에 중요하다.
기존의 열 싱크 기술은 사용되기 충분하지만, IC 디바이스를 위해 열을 분산시키는 보다 더 효과적인 설계 및 방법을 개발하기 위한 노력이 계속되고 있다.
대체로 말하면, 본 발명은 다이의 후면 상에의 일체형 열 싱크의 형성에 관한 것이다. 개별 양태에서는, 땜납 범프 또는 본딩 와이어를 통해, 다이를 그것의 일체형 열 싱크와 함께, 리드 프레임에 접속시키는 패키징 시스템을 설명한다.
일 실시형태에서, IC 디바이스의 후면 상에 일체형 열 싱크를 형성하는 웨이퍼 레벨 방법이 설명된다. 그 방법은, 웨이퍼의 후면 위로 제 1 금속 층을 증착시키는 단계, 제 1 금속 층 위로 제 2 금속 층을 증착시키는 단계, 및 제 2 금속 층 위로 제 3 금속 층을 선택적으로 증착시키는 단계를 포함한다. 복수의 금속 층이 웨이퍼의 후면 상에 일체형으로 형성되는 열 싱크를 형성한다. 웨이퍼가 다수의 반도체 디바이스로 다이싱될 때, 각 반도체 디바이스는 다이의 후면 상에 형성되는 복수의 금속 층을 포함하는 일체형 열 싱크를 갖는다.
일부 바람직한 실시형태에서, 열 싱크의 제 1 층은 스퍼터링에 의해 형성되고 제 2 층은 적어도 부분적으로 전기 도금에 의해 형성되는 실질적으로 더 두꺼운 매스 층이다. 다양한 구현에서, 제 2 금속 재료의 시드 층이 전기 도금에 앞서 스퍼터링에 의해 증착될 수도 있다. 일부 실시형태에서, 제 1 금속 층은 티타늄, 티타늄-텅스텐, 또는 니켈-바나듐과 같은 재료로부터 형성되는 접착 층일 수도 있고, 더 두꺼운, 전기도금된 제 2 금속 층은 구리 또는 알루미늄으로부터 형성될 수도 있다. 구리 및 알루미늄 모두가 부식되기 쉽기 때문에, 다수의 애플리케이션에서는, 또한 매스 층 위로, 티타늄, 티타늄-텅스텐, 또는 니켈-바나듐과 같은 재료로부터 형성되는 부식되지 않는 (또는 덜 부식되는) 보호 층을 제공하는 것이 바람직하다. 보호 층은 특별히 두꺼울 필요가 없으므로, 다수의 애플리케이션에서는 스퍼터링에 의해 형성될 수도 있다.
다양한 층의 두께는 특정 설계의 필요에 따라 광범위하게 변화할 수도 있다. 예로서, 2000 옹스트롬 이하의 두께가 접착층 및 보호층으로 적절하다. 대략 10,000 내지 100,000 옹스트롬의 범위의 두께가 매스 층으로 사용되기 충분하다.
다른 실시형태에서, 일체형 열 싱크를 갖는 다이를 포함하는 집적 회로 (IC) 패키지가 설명된다. IC 패키지는 땜납 범프 또는 본딩 와이어를 통해 리드 프레임에 접속되는 일체형 열 싱크를 갖는 반도체 디바이스를 포함한다. 반도체 디바이스, 리드 프레임, 및 땜납 범프나 본딩 와이어의 적어도 일부는 몰딩 재료와 같은 인캡슐런트 (encapsulant) 내에 캡슐화된다. 일체형 열 싱크를 형성하는 금속 재료의 외부 층은 환경에 노출되며, 이로써 다이로부터 멀리 열을 전도시킨다.
본 발명의 이들 및 다른 특징, 양태 및 이점은 이하 상세한 설명에서 첨부된 도면과 관련하여 더 상세히 설명될 것이다.
본 발명에 의하면 다이의 후면 상에 일체형 열 싱크를 형성하여, IC 가 동작 하고 있는 동안 열 방출을 증가시켜 디바이스 성능 및 안정성을 양호하게 한다.
본 발명을 더 잘 이해하기 위해, 첨부된 도면과 관련하여 얻어진 다음의 상세한 설명을 참조하여야 한다.
동일한 참조 번호는 도면의 전반에 걸쳐 대응 부품을 지칭한다.
본 발명은 일반적으로 집적 회로 (IC) 디바이스의 패키징에 관한 것이다. 더 상세하게는, 본 발명은 다이의 후면 상에 일체형 열 싱크를 형성하는 것에 관한 것이다.
다음의 설명에서는, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 상세를 설명한다. 그러나, 본 발명이 이들 특정 상세의 일부 또는 전부 없이도 실시될 수도 있다는 것이 당업자에게는 명백할 것이다. 다른 경우에, 본 발명의 불필요한 모호성을 피하기 위하여 널리 공지된 프로세스 단계는 상세히 설명되지 않는다.
도 1 은 다수의 땜납 범프 (120) 가 위에 형성된 웨이퍼 (100) 의 활성 표면을 나타낸 것이다. 웨이퍼 (100) 는 실리콘과 같은 반도체 재료로부터 형성된다. 웨이퍼 (100) 는 다수의 다이 (110) 를 포함한다. 도식적인 도면에는, 오직 소수의 다이만을 나타내고 있다. 그러나, 당업계에 잘 알려진 것에 의해 알 수 있는 것처럼, 최신식의 웨이퍼는, 수백, 수천 또는 수만 개 정도의 다이가 그 안에 형성되어 있도록 의도하며, 미래의 웨이퍼에 있어서는 훨씬 더 높은 디바이스 밀도가 달성될 것으로 예상된다. 일반적으로, 웨이퍼 (100) 상의 각 다이 (110) 는 그 위에 형성되는 다수의 I/O 패드 (종종, 본드 패드로 지칭) 를 가질 것이다. 플립 칩 디바이스에 있어서, I/O 패드 위로 직접 장착되는 땜납 범프 (120) 를 지지하기 위해 언더범프 금속배선 스택이 본드 패드 상에 형성될 수도 있다. 다른 디바이스에서는, 본드 패드에 대하여 땜납 범프가 재분포될 수도 있다.
대안의 실시형태에 의하면, 패키징 단계 동안 리드 프레임에 각각의 개별 IC 디바이스를 접속시키기 위해 본딩 와이어가 사용될 수도 있다. 이 경우에, 각 본딩 와이어의 일단은 관련 본드 패드에 열음파적으로 용접되고, 타단은 리드 프레임 또는 다른 적절한 구조물에 고정된다. 통상, 본딩 와이어는 금으로 형성되지만 알루미늄 또는 구리와 같은 다른 도전성 재료로 형성될 수도 있다.
도 2 는 본 발명의 일 실시형태에 따라서, 웨이퍼 레벨에서 집적 회로 디바이스의 후면 상에 일체형 열 싱크를 형성하는 방법을 나타내는 흐름도이다. 도 2 의 단계들은, 웨이퍼의 후면 상에 일체형 열 싱크를 형성하는 단계들을 나타내는 도 3a 내지 도 3h 에 대응한다. 이들 단계들은 도 1 에 나타낸 웨이퍼 (100) 의 유형에 적용된다.
먼저, 금속 재료의 제 1 층이 웨이퍼의 후면 위로 증착된다 (도 2 의 단계 210). 도 3a 는 다수의 땜납 범프 (120) 가 활성 표면상에 형성된 웨이퍼 (100) 의 일부의 단면을 나타낸 것이다. 예로서, 도 3a 는 아래로 향한 활성 표면을 갖는 웨이퍼 (100) 의 일부를 나타낸 것이다.
도 3b 는 금속 재료 (330) 의 일 층을 후면 위로 증착시킨 웨이퍼 (100) 의 일부의 단면을 나타낸 것이다. 일 실시형태에 의하면, 제 1 금속 층 (330) 은 웨이퍼 (100) 의 후면 위로 스퍼터링된다. 스퍼터링은 보통 박막 증착용으로 사용되는 물리적 프로세스이다. 스퍼터링 프로세스 동안, 에너지성 이온 (energetic ion) 에 의한 재료의 충격으로 인해 고체 타겟 재료 내의 원자들은 가스상으로 분출된다.
이런 금속 재료의 제 1 층 (330) 은 웨이퍼 (100) 로의 금속 재료의 후속 층의 접착을 돕는다. 예로서, 티타늄, 티타늄-텅스텐, 또는 니켈-바나듐과 같은 금속 재료는 접착층으로서 사용되기 충분하다. 제 1 금속 층의 두께는 특정 애플케이션의 필요에 따라 광범위하게 변화할 수도 있다. 예로서, 상기 기술된 실시형태에서는, 대략 100 내지 900 옹스트롬의 범위의 두께가 사용되기 충분하다. 바람직하게는, 제 1 금속 층 (330) 은 웨이퍼 (100) 의 전체의 후면을 커버한다.
다음에, 금속 재료의 제 1 층 위로 금속 재료의 제 2 층이 증착된다 (도 2 의 단계 220). 도 3c 및 도 3d 는 2 개의 금속 재료 층들 (330, 340) 이 후면 위로 증착된 웨이퍼 (100) 의 일부의 단면을 나타낸 것이다. 일 실시형태에 의하면, 금속 재료의 제 2 층 (340) 의 증착은 2 단계로 행해질 수도 있다. 첫째로, 금속 재료의 제 1 층 (330) 위로 제 2 금속 재료 (341) 의 얇은 시드 층이 스퍼터링된다. 도 3c 에 이 단계가 도시된다. 예로서, (더 두껍거나 더 얇은 시드 층도 물론 사용될 수도 있다는 것을 알고 있지만) 대략 1,000 내지 1,500 옹스트롬의 범위의 두께가 시드 층으로 사용되기 충분하다.
둘째로, 제 2 금속 재료의 두꺼운 층 (342) 이 얇은 층 (341) 위로 전기도금된다. 동시에, 얇은 층 (341) 과 두꺼운 층 (342) 이 금속 재료의 제 2 층 (340) 을 형성한다. 도금은 금속이 도전성 표면 위에 증착되는 표면 커버링 기술이다. 도금은 스퍼터링보다 훨씬 비용 효율적이며, 일반적으로는 금속 재료의 두꺼운 층을 증착시킬 때 바람직하다. 도 3d 에 이 단계가 도시된다. 예로서, 상기 기술된 실시형태에서, 제 2 금속 재료의 두꺼운 층 (342) 은, 제 2 금속 층 (340) 의 총 두께가 대략 10,000 내지 60,000 옹스트롬의 범위에 있도록 대략 10,000 내지 50,000 옹스트롬의 범위의 두께를 갖는다.
다양한 상이한 재료가 제 2 (매스) 층으로서 사용될 수도 있다. 예로서, 구리 또는 알루미늄과 같은 금속 재료가 제 2 층 (340) 으로서 사용되기 충분하다. 바람직하게는, 제 2 금속 층 (340) 은 전체의 제 1 금속 층 (330) 을 커버한다.
다음에, 금속 재료의 제 2 층 위로 금속 재료의 제 3 층이 증착된다 (도 2 의 단계 230). 도 3e 는 3 개의 금속 재료의 층들 (330, 340, 350) 이 후면 위로 증착된 웨이퍼 (100) 의 일부의 단면을 나타낸 것이다. 일 실시형태에 의하면, 제 3 금속 층 (350) 은 제 2 금속 층 (340) 위로 스퍼터링된다.
이런 금속 재료의 제 3 층 (350) 은 부식으로부터의 금속 재료의 제 2 층 (340) 의 보호를 돕는다. 예로서, 티타늄, 티타늄-텅스텐, 또는 니켈-바나듐과 같은 부식되지 않거나, 또는 최소로 부식되는 금속 재료가 보호층으로서 사용되기 충분하다. 상기 기술된 실시형태에서, 이런 제 3 금속 층은 대략 1,000 내지 1,500 옹스트롬의 범위의 두께를 갖는다. 바람직하게는, 제 3 금속 층 (350) 은 전체의 제 2 금속 층 (340) 을 커버한다.
대안의 실시형태에 의하면, 금속 재료의 매스 (제 2) 층 위로 증착되는 보호층이 없다. 이 경우에는, 제 2 금속 층이 노출되므로, 사용된 재료에 따라 부식되기 쉬울 수도 있다. 그러나, 많은 상황에서, 더 큰 시스템 내에 상기 기술된 다이 또는 패키지를 장착한 엔티티가 그러한 부식을 쉽게 제거하거나, 그렇지 않으면 그러한 부식을 처리할 능력을 가질 수도 있기 때문에, 일부 애플리케이션에 있어서는 부식이 특정 관심사가 아닐 수도 있다.
제 1 금속 층 (330), 제 2 금속 층 (340), 및 (존재하는 경우) 제 3 금속 층 (350) 은 함께, 웨이퍼 (100) 의 후면 상에 일체형 열 싱크를 형성한다.
일체형 열 싱크가 형성된 이후, 웨이퍼는 또한, 종래의 방식으로 처리 및 다이싱될 수도 있다. 상기 설명된 실시형태에서, 웨이퍼는, 그 웨이퍼의 활성 표면이 장착 테이프를 향하도록 장착 테이프 상에 장착된다 (도 2 의 단계 240). 도 3f 는 장착 테이프 (360) 상에 장착된 웨이퍼 (100) 의 일부의 단면을 나타낸 것이다. 웨이퍼 (100) 는 이제 개별 IC 디바이스로 다이싱될 준비가 되어 있다 (도 2 의 단계 250). 다이싱 이후, 각 개별 IC 디바이스는 그것의 후면에 형성되는 일체형 열 싱크를 갖는다.
웨이퍼는 다양한 방식으로 다이싱될 수도 있다. 도 3g 및 도 3h 는 적절한 다이싱 공정 동안의 웨이퍼 (100) 의 일부에 대한 연속 도식 단면도이다. 상기 설명된 실시형태에서, 웨이퍼 (100) 의 다이싱은 2 단계 프로세스이다. 첫째로, 비교적 폭이 넓은 절삭부 (370) 가 웨이퍼의 후면으로부터 웨이퍼 (100) 를 부분적으로 통과하여 만들어진다. 이 초기 절삭부는 열 싱크 (즉, 층들 (330, 340, 350)) 를 완전하게 통과하여 연장하고 또한 기저 반도체 재료를 부분적으로 통과하여 연장한다. 도 3g 에 이 단계가 도시된다. 예로서, 더 넓은 절삭부 (370) 는 대략 1 내지 2 mils (1 mil = 1.0×10-3 인치 = 25.4 마이크론이며, 1 마이크론 = 1.0×10-6 미터) 의 범위의 폭을 가질 수도 있으며, 웨이퍼 (100) 를 대략 40% 내지 60% 통과하여 연장할 수도 있다.
둘째로, 폭이 좁은 절삭부 (371) 가 나머지 웨이퍼 (100) 를 완전하게 통과하여 만들어진다. 도 3h 에 이 단계가 도시된다. 예로서, 더 얇은 절삭부 (371) 는 대략 0.8 내지 1 mil 의 범위의 폭을 가질 수도 있다. 폭이 넓은 절삭부 (370) 에서 더 얇은 절삭부 (371) 까지의 스텝형 변이 포인트 (step-like transitional point; 372) 는 후속 패키징 단계 동안 이용될 수도 있는, 로킹 메커니즘을 형성한다. 이 포인트에서, 웨이퍼가 다수의 IC 디바이스로 다이싱되며, 각 IC 디바이스는 패키징될 준비가 되어 있다.
일 실시형태에서, 일체형 열 싱크를 갖는 상술된 다이는 FLOP (Flip Chip On Lead) 스타일 패키지에서 사용된다. 도 4a 내지 도 4c 는 본 발명의 다양한 실시형태에 따라 직접 회로를 패키징하는데 사용하기 적절한 대표적인 리드 프레임 패널 (400) 을 나타낸 것이다.
도 4a 는 스트립 형태로 배열된 리드 프레임 패널 (400) 의 도식적인 평면도를 나타낸 것이다. 리드 프레임 패널 (400) 은 디바이스 영역의 다수의 2 차원 어레이 (402) 를 갖는 금속 구조물로서 구성될 수 있다. 연속하여 보다 상세화된 도 4b 및 도 4c 에 도시된 바와 같이, 각 2 차원 어레이 (402) 는, 각각이 단일의 IC 패키지에 사용하기 위해 구성되고, 각각이 미세한 타이 바 (fine tie bar; 406) 의 매트릭스에 의해 연결된 복수의 디바이스 영역 (404) 을 포함한다. 패키징 동안, 하나 이상의 반도체 다이들은 각 디바이스 영역 (404) 에 부착되며, 여기서, 그들은 그 후 전기 접속, 캡슐화, 및 단일화 프로세스를 실시하여 개별 IC 패키지를 산출한다.
이들 프로세스를 용이하게 하기 위하여, 각 디바이스 영역 (404) 은 각각이 타이 바 (406) 에 의해 일단에서 지지되는 복수의 리드 (408) 를 포함한다. 도 4c 에 도시된 바와 같이, 리드 (408) 는 도전성 땜납 패드 (412) 를 포함하여 도전성 콘택 영역을 제공하며, 이로써 다이 상의 관련 땜납 범프나 본딩 와이어에 리드를 전기 접속시킨다. 특정 리드 프레임 패널 배열 (400) 이 설명 및 도시되어 있지만, 상기 설명된 발명은 매우 다양한 다른 리드 프레임 패널 또는 스트립 구성에도 물론 적용될 수도 있다.
도 5 는 리드 프레임 상에 일체형 열 싱크를 갖는 반도체 디바이스를 패키징하는 방법의 흐름도이다. 도 5 의 단계들은, 리드 프레임 상에 일체형 열 싱크를 갖는 반도체 디바이스를 패키징하는 단계들을 나타내는 도 6a 내지 도 6c 에 대응한다.
먼저, 각 반도체 디바이스가 장착 테이프로부터 제거된다 (도 5 의 단계 510). 일부 실시형태에서, UV 방출가능한 장착 테이프가 사용될 수도 있으며, 그러한 실시형태에서는, 그 장착 테이프는 개별 반도체 디바이스의 방출을 돕기 위해 자외선 (UV) 조명에 노출될 수도 있다. 도 6a 는 일체형 열 싱크 (330, 340, 350) 가 다이 (100) 의 후면 상에 형성되고 다수의 땜납 범프 (120) 가 다이 (100) 의 활성 표면 상에 형성된 반도체 디바이스 (610) 의 단면을 나타낸 것이다. 이것은 도 2 의 단계 250 동안 웨이퍼의 다이싱으로부터 생성되는 반도체 디바이스들 중 하나이다.
다음에, 반도체 디바이스는 리드 프레임에 접속된다 (도 5 의 단계 520). 도 6b 는 땜납 범프 (120) 를 통해 리드 프레임 (680) 에 접속되어 있는 도 6a 에 나타낸 반도체 디바이스 (610) 를 나타낸 것이다. 일 실시형태에 의하면, 반도체 디바이스 (610) 는 리드 프레임 (680) 의 위에 배치되며, 그것의 다이 (100) 의 활성 표면은 아래로 향하고 그것의 땜납 범프 (120) 각각은 대응하는 리드 콘택과 접촉하고 있다. 영구 접속을 형성하기 위해, 땜납 범프 (120) 는, 오븐 내에 반도체 디바이스 (610) 및 리드 프레임 (680) 을 배치함으로써 리플로우될 수도 있다. 가열은 땜납 범프 (120) 로 하여금 리플로우하게 하며, 땜납 범프 (120) 를 냉각시킨 이후, IC 디바이스와 리드 프레임 사이에 영구 접속을 형성한다.
대안의 실시형태에 의하면, 본딩 와이어는 개별 반도체 디바이스를 리드 프레임에 전기 접속시키는데 사용될 수도 있다.
다음에, 일 실시형태에 의하면, 최상부의 금속 층에 의해 형성되는 일체형 열 싱크의 표면을 노출시키면서, 반도체 디바이스, 땜납 범프, 및 리드 프레임의 적어도 일부를 인캡슐런트 (encapsulant) 에 캡슐화한다 (도 5 의 단계 530).
도 6c 는 플라스틱과 같은 몰딩 재료 (690) 에 캡슐화된 리드 프레임 (680) 및 반도체 디바이스의 일부를 나타낸 것이다. 이 케이스 내의 일체형 열 싱크는 3 개의 금속 층 (330, 340, 350) 을 갖는다. 따라서, 제 3 금속 층 (350) 이 환경으로 열을 방출하기 위하여 노출된다. 대안으로는, 일체형 열 싱크가 오직 2 개의 금속 층 (330, 340) 만을 갖는다면, 제 2 금속 층 (340) 이 노출될 것이다. 2 개의 서로 다른 크기의 톱을 이용한 웨이퍼의 다이싱으로부터 생성되는 스텝형 로킹 메커니즘 (372) 은 인캡슐런 내부로의 반도체 디바이스의 로킹을 돕는다.
마지막으로, 캡슐화된 집적 회로 디바이스 및 리드 프레임은 다중 패키지로 단일화된다 (도 5 의 단계 540). 각 패키지는 리드 프레임 상에 일체형 열 싱크를 갖는 집적 회로 디바이스를 포함하고 인캡슐런트 내에 부분적으로 캡슐화된다. 다시, 도 6c 는 그러한 종류의 패키지를 나타낸 것이다.
본 발명은 몇몇 이점을 갖는다. 예를 들어, 다이의 후면 상에 형성된 일체형 열 싱크는, IC 가 동작하고 있는 동안 열 방출을 증가시킨다. 또한, 플립 칩 패키징에 땜납 범프를 이용하는 것은 전류 운반 능력 (current carrying capability) 을 증가시킨다.
설명을 목적으로, 앞의 기술은 본 발명의 완전한 이해를 제공하기 위해 특정 명칭을 사용하였다. 그러나, 특정 상세가 본 발명을 실시하기 위하여 필요하지 않다는 것이 당업자에게 명백하다. 따라서, 본 발명의 특정 실시형태에 대한 앞의 기술은 예시 및 설명을 목적으로 제공된다. 그들은 본 발명을 총망라하거 나 개시된 명확한 형태로 한정하도록 의도되지 않는다. 상기 교시에 의하여 다수의 변형 및 변경이 가능하다는 것은 당업자에게 명백하다. 예를 들어, 도 6a 에 나타낸 반도체 디바이스는 DIP (Dual Inline Package) 또는 QFN (Quad Flat Package) 와 같이, 노출된 다이 패키징 또는 노출된 열 싱크 패키징 중 임의의 유형을 이용하여 패키징될 수도 있다. 열 싱크의 두께는 IC 패키지의 두께에 기초하여 결정될 수도 있다.
실시형태들은 본 발명의 원리 및 그것의 실질적인 애플리케이션을 최선으로 설명하기 위하여 선택 및 설명되었고, 이로써 다른 당업자들로 하여금 계획된 특정 이용에 적합한 것으로 다양한 변형을 갖는 발명 및 다양한 실시형태를 최선으로 이용하게 한다. 본 발명의 범위는 다음의 청구항 및 그들의 등가물에 의해 한정되는 것으로 의도된다.
도 1 은 다수의 땜납 범프가 위에 형성된 웨이퍼의 활성 표면을 나타내는 도면.
도 2 는 웨이퍼 레벨에서 집적 회로 디바이스의 후면 상에 일체형 열 싱크를 형성하는 방법의 흐름도.
도 3a 내지 도 3h 는 웨이퍼의 후면 상에 일체형 열 싱크를 형성하는 단계를 나타내는 도면.
도 4a 내지 도 4c 는 대표적인 리드 프레임 패널을 나타내는 도면.
도 5 는 리드 프레임 상에 일체형 열 싱크를 갖는 반도체 디바이스를 패키징하는 방법의 흐름도.
도 6a 내지 도 6c 는 리드 프레임 상에 일체형 열 싱크를 갖는 반도체 디바이스를 패키징하는 단계를 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명*
100: 웨이퍼 110: 다이
120: 땜납 범프 330: 제 1 금속 층
340: 제 2 금속 층
341: 제 2 금속 재료의 얇은 시드 층
342: 제 2 금속 재료의 두꺼운 층
350: 제 3 금속 층 360: 장착 테이프
370: 비교적 넓은 폭의 절삭부 371: 더 좁은 폭의 절삭부
372: 스텝형 변이 지점 400: 리드 프레임 패널
402: 2 차원 어레이 404: 디바이스 영역

Claims (23)

  1. 집적 회로 디바이스의 후면 상에 일체형 열 싱크를 형성하는 웨이퍼 레벨 방법으로서,
    다수의 집적 회로 다이를 포함하는 웨이퍼의 후면 위로 제 1 금속 층을 증착시키는 단계;
    상기 제 1 금속 층 위로 제 2 금속 층을 증착시키는 단계; 및
    상기 제 1 및 제 2 금속 층이 증착된 이후에 상기 웨이퍼를 복수의 직접 회로 디바이스로 다이싱하는 단계를 포함하며,
    상기 복수의 집적 회로 디바이스 각각에 대해, 상기 제 1 금속 층의 일부 및 상기 제 2 금속 층의 일부는 다이와 일체형으로 형성되는 열 싱크를 형성하도록 결합되는, 웨이퍼 레벨 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼의 후면 위로 제 1 금속 층을 증착시키는 단계는,
    상기 웨이퍼의 후면 위로 제 1 금속 재료의 층을 스퍼터링하는 단계를 포함하는, 웨이퍼 레벨 방법.
  3. 제 1 항에 있어서,
    상기 제 1 금속 층 위로 제 2 금속 층을 증착시키는 단계는,
    상기 제 1 금속 층 위로, 대략 1,000 내지 1,500 옹스트롬의 범위의 두께를 갖는 제 2 금속 재료의 제 1 층을 스퍼터링하는 단계; 및
    상기 제 2 금속 재료의 제 1 층 위로, 대략 10,000 내지 50,000 옹스트롬의 범위의 두께를 갖는 상기 제 2 금속 재료의 제 2 층을 도금하는 단계를 포함하는, 웨이퍼 레벨 방법.
  4. 제 1 항에 있어서,
    상기 웨이퍼의 다이싱에 앞서 상기 제 2 금속 층 위로 제 3 금속 층을 증착시키는 단계를 더 포함하며,
    이로써 상기 다이싱 이후에, 상기 다이 위에 놓인 상기 제 3 금속 층의 일부는 상기 다이와 일체형으로 형성되는 상기 열 싱크의 부분을 형성하는, 웨이퍼 레벨 방법.
  5. 제 4 항에 있어서,
    상기 제 2 금속 층 위로 제 3 금속 층을 증착시키는 단계는 상기 제 2 금속 층 위로 제 3 금속 재료의 층을 스퍼터링하는 단계를 포함하는, 웨이퍼 레벨 방법.
  6. 제 4 항에 있어서,
    상기 제 1 금속 층은 티타늄, 티타늄-텅스텐, 및 니켈-바나듐으로 구성된 그룹으로부터 선택된 것이며,
    상기 제 2 금속 층은 구리 및 알루미늄으로 구성된 그룹으로부터 선택된 것이며,
    상기 제 3 금속 층은 티타늄, 티타늄-텅스텐, 및 니켈-바나듐으로 구성된 그룹으로부터 선택된 것이며,
    상기 웨이퍼는 실리콘인, 웨이퍼 레벨 방법.
  7. 제 4 항에 있어서,
    상기 제 1 금속 층은 대략 300 내지 900 옹스트롬의 범위의 두께를 갖고;
    상기 제 2 금속 층은 대략 10,000 내지 60,000 옹스트롬의 범위의 두께를 갖고;
    상기 제 3 금속 층은 대략 1,000 내지 1,500 옹스트롬의 범위의 두께를 갖는, 웨이퍼 레벨 방법.
  8. 제 4 항에 있어서,
    상기 웨이퍼의 다이싱은,
    상기 웨이퍼의 후면으로부터 시작하여 상기 제 3, 제 2, 및 제 1 금속 층을 완전하게 통과하여 절삭하고, 상기 웨이퍼를 통과하여 제 1 폭으로 단지 부분적으로만 절삭하는 제 1 절삭 공정; 및
    상기 웨이퍼를 완전하게 통과하여 상기 제 1 폭보다 더 좁은 제 2 폭으로 절삭하는 제 2 절삭 공정을 포함하며,
    상기 제 1 폭과 상기 제 2 폭 사이의 차이는 상기 집적 회로 디바이스가 패키징될 때 로킹 메커니즘으로서 사용될 수 있는 각 집적 회로 디바이스의 외연에 스텝을 형성하는, 웨이퍼 레벨 방법.
  9. 제 8 항에 있어서,
    상기 제 1 폭은 1 내지 1.2 밀리미터이고, 상기 제 2 폭은 0.8 내지 1 밀리미터이며,
    상기 웨이퍼를 부분적으로 통과하여 상기 제 1 폭으로 절삭하는 것은 상기 웨이퍼의 두께의 40% 내지 60% 통과하여 절삭하는, 웨이퍼 레벨 방법.
  10. 제 4 항에 있어서,
    상기 웨이퍼의 다이싱 전에 상기 웨이퍼의 활성 표면 상에 복수의 땜납 범프를 형성하는 단계를 더 포함하는, 웨이퍼 레벨 방법.
  11. 제 10 항에 있어서,
    상기 복수의 집적 회로 디바이스 각각에 대해, 복수의 리드 콘택의 대응하는 리드 콘택에 복수의 땜납 범프 각각을 납땜함으로써 상기 집적 회로 디바이스를 상기 복수의 리드 콘택을 갖는 리드 프레임에 접속시키는 단계를 더 포함하는, 웨이퍼 레벨 방법.
  12. 제 11 항에 있어서,
    상기 복수의 직접 회로 디바이스 각각에 대해, 상기 제 3 금속 층의 일부에 의해 형성되는 상기 열 싱크의 표면을 노출시키면서 상기 다이, 상기 열 싱크, 상기 복수의 땜납 범프 및 상기 리드 프레임의 적어도 일부를 인캡슐런트 내에 캡슐화하는 단계를 더 포함하는, 웨이퍼 레벨 방법.
  13. 제 4 항에 있어서,
    상기 웨이퍼, 상기 제 1 금속 층, 상기 제 2 금속 층, 및 상기 제 3 금속 층의 다이싱 전에, 상기 웨이퍼의 후면이 장착 테이프와 반대로 향하도록 상기 웨이퍼를 장착 테이프 상에 장착하는 단계; 및
    상기 웨이퍼, 상기 제 1 금속 층, 상기 제 2 금속 층, 및 상기 제 3 금속 층의 다이싱 후에, 상기 복수의 집적 회로 디바이스를 상기 장착 테이프로부터 제거하는 단계를 더 포함하는, 웨이퍼 레벨 방법.
  14. 활성 표면, 후면, 및 상기 활성 표면 상에 형성되는 복수의 입/출력 (I/O) 패드를 갖는 다이;
    상기 다이의 후면 위로 증착되는 제 1 금속 층; 및
    상기 제 1 금속 층 위로 증착되는 제 2 금속 층을 포함하며,
    상기 제 1 금속 층은 상기 다이에 상기 제 2 금속 층을 접착시키도록 작용하고, 상기 제 1 금속 층 및 상기 제 2 금속 층은 상기 다이와 일체형으로 형성되는 열 싱크를 형성하도록 결합되는, 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 제 2 금속 층 위로 증착되는 제 3 금속 층을 더 포함하며,
    상기 제 3 금속 층은 상기 제 2 금속 층의 보호를 돕고 상기 제 1 금속 층 및 상기 제 2 금속 층과 결합하여 상기 다이와 일체형으로 형성되는 상기 열 싱크를 형성하는, 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 금속 층은 상기 다이의 전체의 후면을 커버하고,
    상기 제 2 금속 층은 전체의 제 1 금속 층을 커버하며,
    상기 제 3 금속 층은 전체의 제 2 금속 층을 커버하는, 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 다이는 실리콘이고,
    상기 제 1 금속 층은 티타늄, 티타늄-텅스텐, 및 니켈-바나듐으로 구성된 그룹으로부터 선택된 것이고,
    상기 제 2 금속 층은 구리 및 알루미늄으로 구성된 그룹으로부터 선택된 것이며,
    상기 제 3 금속 층은 티타늄, 티타늄-텅스텐, 및 니켈-바나듐으로 구성된 그 룹으로부터 선택된 것인, 반도체 디바이스.
  18. 제 15 항에 있어서,
    상기 제 1 금속 층은 대략 300 내지 900 옹스트롬의 범위의 두께를 갖고,
    상기 제 2 금속 층은 대략 10,000 내지 60,000 옹스트롬의 범위의 두께를 갖고,
    상기 제 3 금속 층은 대략 1,000 내지 1,500 옹스트롬의 범위의 두께를 갖는, 반도체 디바이스.
  19. 제 14 항에 있어서,
    각각이 관련 I/0 패드 상에 형성되는 복수의 땜납 범프를 더 포함하는, 반도체 디바이스.
  20. 제 14 항에 있어서,
    각각이 관련 I/O 패드 상에 형성되는 복수의 와이어를 더 포함하는, 반도체 디바이스.
  21. 활성 표면, 후면, 상기 활성 표면 상에 형성되는 복수의 I/O 패드, 및 각각이 관련 I/O 패드 상에 형성되는 복수의 땜납 패드를 갖는 다이,
    상기 다이의 후면 위로 증착되는 제 1 금속 층, 및
    상기 제 1 금속 층 위로 증착되는 제 2 금속 층을 포함하는, 반도체 디바이스로서, 상기 제 1 금속 층은 상기 다이에 상기 제 2 금속 층을 접착시키도록 작용하고, 상기 제 1 금속 층 및 상기 제 2 금속 층은 상기 다이와 일체형으로 형성되는 열 싱크를 형성하도록 결합되는, 상기 반도체 디바이스;
    복수의 리드 콘택을 가지며, 상기 리드 콘택의 적어도 일부가 그들의 관련 땜납 범프에 의해 관련 I/O 패드에 납땜되는 리드 프레임; 및
    상기 제 2 금속 층에 의해 형성되는 상기 열 싱크의 표면을 노출시키면서 상기 다이, 상기 열 싱크, 상기 복수의 땜납 범프, 및 상기 리드 프레임의 적어도 일부를 캡슐화하는 인캡슐런트를 포함하는, 집적 회로 패키지.
  22. 제 21 항에 있어서,
    상기 반도체 디바이스는 상기 제 2 금속 층 위로 증착되는 제 3 금속 층을 더 포함하며,
    상기 제 3 금속 층은 상기 제 2 금속 층의 보호를 돕고 상기 제 1 금속 층 및 상기 제 2 금속 층과 결합하여 상기 다이와 일체형으로 형성되는 상기 열 싱크를 형성하며,
    상기 인캡슐런트는 상기 제 3 금속 층에 의해 형성되는 상기 열 싱크의 표면을 노출시킨 채 방치하는, 집적 회로 패키지.
  23. 제 22 항에 있어서,
    상기 반도체 디바이스는 상기 제 3 금속 층, 상기 제 2 금속 층, 상기 제 1 금속 층, 및 상기 다이의 제 1 부분을 포함하는 제 1 폭, 및 상기 다이의 제 2 부분을 포함하는 제 2 폭을 가지며,
    상기 제 1 폭은 상기 제 2 폭보다 더 좁고, 상기 제 1 폭과 상기 제 2 폭 사이의 차이는 캡슐화될 때 상기 반도체 디바이스에 대한 로킹 메커니즘으로서 사용될 수 있는 각 반도체 디바이스의 외연에 스텝을 형성하는, 집적 회로 패키지.
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