JP3409928B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体レーザなどの半導体素子を半導体ウ
エーハから切り出す劈開方法に関するものである。
に関し、特に半導体レーザなどの半導体素子を半導体ウ
エーハから切り出す劈開方法に関するものである。
【０００２】
【従来の技術】半導体レーザは共振器として互いに向か
い合う１対の共振面を必要とする。そしてこの共振面は
鏡面状になっているおり、この鏡面を端面に形成するた
めに一般に劈開を用いる。図６を参照して光通信用のＩ
ｎＧａＡｓＰ／ＩｎＰ系半導体レーザを例にして従来の
半導体ウェーハから半導体素子を形成する方法を説明す
る。図は、半導体レーザを形成する半導体ウェーハの斜
視図であり、デテールは省き基本構造を表示している。
ｐ型（１００）ＩｎＰ基板１の上にストライプ状の複数
の発光領域兼導波路（活性層）２が結晶成長により形成
される。成長法としては、液相エピタキシャル成長法
（ＬＰＥ(Liquid Phase Epitaxy)）やＭＯＣＶＤ成長法
などを用い、以下の化合物半導体層の形成にも順次この
ような方法を用いる。活性層２は、アンドープドＩｎＧ
ａＡｓＰ系の化合物半導体から構成されている。その組
成は、Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy で表わされる（０＜
ｘ、ｙ＜１）。この活性層２の上にはクラッド層である
ｎ型ＩｎＰ層３と、このクラッド層の上にコンタクト層
であるｎ型ＩｎＧａＡｓＰ層４を積層する。
い合う１対の共振面を必要とする。そしてこの共振面は
鏡面状になっているおり、この鏡面を端面に形成するた
めに一般に劈開を用いる。図６を参照して光通信用のＩ
ｎＧａＡｓＰ／ＩｎＰ系半導体レーザを例にして従来の
半導体ウェーハから半導体素子を形成する方法を説明す
る。図は、半導体レーザを形成する半導体ウェーハの斜
視図であり、デテールは省き基本構造を表示している。
ｐ型（１００）ＩｎＰ基板１の上にストライプ状の複数
の発光領域兼導波路（活性層）２が結晶成長により形成
される。成長法としては、液相エピタキシャル成長法
（ＬＰＥ(Liquid Phase Epitaxy)）やＭＯＣＶＤ成長法
などを用い、以下の化合物半導体層の形成にも順次この
ような方法を用いる。活性層２は、アンドープドＩｎＧ
ａＡｓＰ系の化合物半導体から構成されている。その組
成は、Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy で表わされる（０＜
ｘ、ｙ＜１）。この活性層２の上にはクラッド層である
ｎ型ＩｎＰ層３と、このクラッド層の上にコンタクト層
であるｎ型ＩｎＧａＡｓＰ層４を積層する。
【０００３】そして、活性層２の両サイドには、電流ブ
ロック層となるｐ型ＩｎＰ層５と、ｎ型ＩｎＰ層６と、
ｐ型ＩｎＰ層とを積層して活性層２を埋める。この埋込
み層構造中の電流ブロック層には逆バイアス結合８が形
成され、この結合が活性層２の両脇を流れようとする電
流をブロックする。ｎ型ＩｎＧａＡｓＰコンタクト層４
の上にはオーミック性のｎ側電極１０が真空蒸着などに
より形成されている。ｎ側電極１０は、通常Ａｕ／Ｇｅ
／Ｎｉの多層の金属膜から構成されている。また、ｐ型
ＩｎＰ基板１には、ｎ側電極１０とは反対側に、ｐ側電
極１１が真空蒸着などにより形成されている。ｐ側電極
１１は、通常Ａｕ−Ｚｎなどの金属膜からなる。この電
流ブロック層の存在によってｎ側電極１０とｐ側電極１
１間の電流は、順接合である活性層２部分のみに流れ
る。それぞれの素子は垂直に掘られた（０１１）方向の
ガイド溝４０で電気的に分離している。このガイド溝４
０はストライプ状の複数の活性層２に平行に形成され、
活性層間に配置される。ガイド溝は、垂直に深くエッチ
ングできるエッチャントを用いて形成される。エッチャ
ントには、通常塩酸を含んでいる。半導体レーザなどの
半導体素子は、ガイド溝４０間のブロックごとに複数形
成されている。各ブロックには、複数の半導体素子が連
結しているが、これらは劈開によって個々の半導体素子
に分離する。このガイド溝４０はチップを個別に分離劈
開するときのガイドにもなる。
ロック層となるｐ型ＩｎＰ層５と、ｎ型ＩｎＰ層６と、
ｐ型ＩｎＰ層とを積層して活性層２を埋める。この埋込
み層構造中の電流ブロック層には逆バイアス結合８が形
成され、この結合が活性層２の両脇を流れようとする電
流をブロックする。ｎ型ＩｎＧａＡｓＰコンタクト層４
の上にはオーミック性のｎ側電極１０が真空蒸着などに
より形成されている。ｎ側電極１０は、通常Ａｕ／Ｇｅ
／Ｎｉの多層の金属膜から構成されている。また、ｐ型
ＩｎＰ基板１には、ｎ側電極１０とは反対側に、ｐ側電
極１１が真空蒸着などにより形成されている。ｐ側電極
１１は、通常Ａｕ−Ｚｎなどの金属膜からなる。この電
流ブロック層の存在によってｎ側電極１０とｐ側電極１
１間の電流は、順接合である活性層２部分のみに流れ
る。それぞれの素子は垂直に掘られた（０１１）方向の
ガイド溝４０で電気的に分離している。このガイド溝４
０はストライプ状の複数の活性層２に平行に形成され、
活性層間に配置される。ガイド溝は、垂直に深くエッチ
ングできるエッチャントを用いて形成される。エッチャ
ントには、通常塩酸を含んでいる。半導体レーザなどの
半導体素子は、ガイド溝４０間のブロックごとに複数形
成されている。各ブロックには、複数の半導体素子が連
結しているが、これらは劈開によって個々の半導体素子
に分離する。このガイド溝４０はチップを個別に分離劈
開するときのガイドにもなる。
【０００４】劈開面を形成するには、例えば、次のよう
にする。図７に示すように半導体ウエーハの端から（０
１ /１）方向の劈開線に沿ってダイヤモンドカッターな
どのスクライバーで機械的に切れ込み５０を入れる（前
記（０１ /１）方向や後述の（ /１００）面の「 /」
は、１の上に付す横バーを意味している）。この劈開線
にガイド治具６０を当てて一気に割る。こうして、劈開
面に沿った方向を長手とするバーをつくる。その後、バ
ーを更に半導体素子毎、或いはひとまとまりの半導体素
子アレイとして分離して素子化する。ただし、このガイ
ド溝に沿って形成した分離面は共振器面ではないので、
それ程綺麗な劈開面である必要がない。図６に示す半導
体ウェーハのＡ側面及びＡ側面に対向する面は劈開面で
あり、活性層２が表面に露出していて共振面を構成して
いる。一方、Ａ側面に隣接するＢ側面及びその対向する
側面は、ガイド溝４０の側面であり、塩酸などを含むエ
ッチャントによりエッチングして形成されているので、
少なくとも上面は鏡面になっていない。通常共振面は、
鏡面加工され、共振面でない領域は、鏡面にする必要は
ない。劈開面を形成する方法としては、この他にゴムロ
ーラーによる方法があるが、歩留まりが悪く適当な方法
ではない。
にする。図７に示すように半導体ウエーハの端から（０
１ /１）方向の劈開線に沿ってダイヤモンドカッターな
どのスクライバーで機械的に切れ込み５０を入れる（前
記（０１ /１）方向や後述の（ /１００）面の「 /」
は、１の上に付す横バーを意味している）。この劈開線
にガイド治具６０を当てて一気に割る。こうして、劈開
面に沿った方向を長手とするバーをつくる。その後、バ
ーを更に半導体素子毎、或いはひとまとまりの半導体素
子アレイとして分離して素子化する。ただし、このガイ
ド溝に沿って形成した分離面は共振器面ではないので、
それ程綺麗な劈開面である必要がない。図６に示す半導
体ウェーハのＡ側面及びＡ側面に対向する面は劈開面で
あり、活性層２が表面に露出していて共振面を構成して
いる。一方、Ａ側面に隣接するＢ側面及びその対向する
側面は、ガイド溝４０の側面であり、塩酸などを含むエ
ッチャントによりエッチングして形成されているので、
少なくとも上面は鏡面になっていない。通常共振面は、
鏡面加工され、共振面でない領域は、鏡面にする必要は
ない。劈開面を形成する方法としては、この他にゴムロ
ーラーによる方法があるが、歩留まりが悪く適当な方法
ではない。
【０００５】
【発明が解決しようとする課題】半導体ウェーハは結晶
成長させた半導体インゴットをスライスして得られる。
半導体ウェーハを劈開し易くするためには、ウエーハの
厚さを１００μｍ程度まで薄くする必要があった。これ
以上薄くすると強度が低下し、わずかな衝撃で望まない
箇所に劈開が走ってしまう。また、逆に厚いと綺麗な劈
開面が得られにくい。従って、結晶成長での反りを防ぐ
ために半導体ウェーハの厚さを３００〜３５０μｍ程度
にし、この厚さを持つウエーハの裏面を塩酸など含むエ
ッチャントで研磨して１００μｍ程度まで薄くしてい
た。しかし、最近の結晶成長技術の進歩により、直径２
インチの成長済みウエーハ（grown wafer)が容易に得ら
れるようになっている。こうなると、２インチのまま電
極形成プロセスを実施することが効率的である。しか
し、直径２インチのまま１００μｍまで薄くすると、予
定外の箇所で割れ易くなり取扱いが難しい。したがっ
て、基板裏面の電極形成の際には小さく分割しなければ
ならない。
成長させた半導体インゴットをスライスして得られる。
半導体ウェーハを劈開し易くするためには、ウエーハの
厚さを１００μｍ程度まで薄くする必要があった。これ
以上薄くすると強度が低下し、わずかな衝撃で望まない
箇所に劈開が走ってしまう。また、逆に厚いと綺麗な劈
開面が得られにくい。従って、結晶成長での反りを防ぐ
ために半導体ウェーハの厚さを３００〜３５０μｍ程度
にし、この厚さを持つウエーハの裏面を塩酸など含むエ
ッチャントで研磨して１００μｍ程度まで薄くしてい
た。しかし、最近の結晶成長技術の進歩により、直径２
インチの成長済みウエーハ（grown wafer)が容易に得ら
れるようになっている。こうなると、２インチのまま電
極形成プロセスを実施することが効率的である。しか
し、直径２インチのまま１００μｍまで薄くすると、予
定外の箇所で割れ易くなり取扱いが難しい。したがっ
て、基板裏面の電極形成の際には小さく分割しなければ
ならない。
【０００６】また、ｐ型ＩｎＰ基板上では、ｐ側電極の
オーミック接触（ohmic contact)が得にくい。従来は、
良好なオーミック接触のためにはｐ型ＩｎＰ基板１のキ
ャリア濃度を高めるか、この電極に接触する部分に高濃
度領域を形成していたが、不純物であるＺｎが活性層に
拡散してデバイス特性に悪影響を与えるという問題があ
った。最近では、これらのレーザ素子を複数集合させた
アレイ素子を用いて光パラレル・リンクを構成する例が
増えている（例えば、電子情報通信学会春季大会、講演
番号Ｃ−２１８、Ｃ−２２０）。これらのアレイを再現
性良く製作するには、大面積ウエーハから長いバーを切
り出すことが必要である。従って、厚いウエーハをうま
く劈開する技術がますます必要となっている。本発明
は、厚い半導体ウェーハが再現性良く劈開できないた
め、大面積のウエーハプロセスが困難であるという事情
によりなされたものであり、半導体ウェーハを再現性良
く劈開することが出来る半導体装置の製造方法を提供す
ることを目的にしている。また半導体ウェーハから切り
出した長いバーを容易に操作でき、さらにｐ型ＩｎＰ基
板のｐ側電極のオーミック接触を容易にした半導体レー
ザを提供することを目的にしている。
オーミック接触（ohmic contact)が得にくい。従来は、
良好なオーミック接触のためにはｐ型ＩｎＰ基板１のキ
ャリア濃度を高めるか、この電極に接触する部分に高濃
度領域を形成していたが、不純物であるＺｎが活性層に
拡散してデバイス特性に悪影響を与えるという問題があ
った。最近では、これらのレーザ素子を複数集合させた
アレイ素子を用いて光パラレル・リンクを構成する例が
増えている（例えば、電子情報通信学会春季大会、講演
番号Ｃ−２１８、Ｃ−２２０）。これらのアレイを再現
性良く製作するには、大面積ウエーハから長いバーを切
り出すことが必要である。従って、厚いウエーハをうま
く劈開する技術がますます必要となっている。本発明
は、厚い半導体ウェーハが再現性良く劈開できないた
め、大面積のウエーハプロセスが困難であるという事情
によりなされたものであり、半導体ウェーハを再現性良
く劈開することが出来る半導体装置の製造方法を提供す
ることを目的にしている。また半導体ウェーハから切り
出した長いバーを容易に操作でき、さらにｐ型ＩｎＰ基
板のｐ側電極のオーミック接触を容易にした半導体レー
ザを提供することを目的にしている。
【０００７】
【課題を解決するための手段】本発明は、厚いウエーハ
でも容易に劈開できるように半導体ウエーハの裏面から
劈開のための深く鋭い溝をエッチングにより形成し、ま
た、この深いエッチングを得るために最初の溝パターン
により溝幅が広がらないように、使用するエッチントに
対してサイドエッチの小さいマスクを用いることを特徴
としている。また、従来より厚いＩｎＰ基板のｐ側電極
下に共振面を形成するためのガイド溝を形成するための
マスクとしても用いられるコンタクト層を形成すること
を特徴としている。即ち、本発明の半導体装置の製造方
法は、半導体ウェーハの第１の主面に、エッチングによ
りこの半導体ウェーハを複数の半導体素子に分離するた
めの第１のガイド溝を形成する工程と、前記半導体ウェ
ーハの第２の主面にマスクを形成する工程と、前記マス
クを介在させて垂直に深くエッチングできるエッチャン
トを用いて前記第２の主面をエッチングし、前記第２の
主面から前記半導体ウェーハ内部の所定の深さまで、共
振面を形成するための第２のガイド溝を形成する工程
と、これら第１及び第２のガイド溝をガイドとして前記
半導体ウェーハを劈開し、複数の半導体素子に分離する
工程とを備え、前記半導体ウェーハは、前記第２の主面
が（ /１００）面であるＩｎＰ半導体であり、前記マス
クが、ＩｎＧａＡｓ又はＩｎＧａＡｓＰ半導体層であ
り、前記エッチャントは、塩酸を含み、前記第２のガイ
ド溝の側面は、（０ /１ /１）面を有しており、前記マ
スクを用いて前記第２のガイド溝を形成する際に実質的
にサイドエッチングのないエッチングが行われることを
特徴としている。
でも容易に劈開できるように半導体ウエーハの裏面から
劈開のための深く鋭い溝をエッチングにより形成し、ま
た、この深いエッチングを得るために最初の溝パターン
により溝幅が広がらないように、使用するエッチントに
対してサイドエッチの小さいマスクを用いることを特徴
としている。また、従来より厚いＩｎＰ基板のｐ側電極
下に共振面を形成するためのガイド溝を形成するための
マスクとしても用いられるコンタクト層を形成すること
を特徴としている。即ち、本発明の半導体装置の製造方
法は、半導体ウェーハの第１の主面に、エッチングによ
りこの半導体ウェーハを複数の半導体素子に分離するた
めの第１のガイド溝を形成する工程と、前記半導体ウェ
ーハの第２の主面にマスクを形成する工程と、前記マス
クを介在させて垂直に深くエッチングできるエッチャン
トを用いて前記第２の主面をエッチングし、前記第２の
主面から前記半導体ウェーハ内部の所定の深さまで、共
振面を形成するための第２のガイド溝を形成する工程
と、これら第１及び第２のガイド溝をガイドとして前記
半導体ウェーハを劈開し、複数の半導体素子に分離する
工程とを備え、前記半導体ウェーハは、前記第２の主面
が（ /１００）面であるＩｎＰ半導体であり、前記マス
クが、ＩｎＧａＡｓ又はＩｎＧａＡｓＰ半導体層であ
り、前記エッチャントは、塩酸を含み、前記第２のガイ
ド溝の側面は、（０ /１ /１）面を有しており、前記マ
スクを用いて前記第２のガイド溝を形成する際に実質的
にサイドエッチングのないエッチングが行われることを
特徴としている。
【０００８】前記半導体ウェーハには、ストライプ状の
活性層が形成されており、前記第２のガイド溝の前記第
２の主面からの深さは、前記活性層の前記第２の主面か
らの深さより浅くしても良い。
活性層が形成されており、前記第２のガイド溝の前記第
２の主面からの深さは、前記活性層の前記第２の主面か
らの深さより浅くしても良い。
【０００９】前記マスクは、前記第２の主面に形成され
る電極にオーミック接触を形成するためのコンタクト層
として用いられるようにしても良い。第２のガイド溝を
ガイドとして前記半導体ウェーハを劈開する工程におい
て、ラバーマットに載置した前記半導体ウェーハをラバ
ーロールで軽く押すことにより、複数の半導体素子が繋
がった複数のバーに劈開するようにしても良い。
る電極にオーミック接触を形成するためのコンタクト層
として用いられるようにしても良い。第２のガイド溝を
ガイドとして前記半導体ウェーハを劈開する工程におい
て、ラバーマットに載置した前記半導体ウェーハをラバ
ーロールで軽く押すことにより、複数の半導体素子が繋
がった複数のバーに劈開するようにしても良い。
【００１０】
【作用】半導体ウェーハの第１の主面に対向する第２の
主面に形成されたガイド溝は半導体ウェーハを正確に、
かつ、容易に劈開する。また、半導体ウェーハにＩｎＰ
基板を用いた場合において、マスク材としてＩｎＰ基板
の第２の主面にエピタキシャル成長させたＩｎＧａＡｓ
ＰもしくはＩｎＧａＡｓ薄膜を形成し、エッチャントは
塩酸をベースにした溶液を用いる。これは、ＩｎＰのみ
をエッチングする選択エッチャントである。ＩｎＰ基板
の第２の主面を（ /１００）面とすると、（０ /１ /
１）方向は、第１の主面側の（１００）面に形成したス
トライプ状の活性層方向とは直交する劈開面を形成する
（０１ /１）方向とは表裏の違いを除いて現実的に一致
する。第２の主面からこの方向にこのマスクと塩酸系エ
ッチャントを用いてガイド溝をエッチングすると、サイ
ドエッチ・フリーの鋭い矢尻状断面を持つ深い溝が形成
される。半導体ウェーハの第１の主面側（１００）面で
は、この垂直に深い溝は半導体レーザのストライプ方向
（（０１１）方向）にできる。第１の主面側の劈開面方
向（（０１ /１）方向）では、（１１１）Ａ面が斜めに
あらわれる浅いＶ溝しかできない。つまり、第１の主面
と第２の主面とでは、矢尻状断面を持つ深い垂直な溝の
できる方向は互いに逆になる。このマスクは、半導体ウ
ェーハから半導体レーザを形成してからは、半導体レー
ザのｐ側電極のコンタクト層として用いられる。
主面に形成されたガイド溝は半導体ウェーハを正確に、
かつ、容易に劈開する。また、半導体ウェーハにＩｎＰ
基板を用いた場合において、マスク材としてＩｎＰ基板
の第２の主面にエピタキシャル成長させたＩｎＧａＡｓ
ＰもしくはＩｎＧａＡｓ薄膜を形成し、エッチャントは
塩酸をベースにした溶液を用いる。これは、ＩｎＰのみ
をエッチングする選択エッチャントである。ＩｎＰ基板
の第２の主面を（ /１００）面とすると、（０ /１ /
１）方向は、第１の主面側の（１００）面に形成したス
トライプ状の活性層方向とは直交する劈開面を形成する
（０１ /１）方向とは表裏の違いを除いて現実的に一致
する。第２の主面からこの方向にこのマスクと塩酸系エ
ッチャントを用いてガイド溝をエッチングすると、サイ
ドエッチ・フリーの鋭い矢尻状断面を持つ深い溝が形成
される。半導体ウェーハの第１の主面側（１００）面で
は、この垂直に深い溝は半導体レーザのストライプ方向
（（０１１）方向）にできる。第１の主面側の劈開面方
向（（０１ /１）方向）では、（１１１）Ａ面が斜めに
あらわれる浅いＶ溝しかできない。つまり、第１の主面
と第２の主面とでは、矢尻状断面を持つ深い垂直な溝の
できる方向は互いに逆になる。このマスクは、半導体ウ
ェーハから半導体レーザを形成してからは、半導体レー
ザのｐ側電極のコンタクト層として用いられる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。この実施例では、例えば、ｐ型ＩｎＰ基板上に形
成されたＩｎＧａＡｓＰ／ＩｎＰ系半導体レーザに適用
した例を説明する。図１は、半導体ウェーハの斜視図で
ある。半導体レーザの基本構造は図６に示す従来例と同
様である。ただし、半導体ウェーハの厚さは従来例では
１００μｍ程度に対し、約３００μｍと厚くなってお
り、その裏面（第２の主面）には、約０．２μｍ厚のｐ
＋−ＩｎＧａＡｓＰからなるコンタクト層１００がエピ
タキシャル成長されている。このコンタクト層の組成比
は、Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy で表わされる（ただ
し、０＜ｘ＜１、０≦ｙ＜１）。半導体ウェーハは、２
００〜４００μｍの範囲の厚さを選択することができ
る。上限を越えると劈開し難くなり、下限を越えると素
子アレイの強度が著しく低下する。とくに、その厚さを
３２０〜３８０μｍの範囲に限定すると、素子アレイを
用いた半導体レーザの機械的な強度を向上させることが
できる。半導体レーザを構成するコンタクト層や活性層
などの半導体層は、従来方法と同様に、ＬＰＥ法あるい
は有機金属気相成長法（ＭＯＣＶＤ(Metal Organic Che
mical Vapor Deposition) ）などの方法が用いられる。
第１の主面に形成されるべきｎ側電極に対応してこの裏
側の（ /１００）面にｐ側電極１１を真空蒸着などの周
知の方法で形成する。ｐ側電極１１は、例えば、ＡｕＺ
ｎ／Ｔｉ／Ｐｔ／Ａｕなどの金属膜から構成されてい
る。
する。この実施例では、例えば、ｐ型ＩｎＰ基板上に形
成されたＩｎＧａＡｓＰ／ＩｎＰ系半導体レーザに適用
した例を説明する。図１は、半導体ウェーハの斜視図で
ある。半導体レーザの基本構造は図６に示す従来例と同
様である。ただし、半導体ウェーハの厚さは従来例では
１００μｍ程度に対し、約３００μｍと厚くなってお
り、その裏面（第２の主面）には、約０．２μｍ厚のｐ
＋−ＩｎＧａＡｓＰからなるコンタクト層１００がエピ
タキシャル成長されている。このコンタクト層の組成比
は、Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy で表わされる（ただ
し、０＜ｘ＜１、０≦ｙ＜１）。半導体ウェーハは、２
００〜４００μｍの範囲の厚さを選択することができ
る。上限を越えると劈開し難くなり、下限を越えると素
子アレイの強度が著しく低下する。とくに、その厚さを
３２０〜３８０μｍの範囲に限定すると、素子アレイを
用いた半導体レーザの機械的な強度を向上させることが
できる。半導体レーザを構成するコンタクト層や活性層
などの半導体層は、従来方法と同様に、ＬＰＥ法あるい
は有機金属気相成長法（ＭＯＣＶＤ(Metal Organic Che
mical Vapor Deposition) ）などの方法が用いられる。
第１の主面に形成されるべきｎ側電極に対応してこの裏
側の（ /１００）面にｐ側電極１１を真空蒸着などの周
知の方法で形成する。ｐ側電極１１は、例えば、ＡｕＺ
ｎ／Ｔｉ／Ｐｔ／Ａｕなどの金属膜から構成されてい
る。
【００１２】このｐ側電極１１は、まず、ＩｎＰ基板１
の第２の主面の全面に真空蒸着などにより形成する。次
に、この第２の主面の全面に形成されたｐ側電極は、エ
ッチングなどにより（０１ /１）方向に約５μｍ幅のス
トライプ状にパターニングされる。そして、その部分で
はｐ＋−ＩｎＧａＡｓＰ層１００がストライプ状に露出
される。次に、露出したストライプ状のｐ＋−ＩｎＧａ
ＡｓＰ層１００をエッチオフする。この時に、表側（第
１の主面）の（１００）面はワックスで保護する。次
に、塩酸系溶液からなるエッチャントを用い、ｐ＋−Ｉ
ｎＧａＡｓＰ層１００をマスクとして、深い先端が矢尻
状の断面を持つ第２のガイド溝３０を形成する。例え
ば、２００μｍ以上の深さまでこのエッチャントでウエ
ットエッチングし、残りの劈開すべき厚さを１００μｍ
とする。エッチング時間は、２０分程度である。エッチ
ング速度は、エッチャントの溶液の塩酸濃度やエッチン
グ温度にも影響されるが大体１０μｍ当たり１分の割合
でエッチングされる。
の第２の主面の全面に真空蒸着などにより形成する。次
に、この第２の主面の全面に形成されたｐ側電極は、エ
ッチングなどにより（０１ /１）方向に約５μｍ幅のス
トライプ状にパターニングされる。そして、その部分で
はｐ＋−ＩｎＧａＡｓＰ層１００がストライプ状に露出
される。次に、露出したストライプ状のｐ＋−ＩｎＧａ
ＡｓＰ層１００をエッチオフする。この時に、表側（第
１の主面）の（１００）面はワックスで保護する。次
に、塩酸系溶液からなるエッチャントを用い、ｐ＋−Ｉ
ｎＧａＡｓＰ層１００をマスクとして、深い先端が矢尻
状の断面を持つ第２のガイド溝３０を形成する。例え
ば、２００μｍ以上の深さまでこのエッチャントでウエ
ットエッチングし、残りの劈開すべき厚さを１００μｍ
とする。エッチング時間は、２０分程度である。エッチ
ング速度は、エッチャントの溶液の塩酸濃度やエッチン
グ温度にも影響されるが大体１０μｍ当たり１分の割合
でエッチングされる。
【００１３】劈開すべき部分は半導体レーザの共振面に
しなければならないので、この第２のガイド溝３０の第
２の主面からの深さは、第２の主面から活性層２の底面
までの深さより浅くしなければならない。その後、ｐ側
電極１１をシンタリング（熱処理）してオーミック接触
を得る。オーミック接触は、ｐ型ＩｎＰ基板１上よりも
ｐ＋−ＩｎＧａＡｓＰ層１００上の方がはるかに得やす
い。したがって、ＩｎＰ基板と電極間には低い接触抵抗
を得ることができる。ｐ側電極１１のシンタリング温度
は４３０℃であり、ｎ側電極のシンタリング温度（３５
０℃）より高いので、ｎ側電極１０はｐ側電極１１の後
に形成する。シンタリングは、極く短く３０秒から１分
程度行われる。そこで最後に第１の主面の（１００）面
側のｎ側電極１０を形成する。ｎ側電極１０は、例え
ば、ＡｕＧｅ／Ｎｉ／Ａｕの多層金属膜から構成され
る。素子アレイの状態で半導体レーザを使用する場合、
ｐ側電極１１は共通電極にするが、ｎ側電極１０は素子
毎に独立に駆動できるよう分離形成する必要がある。こ
のときのパターニングは、半導体基板が厚いため極めて
操作が容易になる。したがって、（０１１）方向の側面
が垂直な第１のガイド溝４０によって容易に形成され
る。これも個別素子に分離し易いように５０μｍ程に深
くし、第１の主面からの深さが、第１の主面から活性層
２の底面までの深さよりも深くしてある。
しなければならないので、この第２のガイド溝３０の第
２の主面からの深さは、第２の主面から活性層２の底面
までの深さより浅くしなければならない。その後、ｐ側
電極１１をシンタリング（熱処理）してオーミック接触
を得る。オーミック接触は、ｐ型ＩｎＰ基板１上よりも
ｐ＋−ＩｎＧａＡｓＰ層１００上の方がはるかに得やす
い。したがって、ＩｎＰ基板と電極間には低い接触抵抗
を得ることができる。ｐ側電極１１のシンタリング温度
は４３０℃であり、ｎ側電極のシンタリング温度（３５
０℃）より高いので、ｎ側電極１０はｐ側電極１１の後
に形成する。シンタリングは、極く短く３０秒から１分
程度行われる。そこで最後に第１の主面の（１００）面
側のｎ側電極１０を形成する。ｎ側電極１０は、例え
ば、ＡｕＧｅ／Ｎｉ／Ａｕの多層金属膜から構成され
る。素子アレイの状態で半導体レーザを使用する場合、
ｐ側電極１１は共通電極にするが、ｎ側電極１０は素子
毎に独立に駆動できるよう分離形成する必要がある。こ
のときのパターニングは、半導体基板が厚いため極めて
操作が容易になる。したがって、（０１１）方向の側面
が垂直な第１のガイド溝４０によって容易に形成され
る。これも個別素子に分離し易いように５０μｍ程に深
くし、第１の主面からの深さが、第１の主面から活性層
２の底面までの深さよりも深くしてある。
【００１４】図２に第１及び第２のガイド溝を形成した
半導体ウェーハの平面図を示す。この図にはＩｎＰ半導
体基板１に活性層２と両ガイド溝３０、４０のみを表示
し、他の詳細は、省略する。活性層２は、半導体ウェー
ハに埋め込まれ、ストライプ状に（０１１）方向に間隔
をおいて複数条形成されている。半導体基板１の表面
（第１の主面）には、半導体ウェーハを複数の半導体素
子に分離するための第１のガイド溝４０がストライプ状
に（０１１）方向に形成されている。このガイド溝４０
は、活性層２とは平行であり、平面的に見て活性層間に
配置されている。一方、共振面を形成するための第２の
ガイド溝３０は、半導体基板１の裏面（第２の主面）に
ストライプ状に（０１ /１）方向に形成されている。こ
のガイド溝４０は活性層２とは直角に配置されている。
このガイド溝４０は、例えば、深さ約１０μｍ、幅約３
０μｍとした。これは、割れ易いとアレイ化の妨げにな
り、割れにくいと劈開による歩留まりの低下が大きくな
るので、深さは、１０〜５０μｍ、幅は、２０〜３０μ
ｍ程度の範囲から選ぶのが好ましい。とくに、半導体レ
ーザがアレイ素子の場合において電気的なアイソレーシ
ョンとしての機能が大きく、また、素子の小型化の観点
からも上記数値範囲決められる。
半導体ウェーハの平面図を示す。この図にはＩｎＰ半導
体基板１に活性層２と両ガイド溝３０、４０のみを表示
し、他の詳細は、省略する。活性層２は、半導体ウェー
ハに埋め込まれ、ストライプ状に（０１１）方向に間隔
をおいて複数条形成されている。半導体基板１の表面
（第１の主面）には、半導体ウェーハを複数の半導体素
子に分離するための第１のガイド溝４０がストライプ状
に（０１１）方向に形成されている。このガイド溝４０
は、活性層２とは平行であり、平面的に見て活性層間に
配置されている。一方、共振面を形成するための第２の
ガイド溝３０は、半導体基板１の裏面（第２の主面）に
ストライプ状に（０１ /１）方向に形成されている。こ
のガイド溝４０は活性層２とは直角に配置されている。
このガイド溝４０は、例えば、深さ約１０μｍ、幅約３
０μｍとした。これは、割れ易いとアレイ化の妨げにな
り、割れにくいと劈開による歩留まりの低下が大きくな
るので、深さは、１０〜５０μｍ、幅は、２０〜３０μ
ｍ程度の範囲から選ぶのが好ましい。とくに、半導体レ
ーザがアレイ素子の場合において電気的なアイソレーシ
ョンとしての機能が大きく、また、素子の小型化の観点
からも上記数値範囲決められる。
【００１５】次に、ガイド溝が施された半導体ウェーハ
を複数の素子又は素子アレイに分離する方法を説明す
る。通常の方法は、図７に示す様なガイド治具を用い
る。半導体ウエーハの端から（０１ /１）方向の劈開線
に沿ってダイヤモンドカッターなどのスクライバーで機
械的に切れ込み５０を入れる。この劈開線にガイド治具
６０を当ててガイド溝３０（図１参照）に沿って一気に
割る。こうして、劈開面に沿った方向を長手とするバー
をつくる。劈開面は、共振面になるので、鏡面状に形成
される。その後、ガイド溝４０にそってバーをさらに半
導体素子毎、あるいはひとまとまりの半導体素子アレイ
として分離して素子化する。ただし、このガイド溝４０
に沿って形成した分離面は共振器面ではないので、それ
程綺麗な劈開面である必要がない。
を複数の素子又は素子アレイに分離する方法を説明す
る。通常の方法は、図７に示す様なガイド治具を用い
る。半導体ウエーハの端から（０１ /１）方向の劈開線
に沿ってダイヤモンドカッターなどのスクライバーで機
械的に切れ込み５０を入れる。この劈開線にガイド治具
６０を当ててガイド溝３０（図１参照）に沿って一気に
割る。こうして、劈開面に沿った方向を長手とするバー
をつくる。劈開面は、共振面になるので、鏡面状に形成
される。その後、ガイド溝４０にそってバーをさらに半
導体素子毎、あるいはひとまとまりの半導体素子アレイ
として分離して素子化する。ただし、このガイド溝４０
に沿って形成した分離面は共振器面ではないので、それ
程綺麗な劈開面である必要がない。
【００１６】この様に本発明では、半導体ウェーハの第
２の主面に劈開のためのガイド溝が形成されているの
で、すでに知られている劈開手段を用いて従来より容易
にさらに歩留まり良く半導体素子又は素子アレイを分離
することができる。例えば、従来では歩留りが悪いので
あまり使用されないゴムローラーによる方法も有効であ
る。図３は、この方法を示す断面図であり、これによっ
ても半導体基板１は、歩留まり良く分離をすることが可
能である。半導体基板１は、ラバーマット１２の上に載
置される。そして、その上をラバーロール１３で軽く押
すだけで、ガイド溝３０に沿って長いバーが分離され
る。また、共振面を形成するため第２のガイド溝３０の
端を強めにスクライプするだけでも簡単に長いバーを得
ることができる。この様に本発明の方法では、劈開が簡
単なので従来考えられなかった種々の分離方法が利用で
きる。このラバーロールを用いる方法は、従来の半導体
ウェーハに適用しても歩留まりが良くなかったが、本発
明の共振面を形成するための第２のガイド溝を有する半
導体ウェーハに適用すれば高歩留まりが可能になる。さ
らに、従来より３倍も厚いのでバーそのものの強度も十
分であり、機械的強度の強い素子アレイが、光パラレル
リンクなどに利用することができる。また、従来のよう
に半導体ウェーハを１００μｍ程度までエッチングしな
いで、インゴットからスライスしたままの状態で使用す
るので、製造工程が簡単になる。
２の主面に劈開のためのガイド溝が形成されているの
で、すでに知られている劈開手段を用いて従来より容易
にさらに歩留まり良く半導体素子又は素子アレイを分離
することができる。例えば、従来では歩留りが悪いので
あまり使用されないゴムローラーによる方法も有効であ
る。図３は、この方法を示す断面図であり、これによっ
ても半導体基板１は、歩留まり良く分離をすることが可
能である。半導体基板１は、ラバーマット１２の上に載
置される。そして、その上をラバーロール１３で軽く押
すだけで、ガイド溝３０に沿って長いバーが分離され
る。また、共振面を形成するため第２のガイド溝３０の
端を強めにスクライプするだけでも簡単に長いバーを得
ることができる。この様に本発明の方法では、劈開が簡
単なので従来考えられなかった種々の分離方法が利用で
きる。このラバーロールを用いる方法は、従来の半導体
ウェーハに適用しても歩留まりが良くなかったが、本発
明の共振面を形成するための第２のガイド溝を有する半
導体ウェーハに適用すれば高歩留まりが可能になる。さ
らに、従来より３倍も厚いのでバーそのものの強度も十
分であり、機械的強度の強い素子アレイが、光パラレル
リンクなどに利用することができる。また、従来のよう
に半導体ウェーハを１００μｍ程度までエッチングしな
いで、インゴットからスライスしたままの状態で使用す
るので、製造工程が簡単になる。
【００１７】次に、図４を参照して、実施例で説明した
半導体ウェーハを劈開して得た半導体チップに形成した
半導体レーザを説明する。この半導体チップは、単体の
半導体レーザが形成されている。Ａ側面及びその対向す
る側面は、劈開をするためのガイド溝３０により劈開し
て得た面であり、その上位領域Ｃの劈開面は、鏡面にな
っており、下位領域Ｄの第２のガイド溝３０があった部
分は鏡面になっていない。Ａ側面に隣り合うＢ側面及び
その対向する側面は、半導体素子を分離するための第１
のガイド溝４０により形成された面であり、とくに鏡面
である必要はない。図は、光通信用のＩｎＧａＡｓＰ／
ＩｎＰ系半導体レーザの斜視図である。ｐ型（１００）
ＩｎＰ基板１の上にストライプ状の複数の発光領域兼導
波路（活性層）２が結晶成長により形成されている。成
長法としては、ＬＰＥやＭＢＥ、ＭＯＣＶＤなどを用
い、以下の化合物半導体層の形成にも順次このような方
法を用いる。活性層２は、アンドープドＩｎＧａＡｓＰ
系の化合物半導体から構成されている。その組成は、Ｉ
ｎ1-x Ｇａx Ａｓ1-y Ｐy で表わされる（０＜ｘ、ｙ＜
１）。この活性層２の上にはクラッド層であるｎ型Ｉｎ
Ｐ層３と、このクラッド層の上にコンタクト層であるｎ
型ＩｎＧａＡｓＰ層４を積層する。そして活性層２の両
サイドには、電流ブロック層となるｐ型ＩｎＰ層５と、
ｎ型ＩｎＰ層６と、ｐ型ＩｎＰ層とを積層して活性層２
を埋める。
半導体ウェーハを劈開して得た半導体チップに形成した
半導体レーザを説明する。この半導体チップは、単体の
半導体レーザが形成されている。Ａ側面及びその対向す
る側面は、劈開をするためのガイド溝３０により劈開し
て得た面であり、その上位領域Ｃの劈開面は、鏡面にな
っており、下位領域Ｄの第２のガイド溝３０があった部
分は鏡面になっていない。Ａ側面に隣り合うＢ側面及び
その対向する側面は、半導体素子を分離するための第１
のガイド溝４０により形成された面であり、とくに鏡面
である必要はない。図は、光通信用のＩｎＧａＡｓＰ／
ＩｎＰ系半導体レーザの斜視図である。ｐ型（１００）
ＩｎＰ基板１の上にストライプ状の複数の発光領域兼導
波路（活性層）２が結晶成長により形成されている。成
長法としては、ＬＰＥやＭＢＥ、ＭＯＣＶＤなどを用
い、以下の化合物半導体層の形成にも順次このような方
法を用いる。活性層２は、アンドープドＩｎＧａＡｓＰ
系の化合物半導体から構成されている。その組成は、Ｉ
ｎ1-x Ｇａx Ａｓ1-y Ｐy で表わされる（０＜ｘ、ｙ＜
１）。この活性層２の上にはクラッド層であるｎ型Ｉｎ
Ｐ層３と、このクラッド層の上にコンタクト層であるｎ
型ＩｎＧａＡｓＰ層４を積層する。そして活性層２の両
サイドには、電流ブロック層となるｐ型ＩｎＰ層５と、
ｎ型ＩｎＰ層６と、ｐ型ＩｎＰ層とを積層して活性層２
を埋める。
【００１８】この埋込み層構造中の電流ブロック層には
逆バイアス結合８が形成され、この結合が活性層２の両
脇を流れようとする電流をブロックする。ｎ型ＩｎＧａ
ＡｓＰコンタクト層４の上には、オーミック性のｎ側電
極１０が真空蒸着などにより形成されている。ｎ側電極
１０は、ＡｕＧｅ／Ｎｉ／Ａｕの多層の金属膜から構成
されている。また、ｐ型ＩｎＰ基板１には、ｎ側電極１
０とは反対側に、ｐ側電極１１が真空蒸着などにより形
成されている。ｐ側電極１１は、ＡｕＺｎ／Ｔｉ／Ｐｔ
／Ａｕなどの金属膜から構成されている。ＩｎＰ基板１
とｐ側電極１１との間には、ｐ＋−ＩｎＧａＡｓＰのコ
ンタクト層１００が介在している。電流ブロック層の存
在によってｎ側電極１０とｐ側電極１１間の電流は、順
接合である活性層２部分のみに流れる。この半導体レー
ザは、コンタクト層であるｐ＋−ＩｎＧａＡｓＰ層１０
０がｐ側電極１１のオーミック接触を確実にしている。
また、従来より厚いので、機械的強度が向上する。
逆バイアス結合８が形成され、この結合が活性層２の両
脇を流れようとする電流をブロックする。ｎ型ＩｎＧａ
ＡｓＰコンタクト層４の上には、オーミック性のｎ側電
極１０が真空蒸着などにより形成されている。ｎ側電極
１０は、ＡｕＧｅ／Ｎｉ／Ａｕの多層の金属膜から構成
されている。また、ｐ型ＩｎＰ基板１には、ｎ側電極１
０とは反対側に、ｐ側電極１１が真空蒸着などにより形
成されている。ｐ側電極１１は、ＡｕＺｎ／Ｔｉ／Ｐｔ
／Ａｕなどの金属膜から構成されている。ＩｎＰ基板１
とｐ側電極１１との間には、ｐ＋−ＩｎＧａＡｓＰのコ
ンタクト層１００が介在している。電流ブロック層の存
在によってｎ側電極１０とｐ側電極１１間の電流は、順
接合である活性層２部分のみに流れる。この半導体レー
ザは、コンタクト層であるｐ＋−ＩｎＧａＡｓＰ層１０
０がｐ側電極１１のオーミック接触を確実にしている。
また、従来より厚いので、機械的強度が向上する。
【００１９】また、半導体ウェーハは、第２のガイド溝
３０で劈開して複数の素子が繋がったままのバーの状態
で使用することもできる。図５はその素子アレイの一例
であり、３つの素子を使用している。これらの素子
は、第１のガイド溝４０から分離されておらず少なくと
も下位領域Ｄは、一体的に繋がっている。計算機間、或
いはボード間を高速で接続するために必要な光インター
コネクト技術に用いる光パラレルリンク用半導体レーザ
アレイがそれであり、ｐ側電極は共通にし、ｎ側電極は
各素子ごとに独立して配置される。この場合も半導体ウ
ェーハを厚いままの状態で使用するので、バーの強度も
十分確保できる。このように５ｃｍを越える長さのバー
を切り出すことが可能となった。さらに、ｐ型ＩｎＰ基
板上に形成した半導体レーザでは、良好なｐ側オーミッ
ク接触が容易に得られる。
３０で劈開して複数の素子が繋がったままのバーの状態
で使用することもできる。図５はその素子アレイの一例
であり、３つの素子を使用している。これらの素子
は、第１のガイド溝４０から分離されておらず少なくと
も下位領域Ｄは、一体的に繋がっている。計算機間、或
いはボード間を高速で接続するために必要な光インター
コネクト技術に用いる光パラレルリンク用半導体レーザ
アレイがそれであり、ｐ側電極は共通にし、ｎ側電極は
各素子ごとに独立して配置される。この場合も半導体ウ
ェーハを厚いままの状態で使用するので、バーの強度も
十分確保できる。このように５ｃｍを越える長さのバー
を切り出すことが可能となった。さらに、ｐ型ＩｎＰ基
板上に形成した半導体レーザでは、良好なｐ側オーミッ
ク接触が容易に得られる。
【００２０】
【発明の効果】本発明は、以上のような構成により、半
導体ウェーハを正確に、かつ容易に劈開することができ
る。半導体ウエーハは厚いままで使用されるので、半導
体ウェーハを薄くする研磨工程を省略でき、また、半導
体装置の機械的強度を向上させることができる。さら
に、ｐ型ＩｎＰ基板上に形成した半導体レーザでは、良
好なｐ側オーミック接触が容易に得られる。
導体ウェーハを正確に、かつ容易に劈開することができ
る。半導体ウエーハは厚いままで使用されるので、半導
体ウェーハを薄くする研磨工程を省略でき、また、半導
体装置の機械的強度を向上させることができる。さら
に、ｐ型ＩｎＰ基板上に形成した半導体レーザでは、良
好なｐ側オーミック接触が容易に得られる。
【図１】本発明に用いる半導体ウェーハの斜視図。
【図２】図１の半導体ウェーハの平面図。
【図３】本発明の半導体ウエーハを劈開する方法を示す
断面図。
断面図。
【図４】本発明の半導体レーザの斜視図。
【図５】本発明の素子アレイで構成される半導体レーザ
の斜視図
の斜視図
【図６】従来の半導体ウェーハの斜視図。
【図７】図６の従来の半導体ウエーハを劈開する方法を
示す斜視図。
示す斜視図。
１ ｐ型ＩｎＰ基板
２ アンドープドＩｎＧａＡｓＰ活性層
３ ｎ型ＩｎＰ層
４ ｎ型ＩｎＧａＡｓＰ層
５ ｐ型ＩｎＰ層
６ ｎ型ＩｎＰ層
７ ｐ型ＩｎＰ層
８ 逆バイアス接合
１０ ｎ側電極
１１ ｐ側電極
１２ ラバーマット
１３ ラバーローラー
３０ 第２のガイド溝（共振面を形成するための
ガイド溝） ４０ 第１のガイド溝（素子を分離するためのガ
イド溝） ５０ 劈開用切れ込み ６０ 劈開用ガイド治具 １００ ｐ＋−ＩｎＧａＡｓＰ層
ガイド溝） ４０ 第１のガイド溝（素子を分離するためのガ
イド溝） ５０ 劈開用切れ込み ６０ 劈開用ガイド治具 １００ ｐ＋−ＩｎＧａＡｓＰ層
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01S 5/02
H01L 21/306
H01L 33/00
Claims (4)
- 【請求項１】 半導体ウェーハの第１の主面に、エッチ
ングによりこの半導体ウェーハを複数の半導体素子に分
離するための第１のガイド溝を形成する工程と、 前記半導体ウェーハの第２の主面にマスクを形成する工
程と、 前記マスクを介在させて垂直に深くエッチングできるエ
ッチャントを用いて前記第２の主面をエッチングし、前
記第２の主面から前記半導体ウェーハ内部の所定の深さ
まで、共振面を形成するための第２のガイド溝を形成す
る工程と、 これら第１及び第２のガイド溝をガイドとして前記半導
体ウェーハを劈開し、複数の半導体素子に分離する工程
とを備え、前記半導体ウェーハは、前記第２の主面が（ /１００）
面であるＩｎＰ半導体であり、前記マスクが、ＩｎＧａ
Ａｓ又はＩｎＧａＡｓＰ半導体層であり、前記エッチャ
ントは、塩酸を含み、前記第２のガイド溝の側面は、
（０ /１ /１）面を有しており、前記マスクを用いて前
記第２のガイド溝を形成する際に実質的にサイドエッチ
ングのないエッチングが行われること を特徴とする半導
体装置の製造方法。 - 【請求項２】 前記半導体ウェーハには、ストライプ状
の活性層が形成されており、前記第２のガイド溝の前記
第２の主面からの深さは、前記活性層の前記第２の主面
からの深さより浅いことを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】 前記マスクは、前記第２の主面に形成さ
れる電極にオーミック接触を形成するためのコンタクト
層として用いられることを特徴とする請求項１又は請求
項２に記載の半導体装置の製造方法。 - 【請求項４】 第２のガイド溝をガイドとして前記半導
体ウェーハを劈開する工程において、ラバーマットに載
置した前記半導体ウェーハをラバーロールで軽く押すこ
とにより、複数の半導体素子が繋がった複数のバーに劈
開することを特徴とする請求項１乃至請求項３のいずれ
かに記載の半導体装置の製造方法。
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| DE69204828T2 (de) * | 1992-06-09 | 1996-05-02 | Ibm | Herstellung von Laserdioden mit durch Spaltung erzeugten Stirnflächen auf einem vollständigen Wafer. |
-
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- 1995-10-12 US US08/542,029 patent/US5780320A/en not_active Expired - Fee Related
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