JP2871635B2 - 半導体レーザおよびその製造方法 - Google Patents
半導体レーザおよびその製造方法Info
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- H01S5/227—Buried mesa structure ; Striped active layer
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- H01S5/2277—Buried mesa structure ; Striped active layer mesa created by etching double channel planar buried heterostructure [DCPBH] laser
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Description
【０００１】
【発明の属する技術分野】本発明は半導体レーザに関
し、特に高出力アナログ変調用半導体レーザに関する。
し、特に高出力アナログ変調用半導体レーザに関する。
【０００２】
【従来の技術】近年、移動体通信システムや光ＣＡＴＶ
システムなどにサブキャリア多重（アナログ変調）光伝
送方式が適用されており、その光源には相互変調歪の小
さいアナログ変調用半導体レーザが要求されている。例
えば、８０チャンネルＣＡＴＶシステムでは１チャンネ
ルあたりの光変調度を３．５％として、複合２次歪（ｃ
ｏｍｐｏｓｉｔｅ ｓｅｃｏｎｄ ｏｒｄｅｒ ｄｉｓ
ｔｏｒｔｉｏｎ；ＣＳＯ）が−６０ｄＢｃ以下、複合３
次歪（ｃｏｍｐｏｓｉｔｅ ｔｒｉｐｌｅ ｂｅａｔ；
ＣＴＢ）が−６５ｄＢｃ以下という低歪特性を満足する
必要がある。さらに、一台の送信機でより多くの加入者
に映像分配できるように３０ｍＷ以上の高出力特性も同
時に求められている。また、−２５℃から６５℃の温度
範囲で用いることも検討されている。
システムなどにサブキャリア多重（アナログ変調）光伝
送方式が適用されており、その光源には相互変調歪の小
さいアナログ変調用半導体レーザが要求されている。例
えば、８０チャンネルＣＡＴＶシステムでは１チャンネ
ルあたりの光変調度を３．５％として、複合２次歪（ｃ
ｏｍｐｏｓｉｔｅ ｓｅｃｏｎｄ ｏｒｄｅｒ ｄｉｓ
ｔｏｒｔｉｏｎ；ＣＳＯ）が−６０ｄＢｃ以下、複合３
次歪（ｃｏｍｐｏｓｉｔｅ ｔｒｉｐｌｅ ｂｅａｔ；
ＣＴＢ）が−６５ｄＢｃ以下という低歪特性を満足する
必要がある。さらに、一台の送信機でより多くの加入者
に映像分配できるように３０ｍＷ以上の高出力特性も同
時に求められている。また、−２５℃から６５℃の温度
範囲で用いることも検討されている。
【０００３】一方、分布帰還型半導体レーザの（ＤＦＢ
レーザ）は発振の単一モード性に優れ、アナログ変調用
光源として広く用いられている。ＤＦＢレーザにおける
相互変調歪の原因は、電流−光出力特性の非線形性であ
り、これには共振器方向の電界強度分布の不均一性や緩
和振動の影響などが寄与する。特に高温時あるいは高出
力時には、半導体レーザの素子容量に起因する高周波漏
れ電流や、活性層脇を流れる漏れ電流、および電流ブロ
ック層の耐圧特性によるレーザの光出力飽和が電流―光
出力特性の非線形性に寄与し、相互変調歪の原因とな
る。
レーザ）は発振の単一モード性に優れ、アナログ変調用
光源として広く用いられている。ＤＦＢレーザにおける
相互変調歪の原因は、電流−光出力特性の非線形性であ
り、これには共振器方向の電界強度分布の不均一性や緩
和振動の影響などが寄与する。特に高温時あるいは高出
力時には、半導体レーザの素子容量に起因する高周波漏
れ電流や、活性層脇を流れる漏れ電流、および電流ブロ
ック層の耐圧特性によるレーザの光出力飽和が電流―光
出力特性の非線形性に寄与し、相互変調歪の原因とな
る。
【０００４】このような問題に対して、例えば１９９３
年１２月、フジツウ・サイエンティフィック・アンド・
テクニカル・ジャーナル、第２９巻、第４号（ＦＵＪＩ
ＴＳＵ ＳＣＩＥＮＴＩＦＩＣ ＡＮＤ ＴＥＣＨＮＩ
ＣＡＬ ＪＯＵＲＮＡＬ，ＶＯＬ．２９，ＮＯ．４，Ｄ
ＥＣＥＭＢＥＲ，１９９３）には、素子容量を低くする
ために電極メサの幅を狭く形成することにより、漏れ電
流に起因する相互変調歪を低減する技術が記載されてい
る。図１５は従来の半導体レーザの一例である。図１５
（ａ）では、活性層１はｐ−ＩｎＰ電流ブロック層４、
ｎ−ＩｎＰ電流ブロック層５、ｐ−ＩｎＰ埋め込み層６
からなるＰＢＨ（ｐｌａｎａｒ ｂｕｒｉｅｄ ｈｅｔ
ｅｒｏｓｔｒｕｃｔｕｒｅ）構造で埋め込まれている。
このような構造では、電流ブロツク層の接合容量が漏れ
電流に寄与するために、電極メサ１１で狭まれた領域の
幅（電極メサ幅、Ｗｍ）を７μｍ以下にすれば漏れ電流
に起因する相互変調歪を低減できるとされている。
年１２月、フジツウ・サイエンティフィック・アンド・
テクニカル・ジャーナル、第２９巻、第４号（ＦＵＪＩ
ＴＳＵ ＳＣＩＥＮＴＩＦＩＣ ＡＮＤ ＴＥＣＨＮＩ
ＣＡＬ ＪＯＵＲＮＡＬ，ＶＯＬ．２９，ＮＯ．４，Ｄ
ＥＣＥＭＢＥＲ，１９９３）には、素子容量を低くする
ために電極メサの幅を狭く形成することにより、漏れ電
流に起因する相互変調歪を低減する技術が記載されてい
る。図１５は従来の半導体レーザの一例である。図１５
（ａ）では、活性層１はｐ−ＩｎＰ電流ブロック層４、
ｎ−ＩｎＰ電流ブロック層５、ｐ−ＩｎＰ埋め込み層６
からなるＰＢＨ（ｐｌａｎａｒ ｂｕｒｉｅｄ ｈｅｔ
ｅｒｏｓｔｒｕｃｔｕｒｅ）構造で埋め込まれている。
このような構造では、電流ブロツク層の接合容量が漏れ
電流に寄与するために、電極メサ１１で狭まれた領域の
幅（電極メサ幅、Ｗｍ）を７μｍ以下にすれば漏れ電流
に起因する相互変調歪を低減できるとされている。
【０００５】しかしながら、従来の半導体レーザでは高
温時、高出力時に相互変調歪が大きいという問題点があ
った。このため３０ｍＷを越える出力を要求するＣＡＴ
Ｖシステムなどには適用できなかった。また、広い温度
範囲での相互変調歪特性の安定性が十分ではなかった。
その理由は、まず、ＰＢＨ構造の半導体レーザでは、高
温時、高出力時における電流ブロック層の耐圧特性が十
分ではないために、光出力の飽和が顕著になることにあ
る。さらに、通常のＰＢＨ構造の半導体レーザの製造方
法ではｎ−ＩｎＰ電流ブロック層５と活性層１の間隔を
高精度で制御することが困難なため、活性層の脇を流れ
る漏れ電流を十分に小さくできない。このため、高温
時、高出力時の電流一光出力特性の線形性が十分ではな
かった。これに対して、例えば１９９３年、エレクトロ
ニクス・レターズ、第１８巻、第２２号（ＥＬＥＣＴＲ
ＯＮＩＣＳ ＬＥＴＴＥＲＳ，ＶＯＬ．１８，ＮＯ．２
２，１９８２）にはＤＣ−ＰＢＨ（ｄｏｕｂｌｅ ｃｈ
ａｎｎｅｌ ｐｌａｎａｒｂｕｒｉｅｄ ｈｅｔｅｒｏ
ｓｔｒｕｃｔｕｒｅ）レーザが提案されている。これは
図１５(b)に示すように、活性層１の脇のチャネル３の
外側に活性層１と層構造を同じくする再結合層２を有す
る半導体レーザであり、高温、高出力での動作特性が比
較的優れるものである。また、ｎ−ＩｎＰ電流ブロック
層５と活性層１の間隔を高精度で制御できるために、活
性層の脇を流れる漏れ電流を十分に小さくできるという
利点もある。
温時、高出力時に相互変調歪が大きいという問題点があ
った。このため３０ｍＷを越える出力を要求するＣＡＴ
Ｖシステムなどには適用できなかった。また、広い温度
範囲での相互変調歪特性の安定性が十分ではなかった。
その理由は、まず、ＰＢＨ構造の半導体レーザでは、高
温時、高出力時における電流ブロック層の耐圧特性が十
分ではないために、光出力の飽和が顕著になることにあ
る。さらに、通常のＰＢＨ構造の半導体レーザの製造方
法ではｎ−ＩｎＰ電流ブロック層５と活性層１の間隔を
高精度で制御することが困難なため、活性層の脇を流れ
る漏れ電流を十分に小さくできない。このため、高温
時、高出力時の電流一光出力特性の線形性が十分ではな
かった。これに対して、例えば１９９３年、エレクトロ
ニクス・レターズ、第１８巻、第２２号（ＥＬＥＣＴＲ
ＯＮＩＣＳ ＬＥＴＴＥＲＳ，ＶＯＬ．１８，ＮＯ．２
２，１９８２）にはＤＣ−ＰＢＨ（ｄｏｕｂｌｅ ｃｈ
ａｎｎｅｌ ｐｌａｎａｒｂｕｒｉｅｄ ｈｅｔｅｒｏ
ｓｔｒｕｃｔｕｒｅ）レーザが提案されている。これは
図１５(b)に示すように、活性層１の脇のチャネル３の
外側に活性層１と層構造を同じくする再結合層２を有す
る半導体レーザであり、高温、高出力での動作特性が比
較的優れるものである。また、ｎ−ＩｎＰ電流ブロック
層５と活性層１の間隔を高精度で制御できるために、活
性層の脇を流れる漏れ電流を十分に小さくできるという
利点もある。
【０００６】
【発明が解決しようとする課題】しかし、上述の特長を
有するＤＣ−ＰＢＨレーザであっても、高温、高出力時
の相互変調歪性はなお不十分であった。その理由は、再
結合層２による静電容量が大きいために、再結合層２を
介する高周波漏れ電流が大きいからである。
有するＤＣ−ＰＢＨレーザであっても、高温、高出力時
の相互変調歪性はなお不十分であった。その理由は、再
結合層２による静電容量が大きいために、再結合層２を
介する高周波漏れ電流が大きいからである。
【０００７】本発明は、従来技術の有する上記課題を解
決し、高温、高出力時においても相互変調歪の低いアナ
ログ変調用半導体レーザを提供することにある。
決し、高温、高出力時においても相互変調歪の低いアナ
ログ変調用半導体レーザを提供することにある。
【０００８】
【課題を解決するための手段】本発明のＤＣ−ＰＢＨ半
導体レーザは、電極メサ（図１の１１）の幅Ｗｍを１０
μｍ以下とすることにより、活性層脇の漏れ電流を効果
的に低減している。また、電極メサ（図１の１１）の幅
Ｗｍを５μｍ以上とすることにより、素子の低抵抗化を
図り信頼性を向上させている。また、再結合層（図１の
２）の幅Ｗｒを０．１μｍ以上とすることにより、電流
ブロック層の耐圧特性を改善し、飽和出力を向上させて
いる。また、基板と同じ導電型の電流ブロック層（図１
の５）の端部と活性層（図１の１）端部の間隔を０．０
１μｍ以上０．５μｍ以下とすることにより、活性層脇
の漏れ電流を効果的に低減している。また、前記電極メ
サ部分の頂上における電極メサ幅を活性層を含む層にお
ける電極メサ幅よりも広くなるにすることにより、素子
の低抵抗化を図り信頼性を向上させている。
導体レーザは、電極メサ（図１の１１）の幅Ｗｍを１０
μｍ以下とすることにより、活性層脇の漏れ電流を効果
的に低減している。また、電極メサ（図１の１１）の幅
Ｗｍを５μｍ以上とすることにより、素子の低抵抗化を
図り信頼性を向上させている。また、再結合層（図１の
２）の幅Ｗｒを０．１μｍ以上とすることにより、電流
ブロック層の耐圧特性を改善し、飽和出力を向上させて
いる。また、基板と同じ導電型の電流ブロック層（図１
の５）の端部と活性層（図１の１）端部の間隔を０．０
１μｍ以上０．５μｍ以下とすることにより、活性層脇
の漏れ電流を効果的に低減している。また、前記電極メ
サ部分の頂上における電極メサ幅を活性層を含む層にお
ける電極メサ幅よりも広くなるにすることにより、素子
の低抵抗化を図り信頼性を向上させている。
【０００９】
【００１０】
【００１１】
【００１２】また、本発明のＤＣ−ＰＢＨ半導体レーザ
の製造方法は、埋め込み成長によりＤＣ−ＰＢＨ構造を
形成する工程と、基板に達する深さを有し活性層および
再結合層を挟む一対の電極分離溝を形成する工程と、前
記再結合層を選択的にエッチングする工程とを含むこと
を特徴とする。このため、活性層を含む層におけるメサ
幅を狭くしつつメサ部分の頂上におけるメサ幅を広くと
ることができ、活性層脇の漏れ電流を低減し、かつ、素
子の低抵抗化を図ることができる。
の製造方法は、埋め込み成長によりＤＣ−ＰＢＨ構造を
形成する工程と、基板に達する深さを有し活性層および
再結合層を挟む一対の電極分離溝を形成する工程と、前
記再結合層を選択的にエッチングする工程とを含むこと
を特徴とする。このため、活性層を含む層におけるメサ
幅を狭くしつつメサ部分の頂上におけるメサ幅を広くと
ることができ、活性層脇の漏れ電流を低減し、かつ、素
子の低抵抗化を図ることができる。
【００１３】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の半導
体レーザの一例について断面構造を模式的に示したもの
である。活性層１はｐ−ＩｎＰ電流ブロツク層４とｎ−
ＩｎＰ電流ブロック層５とｐ−ＩｎＰ埋め込み層６によ
りＤＣ−ＰＢＨ構造で埋め込まれている。また、ｎ−Ｉ
ｎＰ基板１２に達する深さの電極分離溝８の間に形成さ
れている電極メサ１１には、活性層１および活性層１と
層構造を同じくする再結合層２が含まれている。
て図面を参照して詳細に説明する。図１は本発明の半導
体レーザの一例について断面構造を模式的に示したもの
である。活性層１はｐ−ＩｎＰ電流ブロツク層４とｎ−
ＩｎＰ電流ブロック層５とｐ−ＩｎＰ埋め込み層６によ
りＤＣ−ＰＢＨ構造で埋め込まれている。また、ｎ−Ｉ
ｎＰ基板１２に達する深さの電極分離溝８の間に形成さ
れている電極メサ１１には、活性層１および活性層１と
層構造を同じくする再結合層２が含まれている。
【００１４】次に、図１の半導体レーザの特性について
図２を参照して説明する。図２は電極メサ幅（図１のＷ
ｍ）と８０チャンネルのＣＡＴＶ信号で変調した場合の
３０ｍＷ光出力時のＣＳＯの関係を示したものである。
ＣＳＯはＤＣ−ＰＢＨ埋め込み構造を電気的等価回路に
置き換えて計算したものである。計算では、活性層幅
（図１のＷａ）は１．５μｍとし、チャネル幅（図１の
Ｗｃｈ）と再結合層幅（図１のＷｒ）の比をＷｃｈ：Ｗ
ｒ＝１：１になるような構造を用いた。また、ｎ−Ｉｎ
Ｐ電流ブロック層端部と活性層端部の間の幅（活性層脇
リークパス幅）は０．２μｍとした。図２を参照する
と、電極メサ幅が広いほどＣＳＯが増大する傾向がある
が、これは電極メサ幅が広いほど再結合層およびｐｎ接
合の容量が増大し、これらの容量を介する高周波漏れ電
流が増大するためである。計算によればＣＳＯ＜−６０
ｄＢｃを満足するためには、電極メサ幅、すなわち活性
層を含む層における電極メサ幅（図１のＷｍ）は、１０
μｍより狭くする必要がある。
図２を参照して説明する。図２は電極メサ幅（図１のＷ
ｍ）と８０チャンネルのＣＡＴＶ信号で変調した場合の
３０ｍＷ光出力時のＣＳＯの関係を示したものである。
ＣＳＯはＤＣ−ＰＢＨ埋め込み構造を電気的等価回路に
置き換えて計算したものである。計算では、活性層幅
（図１のＷａ）は１．５μｍとし、チャネル幅（図１の
Ｗｃｈ）と再結合層幅（図１のＷｒ）の比をＷｃｈ：Ｗ
ｒ＝１：１になるような構造を用いた。また、ｎ−Ｉｎ
Ｐ電流ブロック層端部と活性層端部の間の幅（活性層脇
リークパス幅）は０．２μｍとした。図２を参照する
と、電極メサ幅が広いほどＣＳＯが増大する傾向がある
が、これは電極メサ幅が広いほど再結合層およびｐｎ接
合の容量が増大し、これらの容量を介する高周波漏れ電
流が増大するためである。計算によればＣＳＯ＜−６０
ｄＢｃを満足するためには、電極メサ幅、すなわち活性
層を含む層における電極メサ幅（図１のＷｍ）は、１０
μｍより狭くする必要がある。
【００１５】図３（ａ）は、図１の半導体レーザについ
て、漏れ電流を考慮した電流―光出力特性を計算したも
のである。再結合層幅（Ｗｒ）をパラメータとして２次
元光デバイスシミュレータを用いて計算した。活性層幅
（Ｗａ）と電極メサ（Ｗｍ）をそれぞれ１．５μｍと１
０μｍとし、ｎ−ＩｎＰ電流ブロック層と活性層の間の
幅（活性層脇リークパス幅）を０．２μｍとして、チャ
ネル幅（Ｗｃｈ）と再結合層幅（Ｗｒ）を変化させた素
子について計算している。図３（ｂ）はこのときの再結
合層幅（Ｗｒ）と計算で得られた電流―光出力特性の線
形性に基づいて求めたＣＳＯの関係を示したものであ
る。図３（ｂ）を参照すると、再結合層（Ｗｒ）が広く
なるほどＣＳＯが減少することがわかる。これは、再結
合層により電流ブロック層の耐圧特性が向上し、飽和光
出力が高くなり、電流−光出力特性の線形性が改善され
るためである。従来のＰＢＨレーザは図３においてＷｒ
＝０の場合に相当し、ＣＳＯ＜−６０ｄＢｃを満足でき
ない。これは、従来のＰＢＨレーザでは電流ブロック層
の耐圧特性が十分ではなく、飽和光出力が低いためであ
る。一方、ＤＣ−ＰＢＨの場合、再結合層幅（Ｗｒ）を
０．１μｍより広くすれば、電流ブロック層の耐圧特性
の向上により、ＣＳＯ＜−６０ｄＢｃを満足することが
できる。再結合層幅が増大すると静電容量が増加し、再
結合層を介する高周波漏れ電流の発生をもたらす原因と
もなるが、図３の例のように電極メサ幅（Ｗｍ）を１０
μｍと狭くとった場合には、上記作用よりもむしろ再結
合層幅（Ｗｒ）の増大による電流ブロック層の耐圧特性
の向上の効果が大きくなり、ＣＳＯの減少をもたらすこ
ととなる。すなわち、電極メサ幅（Ｗｍ）を１０μｍ以
下とすることにより静電容量を小さくした上で再結合層
幅（Ｗｒ）を極力大きくとることが、ＣＳＯ減少の観点
から好ましいことになる。なお、電極メサ幅（Ｗｍ）、
活性層幅（Ｗａ）、チャネル幅（Ｗｃｈ）および再結合
層幅（Ｗｒ）はＷｍ＝Ｗａ＋２×Ｗｃｈ＋２×Ｗｒなる
関係を満たすことから、電極メサ幅（Ｗｍ）を１０μｍ
以下とすれば再結合層幅（Ｗｒ）は自ずと上限値を有す
ることとなる。以上の結果をまとめると、電極メサ幅
（Ｗｍ）を１０μｍより狭く、再結合層幅（Ｗｒ）を
０．１μｍより広くなるようにすれば、光出力３０ｍＷ
でＣＳＯ＜−６０ｄＢｃを満足する半導体レーザが実現
できる。
て、漏れ電流を考慮した電流―光出力特性を計算したも
のである。再結合層幅（Ｗｒ）をパラメータとして２次
元光デバイスシミュレータを用いて計算した。活性層幅
（Ｗａ）と電極メサ（Ｗｍ）をそれぞれ１．５μｍと１
０μｍとし、ｎ−ＩｎＰ電流ブロック層と活性層の間の
幅（活性層脇リークパス幅）を０．２μｍとして、チャ
ネル幅（Ｗｃｈ）と再結合層幅（Ｗｒ）を変化させた素
子について計算している。図３（ｂ）はこのときの再結
合層幅（Ｗｒ）と計算で得られた電流―光出力特性の線
形性に基づいて求めたＣＳＯの関係を示したものであ
る。図３（ｂ）を参照すると、再結合層（Ｗｒ）が広く
なるほどＣＳＯが減少することがわかる。これは、再結
合層により電流ブロック層の耐圧特性が向上し、飽和光
出力が高くなり、電流−光出力特性の線形性が改善され
るためである。従来のＰＢＨレーザは図３においてＷｒ
＝０の場合に相当し、ＣＳＯ＜−６０ｄＢｃを満足でき
ない。これは、従来のＰＢＨレーザでは電流ブロック層
の耐圧特性が十分ではなく、飽和光出力が低いためであ
る。一方、ＤＣ−ＰＢＨの場合、再結合層幅（Ｗｒ）を
０．１μｍより広くすれば、電流ブロック層の耐圧特性
の向上により、ＣＳＯ＜−６０ｄＢｃを満足することが
できる。再結合層幅が増大すると静電容量が増加し、再
結合層を介する高周波漏れ電流の発生をもたらす原因と
もなるが、図３の例のように電極メサ幅（Ｗｍ）を１０
μｍと狭くとった場合には、上記作用よりもむしろ再結
合層幅（Ｗｒ）の増大による電流ブロック層の耐圧特性
の向上の効果が大きくなり、ＣＳＯの減少をもたらすこ
ととなる。すなわち、電極メサ幅（Ｗｍ）を１０μｍ以
下とすることにより静電容量を小さくした上で再結合層
幅（Ｗｒ）を極力大きくとることが、ＣＳＯ減少の観点
から好ましいことになる。なお、電極メサ幅（Ｗｍ）、
活性層幅（Ｗａ）、チャネル幅（Ｗｃｈ）および再結合
層幅（Ｗｒ）はＷｍ＝Ｗａ＋２×Ｗｃｈ＋２×Ｗｒなる
関係を満たすことから、電極メサ幅（Ｗｍ）を１０μｍ
以下とすれば再結合層幅（Ｗｒ）は自ずと上限値を有す
ることとなる。以上の結果をまとめると、電極メサ幅
（Ｗｍ）を１０μｍより狭く、再結合層幅（Ｗｒ）を
０．１μｍより広くなるようにすれば、光出力３０ｍＷ
でＣＳＯ＜−６０ｄＢｃを満足する半導体レーザが実現
できる。
【００１６】図１の半導体レーザは、基板と異なる導電
型の第一の電流ブロック層、すなわちｐ−ＩｎＰ電流ブ
ロック層４と、基板と同じ導電型の第二の電流ブロック
層、すなわちｎ−ＩｎＰ電流ブロック層５とを有してい
る。ここで、ｎ−ＩｎＰ電流ブロック層５と活性層１の
間を流れる漏れ電流も相互変調歪の原因となる。図４は
ｎ−ＩｎＰ電流ブロック層５と活性層１の間の幅（以
下、活性層脇リークパス幅という。）と光出力３０ｍＷ
時のＣＳＯの関係を２次元光デバイスシミュレータによ
り計算した結果である。ここで、再結合層の幅を０．１
μｍ、電極メサ幅を７μｍとした。この計算結果によれ
ば、活性層脇リークパス幅が広くなるほど漏れ電流が増
大するためＣＳＯが増大することがわかる。また、ＣＳ
Ｏ＜−６０ｄＢｃを満足するためには、活性層脇リーク
パス幅を０．５μｍより小さくする必要があることがわ
かる。したがって、活性層脇リークパス幅を高精度で制
御することが重要となる。なお、活性層脇リークパス幅
は０μｍであってはならない。すなわち、第二の電流ブ
ロック層の端部と前記活性層の端部は接触してはならな
い。接触する場合は電流ブロック層の役割を果たさない
からである。したがって、活性層脇リークパス幅は例え
ば０．０１μｍ以上あれば良い。
型の第一の電流ブロック層、すなわちｐ−ＩｎＰ電流ブ
ロック層４と、基板と同じ導電型の第二の電流ブロック
層、すなわちｎ−ＩｎＰ電流ブロック層５とを有してい
る。ここで、ｎ−ＩｎＰ電流ブロック層５と活性層１の
間を流れる漏れ電流も相互変調歪の原因となる。図４は
ｎ−ＩｎＰ電流ブロック層５と活性層１の間の幅（以
下、活性層脇リークパス幅という。）と光出力３０ｍＷ
時のＣＳＯの関係を２次元光デバイスシミュレータによ
り計算した結果である。ここで、再結合層の幅を０．１
μｍ、電極メサ幅を７μｍとした。この計算結果によれ
ば、活性層脇リークパス幅が広くなるほど漏れ電流が増
大するためＣＳＯが増大することがわかる。また、ＣＳ
Ｏ＜−６０ｄＢｃを満足するためには、活性層脇リーク
パス幅を０．５μｍより小さくする必要があることがわ
かる。したがって、活性層脇リークパス幅を高精度で制
御することが重要となる。なお、活性層脇リークパス幅
は０μｍであってはならない。すなわち、第二の電流ブ
ロック層の端部と前記活性層の端部は接触してはならな
い。接触する場合は電流ブロック層の役割を果たさない
からである。したがって、活性層脇リークパス幅は例え
ば０．０１μｍ以上あれば良い。
【００１７】一方、電極メサ幅を狭くすることにより高
出力時における相互変調歪は低減されるが、同時に電極
コンタクト面積も狭くなり、素子抵抗の増大や信頼性の
低下、あるいはオーミックコンタクト用窓形成プロセス
においてマスク目合わせのトレランスが減少するという
問題が発生する。１．２μｍ波長組成のＩｎＧａＡｓＰ
キャップ層を用いた場合、素子抵抗とオーミック電極コ
ンタクト用窓幅との関係は図５に示すようになる。素子
抵抗が６Ω以下であれば信頼性等に問題が生じることが
ないため、オーミック電極コンタクト用窓幅は５μｍま
で狭くできることがわかる。したがって、電極メサ部分
の頂上における電極メサ幅、すなわち、電極メサトップ
幅は５μｍ以上であることが好ましい。さらに１μｍの
マスク目合わせの精度を考慮した場合には、電極メサト
ップ幅は７μｍ以上とすることが好ましい。
出力時における相互変調歪は低減されるが、同時に電極
コンタクト面積も狭くなり、素子抵抗の増大や信頼性の
低下、あるいはオーミックコンタクト用窓形成プロセス
においてマスク目合わせのトレランスが減少するという
問題が発生する。１．２μｍ波長組成のＩｎＧａＡｓＰ
キャップ層を用いた場合、素子抵抗とオーミック電極コ
ンタクト用窓幅との関係は図５に示すようになる。素子
抵抗が６Ω以下であれば信頼性等に問題が生じることが
ないため、オーミック電極コンタクト用窓幅は５μｍま
で狭くできることがわかる。したがって、電極メサ部分
の頂上における電極メサ幅、すなわち、電極メサトップ
幅は５μｍ以上であることが好ましい。さらに１μｍの
マスク目合わせの精度を考慮した場合には、電極メサト
ップ幅は７μｍ以上とすることが好ましい。
【００１８】しかしながら、プロセスの精度やばらつき
を考慮すると、電極メサ幅を狭くして素子容量を低減し
ながらもオーミック電極コンタクト用窓幅はもう少し広
くする方が望ましい。このような目的に対して、一つに
は電流ブロック層の材料自体をさらに低容量のＦｅ添加
ＩｎＰに置き換えて、電極メサ幅を極端に狭くすること
なしに素子容量を十分低減できるようにするという方法
が考えられる。Ｆｅ添加ＩｎＰとは、Ｆｅをドープした
ＩｎＰのことをいう。図６はＦｅ添加ＩｎＰを電流ブロ
ック層として用いた素子のＣＳＯの電極メサ幅依存性を
図２の場合と同じ条件で計算した結果を示す。Ｆｅ添加
ＩｎＰを電流ブロック層として用いた場合、電極メサ幅
を１２μｍ以下にすればＣＳＯ＜−６０ｄＢｃを満足す
ることができることがわかる。したがって、通常のＤＣ
−ＰＢＨおよびＰＢＨ半導体レーザと比べると広い電極
メサトップ幅で低歪み特性が実現可能となり、オーミッ
ク電極コンタクト用窓の形成プロセスが容易になる。
を考慮すると、電極メサ幅を狭くして素子容量を低減し
ながらもオーミック電極コンタクト用窓幅はもう少し広
くする方が望ましい。このような目的に対して、一つに
は電流ブロック層の材料自体をさらに低容量のＦｅ添加
ＩｎＰに置き換えて、電極メサ幅を極端に狭くすること
なしに素子容量を十分低減できるようにするという方法
が考えられる。Ｆｅ添加ＩｎＰとは、Ｆｅをドープした
ＩｎＰのことをいう。図６はＦｅ添加ＩｎＰを電流ブロ
ック層として用いた素子のＣＳＯの電極メサ幅依存性を
図２の場合と同じ条件で計算した結果を示す。Ｆｅ添加
ＩｎＰを電流ブロック層として用いた場合、電極メサ幅
を１２μｍ以下にすればＣＳＯ＜−６０ｄＢｃを満足す
ることができることがわかる。したがって、通常のＤＣ
−ＰＢＨおよびＰＢＨ半導体レーザと比べると広い電極
メサトップ幅で低歪み特性が実現可能となり、オーミッ
ク電極コンタクト用窓の形成プロセスが容易になる。
【００１９】もう一つには、電極メサトップ幅は広く保
ったまま、活性層を含む層における電極メサ幅のみを狭
くする方法が考えられる。つまり、活性層脇のＩｎＧａ
ＡｓＰ再結合層を選択的にエッチングすることにより、
活性層を含む層における電極メサ幅を局所的に狭くすれ
ば、オーミック電極コンタクト用窓幅を広く保ったま
ま、相互変調歪を低減できる。
ったまま、活性層を含む層における電極メサ幅のみを狭
くする方法が考えられる。つまり、活性層脇のＩｎＧａ
ＡｓＰ再結合層を選択的にエッチングすることにより、
活性層を含む層における電極メサ幅を局所的に狭くすれ
ば、オーミック電極コンタクト用窓幅を広く保ったま
ま、相互変調歪を低減できる。
【００２０】
【実施例】次に、本発明の第１の実施例について図面を
参照して詳細に説明する。まず図７（ａ）に示すよう
に、二光束干渉露光法により周期２０２．７ｎｍの回折
格子１３を形成したｎ−ＩｎＰ基板１２上にＭＯＶＰＥ
法により波長１．０５μｍ組成のｎ−ＩｎＧａＡｓＰ光
ガイド層１４を１００ｎｍ、活性層１、次いで、ｐ−Ｉ
ｎＰクラッド層１５を約０．３μｍの膜厚でＭＯＶＰＥ
法により形成する。活性層１は多重量子井戸（ＭＱＷ）
からなり、１．４μｍ波長組成、厚さ６．２ｎｍの井戸
層を１．０５μｍ波長組成、厚さ１０ｎｍの障壁層では
さみ、これを７周期繰り返し、両側に１．０５μｍ波長
組成のＳＣＨ層をｐ層側、ｎ層側にそれぞれ９０ｎｍ、
４０ｎｍの厚さで設けた構造である。次に、図７（ｂ）
に示すように、上記の工程で作成したウエハに幅３μｍ
のチャネル３をエッチングにより形成する。このとき、
活性層幅はチャネル３の間隔により決定され、その幅は
１．５μｍとなっている。次いで、ＬＰＥ法により、ｐ
−ＩｎＰ電流ブロック層４とｎ−ＩｎＰ電流ブロック層
５とｐ−ＩｎＰ埋め込み層６と波長１．２μｍ組成のｐ
−ＩｎＧａＡｓＰキャップ層７を成長する。次に、図８
を参照すると、上記の工程で作製したウエハにホトリソ
グラフィにより、電極分離溝８をエッチングにより形成
する。この場合、エッチングにより、ホトレジスト１６
の下部の一部もエッチングされる。ここではエッチング
により、電極メサ１１の幅（Ｗｍ）が１０μｍに達した
時点でエッチングを終了した。また、この条件では、再
結合層幅（Ｗｒ）は１．２μｍ、活性層脇リークパス幅
は０．２μｍとなっている。次いで、図８（ｂ）に示す
ようにＳiＯ2酸化膜９を形成し、オーミックコンタクト
用の窓１７をあける。次いで、ｐ側電極１０を蒸着し、
基板を研磨した後ｎ側電極を形成する。さらに、図９を
参照すると、イオンミリングによりｐ側電極１０をパッ
ド状に加工する。次いで、このウエハを共振器長３００
μｍに劈開し、一方の端面に低反射率膜１８と他方の端
面に高反射率膜１９をコーティングし、チップに切り出
す。切り出したチップの外観を図９に示す。この素子を
チップキャリアに搭載し、１チャンネルあたりの光変調
度を３．５％とする８０チャンネルＣＡＴＶシステムに
用いられる信号で変調し、相互変調歪を測定したとこ
ろ、光出力３０ｍＷ時に、ＣＳＯ＝−６５ｄＢｃ、ＣＴ
Ｂ＝−７５ｄＢｃの特性を得た。比較として作成した従
来の半導体レーザでは、ＣＳＯ＝−５５ｄＢｃ、ＣＴＢ
＝−６５ｄＢｃであった。また、相互変調歪の温度依存
性を測定したところ本実施例の半導体レーザでは、−２
０℃から８０℃まで、ＣＳＯ＜−５５ｄＢｃの特性が得
られたが、従来の半導体レーザでは、−２０℃から５０
℃まででしか、ＣＳＯ＜−５５ｄＢｃの特性が得られな
かった。
参照して詳細に説明する。まず図７（ａ）に示すよう
に、二光束干渉露光法により周期２０２．７ｎｍの回折
格子１３を形成したｎ−ＩｎＰ基板１２上にＭＯＶＰＥ
法により波長１．０５μｍ組成のｎ−ＩｎＧａＡｓＰ光
ガイド層１４を１００ｎｍ、活性層１、次いで、ｐ−Ｉ
ｎＰクラッド層１５を約０．３μｍの膜厚でＭＯＶＰＥ
法により形成する。活性層１は多重量子井戸（ＭＱＷ）
からなり、１．４μｍ波長組成、厚さ６．２ｎｍの井戸
層を１．０５μｍ波長組成、厚さ１０ｎｍの障壁層では
さみ、これを７周期繰り返し、両側に１．０５μｍ波長
組成のＳＣＨ層をｐ層側、ｎ層側にそれぞれ９０ｎｍ、
４０ｎｍの厚さで設けた構造である。次に、図７（ｂ）
に示すように、上記の工程で作成したウエハに幅３μｍ
のチャネル３をエッチングにより形成する。このとき、
活性層幅はチャネル３の間隔により決定され、その幅は
１．５μｍとなっている。次いで、ＬＰＥ法により、ｐ
−ＩｎＰ電流ブロック層４とｎ−ＩｎＰ電流ブロック層
５とｐ−ＩｎＰ埋め込み層６と波長１．２μｍ組成のｐ
−ＩｎＧａＡｓＰキャップ層７を成長する。次に、図８
を参照すると、上記の工程で作製したウエハにホトリソ
グラフィにより、電極分離溝８をエッチングにより形成
する。この場合、エッチングにより、ホトレジスト１６
の下部の一部もエッチングされる。ここではエッチング
により、電極メサ１１の幅（Ｗｍ）が１０μｍに達した
時点でエッチングを終了した。また、この条件では、再
結合層幅（Ｗｒ）は１．２μｍ、活性層脇リークパス幅
は０．２μｍとなっている。次いで、図８（ｂ）に示す
ようにＳiＯ2酸化膜９を形成し、オーミックコンタクト
用の窓１７をあける。次いで、ｐ側電極１０を蒸着し、
基板を研磨した後ｎ側電極を形成する。さらに、図９を
参照すると、イオンミリングによりｐ側電極１０をパッ
ド状に加工する。次いで、このウエハを共振器長３００
μｍに劈開し、一方の端面に低反射率膜１８と他方の端
面に高反射率膜１９をコーティングし、チップに切り出
す。切り出したチップの外観を図９に示す。この素子を
チップキャリアに搭載し、１チャンネルあたりの光変調
度を３．５％とする８０チャンネルＣＡＴＶシステムに
用いられる信号で変調し、相互変調歪を測定したとこ
ろ、光出力３０ｍＷ時に、ＣＳＯ＝−６５ｄＢｃ、ＣＴ
Ｂ＝−７５ｄＢｃの特性を得た。比較として作成した従
来の半導体レーザでは、ＣＳＯ＝−５５ｄＢｃ、ＣＴＢ
＝−６５ｄＢｃであった。また、相互変調歪の温度依存
性を測定したところ本実施例の半導体レーザでは、−２
０℃から８０℃まで、ＣＳＯ＜−５５ｄＢｃの特性が得
られたが、従来の半導体レーザでは、−２０℃から５０
℃まででしか、ＣＳＯ＜−５５ｄＢｃの特性が得られな
かった。
【００２１】次に、本発明の第２の実施例について図面
を参照して説明する。図１０（ａ）を参照すると、第１
の実施例と同様にＭＯＶＰＥ法により光ガイド層と歪多
重量子井戸活性層２０とｐ−ＩｎＰクラッド層を形成す
る。歪多重量子活性層には、１．２９μｍ波長組成、厚
さ５ｎｍの歪井戸層を１．０５μｍ波長組成、厚さ１０
ｎｍの障壁層ではさみ、これを７周期繰り返し、両側に
１．０５μｍ波長組成のＳＣＨ層をｐ層側、ｎ層側にそ
れぞれ９０ｎｍ、４０ｎｍの厚さで設けた構造を用いて
いる。続いて、ＬＰＥ法によりｐ−ＩｎＰ電流ブロック
層４、ｎ−ＩｎＰ電流ブロック層５、ｐ−ＩｎＰ埋め込
み層６、ｐ−ＩｎＧａＡｓＰキャップ層を成長する。さ
らに、成長したｐ−ＩｎＧａＡｓＰキャップ層をエッチ
ングにより除去した後、ＭＯＶＰＥ法により、波長１．
２μｍ組成の第１のｐ−ＩｎＧａＡｓＰキャップ層２１
と波長１．５μｍ組成の第２のｐ−ＩｎＧａＡｓＰキャ
ップ層２２を形成する。このようにすることにより素子
抵抗を低減できる。このため、光出力の増大に伴う発熱
が抑制されるために、高出力時の漏れ電流が低減でき
る。また、素子容量と素子抵抗の積で決まる素子の時定
数を低くできるために高速応答性が改善されるという効
果も得られる。次いで、図１０（ｂ）を参照すると、上
記の工程で作成したウエハにホトリソグラフィにより、
ホトレジスト１６をマスクとして電極分離溝８をエッチ
ングにより形成する。この場合、第１の実施例の場合よ
りもエッチング時間を長くして、電極メサ幅が７μｍに
達した時点でエッチングを終了した。この場合、再結合
層はすべて除去され、図１０（ｂ）に示すようなＰＢＨ
構造となる。次いで、第１の実施の形態と同様にｐ側電
極とｎ側電極を形成する。さらに、図１１を参照する
と、イオンミリングによりｐ側電極１０をパッド状に加
工する。ここでは、電極メサストライプに対してパッド
電極を片方にのみ形成し、電極分離に蒸着された電極も
除去している。これにより、電極面積が低減され、素子
容量が低減される。次いで、このウエハを共振器長３０
０μｍに劈開し、一方の端面に低反射率膜１８と他方の
端面に高反射率膜１９をコーテイングし、チップに切り
出す。この素子をチップキャリアに搭載し、前述した８
０チャンネルの光ＣＡＴＶ信号で変調し、相互変調歪を
測定したところ、光出力が１０ｍＷから２５ｍＷの範囲
でＣＳＯ＜−６０ｄＢｃ、ＣＴＢ＜−７０ｄＢｃの特性
を得た。従来のＰＢＨレーザでは、１０ｍＷから２０ｍ
Ｗまでの範囲でしかＣＳＯ＜−６０ｄＢｃという特性を
満足できなかったことに対して、５ｍＷほど高い光出力
で用いることができることがわかった。本実施例の素子
と従来のＰＢＨレーザの断面を観察したところ、従来の
ＰＢＨレーザでは、ｎ−ＩｎＰ電流ブロック層と活性層
の間隔が０．７μｍであったのに対して、本実施例の半
導体レーザでは０．３μｍであった。したがって、本実
施例ではｎ−ＩｎＰ電流ブロック層と活性層の間隔を高
精度で制御できるＤＣ−ＰＢＨ埋め込み構造から作成し
たＰＢＨ構造を用いているために、再結合層が完全に除
去された場合にでも、従来のＰＢＨレーザと比較すると
歪特性が改善されている。またオーミック電極コンタク
ト用窓幅を５μｍとしているものの多層のキャップ層を
導入している効果により、素子抵抗は５．５Ωから６Ω
の範囲にあった。
を参照して説明する。図１０（ａ）を参照すると、第１
の実施例と同様にＭＯＶＰＥ法により光ガイド層と歪多
重量子井戸活性層２０とｐ−ＩｎＰクラッド層を形成す
る。歪多重量子活性層には、１．２９μｍ波長組成、厚
さ５ｎｍの歪井戸層を１．０５μｍ波長組成、厚さ１０
ｎｍの障壁層ではさみ、これを７周期繰り返し、両側に
１．０５μｍ波長組成のＳＣＨ層をｐ層側、ｎ層側にそ
れぞれ９０ｎｍ、４０ｎｍの厚さで設けた構造を用いて
いる。続いて、ＬＰＥ法によりｐ−ＩｎＰ電流ブロック
層４、ｎ−ＩｎＰ電流ブロック層５、ｐ−ＩｎＰ埋め込
み層６、ｐ−ＩｎＧａＡｓＰキャップ層を成長する。さ
らに、成長したｐ−ＩｎＧａＡｓＰキャップ層をエッチ
ングにより除去した後、ＭＯＶＰＥ法により、波長１．
２μｍ組成の第１のｐ−ＩｎＧａＡｓＰキャップ層２１
と波長１．５μｍ組成の第２のｐ−ＩｎＧａＡｓＰキャ
ップ層２２を形成する。このようにすることにより素子
抵抗を低減できる。このため、光出力の増大に伴う発熱
が抑制されるために、高出力時の漏れ電流が低減でき
る。また、素子容量と素子抵抗の積で決まる素子の時定
数を低くできるために高速応答性が改善されるという効
果も得られる。次いで、図１０（ｂ）を参照すると、上
記の工程で作成したウエハにホトリソグラフィにより、
ホトレジスト１６をマスクとして電極分離溝８をエッチ
ングにより形成する。この場合、第１の実施例の場合よ
りもエッチング時間を長くして、電極メサ幅が７μｍに
達した時点でエッチングを終了した。この場合、再結合
層はすべて除去され、図１０（ｂ）に示すようなＰＢＨ
構造となる。次いで、第１の実施の形態と同様にｐ側電
極とｎ側電極を形成する。さらに、図１１を参照する
と、イオンミリングによりｐ側電極１０をパッド状に加
工する。ここでは、電極メサストライプに対してパッド
電極を片方にのみ形成し、電極分離に蒸着された電極も
除去している。これにより、電極面積が低減され、素子
容量が低減される。次いで、このウエハを共振器長３０
０μｍに劈開し、一方の端面に低反射率膜１８と他方の
端面に高反射率膜１９をコーテイングし、チップに切り
出す。この素子をチップキャリアに搭載し、前述した８
０チャンネルの光ＣＡＴＶ信号で変調し、相互変調歪を
測定したところ、光出力が１０ｍＷから２５ｍＷの範囲
でＣＳＯ＜−６０ｄＢｃ、ＣＴＢ＜−７０ｄＢｃの特性
を得た。従来のＰＢＨレーザでは、１０ｍＷから２０ｍ
Ｗまでの範囲でしかＣＳＯ＜−６０ｄＢｃという特性を
満足できなかったことに対して、５ｍＷほど高い光出力
で用いることができることがわかった。本実施例の素子
と従来のＰＢＨレーザの断面を観察したところ、従来の
ＰＢＨレーザでは、ｎ−ＩｎＰ電流ブロック層と活性層
の間隔が０．７μｍであったのに対して、本実施例の半
導体レーザでは０．３μｍであった。したがって、本実
施例ではｎ−ＩｎＰ電流ブロック層と活性層の間隔を高
精度で制御できるＤＣ−ＰＢＨ埋め込み構造から作成し
たＰＢＨ構造を用いているために、再結合層が完全に除
去された場合にでも、従来のＰＢＨレーザと比較すると
歪特性が改善されている。またオーミック電極コンタク
ト用窓幅を５μｍとしているものの多層のキャップ層を
導入している効果により、素子抵抗は５．５Ωから６Ω
の範囲にあった。
【００２２】次に、本発明の第３の実施例について図面
を参照して説明する。まず、第１の実施例と同様に活性
層を含むＤＨウエハを作製する。次いで、図１２（ａ）
に示すようにＳiＯ2をＤＨウエハ上に形成し、ホトリソ
グラフィにより３μｍの間隔で一部だけエッチングによ
り除去する。このように形成したＳiＯ2マスク２３を用
いて、図１２（ｂ）に示すように、溝２４をエッチング
により形成する。この場合、エッチングにより溝２４で
挟まれたメサの幅は約１．５μｍとなっている。次い
で、図１２（ｃ）に示すように、ＭＯＶＰＥ法により溝
２４にｐ−ＩｎＰ電流ブロック層４とｎ−ＩｎＰ電流ブ
ロック層５を形成する。このようにすることにより、通
常のＰＢＨ構造を作製する場合と比較して、溝の部分に
だけ成長するために原料効率を高くでき、成長時間も大
幅に短縮できる。また、狭い面積を埋めこむ成長である
ために、ｎ−ＩｎＰ電流ブロック層と活性層の間隔を高
精度で制御できることや、埋め込み形状の再現性が高い
という利点もある。次いで、図１２（ｄ）に示すよう
に、ＳiＯ2マスク２３を除去し、ｐ−ＩｎＰ埋め込み層
６とｐ−ＩｎＧａＡｓＰキャップ層７を形成する。この
ように作製したウエハを第１の実施例と同様に図１２
（ｅ）に示すように、電極メサ１１を形成する。ここで
電極メサ幅は７μｍとなっている。この素子をチップキ
ャリアに搭載し、前述した８０チャンネルの光ＣＡＴＶ
信号で変調し、相互変調歪を測定したところ、光出力が
１０ｍＷから２５ｍＷの範囲でＣＳＯ＜−６２ｄＢｃ、
ＣＴＢ＜−７０ｄＢｃの特性を得た。本実施例ではｎ−
ＩｎＰ電流ブロック層と活性層の間隔は０．２μｍであ
るために、歪特性が改善されている。
を参照して説明する。まず、第１の実施例と同様に活性
層を含むＤＨウエハを作製する。次いで、図１２（ａ）
に示すようにＳiＯ2をＤＨウエハ上に形成し、ホトリソ
グラフィにより３μｍの間隔で一部だけエッチングによ
り除去する。このように形成したＳiＯ2マスク２３を用
いて、図１２（ｂ）に示すように、溝２４をエッチング
により形成する。この場合、エッチングにより溝２４で
挟まれたメサの幅は約１．５μｍとなっている。次い
で、図１２（ｃ）に示すように、ＭＯＶＰＥ法により溝
２４にｐ−ＩｎＰ電流ブロック層４とｎ−ＩｎＰ電流ブ
ロック層５を形成する。このようにすることにより、通
常のＰＢＨ構造を作製する場合と比較して、溝の部分に
だけ成長するために原料効率を高くでき、成長時間も大
幅に短縮できる。また、狭い面積を埋めこむ成長である
ために、ｎ−ＩｎＰ電流ブロック層と活性層の間隔を高
精度で制御できることや、埋め込み形状の再現性が高い
という利点もある。次いで、図１２（ｄ）に示すよう
に、ＳiＯ2マスク２３を除去し、ｐ−ＩｎＰ埋め込み層
６とｐ−ＩｎＧａＡｓＰキャップ層７を形成する。この
ように作製したウエハを第１の実施例と同様に図１２
（ｅ）に示すように、電極メサ１１を形成する。ここで
電極メサ幅は７μｍとなっている。この素子をチップキ
ャリアに搭載し、前述した８０チャンネルの光ＣＡＴＶ
信号で変調し、相互変調歪を測定したところ、光出力が
１０ｍＷから２５ｍＷの範囲でＣＳＯ＜−６２ｄＢｃ、
ＣＴＢ＜−７０ｄＢｃの特性を得た。本実施例ではｎ−
ＩｎＰ電流ブロック層と活性層の間隔は０．２μｍであ
るために、歪特性が改善されている。
【００２３】次に、本発明の第４の実施例について図面
を参照して説明する。まず、第１の実施例と同様に活性
層を含むＤＨウエハを作製する。次いで、第３の実施例
と同様にＳｉＯ2マスクを用いて、溝２４をエッチング
により形成する。次いで、図１３（ａ）に示すように、
ＭＯＶＰＥ法により溝２４にＦｅ添加ＩｎＰ層２５を形
成する。この後、図１３（ｂ）に示すように、ＳｉＯ2
マスクを除去し、ＭＯＶＰＥ法により、ｐ−ＩｎＰ埋め
込み層６と波長１．２μｍ組成のｐ−ＩｎＧａＡｓＰキ
ャップ層７を成長する。次に、図１３（ｃ）に示すよう
に、第１の実施例と同様に電極分離溝８をエッチングに
より形成する。この場合では電極メサトップ幅を１２μ
ｍとしたところ活性層位置における電極メサ幅も１２μ
ｍとなった。また、オーミック電極コンタクト用の窓幅
を１０μｍとした。このようにして作製したウエハを実
施例１と同様にチップに切り出した。実施例１と同様に
相互変調歪を測定したところ、光出力３０ｍＷ時に、Ｃ
ＳＯ＝−６５ｄＢｃ、ＣＴＢ＝−７５ｄＢｃの特性を得
た。また、素子抵抗は実施例１で作製した素子が約５．
５Ωから６Ωの範囲であったことに対して、本実施例で
はオーミック電極コンタクト用窓を広くしているために
５Ωから５．５Ωの範囲にあった。
を参照して説明する。まず、第１の実施例と同様に活性
層を含むＤＨウエハを作製する。次いで、第３の実施例
と同様にＳｉＯ2マスクを用いて、溝２４をエッチング
により形成する。次いで、図１３（ａ）に示すように、
ＭＯＶＰＥ法により溝２４にＦｅ添加ＩｎＰ層２５を形
成する。この後、図１３（ｂ）に示すように、ＳｉＯ2
マスクを除去し、ＭＯＶＰＥ法により、ｐ−ＩｎＰ埋め
込み層６と波長１．２μｍ組成のｐ−ＩｎＧａＡｓＰキ
ャップ層７を成長する。次に、図１３（ｃ）に示すよう
に、第１の実施例と同様に電極分離溝８をエッチングに
より形成する。この場合では電極メサトップ幅を１２μ
ｍとしたところ活性層位置における電極メサ幅も１２μ
ｍとなった。また、オーミック電極コンタクト用の窓幅
を１０μｍとした。このようにして作製したウエハを実
施例１と同様にチップに切り出した。実施例１と同様に
相互変調歪を測定したところ、光出力３０ｍＷ時に、Ｃ
ＳＯ＝−６５ｄＢｃ、ＣＴＢ＝−７５ｄＢｃの特性を得
た。また、素子抵抗は実施例１で作製した素子が約５．
５Ωから６Ωの範囲であったことに対して、本実施例で
はオーミック電極コンタクト用窓を広くしているために
５Ωから５．５Ωの範囲にあった。
【００２４】次に、本発明の第５の実施例について図面
を参照して説明する。まず、第１の実施例と同様に活性
層を含むＤＨウエハを作製し、続いてＬＰＥ法でＤＣ−
ＰＢＨ構造を形成する。次に、図１４（ａ）に示すよう
に、第１の実施例と同様に電極分離溝８をエッチングに
より形成する。ただしこの場合では電極メサトップ幅が
１８μｍになったところでエッチングを一旦停止する。
続いて、硫酸・過酸化水素水混合溶液により図１４
（ｂ）に示すように、活性層脇のＩｎＧａＡｓＰ層のみ
をエッチングする。この場合硫酸と過酸化水素水と水の
混合比を３：１：１とし、３０℃の条件で４分間エッチ
ングすると活性層脇のＩｎＧａＡｓＰ層の幅は３μｍと
なる。この後、電極メサエッチングを追加し、電極メサ
トップ幅が１５μｍになるまでエッチングする。このよ
うにすれば図１４（ｃ）に示すように、活性層を含む層
における電極メサ幅は約１０μｍとなり、電極メサ部分
の頂上における電極メサ幅は１５μｍとなった。この
後、オーミック電極コンタクト用の窓幅を１０μｍとし
て電極を蒸着した。この場合、１５μｍの電極メサトッ
プ幅に対してオーミック電極コンタクト用窓幅を１０μ
ｍとしているためにコンタクト用窓開けのプロセスにお
いて目合わせの要求精度が２．５μｍ以内と緩和されて
いる。以下、実施例１と同様に作製したウエハをチップ
に切り出した。実施例１と同様に相互変調歪を測定した
ところ、光出力３０ｍＷ時に、ＣＳ０＝−６７ｄＢｃ、
ＣＴＢ＝−７７ｄＢｃの特性を得た。また、素子抵抗は
５Ωから５．５Ωの範囲にあった。
を参照して説明する。まず、第１の実施例と同様に活性
層を含むＤＨウエハを作製し、続いてＬＰＥ法でＤＣ−
ＰＢＨ構造を形成する。次に、図１４（ａ）に示すよう
に、第１の実施例と同様に電極分離溝８をエッチングに
より形成する。ただしこの場合では電極メサトップ幅が
１８μｍになったところでエッチングを一旦停止する。
続いて、硫酸・過酸化水素水混合溶液により図１４
（ｂ）に示すように、活性層脇のＩｎＧａＡｓＰ層のみ
をエッチングする。この場合硫酸と過酸化水素水と水の
混合比を３：１：１とし、３０℃の条件で４分間エッチ
ングすると活性層脇のＩｎＧａＡｓＰ層の幅は３μｍと
なる。この後、電極メサエッチングを追加し、電極メサ
トップ幅が１５μｍになるまでエッチングする。このよ
うにすれば図１４（ｃ）に示すように、活性層を含む層
における電極メサ幅は約１０μｍとなり、電極メサ部分
の頂上における電極メサ幅は１５μｍとなった。この
後、オーミック電極コンタクト用の窓幅を１０μｍとし
て電極を蒸着した。この場合、１５μｍの電極メサトッ
プ幅に対してオーミック電極コンタクト用窓幅を１０μ
ｍとしているためにコンタクト用窓開けのプロセスにお
いて目合わせの要求精度が２．５μｍ以内と緩和されて
いる。以下、実施例１と同様に作製したウエハをチップ
に切り出した。実施例１と同様に相互変調歪を測定した
ところ、光出力３０ｍＷ時に、ＣＳ０＝−６７ｄＢｃ、
ＣＴＢ＝−７７ｄＢｃの特性を得た。また、素子抵抗は
５Ωから５．５Ωの範囲にあった。
【００２５】なお、本発明の実施例では、ＤＦＢレーザ
の場合についてのみ説明したが、回折格子の構造には制
限がないこと、さらにファブリーペロー型半導体レーザ
においても同様の効果が得られることは明らかである。
の場合についてのみ説明したが、回折格子の構造には制
限がないこと、さらにファブリーペロー型半導体レーザ
においても同様の効果が得られることは明らかである。
【００２６】
【発明の効果】本発明のＤＣ−ＰＢＨ半導体レーザは、
電極メサ幅、再結合層の幅が最適化されているため、素
子容量を低減すると同時に耐圧特性を改善できる。ま
た、基板と同じ導電型の電流ブロック層の端部と活性層
端部の間隔が高精度に制御することにより、活性層脇の
漏れ電流を効果的に低減できる。以上のことから、高温
・高出力時においても低歪特性を実現することができ
る。また、前記電極メサ部分の頂上における電極メサ幅
を活性層を含む層における電極メサ幅よりも広くなるに
することにより、素子の低抵抗化を図ることもできる。
電極メサ幅、再結合層の幅が最適化されているため、素
子容量を低減すると同時に耐圧特性を改善できる。ま
た、基板と同じ導電型の電流ブロック層の端部と活性層
端部の間隔が高精度に制御することにより、活性層脇の
漏れ電流を効果的に低減できる。以上のことから、高温
・高出力時においても低歪特性を実現することができ
る。また、前記電極メサ部分の頂上における電極メサ幅
を活性層を含む層における電極メサ幅よりも広くなるに
することにより、素子の低抵抗化を図ることもできる。
【００２７】
【００２８】また、本発明のＤＣ−ＰＢＨ半導体レーザ
の製造方法は、再結合層を選択的にエッチングする工程
を含むため、活性層を含む層におけるメサ幅を狭くしつ
つメサ部分の頂上におけるメサ幅を広くとることがで
き、活性層脇の漏れ電流を低減し、かつ、素子の低抵抗
化を図ることができる。
の製造方法は、再結合層を選択的にエッチングする工程
を含むため、活性層を含む層におけるメサ幅を狭くしつ
つメサ部分の頂上におけるメサ幅を広くとることがで
き、活性層脇の漏れ電流を低減し、かつ、素子の低抵抗
化を図ることができる。
【図１】本発明に係る半導体レーザの一例の断面構造を
示す模式図である。
示す模式図である。
【図２】電極メサ幅と複合２次歪の関係を示す図であ
る。
る。
【図３】図３（ａ）は、電流−光出力特性におよぼす再
結合層幅の影響を示す図である。図３（ｂ）は、再結合
層幅と複合２次歪の関係を示す図である。
結合層幅の影響を示す図である。図３（ｂ）は、再結合
層幅と複合２次歪の関係を示す図である。
【図４】活性層わきリークパス幅と複合２次歪の関係を
示す図である。
示す図である。
【図５】電極コンタクト窓幅と素子抵抗の関係を示す図
である。
である。
【図６】電流ブロック層をFe添加InPにより形成した場
合の電極メサ幅と複合２次歪の関係を示す図である。
合の電極メサ幅と複合２次歪の関係を示す図である。
【図７】本発明に係る半導体レーザの製造方法を説明す
るための断面模式図である。
るための断面模式図である。
【図８】本発明に係る半導体レーザの製造方法を説明す
るための断面模式図である。
るための断面模式図である。
【図９】本発明に係る半導体レーザを示す図である。
【図１０】本発明に係る半導体レーザの製造方法を説明
するための断面模式図である。
するための断面模式図である。
【図１１】本発明に係る半導体レーザを示す図である。
【図１２】本発明に係る半導体レーザの製造方法を説明
するための断面模式図である。
するための断面模式図である。
【図１３】本発明に係る半導体レーザの製造方法を説明
するための断面模式図である。
するための断面模式図である。
【図１４】本発明に係る半導体レーザの製造方法を説明
するための断面模式図である。
するための断面模式図である。
【図１５】従来の半導体レーザの断面構造を示す模式図
である。
である。
１ 活性層 ２ 再結合層 ３ チャネル ４ ｐ−ＩｎＰ電流ブロック層 ５ ｎ−ＩｎＰ電流ブロック層 ６ ｐ−ＩｎＰ埋め込み層 ７ ｐ−ＩｎＧａＡｓＰキャップ層 ８ 電極分離溝 ９ ＳiＯ2絶縁膜 １０ 電極 １１ 電極メサ １２ ｎ−ＩｎＰ基板 １３ 回折格子 １４ ｎ−ＩｎＧａＡｓＰ光ガイド層 １５ ｐ−ＩｎＰクラッド層 １６ ホトレジスト １７ オーミックコンタクト用窓 １８ 低反射率膜 １９ 高反射率膜 ２０ 歪多重量子井戸活性層 ２１ 第一のｐ−ＩｎＧａＡｓＰキャップ層 ２２ 第二のｐ−ＩｎＧａＡｓＰキャップ層 ２３ ＳiＯ2マスク ２４ 溝 ２５ Ｆｅ添加ＩｎＰ層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−101482（ＪＰ，Ａ) 特開 昭63−244785（ＪＰ，Ａ) 特開 平１−175792（ＪＰ，Ａ) 特開 平７−15086（ＪＰ，Ａ) 特開 平６−97594（ＪＰ，Ａ) 特開 平７−115242（ＪＰ，Ａ) 特開 平４−373192（ＪＰ，Ａ) 特開 平４−38890（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01S 3/18
Claims (5)
- 【請求項１】 活性層の両脇に一対のチャネルを有し、
前記一対のチャネルの外側に前記活性層と層構造を同じ
くする再結合層を有するＤＣ−ＰＢＨ半導体レーザにお
いて、電極分離溝によって挟まれる電極メサ部分の幅が
活性層を含む層において５μｍ以上１０μｍ以下である
ことを特徴とするＤＣ−ＰＢＨ半導体レーザ。 - 【請求項２】 前記再結合層の幅が０．１μｍ以上であ
ることを特徴とする請求項１に記載のＤＣ−ＰＢＨ半導
体レーザ。 - 【請求項３】 前記活性層の両脇に、基板と異なる導電
型の第一の電流ブロック層と基板と同じ導電型の第二の
電流ブロック層とを有し、前記第二の電流ブロック層の
端部と前記活性層の端部との間隔が０．０１μｍ以上
０．５μｍ以下であることを特徴とする請求項１または
２に記載のＤＣ−ＰＢＨ半導体レーザ。 - 【請求項４】 前記電極メサ部分の頂上における電極メ
サ幅が前記活性層を含む層における電極メサ幅よりも広
いことを特徴とする請求項１乃至３いずれかに記載のＤ
Ｃ−ＰＢＨ半導体レーザ。 - 【請求項５】 活性層の両脇に一対のチャネルを有し、
前記一対のチャネルの外側に前記活性層と層構造を同じ
くする再結合層を有し、電極メサ部分の頂上における電
極メサ幅が前記活性層を含む層における電極メサ幅より
も広いＤＣ−ＰＢＨ半導体レーザの製造方法であって、
埋め込み成長によりＤＣ−ＰＢＨ構造を形成する工程
と、基板に達する深さを有し活性層および再結合層を挟
む一対の電極分離溝を形成する工程と、前記再結合層を
選択的にエッチングする工程とを含むことを特徴とする
ＤＣ−ＰＢＨ半導体レーザの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8314746A JP2871635B2 (ja) | 1996-07-24 | 1996-11-26 | 半導体レーザおよびその製造方法 |
| US08/898,108 US5982798A (en) | 1996-07-24 | 1997-07-22 | Semiconductor laser and process for production thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19472496 | 1996-07-24 | ||
| JP8-194724 | 1996-07-24 | ||
| JP8314746A JP2871635B2 (ja) | 1996-07-24 | 1996-11-26 | 半導体レーザおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093190A JPH1093190A (ja) | 1998-04-10 |
| JP2871635B2 true JP2871635B2 (ja) | 1999-03-17 |
Family
ID=26508689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8314746A Expired - Fee Related JP2871635B2 (ja) | 1996-07-24 | 1996-11-26 | 半導体レーザおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5982798A (ja) |
| JP (1) | JP2871635B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3024611B2 (ja) * | 1997-10-20 | 2000-03-21 | 日本電気株式会社 | 半導体レーザおよびその製造方法 |
| JPH11354886A (ja) | 1998-06-10 | 1999-12-24 | Nec Corp | 半導体レーザおよびその製造方法 |
| KR100277940B1 (ko) * | 1998-07-14 | 2001-02-01 | 구자홍 | 지에이엔(gan) 반도체 레이저 다이오드 및 그 제조방법 |
| JP3241002B2 (ja) | 1998-09-02 | 2001-12-25 | 日本電気株式会社 | 半導体レーザの製造方法 |
| JP2005322849A (ja) | 2004-05-11 | 2005-11-17 | Nec Compound Semiconductor Devices Ltd | 半導体レーザおよびその製造方法 |
| JP6447352B2 (ja) * | 2015-05-08 | 2019-01-09 | 三菱電機株式会社 | 半導体装置の製造方法、半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957486A (ja) * | 1982-09-27 | 1984-04-03 | Nec Corp | 埋め込み形半導体レ−ザ |
| JPS61160987A (ja) * | 1985-01-09 | 1986-07-21 | Nec Corp | 集積型半導体光素子とその製造方法 |
| JP2823476B2 (ja) * | 1992-05-14 | 1998-11-11 | 三菱電機株式会社 | 半導体レーザおよびその製造方法 |
| JPH0722691A (ja) * | 1993-06-30 | 1995-01-24 | Mitsubishi Electric Corp | 半導体レーザとその製造方法 |
| JP3409928B2 (ja) * | 1994-10-15 | 2003-05-26 | 株式会社東芝 | 半導体装置の製造方法 |
-
1996
- 1996-11-26 JP JP8314746A patent/JP2871635B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-22 US US08/898,108 patent/US5982798A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1093190A (ja) | 1998-04-10 |
| US5982798A (en) | 1999-11-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |