KR20120124634A - 반도체 장치의 제조 방법 및 이를 포함하는 반도체 패키지의 제조 방법 - Google Patents

반도체 장치의 제조 방법 및 이를 포함하는 반도체 패키지의 제조 방법 Download PDF

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최길현
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Abstract

반도체 장치의 제조 방법에 따르면, 반도체 기판에 대해서 전처리 공정(Front End Of Line : FEOL)을 수행하여 반도체 구조물을 형성한다. 상기 반도체 기판에 대해서 후처리 공정(Back End Of Line : BEOL)을 수행하여 상기 반도체 구조물과 전기적으로 연결된 배선 구조물을 형성한다. 상기 반도체 기판의 내부에 딤플(dimple)을 갖는 예비 플러그를 형성한다. 상기 예비 플러그가 상기 딤플 내로 팽창하도록 상기 예비 플러그를 열처리하여 플러그를 형성한다. 따라서, 플러그는 반도체 칩으로부터 돌출된 돌출부를 갖지 않게 된다. 결과적으로, 플러그를 1회의 CMP 공정을 통해서 형성할 수 있다.

Description

반도체 장치의 제조 방법 및 이를 포함하는 반도체 패키지의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING A SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 반도체 장치의 제조 방법 및 반도체 패키지의 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 칩들을 적층시키기 위한 플러그를 갖는 반도체 장치를 제조하는 방법, 및 이러한 반도체 제조 방법을 포함해서 반도체 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지에 대한 연구가 활발히 이루어지고 있다. 적층된 반도체 칩들을 전기적으로 연결시키기 위해서, 도전성 와이어, 플러그 등이 전기적 매개체로 사용되고 있다.
관련된 플러그 형성 방법에 따르면, 전처리 공정이 완료된 반도체 기판에 형성된 플러그 홀을 예비 플러그로 채운다. 예비 플러그는 반도체 기판의 상부면에도 형성되므로, 반도체 기판의 상부면에 형성된 예비 플러그를 화학 기계적 연마 공정(Chemical Mechanical Polishing:CMP)을 통해서 제거한다. 예비 플러그를 열처리한다. 이때, 열처리에 의해서 예비 플러그가 상부로 팽창하여, 반도체 기판의 상부면보다 돌출된다. 예비 플러그의 돌출부를 2차 CMP 공정을 통해서 제거한다.
이와 같이, 기존의 플러그 형성 방법은 2번의 CMP 공정을 포함한다. 이로 인하여, 종래의 플러그 형성 방법은 매우 복잡하면서 시간도 많이 소요되는 단점이 있다.
본 발명은 1회의 CMP 공정만으로 플러그를 형성할 수 있는 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명의 상기된 반도체 제조 장치의 제조 방법을 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 일 견지에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판에 대해서 전처리 공정(Front End Of Line : FEOL)을 수행하여 반도체 구조물을 형성한다. 상기 반도체 기판에 대해서 후처리 공정(Back End Of Line : BEOL)을 수행하여 상기 반도체 구조물과 전기적으로 연결된 배선 구조물을 형성한다. 상기 반도체 기판의 내부에 딤플(dimple)을 갖는 예비 플러그를 형성한다. 상기 예비 플러그가 상기 딤플 내로 팽창하도록 상기 예비 플러그를 열처리하여 플러그를 형성한다.
본 발명의 일 실시예에 따르면, 상기 예비 플러그를 형성하는 단계는 상기 반도체 기판에 플러그 홀을 형성하는 단계, 상기 플러그 홀의 내면에 시드막을 형성하는 단계, 및 상기 시드막에 대해서 도금 공정을 수행하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 예비 플러그를 형성하는 단계는 상기 반도체 기판의 상부면에 상기 예비 플러그를 형성하는 단계, 및 상기 반도체 칩의 상부면에 형성된 상기 예비 플러그를 제거하는 단계를 더 포함할 수 있다. 상기 예비 플러그는 화학 기계적 연마 공정을 통해 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 딤플의 체적은 플러그 홀의 체적의 2％ 이하일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 열처리 공정은 어닐링 공정을 포함할 수 있다. 상기 어닐링 공정은 400℃ 내지 500℃의 온도에서 수행할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제조 방법은 상기 딤플의 저면을 제거하여 상기 딤플보다 깊은 깊이를 갖는 제 2 딤플을 갖는 제 2 예비 플러그를 형성하는 단계를 더 포함할 수 있다. 상기 딤플의 저면은 습식 식각 공정을 통해 제거할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 예비 플러그를 형성하는 단계는 상기 예비 플러그를 상기 반도체 구조물과 전기적으로 연결시키는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 예비 플러그를 형성하는 단계는 상기 예비 플러그를 상기 배선 구조물과 전기적으로 연결시키는 단계를 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지의 제조 방법에 따르면, 반도체 기판에 대해서 전처리 공정(Front End Of Line : FEOL) 및 후처리 공정(Back End Of Line : BEOL)을 수행하여 제 1 반도체 칩을 형성한다. 상기 제 1 반도체 칩의 내부에 딤플(dimple)을 갖는 예비 플러그를 형성한다. 상기 예비 플러그가 상기 딤플 내로 팽창하도록 상기 예비 플러그를 열처리하여 플러그를 형성한다. 상기 제 1 반도체 칩을 패키지 기판의 상부면에 적층하여, 상기 플러그를 상기 패키지 기판과 전기적으로 연결시킨다. 상기 제 1 반도체 칩 상에 제 2 반도체 칩을 적층하여, 상기 플러그를 상기 제 2 반도체 칩과 전기적으로 연결시킨다.
본 발명의 일 실시예에 따르면, 상기 제조 방법은 상기 딤플의 저면을 제거하여 상기 딤플보다 깊은 깊이를 갖는 제 2 딤플을 갖는 제 2 예비 플러그를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제조 방법은 상기 패키지 기판 상에 몰딩 부재를 형성하여 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 상기 몰딩 부재로 덮는 단계, 및 상기 패키지 기판의 하부면에 외부접속단자를 실장하는 단계를 더 포함할 수 있다.
상기와 같은 본 발명에 따르면, 예비 플러그가 딤플을 갖고 있으므로, 열처리 공정에 의해서 예비 플러그는 딤플 내로 팽창한다. 따라서, 플러그는 반도체 기판으로부터 돌출된 돌출부를 갖지 않게 된다. 결과적으로, 플러그를 1회의 CMP 공정을 통해서 형성할 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 9 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 17은 도 1 내지 도 8에 도시된 공정들에 따라 제조된 반도체 장치를 패키징하는 방법을 나타낸 단면도이다.
도 18은 도 9 내지 도 16에 도시된 공정들에 따라 제조된 반도체 장치를 패키징하는 방법을 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 장치의 제조 방법
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 대해서 전처리 공정(Front End Of Line : FEOL)을 수행하여 반도체 구조물(110)을 형성한다.
본 실시예에서, 반도체 구조물(110)은 층간 절연막(112), CMOS(114) 및 금속 콘택(116) 등을 포함할 수 있다. CMOS(114)를 반도체 기판(100) 상에 형성한다. 층간 절연막(112)을 CMOS(114) 상에 형성한다. 금속 콘택(116)을 층간 절연막(112) 내에 형성하여, 금속 콘택(116)과 CMOS(114)를 전기적으로 연결시킨다.
도 2를 참조하면, 반도체 기판(100)에 수직 방향을 따라 플러그 홀(102)을 형성한다. 본 실시예에서, 플러그 홀(102)은 반도체 기판(100)의 상부면으로부터 하부면을 향해 형성된다. 플러그 홀(102)은 반도체 기판(100)의 하부면을 통해 노출되지 않는다. 다른 실시예로서, 플러그 홀(102)은 반도체 기판(100)의 하부면을 통해 노출될 수도 있다.
도 3을 참조하면, 절연 라이너(120), 금속 장벽막(122) 및 시드막(124)을 플러그 홀(102)의 내면에 순차적으로 형성한다. 본 실시예에서, 절연 라이너(120)는 산화막, 질화막 등을 포함할 수 있다. 플러그가 시드막(124)으로부터 성장된다. 따라서, 시드막(124)의 재질이 플러그의 재질을 결정하게 된다. 시드막(124)은 구리, 알루미늄 등과 같은 금속을 포함할 수 있다.
도 4를 참조하면, 시드막(124)에 대해서 도금 공정을 수행하여, 시드막(124)으로부터 제 1 예비 플러그(130)를 성장시킨다. 제 1 예비 플러그(130)는 플러그 홀(102) 내부를 채우면서 반도체 기판(100)의 상부면에 형성된다. 제 1 예비 플러그(130)는 반도체 구조물(110)과 전기적으로 연결된다.
본 실시예에서, 제 1 예비 플러그(130)는 제 1 딤플(132)을 갖는다. 제 1 딤플(132)은 제 1 예비 플러그(130)의 상부에 형성된다. 제 1 딤플(132)은 후속 열처리 공정 중에 제 1 예비 플러그(130)가 팽창되는 부분을 수용하는 공간을 제공한다. 따라서, 제 1 예비 플러그(130)가 열처리 공정에 의해 팽창되어도, 반도체 기판(100)의 상부면으로부터 돌출된 플러그 부분이 최소화될 수 있다. 제 1 딤플(132)은 시드막(124)에 대한 도금 공정을 적절하게 조절하는 것에 의해서 형성할 수 있다. 제 1 딤플(132)은 제 1 예비 플러그(130)를 채우는 금속 물질의 열팽창 계수와 후속 열처리 공정의 온도를 감안하여 플러그 홀(102)의 부피의 2％ 이하인 것이 바람직하다.
또한, 반도체 기판(100)의 상부면에 형성된 제 1 예비 플러그(130)는 매우 얇은 두께를 갖는다. 즉, 제 1 딤플(132)이 제 1 예비 플러그(130)로 채워지기 전에 도금 공정이 완료되므로, 반도체 기판(100)의 상부면에 형성되는 제 1 예비 플러그(130)는 매우 얇은 두께를 갖게 된다. 따라서, 반도체 기판(100)의 상부면에 위치한 제 1 예비 플러그(130)를 CMP 공정을 이용해서 제거할 때, CMP 공정에 소요되는 시간을 대폭 단축시킬 수 있다.
도 5를 참조하면, 제 1 딤플(132)이 제 1 예비 플러그(130)의 팽창 부위를 수용할만한 충분한 크기를 갖지 않을 경우, 제 1 딤플(132)의 저면을 부분적으로 제거하여 제 1 딤플(132)보다 깊은 깊이를 갖는 제 2 딤플(134)을 형성한다. 따라서, 제 1 딤플(132)이 제 1 예비 플러그(130)의 팽창 부위를 수용할만한 충분한 크기를 갖는다면, 제 2 딤플(134)을 형성하는 공정은 생략할 수도 있다. 본 실시예에서, 제 2 딤플(134)은 제 1 예비 플러그(130)를 습식 식각하여 형성할 수 있다. 또한, 도금 공정과 습식 식각 공정은 인-시튜 방식으로 수행될 수 있다.
또한, 제 2 딤플(134)을 형성하는 것에 의해서 반도체 기판(100)의 상부면에 형성된 제 1 예비 플러그(130)도 부분적으로 제거된다. 따라서, 반도체 기판(100)의 상부면에 위치한 제 1 예비 플러그(130)는 더욱 얇은 두께를 가지게 된다.
도 6을 참조하면, 제 1 예비 플러그(130)를 열처리한다. 제 1 예비 플러그(130)로 제공된 열에 의해서 제 1 예비 플러그(130)는 제 2 딤플(134) 내부로 팽창하여, 제 2 딤플(134)을 갖지 않는 제 2 예비 플러그(140)가 형성된다. 제 2 예비 플러그(140)는 반도체 기판(100)의 상부면으로부터 돌출된 부분을 갖지 않으므로, 돌출부 제거를 위한 CMP 공정을 수행하는 것을 생략할 수 있다. 본 실시예에서, 열처리 공정은 어닐링 공정을 포함할 수 있다. 어닐링 공정은 대략 400℃ 내지 500℃ 온도에서 수행될 수 있다.
도 7을 참조하면, 제 2 예비 플러그(140)에 대해서 CMP 공정을 수행하여 플러그(142)를 형성한다. CMP 공정에 의해 반도체 기판(100)의 상부면에 위치한 제 2 예비 플러그(140) 부분이 제거된다.
도 8을 참조하면, 반도체 기판에 대해서 후처리 공정(Back End Of Line : BEOL)을 수행하여 배선 구조물(150)을 형성한다. 배선 구조물(150)은 플러그(142)와 반도체 구조물(110)과 전기적으로 연결된다.
본 실시예에서, 배선 구조물(150)은 패시베이션막(152), 금속 콘택(154) 및 패드(156) 등을 포함할 수 있다. 패시베이션막(152)을 층간 절연막(112) 상에 형성한다. 금속 콘택(154)을 패시베이션막(152) 내에 형성한다. 금속 콘택(154)은 플러그(142)와 전기적으로 연결된다. 패드(156)를 금속 콘택(154) 상에 형성한다. 패드(156) 상에는 다른 반도체 기판와 전기적으로 연결되기 위한 범프(미도시)가 형성될 수 있다.
부가적으로, 반도체 기판(100)의 하부면을 부분적으로 제거하여, 플러그(142)의 하단을 노출시킨다. 다른 실시예로서, 플러그 홀(102)이 반도체 기판(100)의 하부면을 통해 노출된다면, 반도체 기판(100)의 하부면을 제거하는 공정은 생략될 수 있다.
도 9 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 9를 참조하면, 반도체 기판(200)에 대해서 전처리 공정(Front End Of Line : FEOL)을 수행하여 반도체 구조물(210)을 형성한다. 본 실시예에서, 반도체 구조물(210)은 층간 절연막(212), CMOS(214) 및 금속 콘택(216) 등을 포함할 수 있다. 반도체 구조물(210)은 도 1을 참조로 설명한 반도체 구조물(110)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 10을 참조하면, 반도체 기판에 대해서 후처리 공정(Back End Of Line : BEOL)을 수행하여 배선 구조물(250)을 형성한다. 배선 구조물(250)은 반도체 구조물(210)과 전기적으로 연결된다. 본 실시예에서, 배선 구조물(250)은 패시베이션막(252), 금속 콘택(254) 및 패드(256) 등을 포함할 수 있다. 배선 구조물(250)은 도 8을 참조로 설명한 배선 구조물(150)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11을 참조하면, 반도체 기판(200)과 배선 구조물(250)에 수직 방향을 따라 플러그 홀(202)을 형성한다. 본 실시예에서, 플러그 홀(202)은 배선 구조물(250)의 상부면으로부터 반도체 기판(200)의 하부면을 향해 형성된다. 플러그 홀(202)은 반도체 기판(200)의 하부면을 통해 노출되지 않는다. 다른 실시예로서, 플러그 홀(202)은 반도체 기판(200)의 하부면을 통해 노출될 수도 있다.
도 12를 참조하면, 절연 라이너(220), 금속 장벽막(222) 및 시드막(224)을 플러그 홀(202)의 내면에 순차적으로 형성한다.
도 13을 참조하면, 시드막(224)에 대해서 도금 공정을 수행하여, 시드막(224)으로부터 제 1 예비 플러그(230)를 성장시킨다. 제 1 예비 플러그(230)는 플러그 홀(202) 내부를 채우면서 배선 구조물(250)의 상부면에 형성된다. 제 1 예비 플러그(230)는 배선 구조물(150)과 전기적으로 연결된다.
본 실시예에서, 제 1 예비 플러그(230)는 제 1 딤플(232)을 갖는다. 제 1 예비 플러그(230)는 도 4의 제 1 예비 플러그(130)와 실질적으로 동일한 구조를 갖는다. 따라서, 제 1 예비 플러그(230)를 형성하는 공정에 대한 반복 설명은 생략한다.
도 14를 참조하면, 제 1 딤플(232)이 제 1 예비 플러그(230)의 팽창 부위를 수용할만한 충분한 크기를 갖지 않을 경우, 제 1 딤플(232)의 저면을 부분적으로 제거하여 제 1 딤플(232)보다 깊은 깊이를 갖는 제 2 딤플(234)을 형성한다. 따라서, 제 1 딤플(232)이 제 1 예비 플러그(230)의 팽창 부위를 수용할만한 충분한 크기를 갖는다면, 제 2 딤플(234)을 형성하는 공정은 생략할 수도 있다. 본 실시예에서, 제 2 딤플(234)을 형성하는 공정은 도 5를 참조로 설명한 공정과 실질적으로 동일하다. 따라서, 제 2 딤플(234)을 형성하는 공정에 대한 설명은 생략한다.
도 15를 참조하면, 제 1 예비 플러그(230)를 열처리하여, 제 1 예비 플러그(230)가 제 2 딤플(234) 내부로 팽창하도록 하여, 제 2 딤플(234)을 갖지 않는 제 2 예비 플러그(240)를 형성한다. 본 실시예에서, 제 2 예비 플러그(240)는 도 6을 참조로 설명한 제 2 예비 플러그(140)와 실질적으로 동일한 구조를 갖는다. 따라서, 제 2 예비 플러그(240)를 형성하는 공정에 대한 반복 설명은 생략한다.
도 16을 참조하면, 제 2 예비 플러그(240)에 대해서 반도체 기판(200)의 상부면에 위치한 제 2 예비 플러그(240) 부분이 제거될 때까지 CMP 공정을 수행하여 플러그(242)를 형성한다. 플러그(242)는 배선 구조물(250)과 전기적으로 연결된다.
부가적으로, 반도체 기판(200)의 하부면을 부분적으로 제거하여, 플러그(242)의 하단을 노출시킨다. 다른 실시예로서, 플러그 홀(202)이 반도체 기판(200)의 하부면을 통해 노출된다면, 반도체 기판(200)의 하부면을 제거하는 공정은 생략될 수 있다.
반도체 패키지의 제조 방법
도 17은 도 1 내지 도 8에 도시된 공정들에 따라 제조된 반도체 장치를 패키징하는 방법을 나타낸 단면도이다.
도 17을 참조하면, 도 1 내지 도 8에 도시된 공정들이 수행된 반도체 기판(100)을 스크라이브 레인을 따라 절단하여, 제 1 반도체 칩(105)을 형성한다.
제 1 반도체 칩(105)을 패키지 기판(160)의 상부에 배치한다. 플러그(142)의 하단과 패키지 기판(160) 사이에 제 1 도전성 범프(162)를 개재시킨다. 제 1 도전성 범프(162)에 대해서 리플로우 공정을 수행하여, 제 1 도전성 범프(162)를 매개로 제 1 반도체 칩(105)과 패키지 기판(160)을 연결시킨다. 따라서, 제 1 반도체 칩(105)은 플러그(142)와 제 1 도전성 범프(162)를 매개로 패키지 기판(160)과 전기적으로 연결된다. 본 실시예에서, 제 1 도전성 범프(162)는 솔더 범프를 포함할 수 있다.
제 2 반도체 칩(170)을 제 1 반도체 칩(105)의 상부에 배치한다. 제 2 도전성 범프(164)를 플러그(142)의 상단과 제 2 반도체 칩(170) 사이에 개재시킨다. 제 2 도전성 범프(164)에 대해서 리플로우 공정을 수행하여, 제 2 도전성 범프(164)를 매개로 제 2 반도체 칩(170)과 제 1 반도체 칩(105)을 연결시킨다. 따라서, 제 2 반도체 칩(170)은 플러그(142)와 제 2 도전성 범프(164)를 매개로 제 1 반도체 칩(105)에 전기적으로 연결된다. 본 실시예에서, 제 2 도전성 범프(164)는 솔더 범프를 포함할 수 있다.
본 실시예에서는, 제 1 도전성 범프(162)와 제 2 도전성 범프(164)에 대해서 별도의 리플로우 공정들을 개별적으로 수행하는 것으로 예시하였다. 그러나, 1회의 리플로우 공정을 제 1 도전성 범프(162)와 제 2 도전성 범프(164)에 대해서 수행할 수도 있다.
몰딩 부재(180)를 패키지 기판(160) 상에 형성하여, 제 1 반도체 칩(105)과 제 2 반도체 칩(170)을 몰딩 부재(180)로 덮는다. 몰딩 부재(180)는 제 1 반도체 칩(105)과 제 2 반도체 칩(170)을 외부 환경으로부터 보호한다. 본 실시예에서, 몰딩 부재(180)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
외부접속단자(190)를 패키지 기판(160)의 하부면에 실장하여 반도체 패키지를 완성한다. 본 실시예에서, 외부접속단자(160)는 솔더 볼을 포함할 수 있다.
도 18은 도 9 내지 도 16에 도시된 공정들에 따라 제조된 반도체 장치를 패키징하는 방법을 나타낸 단면도이다.
도 18을 참조하면, 도 9 내지 도 16에 도시된 공정들이 수행된 반도체 기판(200)을 스크라이브 레인을 따라 절단하여, 제 1 반도체 칩(205)을 형성한다.
제 1 반도체 칩(205)을 패키지 기판(260)의 상부에 배치한다. 플러그(242)의 하단과 패키지 기판(260) 사이에 제 1 도전성 범프(262)를 개재시킨다. 제 1 도전성 범프(262)에 대해서 리플로우 공정을 수행하여, 제 1 도전성 범프(262)를 매개로 제 1 반도체 칩(205)과 패키지 기판(260)을 연결시킨다. 따라서, 제 1 반도체 칩(205)은 플러그(242)와 제 1 도전성 범프(262)를 매개로 패키지 기판(260)과 전기적으로 연결된다. 본 실시예에서, 제 1 도전성 범프(262)는 솔더 범프를 포함할 수 있다.
제 2 반도체 칩(270)을 제 1 반도체 칩(205)의 상부에 배치한다. 제 2 도전성 범프(264)를 플러그(242)의 상단과 제 2 반도체 칩(270) 사이에 개재시킨다. 제 2 도전성 범프(264)에 대해서 리플로우 공정을 수행하여, 제 2 도전성 범프(264)를 매개로 제 2 반도체 칩(270)과 제 1 반도체 칩(205)을 연결시킨다. 따라서, 제 2 반도체 칩(270)은 플러그(242)와 제 2 도전성 범프(264)를 매개로 제 1 반도체 칩(205)에 전기적으로 연결된다. 본 실시예에서, 제 2 도전성 범프(264)는 솔더 범프를 포함할 수 있다.
본 실시예에서는, 제 1 도전성 범프(262)와 제 2 도전성 범프(264)에 대해서 별도의 리플로우 공정들을 개별적으로 수행하는 것으로 예시하였다. 그러나, 1회의 리플로우 공정을 제 1 도전성 범프(262)와 제 2 도전성 범프(264)에 대해서 수행할 수도 있다.
몰딩 부재(280)를 패키지 기판(260) 상에 형성하여, 제 1 반도체 칩(205)과 제 2 반도체 칩(270)을 몰딩 부재(280)로 덮는다. 몰딩 부재(280)는 제 1 반도체 칩(205)과 제 2 반도체 칩(270)을 외부 환경으로부터 보호한다. 본 실시예에서, 몰딩 부재(280)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
외부접속단자(290)를 패키지 기판(260)의 하부면에 실장하여 반도체 패키지를 완성한다. 본 실시예에서, 외부접속단자(260)는 솔더 볼을 포함할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 예비 플러그가 딤플을 갖고 있으므로, 열처리 공정에 의해서 예비 플러그는 딤플 내로 팽창한다. 따라서, 플러그는 반도체 칩으로부터 돌출된 돌출부를 갖지 않게 된다. 결과적으로, 플러그를 1회의 CMP 공정을 통해서 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 ; 반도체 기판 110 ; 반도체 구조물
130 ; 제 1 예비 플러그 132, 134 ; 딤플
140 ; 제 2 예비 플러그 150 ; 배선 구조물

Claims (10)

  1. 반도체 기판에 대해서 전처리 공정(Front End Of Line : FEOL)을 수행하여 반도체 구조물을 형성하는 단계;
    상기 반도체 기판에 대해서 후처리 공정(Back End Of Line : BEOL)을 수행하여 상기 반도체 구조물과 전기적으로 연결된 배선 구조물을 형성하는 단계;
    상기 반도체 기판의 내부에 딤플(dimple)을 갖는 예비 플러그를 형성하는 단계; 및
    상기 예비 플러그가 상기 딤플 내로 팽창하도록 상기 예비 플러그를 열처리하여 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 예비 플러그를 형성하는 단계는
    상기 반도체 기판에 플러그 홀을 형성하는 단계
    상기 플러그 홀의 내면에 시드막을 형성하는 단계; 및
    상기 시드막에 대해서 도금 공정을 수행하는 단계를 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 예비 플러그를 형성하는 단계는
    상기 반도체 기판의 상부면에 상기 예비 플러그를 형성하는 단계; 및
    상기 반도체 칩의 상부면에 형성된 상기 예비 플러그를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 상기 예비 플러그는 화학 기계적 연마 공정을 통해 제거하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 딤플의 체적은 상기 예비 플러그를 수용하는 상기 반도체 기판의 플러그 홀 체적의 2％ 이하인 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서, 상기 열처리 공정은 어닐링 공정을 포함하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서, 상기 딤플의 저면을 제거하여 상기 딤플보다 깊은 깊이를 갖는 제 2 딤플을 갖는 제 2 예비 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서, 상기 예비 플러그를 형성하는 단계는 상기 예비 플러그를 상기 반도체 구조물과 전기적으로 연결시키는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서, 상기 예비 플러그를 형성하는 단계는 상기 예비 플러그를 상기 배선 구조물과 전기적으로 연결시키는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 반도체 기판에 대해서 전처리 공정(Front End Of Line : FEOL) 및 후처리 공정(Back End Of Line : BEOL)을 수행하여 제 1 반도체 칩을 형성하는 단계;
    상기 제 1 반도체 칩의 내부에 딤플(dimple)을 갖는 예비 플러그를 형성하는 단계;
    상기 예비 플러그가 상기 딤플 내로 팽창하도록 상기 예비 플러그를 열처리하여 플러그를 형성하는 단계;
    상기 제 1 반도체 칩을 패키지 기판의 상부면에 적층하여, 상기 플러그를 상기 패키지 기판과 전기적으로 연결시키는 단계; 및
    상기 제 1 반도체 칩 상에 제 2 반도체 칩을 적층하여, 상기 플러그를 상기 제 2 반도체 칩과 전기적으로 연결시키는 단계를 포함하는 반도체 패키지의 제조 방법.
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