KR20060052241A - 반도체 장치 및 그 제조 방법 - Google Patents

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고지로 가메야마
아끼라 스즈끼
미쯔오 우메모또
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

관통 전극을 갖는 반도체 장치 및 그 제조 방법에서, 반도체 장치의 신뢰성 및 수율의 향상을 도모한다. 반도체 기판(10)의 표면 상에 제1 절연막(11)을 개재하여 제1 패드 전극층(12)을 형성한다. 다음으로, 이들 상층에, 제1 패드 전극층(12)을 국소적으로 노출하는 제1 비아홀(101)을 가진 제2 절연막(13)을 형성한다. 다음으로, 제1 비아홀(101) 내에 플러그(14)를 형성하고, 해당 플러그(14)와 접속된 제2 패드 전극층(15)을 제2 절연막(13) 상에 형성한다. 다음으로, 반도체 기판(10)의 이면으로부터 패드 전극(12)에 도달하는 제2 비아홀(102)을 형성한다. 다음으로, 제2 비아홀(102)의 바닥부의 패드 전극(12)과 접속된 관통 전극(20) 및 제2 배선층(21)을 형성한다. 또한, 보호층(22), 도전 단자(23)를 형성한다. 마지막으로, 다이싱에 의해 반도체 기판(10)을 반도체 칩(10A)으로 절단 분리한다.
반도체 기판, 절연막, 패드 전극층, 비아홀, 플러그, 관통 전극, 배선층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면 도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 15는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 16은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 실시예에 따른 반도체 장치를 설명하는 단면도.
도 18은 본 발명의 실시예에 따른 반도체 장치를 설명하는 단면도.
도 19는 종래예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 제1 절연막
12 : 제1 패드 전극층
13 : 제2 절연막
14 : 플러그
15 : 제2 패드 전극층
20 : 관통 전극
22 : 보호층
23 : 도전 단자
101 : 제1 비아홀
102 : 제2 비아홀
[특허 문헌1] 일본 특개2003-309221호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 관통 전극을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 3차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 소형 패키지를 말한다.
종래부터, CSP의 일종으로서, 관통 전극을 가진 BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 반도체 기판을 관통하여 패드 전극과 접속된 관통 전극을 갖는다. 또한, 해당 반도체 장치는, 해당 이면 상에 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자가 격자 형상으로 복수 배열된 것이다.
그리고, 이 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 회로 기판(예를 들면 프린트 기판) 상의 배선 패턴에 접속하고 있다. 이러한 BGA형의 반도체 장치는, 측부로 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비해, 다수의 도전 단자를 설치할 수 있으며, 또한 소형화할 수 있다고 하는 장점을 갖는다.
다음으로, 종래예에 따른 관통 전극을 가진 BGA형의 반도체 장치의 제조 방법의 개략을 설명한다. 우선, 반도체 기판의 표면에, 제1 절연막을 개재하여 패드 전극을 형성한다. 다음으로, 반도체 기판의 이면으로부터 패드 전극에 도달하는 비아홀을, 해당 반도체 기판의 에칭에 의해 형성한다. 또한, 비아홀 내를 포함하는 반도체 기판의 이면 상에, 해당 비아홀의 바닥부에서 패드 전극을 노출시키는 제2 절연막을 형성한다.
또한, 비아홀 내의 제2 절연막 상에, 해당 바닥부에서 노출된 패드 전극과 전기적으로 접속된 관통 전극을 형성한다. 또한, 동시에, 상기 관통 전극과 접속한 배선층을 반도체 기판의 이면의 제2 절연막 상에 형성한다. 다음으로, 상기 배 선층 상을 포함하는 반도체 기판의 이면 상에 보호층을 형성하고, 상기 보호층의 일부를 개구하여 상기 배선층의 일부을 노출시킨다. 또한, 그 배선층 상에 도전 단자를 형성해도 된다. 그 후, 반도체 기판을 다이싱에 의해 복수의 반도체 칩으로 절단 분리한다.
또한, 관련된 기술 문헌으로서는, 예를 들면 특허 문헌1을 들 수 있다.
다음으로, 상술한 종래예에 따른 반도체 장치의 제조 방법의 일부의 공정을, 도면을 참조하여 설명한다. 도 19는 종래예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 19에 도시한 바와 같이, 소위 전 공정에서, 도시하지 않은 전자 디바이스가 형성된 반도체 기판(50)의 표면에 제1 절연막(51)을 개재하여 제1 패드 전극층(52)이 형성되어 있다. 또한, 제1 패드 전극층(52) 상에는, 제2 패드 전극층(55)이 형성되어 있다. 제2 패드 전극층(55)의 일부 상, 및 제1 절연막(51) 상에는, 제2 패드 전극층(55)을 노출시키는 개구부(53W)를 가진 제2 절연막(53)이 형성되어 있다.
여기서, 도시하지 않은 전자 디바이스 등의 회로 테스트에서, 반도체 장치의 표면의 개구부(53W)를 통해, 상술한 제2 패드 전극층(55) 상에 프로브 핀(70)을 접촉시킨다. 그러나, 프로브 핀(70)을 제2 패드 전극층(55)에 접촉시킬 때는, 프로브 핀(70)이 제2 패드 전극층(55)에 접촉할 때에, 제2 패드 전극층(55)에 박리 등의 손상이 발생하고, 해당 손상이 제1 패드 전극층에까지 영향을 미쳤다. 예를 들 면, 제2 패드 전극층(55)으로부터 제1 패드 전극층(52)에 도달하는 박리 등의 손상이 발생하였다.
그 때문에, 그 후의 공정에서, 반도체 기판(50)의 이면으로부터 제1 패드 전극층(52) 상의 제1 절연막(51)에 도달하는 비아홀을 예를 들면 드라이 에칭, 웨트 에칭, 혹은 플라즈마 에칭에 의해 형성할 때, 제1 패드 전극층(52)에 발생한 상기 손상에 대하여 해당 에칭이 집중되어, 제1 패드 전극(52) 혹은 제2 패드 전극(55)의 파손을 초래하였다.
또한, 상기 손상에 의한 파손이 발생한 제1 패드 전극층(52) 상을 포함하는 비아홀 내에, 예를 들면 구리(Cu)로 이루어지는 도시하지 않은 관통 전극이 형성된 후에는, 해당 관통 전극과 제1 패드 전극층(52) 사이에, 접속 불량이 발생하는 경우가 있었다. 즉, 관통 전극을 갖는 반도체 장치의 신뢰성이 저하된다고 하는 문제가 발생하였다. 결과적으로, 관통 전극을 갖는 반도체 장치의 신뢰성 및 수율이 저하되었다.
따라서 본 발명은, 관통 전극을 갖는 반도체 장치 및 그 제조 방법에서, 해당 반도체 장치의 신뢰성 및 수율의 향상을 도모한다.
본 발명의 반도체 장치 및 그 제조 방법은, 상기 과제를 감안하여 이루어진 것으로, 이하의 특징을 갖는 것이다. 즉, 본 발명의 반도체 장치는, 반도체 칩과, 반도체 칩의 표면 상에 제1 절연막을 개재하여 형성된 제1 패드 전극층과, 제1 패드 전극층 상에 형성된 제2 절연막과, 제2 절연막에 개구된 제1 비아홀 내에 형성 된 금속 플러그와, 제2 절연막 상에 형성되며, 금속 플러그를 통해 제1 패드 전극층과 전기적으로 접속된 제2 패드 전극층과, 반도체 칩의 이면으로부터 제1 패드 전극층에 도달하는 제2 비아홀과, 제2 비아홀 내에 형성되며, 또한 해당 제2 비아홀을 통해 제1 패드 전극층과 전기적으로 접속된 관통 전극을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 구성 외에, 제2 패드 전극층의 일부 상 및 제2 절연막 상에 형성되며, 또한 해당 제2 패드 전극층을 노출시키는 개구부를 가진 제1 보호층과, 관통 전극과 전기적으로 접속되어 반도체 칩의 이면 상으로 연장되는 배선층과, 배선층을 포함하는 반도체 칩 상에, 해당 배선층의 일부 상을 노출시키도록 형성된 제2 보호층을 구비하는 것을 특징으로 한다. 또한, 본 발명의 반도체 장치는, 상기 구성 외에, 배선층의 일부 상에 도전 단자를 구비하고 있어도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면 상에 제1 절연막을 개재하여 제1 패드 전극층을 형성하는 공정과, 제1 패드 전극층 상에 제2 절연막을 형성하는 공정과, 제2 절연막에, 제1 패드 전극층을 노출시키는 제1 비아홀을 형성하는 공정과, 제1 비아홀 내에, 금속 플러그를 형성하는 공정과, 제2 절연막 상에, 금속 플러그를 통해 제1 패드 전극층과 전기적으로 접속된 제2 패드 전극층을 형성하는 공정과, 반도체 기판의 이면으로부터 제1 패드 전극층에 도달하는 제2 비아홀을 형성하는 공정과, 제2 비아홀을 통해 제1 패드 전극층과 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 공정 외에, 제2 패드 전극층 상을 포함하는 제2 절연막 상에, 제2 패드 전극층을 노출시키는 개구부를 가진 제1 보호층을 형성하는 공정과, 관통 전극과 전기적으로 접속되어 반도체 기판의 이면 상으로 연장되는 배선층을 형성하는 공정과, 배선층을 포함하는 반도체 기판 상에, 해당 배선층의 일부 상을 노출시키도록 하여 제2 보호층을 형성하는 공정을 갖는 것을 특징으로 한다. 또한, 본 발명의 제조 방법은, 상기 공정 외에, 배선층의 일부 상에 도전 단자를 형성하는 공정을 포함하고 있어도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 복수의 패드 전극층이 전기적으로 접속된 반도체 기판에, 그 이면으로부터, 복수의 패드 전극층 중 해당 반도체 기판의 표면에 가까운 쪽의 패드 전극층에 도달하는 비아홀을 형성하는 공정과, 비아홀을 통해 반도체 기판의 표면에 가까운 쪽의 패드 전극층에 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 공정 외에, 반도체 기판의 표면측에, 복수의 패드 전극층 중 해당 반도체 기판의 표면으로부터 먼 쪽의 패드 전극층을 노출시키는 개구부를 형성하는 공정을 포함하는 것을 특징으로 한다.
<실시예>
다음으로, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 1 내지 도 16은, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 1 내지 도 16은, 반도체 기판 중, 도시하지 않은 다이싱 라인의 근방을 나타내고 있다.
우선, 도 1에 도시한 바와 같이, 표면에 도시하지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 여기서, 도시하지 않은 전자 디바이스는, 예를 들면, CCD(Charge Coupled Device)나 적외선 센서 등의 수광 소자, 혹은 발광 소자인 것으로 한다. 혹은, 도시하지 않은 전자 디바이스는, 상기 수광 소자나 발광 소자 이외의 전자 디바이스이어도 된다. 또한, 반도체 기판(10)은, 예를 들면 실리콘 기판으로 이루어지는 것으로 하지만, 그 밖의 재질의 기판이어도 된다. 또한, 반도체 기판(10)은, 바람직하게는 약 130㎛의 막 두께를 갖고 있다.
다음으로, 도시하지 않은 전자 디바이스를 포함하는 반도체 기판(10)의 표면 상에, 층간 절연막으로서 제1 절연막(11)을 형성한다. 제1 절연막(11)은, 예를 들면, P-TEOS막이나 BPSG막 등으로 이루어진다. 또한, 제1 절연막(11)은, 바람직하게는 CVD법에 의해, 약 0.8㎛의 막 두께를 갖고 형성된다.
다음으로, 반도체 기판(10)의 표면의 제1 절연막(11) 상에, 도시하지 않은 전자 디바이스와 접속된 외부 접속용 전극인 제1 패드 전극층(12)을 형성한다. 제1 패드 전극층(12)은, 예를 들면 알루미늄(Al)으로 이루어지며, 바람직하게는 약 1㎛∼2㎛의 막 두께를 갖고 형성된다.
다음으로, 도 2에 도시한 바와 같이, 반도체 기판(10)의 표면 상, 즉, 제1 패드 전극층(12) 상 및 제1 절연막(11) 상에, 해당 제1 패드 전극층(12)을 피복하도록 하여, 제2 절연막(13)을 형성한다. 제2 절연막(13)은, 예를 들면, 실리콘 산 화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지며, 예를 들면 플라즈마 CVD법에 의해 형성된다. 또한, 제2 절연막(13)은, 바람직하게는 약 0.2㎛∼1㎛의 막 두께를 갖고 형성된다.
다음으로, 도 3에 도시한 바와 같이, 제2 절연막(13) 상의 소정 영역에, 제1 레지스트층(41)을 선택적으로 형성한다. 제1 레지스트층(41)을 형성하는 상기 제2 절연막(13) 상의 소정 영역이란, 후술하는 제1 패드 전극층(12)의 일부 상에 국소적으로 형성되는 제1 비아홀의 형성 영역을 제외한 영역이다.
다음으로, 제1 레지스트층(41)을 마스크로 하여, 바람직하게는 드라이 에칭에 의해 제2 절연막(13)을 선택적으로 에칭하고, 극소적으로 제2 절연막(13)의 일부를 개구하여 제1 패드 전극층(12)을 노출시키는 제1 비아홀(101)을 형성한다. 제1 비아홀(101)의 바닥부에서는, 제1 패드 전극층(12)이 노출된다.
여기서, 제1 비아홀(101)은, 소정의 간격을 갖고, 제1 패드 전극층(52)의 양 단부, 혹은 그 근방 상에 형성되는 것이 바람직하다. 혹은, 제1 비아홀(101)은, 제1 패드 전극층(12)의 일부 상이면, 상기 이외의 위치에 형성되어도 된다. 또한, 제1 비아홀(101)은, 약 0.5㎛의 직경을 갖고 형성되는 것이 바람직하다. 상기 에칭의 완료 후, 제1 레지스트층(41)을 제거한다.
다음으로, 도 4에 도시한 바와 같이, 상기 제1 비아홀(101) 내에, 금속으로 이루어지는 플러그(14)를 형성한다. 여기서, 플러그(14)는, 제2 절연막(13)의 표면과 동일면 상에 이를 때까지 제1 비아홀에 매립되도록 하여 형성된다. 플러그 (14)는, 텅스텐(W) 혹은 텅스텐 합금으로 이루어지는 금속 플러그인 것이 바람직하다. 혹은, 플러그(14)는, 상기 이외의 금속으로 이루어지는 것이어도 된다. 예를 들면, 플러그(14)는, 고온 알루미늄(Al)과 같은 것이어도 된다.
또한, 플러그(14)의 형성 방법은, 특별히 한정되지 않지만, 예를 들면 다음에 설명하는 바와 같은 다마신 기법이어도 된다. 즉, 도시하지 않지만, 제1 비아홀(101) 내를 포함하는 제2 절연막(13)의 전체면 상에 예를 들면 텅스텐(W)으로 이루어지는 금속층을 형성한 후, 해당 금속층을, 소위 CMP(Chemical Mechanical Polishing)에 의해 제2 절연막(13)의 표면이 노출될 때까지 연마한다. 이에 의해, 상기 구성을 갖는 플러그(14)가 형성된다. 혹은, 플러그(14)는, 상기 이외의 방법에 의해 형성되어도 된다.
다음으로, 도 5에 도시한 바와 같이, 플러그(14) 상을 포함하는 제2 절연막(13)의 전체면 상에, 제2 패드 전극층(15)을 형성한다. 여기서, 제2 패드 전극층(15)은, 제1 비아홀(101)의 플러그(14)를 통해, 제1 패드 전극층(12)과 전기적 및 기계적으로 접속된다. 또한, 제2 패드 전극층(15)은, 예를 들면 알루미늄(Al)으로 이루어지며, 바람직하게는 약 0.3㎛∼2㎛의 막 두께를 갖고 형성된다.
다음으로, 도 6에 도시한 바와 같이, 제2 패드 전극층(15) 상의 소정 영역에, 제2 레지스트층(42)을 선택적으로 형성한다. 제2 레지스트층(42)을 형성하는 제2 패드 전극(15) 상의 소정 영역이란, 모든 제1 비아홀(101)의 개구부를 포함하는 영역이다. 본 실시예에서는, 그 일례로서, 제1 패드 전극층(12)의 형성 영역과 중첩되는 영역에, 제2 레지스트층(42)이 형성되어 있다.
다음으로, 제2 레지스트층(42)을 마스크로 하여, 바람직하게는 드라이 에칭에 의해, 제2 패드 전극층(15)을 선택적으로 에칭한다. 이 에칭에 의해, 제2 패드 전극층(15)은, 불필요한 부분이 제거되도록 패터닝된다. 상기 에칭의 완료 후, 제2 레지스트층(42)을 제거한다.
다음으로, 도 7에 도시한 바와 같이, 제2 패드 전극층(15)을 피복하도록 하여, 제2 패드 전극층(15) 상 및 제2 절연막(13) 상에, 제1 보호층(16)을 형성한다. 제1 보호층(16)은, 소위 패시베이션막으로서 기능하는 것으로, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지는 것이 바람직하다.
다음으로, 도 8에 도시한 바와 같이, 제1 보호층(16) 상의 소정 영역에, 제3 레지스트층(43)을 선택적으로 형성한다. 제3 레지스트층(43)을 형성하는 제1 보호층(16) 상의 소정 영역이란, 후술하는 개구부(16W)를 형성하지 않는 영역, 즉, 제2 패드 전극(15)의 일부 상 및 제2 패드 전극(15)의 형성 영역 이외의 영역이다.
다음으로, 제3 레지스트층(43)을 마스크로 하여, 제1 보호층을 바람직하게는 드라이 에칭에 의해 에칭하여, 제2 패드 전극층(15)을 노출시키는 개구부(16W)를 형성한다. 상기 에칭의 완료 후, 제3 레지스트층(43)을 제거한다. 이 개구부(16W)를 통해, 제2 패드 전극층(15)은, 반도체 장치의 회로 테스트 등을 행할 때의 도시하지 않은 프로브 핀을 접촉시키기 위한 전극으로서도 이용된다.
상술한 바와 같이, 제1 패드 전극층(12)과 제2 패드 전극층(15)은, 이들 사이에 끼워지는 제2 절연막(13)에 형성된 제1 비아홀(101) 내의 플러그(14)에 의해 접속되어 있다. 이와 같이, 제1 패드 전극층(12)과 제2 패드 전극층(15)을 이격시켰기 때문에, 회로 테스트 시 등의 프로브 핀이 제2 패드 전극층(15)에 접촉할 때에, 해당 제2 패드 전극층(15)에 박리 등의 손상이 발생한 경우에도, 제2 절연막(13) 혹은 플러그(14)가 보호층 혹은 완충층의 기능을 행하여, 해당 손상은 제1 패드 전극층(12)에 영향을 미치기 어렵게 된다. 즉, 제1 패드 전극층(12)에 상기 손상이 발생하는 것을 극력 억지할 수 있다.
또한, 본 실시예의 설명에서는, 종래 구조가, 2개의 패드 전극층이 적층된 것에 대하여, 각각의 패드 전극층을 절연막을 개재하여 이격시키는 것으로서 설명하였지만, 종래 구조의 패드 전극층이 1개인 것을 2개의 패드 전극층으로 분단하고, 이들을 마찬가지로 이격 배치하는 기술도, 본 발명에 포함된다.
다음으로, 도 9에 도시한 바와 같이, 반도체 기판(10)의 이면 상에, 제4 레지스트층(44)을 선택적으로 형성한다. 즉, 제4 레지스트층(44)은, 반도체 기판(10)의 이면 상 중, 제1 패드 전극층(12)에 대응하는 위치에 개구부를 갖도록 하여 형성된다.
다음으로, 이 제4 레지스트층(44)을 마스크로 하여, 바람직하게는 드라이 에칭법에 의해, 반도체 기판(10)을 에칭한다. 이 때, 예를 들면, 에칭 가스로서는, SF6이나 O2나 C4F8 등을 포함하는 가스를 이용한다. 그리고, 에칭 가스로서 SF6이나 O2를 이용한 경우에는, 그 에칭 조건으로서, 예를 들면, 그 파워는 약 1.5KW의 파워이고, 가스 유량은 300/30sccm이며, 압력은 25Pa인 것이 바람직하다.
이렇게 해서, 상기 에칭에 의해, 제1 패드 전극층(12) 상에서 반도체 기판(10)의 이면으로부터 해당 표면에 관통하는 제2 비아홀(102)이 형성된다. 제2 비아홀(102)의 바닥부에서는, 제1 절연막(11)이 노출되어 있다.
여기서, 상기 에칭 시에, 제1 패드 전극층(12)에는, 회로 테스트 시 등의 프로브 핀의 접촉에 의한 손상이 발생하고 있지 않다. 그 때문에, 종래예에 나타난 바와 같이, 제1 패드 전극층(12)의 손상 부위에 드라이 에칭이나 웨트 에칭에 이용하는 에칭 가스나 에칭 용액이 침입함으로써 제1 패드 전극층(12)이 파손되는 것을, 극력 억지할 수 있다.
또한, 제2 비아홀(102)의 형성 전의 상기 회로 테스트 시 등에서, 도시하지 않은 프로브 핀의 접촉 시에, 제2 패드 전극층(15)이 변형되어도, 해당 변형은, 제2 절연막(13) 혹은 플러그(14)에 의해 완화되어, 제1 패드 전극층(12)에 영향을 미치기 어렵게 된다. 즉, 제1 패드 전극층(12)이, 비아홀의 공간으로 밀어내어져 만곡되도록 변형되는 것을 극력 억지할 수 있다.
다음으로, 도 10에 도시한 바와 같이, 제4 레지스트층(44)을 마스크로 하여, 바람직하게는 드라이 에칭에 의해, 제2 비아홀(102)의 바닥부에서 노출되는 제1 절연막(11)의 일부를 선택적으로 제거한다. 이에 의해, 제2 비아홀(102)의 바닥부에서 제1 패드 전극층(12)의 일부가 노출된다. 상기 에칭의 완료 후, 제4 레지스트층(44)을 제거한다.
다음으로, 도 11에 도시한 바와 같이, 제2 비아홀(102) 내를 포함하는 반도체 기판(10)의 이면 상에, 제3 절연막(18)을 형성한다. 제3 절연막(18)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지며, 예를 들면 플라즈마 CVD법에 의해 형성된다. 또한, 제3 절연막(18)은, 바람직하게는 약 1㎛∼2㎛의 막 두께를 갖고 형성된다.
다음으로, 도 12에 도시한 바와 같이, 반도체 기판(10)의 이면측으로부터, 바람직하게는 이방성의 드라이 에칭에 의해, 제3 절연막(18)의 에칭을 행한다. 여기서, 제2 비아홀(102)의 바닥부의 제3 절연막(18)은, 해당 제2 비아홀(102)의 깊이에 따라, 반도체 기판(10)의 이면 상의 제3 절연막(18)보다 얇게 형성된다. 그 때문에, 상기 에칭에 의해, 제2 비아홀(102)의 바닥부에서는, 제3 절연막(18)이 제거되어 제1 패드 전극층(12)의 일부가 노출되지만, 반도체 기판(10)의 이면 상 및 제2 비아홀(102)의 측벽에서는, 제3 절연막(18)이 잔존한다.
다음으로, 도 13에 도시한 바와 같이, 제2 비아홀(102) 내 및 반도체 기판(10)의 이면의 제3 절연막(18) 상에, 배리어 메탈층(19)을 형성한다. 배리어 메탈층(19)은, 예를 들면 티탄텅스텐(TiW)층, 티탄나이트라이드(TiN)층, 혹은 탄탈나이트라이드(TaN)층 등의 금속층으로 이루어진다.
배리어 메탈층(19)은, 예를 들면, 스퍼터법, CVD법, 무전해 도금법, 혹은 그 밖의 성막 방법에 의해 형성된다. 이 배리어 메탈층(19) 상에는 도시하지 않은 시드층이 형성된다. 이 시드층은, 후술하는 배선 형성층(20A)을 도금 형성하기 위한 전극으로 되는 것으로, 예를 들면 구리(Cu) 등의 금속으로 이루어진다.
또한, 제2 비아홀(102)의 측벽의 제3 절연막(18)이 실리콘 질화막(SiN막)에 의해 형성되어 있는 경우에는, 해당 실리콘 질화막(SiN막)이 구리 확산에 대한 배리어로 되기 때문에, 배리어 메탈층(19)은 생략해도 된다.
다음으로, 반도체 기판(10)의 이면 상에 형성된 배리어 메탈층(19) 및 시드층을 피복하도록 배선 형성층(20A)을 형성한다. 여기서, 상기 배선 형성층(20A)은, 예를 들면 전해 도금법에 의해, 예를 들면 구리(Cu)로 이루어지는 금속층이다.
그리고, 도 14에 도시한 바와 같이, 상기 배선 형성층(20A) 상의 소정 영역에 제5 레지스트층(45)을 형성한다. 그리고, 상기 제5 레지스트층(45)을 마스크로 하여, 상기 배선 형성층(20A)을 패터닝하여 관통 전극(20), 및 이 관통 전극(20)과 연속하여, 전기적으로 접속된 배선층(21)을 형성한다. 도금막 두께는, 관통 전극(20)이 제2 비아홀(102) 내에 불완전하게 매립되는 두께로 조정된다. 혹은, 관통 전극(20)은, 제2 비아홀(102) 내에 완전하게 매립되도록 형성되어도 된다. 또한, 상기 제5 레지스트층(45)을 형성하는 상기 소정 영역이란, 제2 비아홀(102)의 형성 영역을 제외한 영역이며, 또한 후술하는 소정의 패턴을 가진 배선층(21)을 형성하지 않는 반도체 기판(10)의 이면 상의 영역이다.
여기서, 관통 전극(20)은, 시드층 및 배리어 메탈층(19)을 개재하여, 제2 비아홀(102)의 바닥부에서 노출되는 패드 전극(12)과 전기적으로 접속되어 형성된다. 또한, 관통 전극(20)과 연속하는 배선층(21)은, 시드층 및 배리어 메탈층(19)을 개재하여, 반도체 기판(10)의 이면 상에 소정의 패턴을 갖고 형성된다. 계속해서, 상기 제5 레지스트층(45)을 제거한 후에, 상기 배선층(21) 및 시드층을 마스크로 하여, 상기 배리어 메탈층(19)을 패터닝 제거한다.
또한, 상술한 관통 전극(20)과 배선층(21)은, 각각 다른 공정에 의해 형성되어도 된다. 또한, 관통 전극(20) 및 배선층(21)의 형성은, 상술한 바와 같은 구리(Cu)를 이용한 전해 도금법에 의하지 않고, 그 밖의 금속 및 성막 방법에 의해 형성되어도 된다. 예를 들면, 관통 전극(20) 및 배선층(21)은, 알루미늄(Al) 혹은 알루미늄 합금 등으로 이루어지며, 예를 들면, 스퍼터법에 의해 형성되어도 된다. 이 경우, 제2 비아홀(102)을 포함하는 반도체 기판(10)의 이면 상에 도시하지 않은 배리어 메탈층을 형성한 후, 해당 배리어 메탈층 상에 상기 금속으로 이루어지는 관통 전극 및 배선층을 스퍼터법에 의해 형성한다. 그리고, 제2 비아홀(102)의 형성 영역을 제외한 해당 배선층 상의 소정 영역에 도시하지 않은 레지스트층을 형성하고, 해당 레지스트층을 마스크로 하여 배선층을 패터닝하면 된다. 혹은, 관통 전극(20) 및 배선층(21)은, CVD법에 의해 형성되어도 된다.
다음으로, 도 15에 도시한 바와 같이, 제2 비아홀(102) 내를 포함하는 반도체 기판(10)의 이면 상, 즉, 배리어 메탈층(19) 상, 관통 전극(20) 상 및 배선층(21) 상에, 이들을 피복하도록 하여, 보호층(22)을 형성한다. 보호층(22)은, 예를 들면 레지스트 재료 등으로 이루어진다. 제2 보호층(22) 중 배선층(21)에 대응하는 위치에는 개구부가 형성된다. 그리고, 해당 개구부에서 노출되는 배선층(21) 상에, 예를 들면 땜납 등의 금속으로 이루어지는 볼 형상의 도전 단자(23)가 형성된다.
다음으로, 도 16에 도시한 바와 같이, 도시하지 않은 다이싱 라인을 따라 해당 반도체 기판(10)을 다이싱한다. 이에 의해, 관통 전극(20)을 가진 반도체 칩 (10A)으로 이루어지는 복수의 반도체 장치가 완성된다.
상술한 바와 같이, 본 실시예의 반도체 장치 및 그 제조 방법에 따르면, 회로 테스트 시 등에 프로브 핀이 제2 패드 전극층(15)에 접촉할 때에, 해당 제2 패드 전극층(15)에 박리 등의 손상이 발생한 경우에도, 제2 절연막(13) 혹은 플러그(14)가 보호층 혹은 완충층의 기능을 행하여, 해당 손상은 제1 패드 전극층(12)에 영향을 미치기 어렵게 된다. 즉, 제1 패드 전극층(12)에 상기 손상을 기인으로 하는 파손이 발생하는 것을 극력 억지할 수 있다.
또한, 상기 프로브 핀의 접촉 시에, 제2 패드 전극층(15)이 반도체 칩(10A)(반도체 기판(10))의 이면의 방향을 향하여 만곡되도록 변형된 경우에도, 상기 변형은, 제2 절연막(13) 혹은 플러그(14)에 의해 완화되어, 제1 패드 전극층(12)에 영향을 미치기 어렵게 된다. 즉, 제1 패드 전극층(12)이, 비아홀의 공간으로 밀어내어져 만곡되도록 변형되는 것을 극력 억지할 수 있다.
또한, 제1 패드 전극층(12)과 제2 패드 전극층(15)은, 제2 절연막(13)에 각각 접속되어 있기 때문에, 제2 패드 전극층(15)의 변형이 극력 억지된다. 그 때문에, 제2 비아홀(102)의 바닥부에서 해당 제1 패드 전극층(12)과 접속되는 관통 전극(20)과의 접속 불량이 억지되어, 관통 전극(20)과 제1 패드 전극층(12)과의 접속에 따른 신뢰성이 향상된다.
이와 같이, 제1 패드 전극층(12)을 관통 전극(20)과의 접속용으로서, 또한 제2 패드 전극층(15)을 프로브 핀과의 접속용으로서, 각각의 패드 전극층의 기능을 저하시키지 않고 구분하여 사용하는 것이 가능하게 된다. 결과적으로, 관통 전극 을 갖는 반도체 장치의 신뢰성 및 수율을 향상시킬 수 있다.
또한, 상술한 실시예에서는, 개구부(16W)에서 노출되는 제2 패드 전극층(15)은, 반도체 장치의 회로 테스트 등을 행할 때의 도시하지 않은 프로브 핀을 접속하기 위한 전극으로 하였지만, 본 발명은 이에 한정되지 않는다. 예를 들면, 본 발명은, 개구부(16W)에서 노출되는 제2 패드 전극층(15)에, 도시하지 않은 도전 단자를 형성하는 것이어도 된다. 이 경우, 해당 도전 단자가 형성된 반도체 장치에 표면 상에, 또 다른 반도체 장치를 적층하여, 양자의 전기적인 접속을 확립해도 된다.
또한, 상술한 실시예는, 도전 단자(23)의 형성에 제한되지 않는다. 즉, 관통 전극(20) 및 배선층(21)과, 도시하지 않은 회로 기판과의 전기적인 접속이 가능하면, 도전 단자(23)는 반드시 형성될 필요는 없다. 예를 들면, 반도체 장치가 LGA(Land Grip Array)형의 반도체 장치인 경우, 보호층(22)으로부터 국소적으로 노출되는 배선층(21)의 일부 상에, 도전 단자(23)를 형성할 필요는 없다.
또한, 상술한 실시예는, 배선층(21)의 형성에 제한되지 않는다. 즉, 관통 전극(20)이 제2 비아홀(102)에 완전하게 매립되어 형성되는 경우, 배선층(21)은 반드시 형성될 필요는 없다. 예를 들면, 해당 관통 전극(20)은, 배선층(21) 및 도전 단자(23)를 통하지 않고 도시하지 않은 회로 기판과 직접 접속되어도 된다. 혹은, 관통 전극(20)은, 제2 비아홀(102)의 개구부에서 노출되는 해당 관통 전극(20) 상에 도전 단자(23)를 구비하고, 배선층(21)을 개재하지 않고, 해당 도전 단자(23)를 통해 도시하지 않은 회로 기판과 접속되어도 된다.
또한, 상술한 실시예에서는, 제1 패드 전극층(12)과 제2 패드 전극층(15) 사이에 형성된 제2 절연막(13)에, 소정 간격을 갖고 3개 이상의 플러그(14)가 형성되어 있지만, 본 발명은 이에 한정되지 않고, 이하에 설명하는 도 17 혹은 도 18과 같이 형성되어도 된다. 도 17 및 도 18은, 본 실시예에 따른 반도체 장치를 도시하는 단면도이다.
즉, 본 발명의 반도체 장치는, 도 17에 도시한 바와 같이, 제1 패드 전극층(12)과 제2 패드 전극층(15)의 한쪽의 단부를 컨택트하는 1개의 플러그(14A)가, 제2 절연막(13)에 형성되는 것이어도 된다. 혹은, 본 발명의 반도체 장치는, 도 18에 도시한 바와 같이, 제1 패드 전극층(12)과 제2 패드 전극층(15)의 양 단부를 컨택트하는 2개의 플러그(14B)가, 제2 절연막(13)에 형성되는 것이어도 된다. 여기서, 상기 플러그(14A, 14B) 모두, 프로브 핀의 접촉 빈도가 높은 제1 및 제2 패드 전극층(12, 15)의 중앙 혹은 중앙 근방의 영역에 중첩되지 않도록 하여 형성되어 있다.
그 때문에, 프로브 핀의 접촉 빈도가 높은 상기 영역에서는, 제2 절연막(13)과 접하는 제1 패드 전극층(12) 및 제2 패드 전극층(15)의 면적이 넓어져, 제2 패드 전극(12)의 손상이나 변형이 제1 패드 전극층(12)에 영향을 미치는 것을 보다 확실하게 억지하는 것이 가능하게 된다. 또한, 양 패드 전극층 사이의 접착성이 증가하기 때문에, 패드 전극층의 변형이 억지된다.
본 발명에 따르면, 제1 패드 전극층과 제2 패드 전극층이, 이들 사이에 끼워 지는 제2 절연막에 형성된 제1 비아홀 내의 금속 플러그에 의해 접속되어 있다. 그 때문에, 회로 테스트 시 등의 프로브 핀이 제2 패드 전극층에 접촉할 때에, 해당 제2 패드 전극층에 박리 등의 손상이 발생한 경우에도, 제2 절연막 혹은 금속 플러그가 보호층 혹은 완충층의 기능을 행하여, 해당 손상은 제1 패드 전극층에 영향을 미치기 어렵게 된다. 즉, 제1 패드 전극층에 상기 손상이 발생하여 해당 제1 패드 전극층이 파손되는 것을 극력 억지할 수 있다.
또한, 제2 절연막의 존재에 의해, 제1 및 제2 패드 전극층의 잔류 응력에 대하여, 소위 응력 컨트롤을 행할 수 있다. 즉, 반도체 기판에 비아홀을 형성할 때에, 지금까지 제1 및 제2 패드 전극층에 축적되어 있었던 잔류 응력이 비아홀의 공간의 방향을 향하여 개방되고자 할 때에, 제1 및 제2 패드 전극층이 비아홀의 공간으로 밀어내어져 만곡되도록 변형되고자 하는 움직임을, 제2 절연막의 존재에 의해 제1 및 제2 패드 전극층의 접착성이 향상됨으로써, 극력 억지할 수 있다.
또한, 제1 패드 전극층의 파손 혹은 변형을 극력 억지할 수 있기 때문에, 비아홀의 바닥부에서 해당 제1 패드 전극층과 접속되는 관통 전극과의 접속 불량이 억지되어, 관통 전극과 제1 패드 전극층의 접속에 따른 신뢰성이 향상된다.
이와 같이, 제1 패드 전극층을 관통 전극과의 접속용으로서, 또한 제2 패드 전극층을 프로브 핀과의 접속용으로서, 각각의 패드 전극층의 기능을 저하시키지 않고 구분하여 사용하는 것이 가능하게 된다. 결과로서, 관통 전극을 갖는 반도체 장치의 신뢰성 및 수율을 향상시킬 수 있다.

Claims (8)

  1. 반도체 칩과,
    상기 반도체 칩의 표면 상에 제1 절연막을 개재하여 형성된 제1 패드 전극층과,
    상기 제1 패드 전극층 상에 형성된 제2 절연막과,
    상기 제2 절연막에 개구된 제1 비아홀 내에 형성된 금속 플러그와,
    상기 제2 절연막 상에 형성되며, 상기 금속 플러그를 통해 상기 제1 패드 전극층과 전기적으로 접속된 제2 패드 전극층과,
    상기 반도체 칩의 이면으로부터 상기 제1 패드 전극층에 도달하는 제2 비아홀과,
    상기 제2 비아홀 내에 형성되며, 또한 상기 제2 비아홀을 통해 상기 제1 패드 전극층과 전기적으로 접속된 관통 전극
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 패드 전극층의 일부 상 및 상기 제2 절연막 상에 형성되며, 또한 상기 제2 패드 전극층을 노출시키는 개구부를 가진 제1 보호층과,
    상기 관통 전극과 전기적으로 접속되어 상기 반도체 칩의 이면 상으로 연장되는 배선층과,
    상기 배선층을 포함하는 상기 반도체 칩 상에, 상기 배선층의 일부 상을 노출시키도록 형성된 제2 보호층을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 배선층의 일부 상에 도전 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 표면 상에 제1 절연막을 개재하여 제1 패드 전극층을 형성하는 공정과,
    상기 제1 패드 전극층 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막에, 제1 패드 전극층을 노출시키는 제1 비아홀을 형성하는 공정과,
    상기 제1 비아홀 내에, 금속 플러그를 형성하는 공정과,
    상기 제2 절연막 상에, 상기 금속 플러그를 통해 상기 제1 패드 전극층과 전기적으로 접속된 제2 패드 전극층을 형성하는 공정과,
    상기 반도체 기판의 이면으로부터 상기 제1 패드 전극층에 도달하는 제2 비아홀을 형성하는 공정과,
    상기 제2 비아홀을 통해 상기 제1 패드 전극층과 전기적으로 접속된 관통 전극을 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 패드 전극층 상을 포함하는 상기 제2 절연막 상에, 상기 제2 패드 전극층을 노출시키는 개구부를 가진 제1 보호층을 형성하는 공정과,
    상기 관통 전극과 전기적으로 접속되어 상기 반도체 기판의 이면 상으로 연장되는 배선층을 형성하는 공정과,
    상기 배선층을 포함하는 상기 반도체 기판 상에, 상기 배선층의 일부 상을 노출시키도록 하여 제2 보호층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 배선층의 일부 상에 도전 단자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 복수의 패드 전극층이 전기적으로 접속된 반도체 기판에, 상기 반도체 기판의 이면으로부터, 상기 복수의 패드 전극층 중 상기 반도체 기판의 표면에 가까운 쪽의 패드 전극층에 도달하는 비아홀을 형성하는 공정과,
    상기 비아홀을 통해 상기 반도체 기판의 표면에 가까운 쪽의 패드 전극층에 전기적으로 접속된 관통 전극을 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    반도체 기판의 표면측에, 상기 복수의 패드 전극층 중 상기 반도체 기판의 표면으로부터 먼 쪽의 패드 전극층을 노출시키는 개구부를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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