WO2010050132A1 - 試験装置および回路モジュール - Google Patents

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剛 安高
昭二 小島
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株式会社アドバンテスト
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2874—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to temperature
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Definitions

  • the present invention relates to a test apparatus and a circuit module.
  • FIG. 12 shows a conventional method for cooling a test substrate on which an electric circuit element such as a semiconductor device is mounted.
  • a multilayer test substrate 100 has a plurality of insulating plates 102 and 103 such as epoxy resin bonded together with a prepreg 104 such as a glass fiber base material. Electrical circuit elements including the semiconductor device 106 are mounted on both surfaces of the test substrate 100.
  • the test board 100 is connected to another test board via the connector 108.
  • a fluid case 110 is attached to the test substrate 100, and the semiconductor device 106 is filled in a sealed space 112 between the test substrate 100 and the fluid case 110. Cooled by a coolant such as fluorinated liquid.
  • FIG. 13 is an enlarged view of the vicinity of the connector 108 in FIG.
  • the semiconductor device 106 includes a first wiring 116 formed of a copper foil or the like on the surface layer of the insulating plate 102, a through-through hole 120, a second wiring 118 formed in the inner layer of the insulating plate 102, a through-through hole. It is connected to the terminal 114 of the connector 108 via the hole 121, the third wiring 117 formed on the surface layer of the insulating plate 102, and the connection terminal 122.
  • the wiring 119 is also formed in the inner layer of the insulating plate 103. When the wiring 118 and the wiring 119 are close to each other, crosstalk occurs between the wiring 118 and the wiring 119.
  • the wiring 118 and the wiring 119 are formed not inside the boundary surface between the insulating plate 102 and the insulating plate 103 and the prepreg 104 but inside the insulating plate 102 and the insulating plate 103. ing.
  • an object of one aspect of the present invention is to provide a test apparatus and a circuit module that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • the first test substrate and the second test substrate that are arranged to face each other, and provided on the surface of the first test substrate that faces the second test substrate, A first test circuit that tests the device under test; a second test circuit that is provided on a surface of the second test substrate facing the first test substrate and that tests the device under test;
  • FIG. 1 is an example of a configuration of a semiconductor device test apparatus 1 that is one embodiment of a test apparatus.
  • 2 is a perspective view of a part of a circuit module 30.
  • FIG. 4 is a side view of a part of the circuit module 30.
  • FIG. 2 is an example of a configuration of a circuit module 30.
  • 3 is a side view of the circuit module 30.
  • FIG. It is the figure which expanded the screwing part of the circuit module 30.
  • FIG. FIG. 5 is a side view showing a second embodiment of a circuit module 30. 5 is a side view showing a third embodiment of a circuit module 30.
  • FIG. 6 is a side view showing a fourth embodiment of a circuit module 30.
  • FIG. 6 is a side view showing a fifth embodiment of a circuit module 30.
  • FIG. FIG. 10 is a side view showing a sixth embodiment of a circuit module 30. It is a side view of the conventional circuit module 30. It is an enlarged view of the conventional circuit module
  • FIG. 1 is an example of a configuration of a semiconductor device test apparatus 1 which is one embodiment of a test apparatus.
  • the semiconductor device test apparatus 1 includes a handler 10, a test head 15, and a control unit 20.
  • the handler 10 has a socket substrate 12 on which a socket 14 for mounting a device under test is mounted.
  • the socket substrate 12 is connected to the test head 15 via the first cable 16.
  • the test head 15 is connected to the handler 10 via the performance board 21 and the first cable 16, and is connected to the control unit 20 via the back board 23 and the second cable 19.
  • a plurality of circuit modules 30 are accommodated in the test head 15.
  • Each circuit module 30 has two test boards, a first test board 32 and a second test board 34, on which elements such as semiconductor devices constituting an electric circuit are mounted. It is connected to the handler 10 via the cable 26, the performance board 21, and the first cable 16. In addition, the circuit module 30 is connected to the control unit 20 via the connector 24, the backboard 23, and the second cable 19. The control unit 20 controls the test circuit included in the test board via the second cable 19. In the example shown in FIG. 1, six circuit modules 30 are housed in the test head 15, but the number may be increased or decreased according to the number of sockets 14 in the handler 10.
  • FIG. 2 is a perspective view of the periphery of the connector 22 of the circuit module 30.
  • FIG. 3 is a side view of the region shown in FIG. 2 and 3, the first test board 32 and the second test board 34 are provided with a back surface wiring 60 on the back surface of the surface on which the first test circuit 36 and the second test circuit 37 are provided.
  • the first test substrate 32 has a first through hole 74 penetrating from the surface on which the test circuit is provided to the surface on which the back surface wiring 60 is provided.
  • the first through hole 74 electrically connects the first test circuit 36 and the back surface wiring 60.
  • the same back surface wiring 61 and the first through hole 75 are formed.
  • the first test circuit 36 and the second test circuit 37 input a signal to the device under test and measure a signal to which the device under test responds.
  • the first test circuit 36 and the second test circuit 37 may include a pattern generator, a formatter, a comparator, and a logic circuit.
  • the end portions of the first test substrate 32 and the second test substrate 34 are formed to extend to the outside of the region surrounded by the sealing portion 38.
  • the back surface wiring 60 and the back surface wiring 61 are extended from a region corresponding to the inside of the sealed portion 38 to a region corresponding to the outside of the sealed portion 38 on the back surfaces of the first test substrate 32 and the second test substrate 34.
  • a first test circuit 36 and a second test circuit 37 are provided in a region corresponding to the inside of the sealed portion 38, and a connector 22 is provided in a region corresponding to the outside of the sealed portion 38.
  • the sealing portion 38 is fixed to the first test board 32 and the second test board 34 by screws 52.
  • the first test board 32 is provided with a connection terminal 72 that is electrically connected to an external circuit on the outside of the sealing portion 38 on the surface on which the first test circuit 36 is provided.
  • the first test substrate 32 is formed with a second through hole 76 penetrating from the surface on which the connection terminal 72 is provided to the surface on which the back surface wiring 60 is provided.
  • the second through hole 76 electrically connects the connection terminal 72 and the back surface wiring 60.
  • the connection terminals 73 and the second through holes 77 are formed in the second test board 34.
  • the second through holes 77 are connected to the connection terminals 73 and the back surface wiring 61. And electrically connect.
  • the connector 22 is inserted between the first test board 32 and the second test board 34 at the ends of the first test board 32 and the second test board 34.
  • the terminals 56 and 57 of the connector 22 come into contact with the connection terminals 72 and 73 provided on the first test board 32 and the second test board 34, so that the first test circuit 36 and the second test circuit 36 are connected.
  • the test circuit 37 is electrically connected to a circuit outside the circuit module 30.
  • FIG. 4 is an example of the configuration of the circuit module 30.
  • FIG. 4A is a perspective view when the circuit module 30 is viewed from a direction perpendicular to the test board having the circuit module 30.
  • FIG. 4B is a cross-sectional view of the circuit module 30 as viewed from the direction of the handler 10 or the control unit 20.
  • FIG. 4C is a cross-sectional view of the circuit module 30 as viewed from the front side or the back side of the test head 15.
  • the first test board 32 and the second test board 34 are arranged to face each other.
  • a first test circuit 36 for testing the device under test is provided on the surface of the first test substrate 32 that faces the second test substrate 34.
  • a second test circuit 37 for testing the device under test is provided on the surface of the second test substrate 34 that faces the first test substrate 32.
  • the first test circuit 36 includes semiconductor devices arranged in a matrix on the first test substrate 32.
  • the second test circuit 37 includes semiconductor devices arranged in a matrix on the second test substrate 34.
  • the connector 22 and the sealing portion 38 are provided between the first test board 32 and the second test board 34.
  • the sealing part 38 is provided between the first test board 32 and the second test board 34, and an opening is provided at an end part on the first test board 32 side and an end part on the second test board 34 side. It has a cylindrical shape.
  • the circuit module 30 has a coolant channel space 40 filled with a coolant, which is formed by sandwiching the sealed portion 38 between the first test substrate 32 and the second test substrate 34. That is, by sealing the space between the first test board 32 and the second test board 34 by the sealing portion 38, the first test circuit 36 and the second test circuit 37 are made into a common coolant channel space 40. Seal.
  • a partition wall 39 that extends from the first test substrate 32 to the second test substrate 34 and forms a coolant channel filled in the coolant channel space 40 is provided inside the sealed portion 38. It has been.
  • the partition wall 39 extends from one surface of the sealing portion 38 in the horizontal direction (a direction parallel to the backboard 23) toward the other surface and before reaching the other surface. Furthermore, the odd-numbered partition walls 39 and the even-numbered partition walls 39 are alternately extended from one side in different horizontal directions from the side of the sealing portion 38 in the vertical direction (the direction perpendicular to the backboard 23).
  • the partition walls 39 may be arranged at every arrangement interval of the semiconductor devices arranged in a matrix. With such an arrangement, it becomes possible to arrange one or more semiconductor devices in the width direction of the flow path formed by alternately stretching, and the coolant indicated by the arrow in FIG. A flow path is formed.
  • the partition wall 39 may be fixed by a first test board 32 and a second test board 34 and a fixing part having a member such as a screw to be described later. Since the first test board 32 and the second test board 34 are fixed to the partition wall 39 by the fixing portion, the occurrence of deflection in the first test board 32 and the second test board 34 is prevented.
  • you may comprise the sealing part 38 and the partition 39 with electroconductive materials, such as a metal.
  • the common coolant channel space 40 is filled with a coolant, and the coolant flows from the coolant inlet 42 toward the coolant outlet 44 as shown in FIG.
  • the first test circuit Elements such as semiconductor devices included in 36 and the second test circuit 37 are cooled.
  • the coolant can be circulated by attaching a coolant circulation device to the coolant inlet 42 and the coolant outlet 44, for example.
  • the coolant circulation device is a device that allows the coolant to flow in from the coolant inlet 42 and allows the coolant to flow out of the coolant outlet 44, and the configuration thereof is not particularly limited.
  • FIG. 5 is an enlarged cross-sectional view of the circuit module 30 and shows a fixing method of the sealing portion 38.
  • the first test board 32 and the second test board 34 are arranged in such a direction that the first test circuit 36 and the second test circuit 37 are accommodated in the coolant channel space 40, and then the connector 22, the connector 24 and the sealing portion 38 are opposed to each other.
  • the sealing portion 38 is fixed to the first test board 32 and the second test board 34 by screws 52.
  • FIG. 6 is an enlarged view of a fixing portion that connects the first test substrate 32 and the sealing portion 38.
  • a packing 54 is provided between the sealing portion 38 and the first test board 32 so that no gap is formed between the coolant passage space 40 side and the connector 22 side of the sealing portion 38, and the first test board is provided. 32, the packing 54, and the sealing portion 38 are fastened together with screws 52.
  • a connection part between the second test substrate 34 and the sealing part 38 may have the same structure.
  • substrate 34 is good also as the same structure.
  • a conductive material may be used as the packing 54.
  • a metal foil such as a copper foil may be formed in a region in contact with the sealing portion 38 and the partition wall 39.
  • the back surface wiring 60 and the back surface wiring 61 do not come close to each other. As a result, crosstalk between the back surface wiring 60 and the back surface wiring 61 can be prevented. Furthermore, since it is not necessary to form wiring in the intermediate layer of the first test board 32 and the second test board 34, the first test circuit 36 and the back surface wiring 60, and the second test circuit 37 and the back surface wiring Even if it connects with 61 by a through-through hole, there exists an effect that a stub does not arise.
  • FIG. 7 shows a configuration example of the circuit module 30 according to the second embodiment.
  • the first test substrate 32 is provided with an insulating layer 80 covering the back surface wiring on the surface on which the back surface wiring is formed.
  • the back surface wiring 60 of the first test substrate 32 is exposed on the surface. As a result, electromagnetic waves generated by the current flowing in the backside wiring are radiated around the first test substrate 32 as noise.
  • a signal waveform on an electric circuit in another circuit module 30 accommodated in the test head 15 may be distorted, resulting in a data error.
  • an insulating layer 80 covering the back surface wiring is formed, the radiation of electromagnetic waves can be reduced. Radiation of electromagnetic waves may be further reduced by forming a ground electrode layer to which a ground potential is applied on the surface of the insulating layer 80.
  • the insulating layer 80 may cover the entire surfaces of the first test substrate 32 and the second test substrate 34, or may partially cover them.
  • the first test substrate 32 may have a region where the insulating layer 80 is not formed within a certain range from the connection point between the back surface wiring 60 and the first through hole 74. By providing a region where the insulating layer 80 is not formed in this way, the waveform of the signal on the back surface wiring 60 can be observed using a probe such as a measuring instrument.
  • connection terminal 72 for connecting the terminal 56 of the connector 22 and the first test board 32 may be provided in a region where the insulating layer 80 is not formed.
  • the first test circuit 36 is connected to an external electric circuit through the first through hole 74, the back surface wiring 60, the connection terminal 72, the terminal 56, and the connector 22.
  • the second test circuit 37 is also connected to an external electric circuit with the same configuration.
  • the first test circuit 36 and the second test circuit 37 may be connected to the handler 10 via the first cable 16 and the performance board 21.
  • the terminal 56 of the connector 24 may contact a surface of the first test board 32 or the second test board 34 on which the first test circuit 36 or the second test circuit 37 is mounted.
  • FIG. 8 shows a configuration example of the circuit module 30 according to the third embodiment.
  • the first test circuit 36 of this example is connected to an external electric circuit via the first through hole 74, the back surface wiring 60, the second through hole 76, the connection terminal 72, the terminal 56, and the connector 22. May be.
  • the second test circuit 37 may also be connected to an external electric circuit with the same configuration.
  • FIG. 9 shows a configuration example of the circuit module 30 according to the fourth embodiment.
  • a first test circuit 36 is placed on the first test board 32.
  • a surface wiring 82 that is electrically connected to the terminals of the first test circuit 36 is formed on the surface of the circuit mounting layer 84 on which the first test circuit 36 is mounted. Then, a microstrip line layer is formed.
  • a ground layer 86 is formed on the circuit mounting layer 84 so as to cover the surface wiring 82. That is, the surface wiring 82 forms a stripline layer, and the stripline layer is extended from the inside to the outside of the sealing portion 38.
  • the ground layer 86 includes a dielectric having a metal foil on the surface not in contact with the surface wiring 82, and the metal foil is grounded.
  • the front surface wiring 82 may be connected to a connection terminal 72 provided on the back surface of the first test substrate 32 through the second through hole 76.
  • the first test circuit 36 mounted on the circuit mounting layer 84 includes the surface wiring 82 covered with the ground layer 86, the second through hole 76, the connection terminal 72, the terminal 56, and The connector 22 is connected to an external electric circuit via the connector 22.
  • the connection terminal 72 and the terminal 56 of the connector 22 may be connected by soldering.
  • the ground layer 86 may cover the entire surface of the first test substrate 32 or a part thereof.
  • the ground layer 86 may not be provided in a certain region centered on the contact point between the surface wiring 82 and the second through hole 76.
  • IVH internal via hole
  • a step is generated between the circuit mounting layer 84 on which the first test circuit 36 is mounted and the ground layer 86.
  • a COB (Chip-on-Board) mask technique may be used.
  • COB mask technology it is possible to print a solder paste after generating a metal mask having unevenness according to the unevenness of the first test substrate 32 and the second test substrate 34.
  • the position in the height direction of the periphery of the connection terminal 72 on the back surface of the first test board 32 has a level difference with the position in the height direction of other areas on the back surface of the first test board 32. is doing. Since the first test substrate 32 has a step on the back surface, the back surface position of the first test substrate 32 and the position of the end portion of the connector 22 can be made substantially equal.
  • FIG. 10 shows a configuration example of the circuit module 30 according to the fifth embodiment.
  • the first test substrate 32 does not have the second through hole 76, and the connection terminal 72 is formed at the end of the surface wiring 82.
  • the terminal 56 of the connector 22 contacts the connection terminal 72, the first test circuit 36 is connected to an external electric circuit.
  • FIG. 11 shows a configuration example of the circuit module 30 according to the sixth embodiment.
  • the first test substrate 32 and the second test substrate 34 form the coolant channel space 40 filled with the coolant by sandwiching the sealing portion 38 therebetween. .
  • the sealing portion 38 in FIG. 11 has a cylindrical shape in which the cross-sectional shape of the through hole is substantially the same as the outer shape of the first test substrate 32 and the second test substrate 34.
  • the first test board 32 and the second test board 34 face each other in the direction in which the first test circuit 36 and the second test circuit 37 are accommodated in the coolant flow path space 40. Arranged.
  • the end portions of the first test substrate 32 and the second test substrate 34 are fixed to the inner wall of the through hole of the sealing portion 38 by packing 92 and screws 94. Also with the above configuration, the test circuits provided on the first test board 32 and the second test board 34 can be cooled by the coolant.
  • SYMBOLS 1 Semiconductor device test apparatus, 10 ... Handler, 12 ... Socket board

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Abstract

　向かい合わせて配置された第１の試験基板および第２の試験基板と、第１の試験基板において第２の試験基板に対向する面に設けられ、被試験デバイスを試験する第１の試験回路と、第２の試験基板において第１の試験基板に対向する面に設けられ、被試験デバイスを試験する第２の試験回路と、第１の試験基板および第２の試験基板の間の空間を密閉することで、第１の試験回路および第２の試験回路を共通の空間に密閉し、且つ、共通の空間に冷却材が充填される密閉部を設ける。

Description

試験装置および回路モジュール
　本発明は、試験装置および回路モジュールに関する。
　電子回路を構成する半導体デバイスは、動作に伴って発熱する。近年の半導体デバイスの動作速度の高速化、あるいは、回路の集積化等に伴い、半導体デバイスの発熱量は増大している。その結果、多数の半導体デバイスを実装した試験基板においては、半導体デバイスを冷却することが不可欠になってきている。たとえば、半導体試験装置においては、半導体デバイス等の電気回路素子を搭載した多層試験基板に流体ケースをかぶせた上で、流体ケースの中に冷却材を流通させることによって、試験基板上の半導体デバイスを冷却している（特許文献１参照）。
　図１２は、半導体デバイス等の電気回路素子が実装された試験基板を冷却する従来の方法を示す。同図に示すように、多層の試験基板１００は、エポキシ樹脂等の複数の絶縁板１０２、１０３が、ガラス繊維基材等のプリプレグ１０４で貼り合せられている。試験基板１００の両面には、半導体デバイス１０６を始めとする電気回路素子が実装されている。また、試験基板１００は、コネクタ１０８を介して他の試験基板と接続される。半導体デバイス１０６の発熱による温度上昇を緩和するために、試験基板１００には流体ケース１１０が装着されており、半導体デバイス１０６は、試験基板１００と流体ケース１１０との間の密閉空間１１２に充填されたフッ素系液体などの冷却材により冷却される。
　図１３は、図１２のコネクタ１０８付近を拡大した図である。同図において、半導体デバイス１０６は、絶縁板１０２の表層に銅箔などで形成された第１の配線１１６、貫通スルーホール１２０、絶縁板１０２の内層に形成された第２の配線１１８、貫通スルーホール１２１、絶縁板１０２の表層に形成された第３の配線１１７、および、接続端子１２２を経由して、コネクタ１０８の端子１１４に接続される。同様に、絶縁板１０３の内層にも、配線１１９が形成される。配線１１８と配線１１９とが近接していると、配線１１８と配線１１９との間でクロストークが生じる。そこで、配線１１８と配線１１９が近接しないことを目的として、配線１１８および配線１１９は絶縁板１０２および絶縁板１０３とプリプレグ１０４との境界面ではなく、絶縁板１０２および絶縁板１０３の内部に形成されている。
特開２００２－２８０５０７号公報
　ところが、配線１１８を絶縁板１０２の内部に形成すると、貫通スルーホール１２０と配線１１８との交点、および、貫通スルーホール１２０とプリプレグ１０４との接点の間にスタブが形成されることになる。スタブが形成されると、貫通スルーホール１２０の端部で生じる反射の影響により信号波形が歪むという問題が生じる。
　また、歪みにより生じる高周波成分が、試験基板１００の外部にノイズとして放射されるという問題も生じる。特に、伝送する信号の周波数が２GHｚ以上になると、スタブによって生じる上記問題は顕著になる。表面ビアホール（SVH）、内部ビアホール（IVH）を使うことで、クロストークの発生を防ぐと共に、スタブの発生も解消することができる。しかし、SVH、IVHを用いると試験基板のコストが増大するという問題が生じる。
　そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置および回路モジュールを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　本発明の第１の態様によると、向かい合わせて配置された第１の試験基板および第２の試験基板と、前記第１の試験基板において前記第２の試験基板に対向する面に設けられ、前記被試験デバイスを試験する第１の試験回路と、前記第２の試験基板において前記第１の試験基板に対向する面に設けられ、前記被試験デバイスを試験する第２の試験回路と、前記第１の試験基板および前記第２の試験基板の間の空間を密閉することで、前記第１の試験回路および前記第２の試験回路を共通の空間に密閉し、且つ、前記共通の空間に冷却材が充填される密閉部を備える試験装置を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
試験装置の実施形態の一つである半導体デバイス試験装置１の構成の一例である。 回路モジュール３０の一部の斜視図である。 回路モジュール３０の一部の側面視図である。 回路モジュール３０の構成の一例である。 回路モジュール３０の側面視図である。 回路モジュール３０のネジ留め部を拡大した図である。 回路モジュール３０の第２の実施の形態を示す側面視図である。 回路モジュール３０の第３の実施の形態を示す側面視図である。 回路モジュール３０の第４の実施の形態を示す側面視図である。 回路モジュール３０の第５の実施の形態を示す側面視図である。 回路モジュール３０の第６の実施の形態を示す側面視図である。 従来の回路モジュール３０の側面視図である。 従来の回路モジュール３０の拡大図である。
　以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、試験装置の実施形態の一つである半導体デバイス試験装置１の構成の一例である。半導体デバイス試験装置１は、ハンドラ１０、テストヘッド１５、および、制御部２０を備える。ハンドラ１０は、被試験デバイスを搭載するソケット１４を実装したソケット基板１２を有している。ソケット基板１２は、第１のケーブル１６を介して、テストヘッド１５に接続される。テストヘッド１５は、パフォーマンスボード２１および第１のケーブル１６を介してハンドラ１０と接続されると共に、バックボード２３および第２のケーブル１９を介して制御部２０と接続される。テストヘッド１５には、複数の回路モジュール３０が収容されている。
　それぞれの回路モジュール３０は、電気回路を構成する半導体デバイス等の素子が実装された第１の試験基板３２および第２の試験基板３４の２枚の試験基板を有しており、コネクタ２２、接続ケーブル２６、パフォーマンスボード２１、および、第１のケーブル１６を介して、ハンドラ１０に接続される。また、回路モジュール３０は、コネクタ２４、バックボード２３、および、第２のケーブル１９を介して、制御部２０に接続される。制御部２０は、第２のケーブル１９を介して、試験基板に含まれる試験回路を制御する。なお、図１に示す例では、テストヘッド１５の中に６枚の回路モジュール３０を収納しているが、ハンドラ１０内のソケット１４の数に応じて、枚数を増減してもよい。
　図２は、回路モジュール３０のコネクタ２２周辺部の斜視図である。図３は、図２に示す領域の側面視図である。図２および図３において、第１の試験基板３２および第２の試験基板３４には、第１の試験回路３６および第２の試験回路３７が設けられる面の裏面に、裏面配線６０が設けられている。また、第１の試験基板３２には、試験回路が設けられる面から裏面配線６０が設けられる面まで貫通する、第１のスルーホール７４が形成されている。第１のスルーホール７４は、第１の試験回路３６および裏面配線６０を電気的に接続する。第２の試験基板３４においても、同様の裏面配線６１および第１のスルーホール７５が形成されている。なお、第１の試験回路３６および第２の試験回路３７は、被試験デバイスに信号を入力すると共に、被試験デバイスが応答する信号を計測する。第１の試験回路３６および第２の試験回路３７は、パターン発生器、フォーマッタ、コンパレータ、論理回路を有してもよい。
　第１の試験基板３２および第２の試験基板３４の端部は、密閉部３８により囲まれる領域の外側まで延伸して形成されている。裏面配線６０および裏面配線６１は、第１の試験基板３２および第２の試験基板３４の裏面において、密閉部３８の内側に対応する領域から、密閉部３８の外側に対応する領域まで延伸して設けられる。なお、密閉部３８の内側に対応する領域には、第１の試験回路３６および第２の試験回路３７が設けられており、密閉部３８の外側に対応する領域には、コネクタ２２が設けられている。密閉部３８は、ネジ５２により、第１の試験基板３２および第２の試験基板３４に固定される。
　第１の試験基板３２には、第１の試験回路３６が設けられる面のうち、密閉部３８の外側に、外部の回路と電気的に接続される接続端子７２が設けられる。また、第１の試験基板３２には、接続端子７２が設けられる面から裏面配線６０が設けられる面まで貫通する、第２のスルーホール７６が形成されている。第２のスルーホール７６は、接続端子７２と裏面配線６０とを電気的に接続する。第２の試験基板３４にも、第１の試験基板３２と同様に、接続端子７３および第２のスルーホール７７が形成されており、第２のスルーホール７７は、接続端子７３と裏面配線６１とを電気的に接続する。
　第１の試験基板３２および第２の試験基板３４の端部においては、第１の試験基板３２および第２の試験基板３４の間にコネクタ２２が挿入される。コネクタ２２の端子５６および端子５７が、第１の試験基板３２および第２の試験基板３４に設けられた接続端子７２および接続端子７３に接触することにより、第１の試験回路３６および第２の試験回路３７が、回路モジュール３０の外部の回路と電気的に接続される。
　図４は、回路モジュール３０の構成の一例である。図４（ａ）は、回路モジュール３０を有する試験基板に対して垂直方向から回路モジュール３０を見た場合の透視図である。図４（ｂ）は、回路モジュール３０をハンドラ１０または制御部２０の向きから見た断面図である。図４（ｃ）は、回路モジュール３０をテストヘッド１５の手前側または奥側から見た断面図である。
　図４に示すように、回路モジュール３０においては、第１の試験基板３２および第２の試験基板３４が、向かい合わせて配置される。第１の試験基板３２において第２の試験基板３４に対向する面には、被試験デバイスを試験する第１の試験回路３６が設けられる。また、第２の試験基板３４において第１の試験基板３２に対向する面には、被試験デバイスを試験する第２の試験回路３７が設けられる。図４の例においては、第１の試験回路３６は、第１の試験基板３２にマトリクス状に配置された半導体デバイスを有する。第２の試験回路３７も同様に、第２の試験基板３４にマトリクス状に配置された半導体デバイスを有する。
　また、第１の試験基板３２と第２の試験基板３４との間には、コネクタ２２、密閉部３８が設けられる。密閉部３８は、第１の試験基板３２および第２の試験基板３４の間に設けられ、第１の試験基板３２側の端部および第２の試験基板３４側の端部において開口が設けられた筒形状を有している。
　さらに、回路モジュール３０は、密閉部３８を第１の試験基板３２と第２の試験基板３４とによって挟むことにより形成する、冷却材を充填する冷却材流路空間４０を有している。つまり、第１の試験基板３２および第２の試験基板３４の間を密閉部３８により密閉することにより、第１の試験回路３６および第２の試験回路３７を共通の冷却材流路空間４０に密閉する。
　密閉部３８の内側には、第１の試験基板３２から第２の試験基板３４まで延伸して設けられ、冷却材流路空間４０に充填される冷却材の流路を形成する隔壁３９が設けられている。隔壁３９は、密閉部３８の水平方向（バックボード２３と平行な方向）の一つの面から他方の面に向けて、他方の面に到達する手前まで延伸される。さらに、密閉部３８の垂直方向（バックボード２３と垂直な方向）の辺から奇数番目の隔壁３９と偶数番目の隔壁３９とは、互い違いに異なる水平方向の一つの面から延伸される。
　隔壁３９は、マトリクス状に配置された半導体デバイスの配置間隔ごとに配置されてもよい。このような配置にすることにより、互い違いに延伸されて形成される流路の幅方向に１個以上の半導体デバイスを配置することが可能になり、図４（ａ）の矢印が示す冷却材の流路が形成される。
　また、隔壁３９は、第１の試験基板３２および第２の試験基板３４と、後述するネジ等の部材を有する固定部によって固定されてもよい。第１の試験基板３２および第２の試験基板３４が固定部により隔壁３９に固定されることにより、第１の試験基板３２および第２の試験基板３４におけるたわみの発生が防止される。なお、密閉部３８および隔壁３９とは、金属などの導電性材料により構成してよい。
　共通の冷却材流路空間４０には冷却材が充填されており、図４（ａ）に示すように、冷却材流入口４２から冷却材流出口４４に向かって冷却材が流れる。密閉部３８と隔壁３９により形成される冷却材流路空間４０に沿って、第１の試験回路３６と第２の試験回路３７との間を冷却材が流通することにより、第１の試験回路３６および第２の試験回路３７に含まれる半導体デバイス等の素子が冷却される。
　冷却材の流通は、たとえば、冷却材流入口４２および冷却材流出口４４に冷却材循環装置を取り付けることによって行うことができる。冷却材循環装置は、冷却材流入口４２から冷却材を流入させ、冷却材流出口４４から冷却材を流出させることができる装置であり、その構成は特に限定されるものではない。
　図５は、回路モジュール３０の断面図を拡大した図であり、密閉部３８の固定方法を示す。第１の試験基板３２と第２の試験基板３４は、第１の試験回路３６と第２の試験回路３７とが冷却材流路空間４０に収まる向きに配置された上で、コネクタ２２、コネクタ２４、および、密閉部３８を挟んで対向している。密閉部３８は、ネジ５２により、第１の試験基板３２および第２の試験基板３４に固定される。
　図６は、第１の試験基板３２と密閉部３８とを接続する固定部を拡大した図である。密閉部３８の冷却材流路空間４０側とコネクタ２２側の間に隙間が生じないように、密閉部３８と第１の試験基板３２の間にはパッキン５４が設けられ、第１の試験基板３２、パッキン５４、および、密閉部３８をネジ５２で共締めする構造になっている。第２の試験基板３４と密閉部３８との接続部も同様の構造としてよい。また、隔壁３９と第１の試験基板３２、および、隔壁３９と第２の試験基板３４との接続部も同様の構造としてよい。
　なお、パッキン５４として導電性を有する材料を使用してもよい。さらに、第１の試験基板３２と第２の試験基板３４とにおいては、密閉部３８および隔壁３９と接触する領域に、銅箔等の金属箔を形成してもよい。このような構成にすることにより、導電性のパッキン５４を介して、第１の試験基板３２と第２の試験基板３４とは、密閉部３８および隔壁３９と電気的に結合される。その結果、第１の試験回路３６および第２の試験回路３７で生じる電磁波が、回路モジュール３０の外部に漏れにくくなる。
　以上説明したように、本実施の形態においては、第１の試験回路３６と第２の試験回路３７とを対向して配置したので、裏面配線６０と裏面配線６１とが近接しない。その結果、裏面配線６０と裏面配線６１との間のクロストークを防ぐことができる。さらに、第１の試験基板３２および第２の試験基板３４の中間層に配線を形成しなくともよいので、第１の試験回路３６と裏面配線６０、および、第２の試験回路３７と裏面配線６１とを貫通スルーホールで接続しても、スタブが生じないという効果を奏する。
　図７は、第２の実施形態に係る回路モジュール３０の構成例を示す。第１の試験基板３２は、裏面配線が形成される面に、裏面配線を覆う絶縁層８０が設けられている。図２および図３に示した構成においては、第１の試験基板３２の裏面配線６０が表面に露出している。その結果、裏面配線に流れる電流によって生じる電磁波が、ノイズとして第１の試験基板３２の周囲に放射される。
　ノイズが放射されると、テストヘッド１５に収容されている他の回路モジュール３０内の電気回路上の信号波形が歪み、データ誤りが生じる可能性がある。これに対して、図７に示すように、裏面配線を覆う絶縁層８０を形成すれば、電磁波の放射を低減することができる。絶縁層８０の表面に、接地電位が与えられる接地電極層を形成することにより、電磁波の放射をさらに低減してもよい。
　なお、絶縁層８０は、第１の試験基板３２および第２の試験基板３４の全面を覆ってよく、一部を覆ってもよい。たとえば、第１の試験基板３２は、裏面配線６０と第１のスルーホール７４との接続点から一定の範囲内に、絶縁層８０を形成しない領域を有してもよい。このように絶縁層８０を形成しない領域を設けることにより、測定器等のプローブを用いて、裏面配線６０上の信号の波形を観測することができる。
　また、絶縁層８０を形成しない領域に、コネクタ２２の端子５６と第１の試験基板３２とを接続する接続端子７２を設けてもよい。第１の試験回路３６は、第１のスルーホール７４、裏面配線６０、接続端子７２、端子５６、および、コネクタ２２を介することにより、外部の電気回路に接続される。
　第２の試験回路３７も、同様の構成により、外部の電気回路に接続される。たとえば、第１の試験回路３６および第２の試験回路３７は、第１のケーブル１６およびパフォーマンスボード２１を経由して、ハンドラ１０に接続されてもよい。さらに、コネクタ２４の端子５６は、第１の試験基板３２または第２の試験基板３４における、第１の試験回路３６または第２の試験回路３７が搭載されている面に接触してもよい。
　図８は、第３の実施形態に係る回路モジュール３０の構成例を示す。本例の第１の試験回路３６は、第１のスルーホール７４、裏面配線６０、第２のスルーホール７６、接続端子７２、端子５６、および、コネクタ２２を介して、外部の電気回路に接続されてもよい。第２の試験回路３７も、同様の構成により、外部の電気回路に接続されてよい。
　図９は、第４の実施形態に係る回路モジュール３０の構成例を示す。第１の試験基板３２には第１の試験回路３６が載置されている。第１の試験回路３６が載置されている回路載置層８４の表面には、第１の試験回路３６の端子と電気的に接続される表面配線８２が形成されており、表面配線８２は、マイクロストリップライン層を形成する。
　これに対して、第１の試験回路３６が形成されない領域においては、回路載置層８４の上層に、表面配線８２を覆うように接地層８６が形成される。つまり、表面配線８２は、ストリップライン層を形成し、ストリップライン層は密閉部３８の内側から外側まで延伸される。なお、接地層８６は、表面配線８２に接しない面に金属箔を有する誘電体を含み、金属箔は接地される。
　さらに、表面配線８２は、第２のスルーホール７６を介して第１の試験基板３２の裏面に設けられる接続端子７２に接続されてもよい。このような構成により、回路載置層８４上に実装される第１の試験回路３６は、接地層８６に覆われた表面配線８２、第２のスルーホール７６、接続端子７２、端子５６、および、コネクタ２２を経由して、外部の電気回路と接続される。なお、接続端子７２とコネクタ２２の端子５６とを半田付けにより接続してもよい。
　なお、接地層８６は、第１の試験基板３２の全面を覆ってよく、一部を覆ってもよい。たとえば、表面配線８２と第２のスルーホール７６との接点を中心とする一定の領域には、接地層８６を設けないでもよい。表面配線８２と第２のスルーホール７６との接点を接地層８６で覆う場合、スタブの発生を防ぐには高価な内部ビアホール（IVH）を使用する必要がある。そこで、接地層８６を設けないで表面配線８２を露出させることにより、内部ビアホール（IVH）を使用することなく、表面配線８２が接続端子７２と接続される。
　図９の構成をとる場合には、第１の試験回路３６を載置する回路載置層８４と接地層８６との間に段差が生じる。このような段差が生じている状態で第１の試験回路３６を実装するためには、ＣＯＢ（Chip on Board）マスク技術を利用してもよい。ＣＯＢマスク技術を利用することにより、第１の試験基板３２および第２の試験基板３４の凹凸に合わせて凹凸のあるメタルマスクを生成した上で、ソルダーペーストを印刷することができる。
　なお、第１の試験基板３２の裏面における、接続端子７２周辺部の高さ方向の位置は、第１の試験基板３２の裏面におけるその他の領域の高さ方向の位置との間で段差を有している。第１の試験基板３２が裏面に段差を有することにより、第１の試験基板３２の裏面位置とコネクタ２２端部の位置とを略等しくすることができる。
　図１０は、第５の実施形態に係る回路モジュール３０の構成例を示す。本例においては、第１の試験基板３２は第２のスルーホール７６を有しておらず、表面配線８２の端部に接続端子７２が形成される。コネクタ２２の端子５６が、接続端子７２に接触することにより、第１の試験回路３６は、外部の電気回路と接続される。
　図１１は、第６の実施形態に係る回路モジュール３０の構成例を示す。第１の実施形態においては、第１の試験基板３２と第２の試験基板３４とが、密閉部３８を挟むことにより、冷却材を充填する冷却材流路空間４０を形成するものであった。
　これに対して、図１１における密閉部３８は、貫通孔の断面の形状が、第１の試験基板３２および第２の試験基板３４の外形と略同一となる筒形状を有している。第１の試験基板３２と第２の試験基板３４とは、第１の試験回路３６と第２の試験回路３７とが冷却材流路空間４０に収まる向きに、それぞれの試験基板が対向して配される。さらに、第１の試験基板３２および第２の試験基板３４の端部は、密閉部３８の貫通孔の内壁に、パッキン９２とネジ９４とによって固定される。以上の構成によっても、第１の試験基板３２および第２の試験基板３４に設けられた試験回路を、冷却材により冷却することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１・・・半導体デバイス試験装置、１０・・・ハンドラ、１２・・・ソケット基板、１４・・・ソケット、１５・・・テストヘッド、１６、１９・・・ケーブル、２０・・・制御部、２１・・・パフォーマンスボード、２２・・・コネクタ、２３・・・バックボード、２４・・・コネクタ、２６・・・接続ケーブル、３０・・・回路モジュール、３２・・・第１の試験基板、３４・・・第２の試験基板、３６・・・第１の試験回路、３７・・・第２の試験回路、３８・・・密閉部、３９・・・隔壁、４０・・・冷却材流路空間、４２・・・冷却材流入口、４４・・・冷却材流出口、５２・・・ネジ、５４・・・パッキン、５６・・・端子、５７・・・端子、６０・・・裏面配線、６１・・・裏面配線、７２・・・接続端子、７３・・・接続端子、７４・・・第１のスルーホール、７５・・・第１のスルーホール、７６・・・第２のスルーホール、７７・・・第２のスルーホール、８０・・・絶縁層、８２・・・表面配線、８４・・・回路載置層、８６・・・接地層、９２・・・パッキン、９４・・・ネジ、１００・・・試験基板、１０２、１０３・・絶縁板、１０４・・・プリプレグ、１０６・・・半導体デバイス、１０８・・・コネクタ、１１０・・・流体ケース、１１２・・・密閉空間、１１４・・・端子、１１６、１１７、１１８、１１９・・・配線、１２０、１２１・・・貫通スルーホール、１２２・・・接続端子

Claims (13)

  1. 　被試験デバイスを試験する試験装置であって、
    　向かい合わせて配置された第１の試験基板および第２の試験基板と、
    　前記第１の試験基板において前記第２の試験基板に対向する面に設けられ、前記被試験デバイスを試験する第１の試験回路と、
    　前記第２の試験基板において前記第１の試験基板に対向する面に設けられ、前記被試験デバイスを試験する第２の試験回路と、
    　前記第１の試験基板および前記第２の試験基板の間の空間を密閉することで、前記第１の試験回路および前記第２の試験回路を共通の空間に密閉し、且つ、前記共通の空間に冷却材が充填される密閉部と
    　を備える試験装置。
  2. 　前記密閉部は、前記第１の試験基板および前記第２の試験基板の間に設けられ、前記第１の試験基板側の端部および前記第２の試験基板側の端部において開口が設けられた筒形状を有し、
    　前記第１の試験基板および前記第２の試験基板は、前記密閉部を挟むように設けられる
    　請求項１に記載の試験装置。
  3. 　前記密閉部は、貫通孔の断面の形状が、前記第１の試験基板および前記第２の試験基板の外形と略同一となる筒形状を有し、
    　前記第１の試験基板および前記第２の試験基板は、それぞれの基板の端部が、前記貫通孔の内壁に固定される
    　請求項１に記載の試験装置。
  4. 　前記第１の試験基板および前記第２の試験基板のそれぞれの試験基板には、
    　前記第１の試験回路および前記第２の試験回路のうち、対応する試験回路が設けられる面の裏面に形成された裏面配線と、
    　前記試験回路が設けられる面から前記裏面配線が設けられる面まで貫通して形成され、前記試験回路および前記裏面配線を電気的に接続する第１のスルーホールと
    　が形成される請求項１または２に記載の試験装置。
  5. 　前記第１の試験基板および前記第２の試験基板の端部は、前記密閉部により囲まれる領域の外側まで延伸して形成され、
    　前記裏面配線は、前記裏面において、前記密閉部の内側に対応する領域から、前記密閉部の外側に対応する領域まで延伸して設けられ、
    　前記試験基板には、
    　前記試験回路が設けられる面のうち前記密閉部の外側に設けられ、外部の回路と電気的に接続される接続端子と、
    　前記接続端子が設けられる面から前記裏面配線が設けられる面まで貫通して形成され、前記接続端子および前記裏面配線を電気的に接続する第２のスルーホールと
    　が形成される請求項４に記載の試験装置。
  6. 　前記第１の試験基板および前記第２の試験基板の端部において、前記第１の試験基板および前記第２の試験基板の間に挿入されることで、前記接続端子と電気的に接続されるコネクタを更に備える
    　請求項５に記載の試験装置。
  7. 　それぞれの前記試験基板には、前記裏面配線が形成される面に、前記裏面配線を覆う絶縁層が形成される
    　請求項５または６に記載の試験装置。
  8. 　前記絶縁層の表面には、接地電位が与えられる接地電極層が形成される
    　請求項７に記載の試験装置。
  9. 　前記第１の試験基板および前記第２の試験基板のそれぞれの試験基板は、
    　前記第１の試験回路および前記第２の試験回路のうち、対応する試験回路が載置され、前記試験回路の端子と電気的に接続される表面配線が表面に形成される回路載置層と、
    　前記試験回路が形成されない領域において、前記回路載置層の上層に、前記表面配線を覆うように形成され、表面に接地層が形成されるストリップライン層と
    　を有する請求項１に記載の試験装置。
  10. 　前記ストリップライン層は、前記密閉部の内側から外側まで延伸して形成される
    　請求項９に記載の試験装置。
  11. 　前記密閉部の内側において、前記第１の試験基板から前記第２の試験基板まで延伸して設けられ、前記冷却材の流路を形成する隔壁と、
    　前記隔壁、および、前記第１の試験基板および前記第２の試験基板のそれぞれを固定する固定部と
    　を更に備える請求項１から１０のいずれかに記載の試験装置。
  12. 　前記第１の試験回路および前記第２の試験回路のそれぞれの試験回路を制御する制御部を更に備える
    　請求項１から１１のいずれかに記載の試験装置。
  13. 　入力信号に応じた出力信号を出力する回路モジュールであって、
    　向かい合わせて配置された第１の回路基板および第２の回路基板と、
    　前記第１の回路基板において前記第２の回路基板に対向する面に設けられ、前記入力信号に応じた前記出力信号を出力する第１の動作回路と、
    　前記第２の回路基板において前記第１の回路基板に対向する面に設けられ、前記入力信号に応じた前記出力信号を出力する第２の動作回路と、
    　前記第１の回路基板および前記第２の回路基板の間の空間を密閉することで、前記第１の動作回路および前記第２の動作回路を共通の空間に密閉し、且つ、前記共通の空間に冷却材が充填される密閉部と
    　を備える回路モジュール。
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