CN115692477A - 具有用于制造背面触点的外延层堆叠的半导体结构 - Google Patents

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G·海灵斯
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Abstract

本公开涉及在(薄)半导体层的背面上制造背面器件，其中半导体层还包括布置在其正面的一个或多个正面逻辑器件。本公开提出了一种半导体结构，其包括半导体层和至少部分地布置在半导体层的正面的一个或多个正面逻辑器件。此外，该半导体结构包括布置在半导体层的背面的至少四个外延层，其中这四个外延层包括第一导电类型的第一外延层、直接设置在第一外延层上的第二导电类型的第二外延层、直接设置在第二外延层上的第二导电类型的第三外延层、以及直接设置在第三外延层上的第一导电类型的第四外延层。此外，该半导体结构包括多个背面器件，它们暴露在第四外延层的背表面处并被加工进入该至少四个外延层的不同深度。

Description

具有用于制造背面触点的外延层堆叠的半导体结构
技术领域
本公开涉及在(薄)半导体层的背面上制造背面触点，其中半导体层还包 括布置在其正面的正面逻辑器件。本公开尤其提出了一种半导体结构，其包括 半导体层、正面逻辑器件和背面触点。背面触点被形成在四个或更多个外延层 的外延层堆叠中。本公开还提供了一种器件，其包括半导体结构以及另外地包 括耦合到半导体结构的背面触点的背面半导体器件。
背景技术
可以探索半导体基板(或层)的极端减薄(例如使用蚀刻停止层)以在半 导体基板上制造背面半导体器件。例如，该技术可被用于制造用于正面逻辑器 件的背面配电网(PDN)，其中PDN包括背面半导体器件。该技术开辟了许多 新的系统和工艺可能性。图1示出了使用该技术制造的器件10的示例。
图1在(a)中具体示出了提供硅基板11，并且在硅基板11上形成硅锗蚀刻 停止层12。此外，在蚀刻停止层12上形成硅层13，并且在硅层13上形成多个 正面逻辑器件14。
图1在(b)中进一步示出，随后通过使用蚀刻停止层12进行减薄来移除硅 基板11。然后在此规程中还移除蚀刻停止层12，这暴露了硅层13的背表面。 在减薄过程中，在载体15(例如，载体晶片)上提供中间器件10。
最后，图1在(c)中示出了在硅层13的背表面上制造背面半导体器件16。 这些背面半导体器件16(例如，背面逻辑器件)可以是用于正面逻辑器件14 的上述PDN的一部分。
虽然以这种方式制造背面半导体器件16是有吸引力的选项，但也存在许多 困难。例如，还如图1所示，该技术需要在硅层13中制造一组背面触点17，然 后将其用于耦合到背面半导体器件16并将背面半导体器件16连接到正面逻辑 器件14。硅层背面之中和硅层背面之处的这些背面触点17是难以构建的。
例如，一种办法是穿过硅层13的正面来限定这些背面触点17，例如通过 正面注入。该办法可被用作规避背面触点17的热预算限制的尝试。然而，这一 办法会出现至少两个问题。
首先，任何正面注入的掺杂剂将横向展开，因此它们可能会形成穿透路 径，使背面触点17的任何源极和/或漏极端子短路。其次，硅基板11可能在减 薄过程中以及在随后的结合过程中变形。这可在由正面注入所形成的背面触点 17和背面半导体器件16之间招致覆盖(overlay)。覆盖会同样导致源和/或沟 道串联电阻的显著劣化。
发明内容
鉴于上述挑战和缺点，本公开的实施例旨在提供一种在半导体层的背面上 制造背面触点的新办法。背面触点应适合于耦合到布置在半导体层的背面的一 个或多个背面半导体器件(例如，背面逻辑器件)。此外，背面触点应能够将 背面半导体器件连接到布置在半导体层的正面的一个或多个正面逻辑器件。例 如，使用背面半导体器件作为正面逻辑器件的PDN的一部分应当是可能的。
因此，目标尤其是避免正面注入办法所产生的上述缺点。
该目标以及其他目标是通过在所附的独立权利要求中提供的实施例来达成 的。这些实施例的有利实现在从属权利要求中被限定。
本公开的第一方面提供了一种半导体结构，包括：半导体层；一个或多个 正面逻辑器件，它们至少部分地布置在所述半导体层的正面；布置在半导体层 的背面的至少四个外延层，其中这四个外延层包括第一导电类型的第一外延 层、直接设置在第一外延层上的第二导电类型的第二外延层、直接设置在第二 外延层上的第二导电类型的第三外延层、以及直接设置在第三外延层上的第一 导电类型的第四外延层；多个背面触点，它们暴露在所述第四外延层的背表面 处，其中所述多个背面触点包括延伸入所述第四外延层并与之电接触的一组第 一端子触点；延伸入所述第二外延层并与之电接触的一组第二端子触点；延伸 入所述第三外延层的一组第一栅极触点；以及延伸入所述第一外延层的一组第 二栅极触点。
第一方面的半导体结构使得能够在半导体层的背面上制造背面触点，而无 需执行正面注入。因此，避免了正面注入办法产生的上述缺点。背面触点还适 用于耦合到背面半导体器件(例如，背面逻辑器件(如CMOS器件)、或 FinFET、或纳米片器件(如纳米片FET))，这可布置在半导体结构的背面以 形成一种新器件。此外，背面触点可以将这些背面半导体器件连接到正面逻辑 器件。
该半导体结构可包括四个以上的外延层。例如，第一外延层到第四外延层 可以是布置在半导体层的背面的最后面的外延层。另外，例如，可以在第一外 延层和半导体层之间布置第五外延层，或者甚至任何进一步的外延层。第五外 延层或进一步的外延层中的每一者可以是第一导电类型或第二导电类型。如上 所述，对于第一到第四外延层，还可以使用这样的第五外延层或进一步的外延 层来形成一个或多个背面触点。例如，背面触点可以分别延伸入第五外延层或 任何进一步的外延层，并且可以在那里接触外延层以形成端子触点，或者可以 与外延层隔离以形成栅极触点。
值得注意的是，本公开中的“延伸入”与“延伸穿过”不同。换言之，延 伸入相应外延层的背面触点没有延伸穿过该相应外延层。然而，它在相应的外 延层内终止。因此，背侧触点可以延伸穿过一个或多个其他外延层，这些其他 外延层相对于背侧触点的延伸而言是布置在该相应外延层之前的。例如，第一 栅极触点可以延伸穿过第四外延层，第二端子触点可以延伸穿过第三和第四外 延层，而第二栅极触点可以延伸穿过第二、第三和第四外延层。
第一导电类型可以是P型，而第二导电类型可以是N型。另选地，第一导 电类型可以是N型，而第二导电类型可以是P型。相应地，可以用P型掺杂剂 或N型掺杂剂来掺杂相应的第一或第二导电类型的层。例如，如果半导体层和/ 或任何外延层是硅层或硅基层，则P型掺杂剂可包括硼、镓或铟，而N型掺杂 剂可包括磷或砷。其他示例是可能的，以及本领域已知的其他材料系统也是可 能的。例如，代替硅，可以使用砷化镓或氮化镓作为半导体基材，并且可以如 本领域所知地选择N型和P型掺杂剂以形成N型和P型层。
“端子触点”电连接到其延伸入的外延层。因此，它可以形成到该外延层 的欧姆触点。如下文更详细地解释的，端子触点可被用来实现例如MOS器件的 源极(端子)或漏极(端子)。然而，第一端子触点也可被用来实现连接第四 外延层的顶部触点(端子)，并且第二端子触点也可被用来实现连接到第二外 延层的块(bulk)触点(端子)。
在该半导体结构的实现中，该组第二端子触点与第三和第四外延层电隔 离；该组第一栅极触点与第三和第四外延层电隔离；并且该组第二栅极触点与 第一外延层、第二外延层、第三外延层和第四外延层电隔离。“栅极触点”没 有电连接到其延伸入的外延层。因此，它可以形成到该外延层的MOS触点。如 下文更详细地解释的，栅极触点可被用来实现例如MOS器件的栅极或虚拟栅 极。
例如，可以使用内衬来向外延层提供相应的隔离，和/或可以使用介电材 料。第一或第二栅极触点可以与其延伸入的外延层隔离(例如，通过栅极电介 质)，而第一或第二端子触点电连接到其延伸入的外延层。每一背面触点都与 其延伸穿过的外延层隔离。
在一实现中，该半导体结构包括一个或多个第一导电类型的金属氧化物半 导体(MOS)器件和/或一个或多个第二导电类型的MOS器件，其中每一第一 导电类型的MOS器件由配置成第一导电类型的MOS器件的第一栅极的一个第 一栅极触点和配置成第一导电类型的MOS器件的第一源极和第一漏极的两个第 一端子触点形成；其中每一第二导电类型的MOS器件由配置成第二导电类型的 MOS器件的第二栅极的一个第二栅极触点和配置成第二导电类型的MOS器件 的第二源极和第二漏极的两个第二端子触点形成。
因此，形成了第一导电类型的一个或多个背面MOS器件和第二导电类型 的一个或多个MOS器件，其中MOS器件尤其可以是MOS或CMOS场效应晶 体管(FET)。
在该半导体结构的一实现中，在该半导体结构的俯视图中，至少一个第一 导电类型的MOS器件包括包围第一漏极的环形第一栅极触点和包围环形第一栅 极触点的环形第一源极；和/或在该半导体结构的俯视图中，至少一个第二导电 类型的MOS器件包括包围第二漏极的环形第二栅极触点和包围环形第二栅极触 点的环形第二源极。
因此，可为限定在半导体结构的背面上的一个或多个MOS器件中的任一 者形成被包围的漏极架构。
在一实现中，该半导体结构还包括一个或多个隔离结构，每一隔离结构延 伸入第一外延层并且是由一个第二栅极触点形成的隔离栅极或浅沟槽隔离 (STI)。
例如，隔离结构可以将一个或多个端子触点和/或一个或多个栅极触点与另 一个分开，或者可以将两个或更多个MOS器件彼此分开。值得注意的是，在这 一情形中，第二栅极触点具有隔离栅极的功能(并且也可以称为“虚拟栅 极”，与上述第一栅极或第二栅极等“有源栅极”相对比)。在上述实现形式 中，第二栅极触点具有第二导电类型的MOS器件的第二栅极的功能(例如，如 果第二导电类型是N型，则是NMOS栅极)。
在该半导体结构的一实现中，每一第一导电类型的MOS器件还包括由一 个第二端子触点形成的第一块触点和由一个第一端子触点形成的第一顶部触 点；和/或每一第二导电类型的MOS器件还包括由一个第二端子触点形成的第 二块触点和由一个第一端子触点形成的第二顶部触点。
在一实现中，该半导体结构包括第一导电类型的MOS器件和第二导电类 型的MOS器件，它们通过隔离结构中的至少一者彼此分开。
在该半导体结构的一实现中，第四外延层的背面由多个相交的隔离结构划 分成一个或多个第一导电类型的区域和一个或多个第二导电类型的区域，其中 每一第一导电类型的区域包括一个第一导电类型的MOS器件，且每一第二导电 类型的区域包括一个第二导电类型的MOS器件。
例如，不同区域(也可以称为“岛”)可以由多个隔离结构形成和/或彼此 分开。
在该半导体结构的一实现中，两个STI沿第一方向平行延伸；两个隔离栅 沿第二方向平行延伸并与这两个STI相交，该第二方向垂直于第一方向；以及 在这两个STI和两个隔离栅极内形成第一导电类型的区域或第二导电类型的区 域。
以相同方式，可以在半导体结构背面上形成多个彼此相邻布置的第一或第 二导电类型的区域或岛(例如，以行和/或列来布置)。
在该半导体结构的一实现中，第四外延层具有比第一外延层更高的第一导 电类型的掺杂剂的掺杂浓度；和/或第二外延层具有比第三外延层更高的第二导 电类型的掺杂剂的掺杂浓度。
例如，第四外延层可以是P+掺杂层，而第一外延层可以是P-掺杂层。第二 外延层还可以是N+掺杂层，而第三外延层可以是N-掺杂层。N型和P型同样 可以反转。P+、P-、N+和N-的掺杂浓度可分别对于N+和P+而言是1019到1021 cm-3，以及对于N-和P-而言是1016至1019cm-3。
在该半导体结构的一实现中，一个或多个正面逻辑器件包括互补MOS (CMOS)器件(例如FinFET器件)和纳米片器件中的至少一者。
在该半导体结构的一实现中，第一栅极触点和/或第二栅极触点具有分别在 第三外延层和/或第一外延层内形成的三角形尖端或圆形尖端。
因此，可以实现不同的栅极形状。在该半导体结构的一实现中，至少四个 外延层中的每一者都是硅层。
本公开的第二方面提供了一种用于制造半导体结构的方法，该方法包括： 形成半导体层和在所述半导体层的背面上的至少四个外延层；形成一个或多个 正面逻辑器件，它们至少部分地布置在所述半导体层的正面；其中所述四个外 延层包括第一导电类型的第一外延层、直接设置在所述第一外延层上的第二导 电类型的第二外延层、直接设置在所述第二外延层上的第二导电类型的第三外 延层、以及直接设置在所述第三外延层上的第一导电类型的第四外延层；形成 多个背面触点，它们暴露在所述第四外延层的背表面处，其中所述多个背面触 点包括延伸入所述第四外延层并与之电接触的一组第一端子触点；延伸入所述 第二外延层并与之电接触的一组第二端子触点；延伸入所述第三外延层的一组第一栅极触点；以及延伸入所述第一外延层的一组第二栅极触点。
在该方法的一实现中，形成半导体层和在所述半导体层的背面上的至少四 个外延层包括：提供半导体基板；在所述半导体基板上形成蚀刻停止层；从所 述第四外延层开始在所述蚀刻停止层上形成所述四个外延层；在所述第一外延 层上形成所述半导体层；将所述半导体基板减薄至所述蚀刻停止层；以及移除 所述蚀刻停止层。
这描述了使用专用蚀刻停止层的实现。具体而言，如果半导体层是硅层或 硅基层，则蚀刻停止层可以是硅锗层。例如，蚀刻停止层的厚度可以在10-100 nm，特别是40-60nm的范围内。在该方法的一实现中，形成半导体层和在所述 半导体层的背面上的至少四个外延层包括：提供半导体基板；从所述第四外延 层开始在所述半导体基板上形成所述四个外延层；在所述第一外延层上形成所 述半导体层；以及将所述半导体基板减薄至用作蚀刻停止层的所述第四外延 层。
这描述了其中第四外延层也是蚀刻停止层的实现。例如，具体而言，如果 半导体层是硅层或硅基层，则第四外延层可以是硅锗层。
在该方法的一实现中，至少四个外延层中的每一者都是硅层或硅基层；和/ 或形成在半导体基板上的蚀刻停止层是硅锗层。
第二方面的方法实现与第一方面的半导体结构相同的优点，并且可通过如 上所述的用于第一方面的半导体结构的相应实现来扩展。
本公开的第三方面提供了一种器件，包括根据第一方面或其任何实现的半 导体结构；以及一个或多个背面半导体器件，它们耦合到所述半导体结构的 多个所暴露的背面触点。
例如，背面半导体器件可包括背面逻辑器件(例如，CMOS器件、FET、 FinFET、纳米片器件等)。例如，背面半导体器件可以是一个或多个正面逻辑 器件的PDN的一部分。
综上所述方面及其实现，本公开的目标通过至少四个堆叠的外延层实现。 这些外延层可以是原位掺杂外延层，并且可以如下掺杂(从第四外延层到第一 外延层)：对于P型半导体层而言是P+；N-；N+；P-，或对于N型半导体层 而言是N+；P-；P+；N-(即反向掺杂类型)。
该至少四个外延层可被用于制造背面触点，并还被用来，例如通过被用于 限定在不同(外延层)深度的各种有源栅极和虚拟栅极和/或STI和/或触点的相 交沟槽的网络，构建第一或第二导电类型的区域。
例如，作为半导体结构中的背面器件，NMOS源极和/或NMOS漏极可以 由到达第二外延(N+)层的第二端子触点形成，而PMOS源极和/或PMOS漏 极可以由到达第四外延(P+)层的第一端子触点形成。STI和NMOS栅极可以 进一步到达第一外延(P-)层，而PMOS栅极可以到达第三外延(N-)层。值 得注意的是，如下文进一步所述，每一区域中可能有额外的栅极或端子触点。
附图说明
上述各方面和实现参照所附附图来在以下具体实施方式中解释：
图1示出了包括正面逻辑器件和背面半导体器件的常规器件的制造。
图2示出了根据本公开的实施例的半导体结构的截面，其包括一个或多个 正面逻辑器件和多个背面触点。
图3示出了根据本公开的实施例的半导体结构的俯视图，例如图2所示的 半导体结构和/或图4所示的半导体结构。
图4示出了根据本公开的实施例的半导体结构的截面，其包括一个或多个 正面逻辑器件和多个背面触点。
图5示出了根据本公开的实施例的一般方法的流程图，该方法可被用于制 造根据一实施例的半导体结构。
图6示出了根据本公开的实施例的用于制造根据一实施例的半导体结构的 详细方法的步骤。
图7示出了图6所示的详细方法的进一步步骤。
图8示出了分别在图6和图7中所示的详细方法的进一步步骤。
图9示出了在图6-8中所示的详细方法的进一步步骤。
图10示出了根据本公开的实施例的、由图6-9中所示的详细方法得到的半 导体结构的截面。
图11示出了根据本公开的实施例的半导体结构的截面，其包括具有三角形 尖端的一个或多个栅极触点。
图12示出了根据本公开的实施例的半导体结构的截面，其具有相反导电类 型的各层。
图13示出了根据本公开的实施例的半导体结构的截面，其具有被包围的漏 极架构。
具体实施方式
图2示出了根据本公开的实施例的半导体结构20。图2的半导体结构20 包括一个或多个正面逻辑器件22和多个背面触点24，其可包括一个或多个端 子触点和一个或多个栅极触点。背面触点24可被配置成耦合到半导体背面器件 (图2中未示出)，半导体背面器件可在半导体结构20背面上被进一步处理或 可从背面耦合到半导体结构20。这些进一步的半导体背面器件可以例如经由背 面触点24连接到一个或多个正面逻辑器件22。此外，这些半导体背面器件可 以是一个或多个正面逻辑器件22的PDN的一部分。图2中的箭头表示从背面 到正面的偏置是可能的。
值得注意的是，“背面”和“正面”在本公开中用作彼此相对的术语。通 常，正面的任何结构和器件是在半导体制造过程中首先处理的结构和器件，而 背面的任何结构和器件是在正面结构和器件之后处理的结构和器件，特别是在 半导体制造过程的后期。
具体而言，图2的半导体结构20包括半导体层21，其可以是硅层或硅基 层。半导体层21还可以是外延层(即，外延生长的层)。因此，半导体层21 可以是第一导电类型或第二导电类型，即它可以是P掺杂或N掺杂的。
一个或多个正面逻辑器件22至少部分地布置在半导体层21的正面。如图 2所示，正面逻辑器件22可以设置在半导体层21的正面表面上——具体而言， 它们可以部分地布置在可设置在半导体层21上的介电层中——并且可以部分地 延伸入半导体层21的正面。例如，正面逻辑器件22可以包括一个或多个 CMOS器件和/或一个或多个FinFET器件和/或一个或多个纳米片器件。
此外，半导体结构20包括至少四个外延层23(具体而言，它可以包括四 个以上的外延层23，例如五个、六个或甚至更多这样的外延层23)，这些外延 层布置在半导体层21的背面上。这四个或更多个外延层23可以被原位和/或外 延形成。此外，这些外延层23可以形成布置在半导体层21上的外延层堆叠。
具体而言，该至少四个外延层23包括第一导电类型的第一外延层23a、直 接设置在第一外延层23a上的第二导电类型的第二外延层23b、直接设置在第二 外延层23b上的第二导电类型的第三外延层23c、以及直接设置在第三外延层 23c上的第一导电类型的第四外延层23d。
多个背面触点24进一步暴露在第四外延层23d的背表面，即它们是可以通 过背表面接近的并且可以形成在四个或更多个外延层23的外延层堆叠中。因 此，不同的背面触点24可以延伸入堆叠的不同外延层23中(同时与它们延伸 穿过的外延层23隔离)。这意味着，不同的背面触点24可以被加工进入外延 层堆叠的不同深度。
多个背面触点24包括不同类型的背面触点24。具体而言，多个背面触点 24包括一组第一端子触点24a，其中每一第一端子触点24a延伸入第四外延层 23d并与之电接触。此外，多个背面触点24包括一组第二端子触点24b，其中 每一第二端子触点24b延伸入第二外延层23b并与之电接触。由此，该组第二 端子触点24b可以延伸穿过第三外延层23c和第四外延层23d，并且可以分别与 第三外延层23c和第四外延层23d电隔离。值得注意的是，一组端子触点24a 或24b可以分别包括端子触点24a或24b中的一者或多者。
此外，多个背面器件24包括一组第一栅极触点24c，其中每一第一栅极触 点24c延伸入第三外延层23c。该组第一栅极触点24c可以延伸穿过第四外延层 23d，并且可以分别与第三外延层23c和第四外延层23d电隔离。此外，多个背 面器件24包括一组第二栅极触点24d，其中每一第二栅极触点24d延伸入第一 外延层23a。该组第二栅极触点24d可以延伸穿过第二外延层23b、第三外延层 23c和第四外延层23d。此外，该组第二栅极触点24d可与第一、第二、第三和 第四外延层23a、23b、23c、23d电隔离。值得注意的是，一组栅极触点24c或24d可以分别包括栅极触点24c或24d中的一者或多者。
例如，作为图2的半导体结构20的示例，如果第一导电类型是P型，则可 以将四个外延层23分别掺杂为P-、N+、N-、P+层(从第一外延层23a到第四 外延层23d)。然而，如果第一导电类型是N型，则可以将四个外延层23分别 掺杂成N-、P+、P-、N+层(从第一外延层23a到第四外延层23d)。如果存在 四个以上的外延层23，则可以周期性地重复四个外延层23a-23d的上述掺杂/层 序列。换言之，对于四个以上的外延层23，对于八个外延层，层序列将是P-、 N+、N-、P+、P-、N+、N-、P+(其中最后四个层P-、N+、N-、P+是第一外延 层23a到第四外延层23d)，或者对于十二个外延层，层序列将是P-、N+、N- 、P+、P-、N+、N-、P+、P-、N+、N-、P+(其中最后四个层P-、N+、N-、P+ 是第一外延层23a到第四外延层23d)，以此类推。
值得注意的是，不要求外延层23的数量是四的倍数。换言之，例如，根据 上述层(掺杂)序列，五个、六个或七个外延层23也是可能的，其中在这种情 况下，五个或更多个外延层23中的四个层是第一外延层23a到第四外延层23d (例如，P-、N+、N-、P+)。
此外，在至少四个外延层23的任何实现中，第一外延层23a到第四外延层 23d中的任何一中也可能具有非恒定或梯度掺杂分布。例如，在这种情况下，对 于N+和P+层，任何外延P+、P-、N+或N-层的掺杂浓度可分别在1019到1021 cm-3范围内变化(例如，以梯度方式)，而对于N-层和P-层，掺杂浓度可分别 在1016到1019cm-3范围内变化(例如，以梯度方式)。
此外，在至少四个外延层的任何实现中，第一外延层23a到第四外延层 23d中的任一者也可能包括具有较高掺杂浓度的第一子层和具有低于第一子层的 掺杂浓度的第二子层，其中第一子层直接布置在第二子层的顶部，反之亦然。 例如，第二外延层23b可包括第一N-子层和第二N+子层，即它可被称为N- /N+层。在该示例中，至少四个外延层23可以形成P-、N-/N+、N-、P+的掺杂/ 层序列(从第一外延层23a到第四外延层23d)。对于相反导电类型，本示例中 的层序列将是N-、P-/P+、P-、N+(从第一外延层23a到第四外延层23d)。N- /N+或P-/P+层可降低热载流子效应、带间隧穿和寄生电容。任何外延层23的第 一子层和第二子层可以具有不同的厚度。例如，第一子层可以比第二子层薄。 在上述第二外延层23b是N-/N+(或P-/P+)层的示例中，第一N-(或P-)子 层的厚度可以是3-6nm，而第二N+(或P+)子层的厚度可以是10nm或更 大。
此外，至少四个外延层23的每一外延P+层或P-/P+层可以限定PMOS电 平，并且至少四个外延层23的每一外延N+层或N-/N+层可以限定NMOS电 平。通过在外延层23的每一垂直电平中的不同沟道掺杂，具有不同的Vth电平 (阈值电压)也是可能的。
外延层堆叠，具体而言是第四外延层23d，可以暴露在半导体结构20的背 面处。这可以例如通过如下进一步所述进行基板减薄来实现。因此，背面触点 24可被形成在四个外延层23中，并且可以暴露在第四外延层23d的背表面处。
每一背面触点24可以具有若干不同功能中的一个。例如，一个或多个 PMOS器件和/或NMOS器件可以由背面触点24形成。因此，每一PMOS或 NMOS器件可包括源极、漏极和栅极。然而，背面触点24也可被用于形成隔离 栅极，例如布置在不同的MOS器件之间以用于将这些MOS器件彼此隔离。图 3示出了根据本公开的实施例的构建在图2所示的实施例上的半导体结构20。 这些附图中的相同元件用相同的附图记号来标记并且可被同样地实现。
具体而言，图3在俯视图中示出了半导体结构20。图3具体示出了半导体 结构20可包括一个或多个第一导电类型的MOS器件(例如，本附图中的 PMOS器件)和/或一个或多个第二导电类型的MOS器件(例如，本附图中的 NMOS器件)。这些不同导电类型的MOS器件可以按一个或多个MOS行和/或 一个或多个MOS列来布置。因此，相邻的MOS器件可以通过至少一个隔离结 构来彼此分开。半导体结构20可包括多个此类隔离结构。如图3所示，每一此 类隔离结构可以通过隔离栅极30a(也称为虚拟栅极)或STI 30b(图3中的灰 色条)来实现。
在图3的实施例中，MOS器件的不同行可以通过一个或多个STI 30b彼此 分开，并且每一MOS器件行内的不同MOS器件可以通过至少一个虚拟栅极 30a彼此分开。然而，该分开方案可以调整或混合，使得通常可以使用一个或多 个隔离结构30a和/或30b来将不同MOS器件彼此分开。
图3的实施例中的每一PMOS器件由被配置成PMOS栅极(图2中的“有 源栅极”；第一栅极31)的一个第一栅极触点24c并且进一步由分别被配置成 PMOS源极(图2中的“S”；第一源极32)和PMOS漏极(图2中的“D”； 第一漏极33)的两个第一端子触点24a形成。此外，每一NMOS器件由被配置 成NMOS栅极(图2中的“有源栅极”；第二栅极34)的一个第二栅极触点24d形成，并且进一步由分别被配置成NMOS源极(图2中的“S”；第二源极 35)和NMOS漏极(图2中的“D”；第二漏极36)的两个第二端子触点24b 形成。
此外，每一PMOS器件还可包括一个或多个第一块触点37(图3中的 “B”)，每一者由一个第二端子触点24b形成。另外，每一PMOS器件可包 括一个或多个第一顶部触点38(图2中的“T”)，每一者由一个第一端子触 点24a形成。同样，每一NMOS器件可包括一个或多个第二块触点37，每一者 由一个第二端子触点24b形成，并且可以包括一个或多个第二顶部触点38，每 一者由一个第一端子触点24a形成。
此外，在图3的实施例中，半导体结构20的背表面(在该俯视图中可见) 可以划分成一个或多个区域(也称为岛)，这些区域分别由隔离结构30a和30b 彼此分开。每一区域可包括MOS器件，例如每一第一导电类型的区域可包括 PMOS器件之一，每一第二导电类型的区域可以包括NMOS器件之一，反之亦 然。
在图3的实施例中，作为示例，两个STI 30b沿第一方向(附图中的水平 方向)平行延伸，并且两个隔离栅极30a沿第二方向(附图中的垂直方向)平 行延伸，其中它们与两个STI 30b相交。在这四个隔离结构30a和30b之间，可 以布置MOS器件。例如，它可以是PMOS器件，在这种情况下，NMOS器件 可以布置在由两个STI 30b和附加虚拟栅极30a实现的相邻区域中。
在图3中，穿过半导体结构20的两个切口也用虚线表示，即标记为CUT1 和CUT2。其中，CUT1可导致图2所示的半导体结构20的截面。换言之，在 图2所示的半导体结构20中，至少一个PMOS源极32和至少一个PMOS漏极 33可以由分别到达第四外延层23d的所示第一端子触点24a形成。此外，至少 一个PMOS栅极31可以由所示的第一栅极触点24c形成，其到达第三外延层 23c并且布置在可以形成PMOS源极32和PMOS漏极33的第一端子触点24a 之间。此外，至少一个NMOS源极35和至少一个NMOS漏极36可以由所示的 到达第二外延层23b的第二端子触点24b形成。因此，至少一个NMOS栅极34 可以由所示的第二栅极触点24d中的一者形成，该第二栅极触点24d到达第一 外延层23a并且布置在可以形成NMOS源极35和NMOS漏极36的第二端子触 点24b之间。
此外，在图2中，至少三个附加隔离栅极30a可以由所示的其余第二栅极 触点24d形成，其中每一隔离栅极30a延伸入第一外延层23a。图2的半导体结 构20还可包括一个或多个STI 30b(图2中未示出)。如图3所示，这些隔离 结构30a和30b可以彼此相交(例如垂直地)，以限定半导体结构20背表面上 的分开和隔离区域。
图4示出了根据本公开的实施例的半导体结构20。图4所示的半导体结构 20基于分别在图2和图3中所示的半导体结构20。这些附图中的相同元件用相 同的附图记号来标记并且可被同样地实现。
值得注意的是，图4的半导体结构20可以与图3中所示的相同。具体而 言，图3中所示的CUT2可以导致图4中所示的半导体结构20的截面。因此， 图4的半导体结构20也可以是与图2所示相同的半导体结构20，然而，在这种 情况下，示出了不同的截面(图3中CUT1vs.CUT2)。
图4的半导体结构20可以同样包括一个或多个正面逻辑器件22，其可包 括一个或多个CMOS器件和/或一个或多个FinFET器件。此外，半导体结构20 包括至少四个外延层23和制造进入这四个或更多外延层23的各背面触点24。
根据图3所示的CUT2，图4所示的半导体结构20包括至少两个STI 30b、由第二端子触点24b形成的至少一个NMOS源极35、各自由第二端子触 点24b形成的至少两个块触点37以及各自由第一端子触点24a形成的至少两个 顶部触点38。
值得注意的是，在图2-4所示的半导体结构20中，半导体层21可以是掺 杂半导体层，例如它可以是P型或N型半导体基板，其可以由硅或硅基半导体 材料制成。此外，四个或更多个外延层23可包括两个或更多个P型外延层和两 个或更多个N型外延层。在四个外延层23的情形中，存在两个P型外延层(具 体而言是P+和P-)和两个N型外延层(具体而言是N+和N-)。
图5示出了根据本公开的实施例的一般方法50。方法50适用于制造先前 附图中所示和解释的半导体结构20。
方法50包括形成半导体层21(例如外延硅层或硅基层)的第一步骤51。 此外，方法50包括在半导体层21的背面形成至少四个外延层23的第二步骤 52。具体而言，这四个外延层23可以如图2或图4所示地实现。这意味着，四 个外延层23包括第一导电类型的第一外延层23a、直接形成在第一外延层23a 上的第二导电类型的第二外延层23b、直接形成在第二外延层23b上的第二导 电类型的第三外延层23c，以及直接形成在第三外延层23c上的第一导电类型的 第四外延层23d。方法50还包括形成一个或多个正面逻辑器件22的步骤53， 例如一个或多个CMOS器件和/或FinFET器件。这些正面逻辑器件22至少部分 地布置在半导体层21的正面。
此外，方法50包括形成多个背面触点24的步骤54，例如如先前附图2-4 所示。这些背面触点24暴露在第四外延层23d的背表面，并如上所述地包括一 组第一端子触点24a、一组第二端子触点24b、一组第一栅极触点24c和一组第 二栅极触点24d。
图6-9示出了根据本公开的详细实施例的方法50，其建立在图5所示的方 法50上。这些附图中所示的方法50包括图5中所示的方法50的步骤。所有这 些附图中的相同步骤和元件用相同的附图记号来标记并且可被同样地实现。
图6示出了方法50的前两个步骤51和52。提供半导体基板60(例如，硅 基板或硅基基板)，并且在硅基板60上形成至少四个外延层23和半导体层21。具体而言，如图6中的制造方向(左侧箭头)所示，可以首先在半导体基 板60上形成蚀刻停止层61。然后，可以直接在蚀刻停止层61上形成四个或更 多个外延层23(示例性地示出了四个层)。
因此，在这种情况下，第四外延层23d首先直接形成在蚀刻停止层61上。 然后，直接在第四外延层23d上，第三外延层23c、第二外延层23b和第一外延 层23a按此顺序一个接一个地直接在一者上形成。随后，半导体层21可以直接 形成在第一外延层23a上。如果有四个以上的外延层，则可以直接在第一外延 层23a上形成其他外延层，然后可以直接在这些其他外延层上形成半导体层 21。至少四个外延层23形成在半导体层21的背面上，并且半导体层21的所暴 露的上表面相应地表示半导体层21的正表面。
图7在(a)中示出了方法50的步骤53，其中如前所述，在半导体层21的正 面上制造一个或多个正面逻辑器件22。一个或多个正面逻辑器件22至少部分 地布置在半导体层21的正面。
然后，注意与图7在(a)中相比，图7在(b)中是颠倒的，图7在(b)中示出了 可以在方法50中执行减薄步骤70。具体而言，半导体减薄60可以一直减薄70 至蚀刻停止层61，并且也可以移除蚀刻停止层61。值得注意的是，没有提供专 用的蚀刻停止层61也是可能的。在这种情况下，第四外延层23d也可以在基板 减薄70的步骤期间充当蚀刻停止层。此外，在基板减薄70期间，中间半导体 结构可以稳定在载体基板71(例如，载体晶片)上。
图8和图9进一步示出了方法50的步骤54的细节，即多个背面触点24的 形成。具体而言，图8在(a)中示出了将多个沟槽80(也可以称为开口)蚀刻入 至少四个外延层23中，其中一个沟槽80与将在半导体结构20中形成的每一背 面触点24或STI 30b相关。因此，沟槽80可以各自具有不同的深度，并且可以 相应地延伸入该堆叠的不同外延层23中。因此，沟槽80可以延伸穿过堆栈的 不同外延层23。
图8在(b)中进一步示出，然后可将介电材料81(或另一绝缘材料)沉积到 第四外延层23d的表面上并沉积到图8在(a)中形成的各个沟槽80的内表面。也 就是说，沟槽80的侧壁表面和沟槽80的底表面都可以被所沉积的材料81覆 盖。
图9在(a)中进一步示出，随后可以例如通过蚀刻再次部分地移除所沉积的 材料81。具体而言，所沉积的材料81可以从第四外延层23d的顶表面移除，且 也可以从与第一端子触点24a或第二端子触点24b相关的所有那些沟槽80的底 面移除，以便稍后到端子触点24a或24b延伸入其中的各个外延层23的电(欧 姆或肖特基)连接是可能的。对于与第一栅极触点24c或第二栅极触点24d相 关的那些其他沟槽80，没有从沟槽80的底表面移除所沉积的材料，以便可以 在栅极触点24c或24d延伸入的相应外延层23中形成栅极触点(在这种情况 下，介电材料81可被用作栅极电介质)。值得注意的是，介电材料81还可以 保留在沟槽80的所有侧壁上以形成内衬，该内衬随后可以将各个沟槽80的背 面触点24与背面触点24延伸穿过的外延层23隔离。
图9在(b)中进一步示出，随后可以将触点材料90沉积到与背面器件24相 关的每一沟槽80中。该触点材料90可包括金属，如铝、铜、钨等。此外，介 电材料91可沉积到与STI30b相关的每一沟槽80中。
图10示出了根据本公开的实施例的半导体结构20，其可以通过先前附图 6-9中所示的方法50获得。半导体结构20还基于先前所示的半导体结构20， 例如图2-4分别示出的那些。
图10的半导体结构20包括可以形成至少一个PMOS源极32和至少一个 PMOS漏极33的第一端子触点24a以及可以形成至少一个NMOS源极35和至 少一个NMOS漏极36的第二端子触点24b。此外，半导体结构20包括可以形 成至少一个PMOS栅极31的至少一个第一栅极触点24c以及可以形成至少一个 NMOS栅极34的至少一个第二栅极触点24d。此外，半导体结构20可包括第 二栅极触点24d，其可形成一个或多个隔离栅极30a。此外，半导体结构20还可包括一个或多个STI 30b和至少一个顶部触点38，其可分别由第一端子触点 24a形成。此外，半导体结构20可包括至少一个块触点37，其可由第二端子触 点24b形成。图11示出了根据本公开的实施例的构建在图10所示的实施例上 的又一半导体结构20。图10和图11中的相同的元件用相同的附图记号来标记 并且可被同样地实现。
图10和图11之间的区别在于，图11示出了半导体结构20的一个版本， 其中至少第二栅极触点24d具有三角形尖端110，其中每个三角形尖端110分 别形成在第一外延层23a中。这些第二栅极触点24d也可以具有圆形尖端，而 不是三角形尖端110。此外，第一栅极触点24c具有三角形尖端110或圆形尖端 也是可能的，其在这种情况下形成在第三外延层23c中。
图12示出了根据本公开的实施例的又一半导体结构20。具体而言，图12 示出了P型和N型可以反转。换言之，虽然第一导电类型可以是P型，如先前 附图中示例性地所示，但在图12的半导体结构20中，它现在可以是N型。除 此之外，图12的半导体结构20包括与先前附图中所示的半导体结构20相同的 特征，特别是相同的背面触点24。然而，这里也切换了导电类型。
具体而言，图12示出了由第一端子触点24a实现的PMOS源极35和由第 一端子触点24a实现的PMOS漏极36。此外，它示出了由第一栅极触点24c实 现的PMOS栅极34。此外，它示出了由第二端子触点24b实现的NMOS漏极 32和NMOS源极33。此外，它示出了由第二栅极触点24d实现的NMOS栅极 31。半导体结构20还可包括由第一端子触点24a实现的顶部触点38和由第二 端子触点24b实现的块触点37。
图13示出了根据本公开的实施例的俯视图中的半导体结构20。半导体结 构20基于先前所示的半导体结构20，并且附图中的相同元件再次用相同的附 图标记来标记。
具体而言，图13所示的半导体结构20包括环形第一栅极触点24c(也可 以是环形第二栅极触点24d)，其包围第一漏极33(或第二漏极36)。此外， 半导体结构20包括环形第一源极32(或环形第二源极35)，其包围环形第一 栅极触点24c(或环形第二栅极触点24d)。如图13所示，在环形源极或环形 栅极内，可以布置进一步的块触点37或顶部触点38。通过图13所示的布置， 可以实现被包围的漏极架构。

Claims (17)

1.一种半导体机结构(20)，包括：
半导体层(21)；
一个或多个正面逻辑器件(22)，它们至少部分地布置在所述半导体层(21)的正面；
至少四个外延层(23)，它们布置在所述半导体层(21)的背面，
其中所述四个外延层(23)包括第一导电类型的第一外延层(23a)、直接设置在所述第一外延层(23a)上的第二导电类型的第二外延层(23b)、直接设置在所述第二外延层(23b)上的第二导电类型的第三外延层(23c)、以及直接设置在所述第三外延层(23c)上的第一导电类型的第四外延层(23d)；
多个背面触点(24)，它们暴露在所述第四外延层(23d)的背表面处，
其中所述多个背面触点(24)包括：
延伸入所述第四外延层(23d)并与之电接触的一组第一端子触点(24a)；
延伸入所述第二外延层(23b)并与之电接触的一组第二端子触点(24b)；
延伸入所述第三外延层(23c)的一组第一栅极触点(24c)；以及
延伸入所述第一外延层(23a)的一组第二栅极触点(24d)。
2.根据权利要求1所述的半导体结构(20)，其特征在于：
所述一组第二端子触点(24b)与所述第三和第四外延层(23c，23d)电隔离；
所述一组第一栅极触点(24c)与所述第三和第四外延层(23c，23d)电隔离；以及
所述一组第二栅极触点(24d)与所述第一、第二、第三和第四外延层(23a，23b，23c，23d)电隔离。
3.根据权利要求1或2所述的半导体结构(20)，其特征在于，包括：
一个或多个第一导电类型的MOS器件，其中每一第一导电类型的MOS器件由配置成所述第一导电类型的MOS器件的第一栅极(31)的一个第一栅极触点(24c)和配置成所述第一导电类型的MOS器件的第一源极(32)和第一漏极(33)的两个第一端子触点(24a)形成；和/或
一个或多个第二导电类型的MOS器件，其中每一第二导电类型的MOS器件由配置成所述第二导电类型的MOS器件的第二栅极(34)的一个第二栅极触点(24c)和配置成所述第二导电类型的MOS器件的第二源极(35)和第二漏极(36)的两个第二端子触点(24b)形成。
4.根据权利要求3所述的半导体结构(20)，其特征在于：
在所述半导体结构(10)的俯视图中，至少一个第一导电类型的MOS器件包括包围所述第一漏极(33)的环形第一栅极触点(24c)和包围所述环形第一栅极触点(24c)的环形第一源极(32)；和/或
在所述半导体结构(20)的俯视图中，至少一个第二导电类型的MOS器件包括包围所述第二漏极(36)的环形第二栅极触点(24d)和包围所述环形第二栅极触点(24d)的环形第二源极(35)。
5.根据权利要求1至4中的一项所述的半导体器件(20)，其特征在于，还包括：
一个或多个隔离结构(30a，30b)，每一隔离结构(30a，30b)延伸入所述第一外延层(23a)并且是由一个第二栅极触点(24d)形成的隔离栅极(30a)或者是浅沟槽隔离STI(30b)。
6.根据权利要求3至5中的一项所述的半导体器件(20)，其特征在于：
每一第一导电类型的MOS器件还包括由一个第二端子触点(24b)形成的第一块触点(37)和由一个第一端子触点(24a)形成的第一顶部触点(38)；和/或
每一第二导电类型的MOS器件还包括由一个第二端子触点(24b)形成的第二块触点(37)和由一个第一端子触点(24a)形成的第二顶部触点(38)。
7.根据权利要求5或6所述的半导体结构(20)，其特征在于，包括第一导电类型的MOS器件和第二导电类型的MOS器件，它们通过所述隔离结构(30a、30b)中的至少一者彼此分开。
8.根据权利要求5至7中的一项所述的半导体结构(20)，其特征在于，所述第四外延层(23d)的背表面被多个相交的隔离结构(30a、30b)划分成一个或多个第一导电类型的区域和一个或多个第二导电类型的区域，
其中每一第一导电类型的区域包括一个第一导电类型的MOS器件，且每一第二导电类型的区域包括一个第二导电类型的MOS器件。
9.根据权利要求5至8中的一项所述的半导体器件(20)，其特征在于：
两个STI(30b)沿第一方向平行延伸；
两个隔离栅极(30a)沿垂直于所述第一方向的第二方向平行延伸，并与所述两个STI(30b)相交；以及
在所述两个STI(30b)和所述两个隔离栅极(30a)内形成第一导电类型的区域或第二导电类型的区域。
10.根据权利要求1至9中的一项所述的半导体器件(20)，其特征在于：
所述第四外延层(23d)具有比所述第一外延层(23a)更高的第一导电类型的掺杂剂的掺杂浓度；和/或
所述第二外延层(23b)具有比所述第三外延层(23c)更高的第二导电类型的掺杂剂的掺杂浓度。
11.根据权利要求1至10中的一项所述的半导体结构(20)，其特征在于，所述一个或多个正面逻辑器件(22)包括CMOS器件和纳米片器件中的至少一者。
12.根据权利要求1至11中的一项所述的半导体结构(20)，其特征在于，第一栅极触点(24c)和/或第二栅极触点(24d)具有分别在所述第三外延层(23c)和/或所述第一外延层(23a)内形成的三角形尖端或圆形尖端(110)。
13.一种用于制造半导体结构(20)的方法(50)，所述方法(50)包括：
形成(51，52)半导体层(21)和在所述半导体层(21)的背面上的至少四个外延层(23)；
形成(53)一个或多个正面逻辑器件(22)，它们至少部分地被布置在所述半导体层(21)的正面；
其中所述四个外延层(23)包括第一导电类型的第一外延层(23a)、直接设置在所述第一外延层(23a)上的第二导电类型的第二外延层(23b)、直接设置在所述第二外延层(23b)上的第二导电类型的第三外延层(23c)、以及直接设置在所述第三外延层(23c)上的第一导电类型的第四外延层(23d)；
形成(54)多个背面触点(24)，它们暴露在所述第四外延层(23d)的背表面处，所述多个背面触点(24)包括
延伸入所述第四外延层(23d)并与之电接触的一组第一端子触点(24a)；
延伸入所述第二外延层(23b)并与之电接触的一组第二端子触点(24b)；
延伸入所述第三外延层(23c)的一组第一栅极触点(24c)；以及
延伸入所述第一外延层(23a)的一组第二栅极触点(24d)。
14.根据权利要求13所述的方法(50)，其特征在于，形成(51，52)所述半导体层(21)和在所述半导体层(21)的背面上的所述至少四个外延层(23)包括；
提供半导体基板(60)；
在所述半导体基板(60)上形成蚀刻停止层(61)；
从所述第四外延层(23d)开始在所述蚀刻停止层(61)上形成所述四个外延层(23)；
在所述第一外延层(23a)上形成所述半导体层(21)；
将所述半导体基板(60)减薄(70)至所述蚀刻停止层(61)；以及
移除所述蚀刻停止层(61)。
15.根据权利要求13所述的方法(50)，其特征在于，形成(51，52)所述半导体层(21)和在所述半导体层(21)的背面上的所述至少四个外延层(23)包括；
提供半导体基板(60)；
从所述第四外延层(23d)开始在所述半导体基板(60)上形成所述四个外延层(23)；
在所述第一外延层(23a)上形成所述半导体层(21)；以及
将所述半导体基板(60)减薄(70)至用作蚀刻停止层的所述第四外延层(23d)。
16.如权利要求13到15中的一项所述的方法(50)，其特征在于：
所述至少四个外延层(23)中的每一者是硅层；和/或
形成在所述半导体基板(60)上的蚀刻停止层(61)是硅锗层。
17.一种器件，包括：
根据权利要求1至12中的一项所述的半导体结构(20)；以及
一个或多个背面半导体器件，它们耦合到所述半导体结构(20)的多个所暴露的背面触点(24)。
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