KR20180069696A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는, 기판 위에 배치된 채널층들, 기판 위에 배치된 소스/드레인 영역, 각각의 채널층들 상에 배치되고 이 채널층들 각각을 감싸는 게이트 유전체층, 및 게이트 유전체층 상에 배치되고 채널층들 각각을 감싸는 게이트 전극층을 포함한다. 채널층들 각각은 코어 영역, 및 하나 이상의 쉘 영역으로 제조된 반도체 배선을 포함한다. 코어 영역은 대략 정사각형 단면을 가지며, 하나 이상의 쉘 중의 제1 쉘은 대략 마름모꼴인 단면의 제1 쉘 영역을 코어 영역 주위에 형성하고, 이웃해 있는 반도체 배선에 대응하는 인접한 제1 쉘 영역에 연결된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2016년 12월 15일에 출원된 미국 가특허 출원 제62/434808호의 우선권을 청구하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서내에 병합된다.
본 발명개시는 반도체 집적 회로에 관한 것이며, 보다 상세하게는 형상 처리된 코어/쉘 채널들을 포함하는 게이트 올 어라운드(gate-all-around) 구조물을 갖는 반도체 디바이스 및 그 제조 공정에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 공정 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 게이트 올 어라운드(gate-all-around; GAA) 전계 효과 트랜지스터(field effect transistor; FET); 및 핀 FET(Fin FET)를 비롯한, 다중 게이트 FET와 같은 삼차원 설계들의 개발을 초래시켜왔다. Fin FET에서, 게이트 전극은 채널 영역의 세 개의 측면들에 인접해 있고, 게이트 전극과 채널 영역 사이에는 게이트 유전체층이 개재되어 있다. 게이트 구조물은 세 개 면들 상에서 핀을 둘러싸기(에워싸기)때문에, 트랜지스터는 핀 또는 채널 영역에 흐르는 전류를 제어하는 세 개의 게이트들을 본질적으로 갖는다. 그러나, 채널의 4번째 면(예를 들어, 바닥 부분)은 게이트 전극으로부터 멀리 떨어져 있으며 폐쇄형 게이트 제어 하에 있지 않다. 대조적으로, GAA FET에서는, 채널 영역의 모든 측면들이 게이트 전극에 의해 둘러싸여 있어서, 채널 영역에서의 완전한 공핍을 가능하게 하고, 가파른 서브 임계 전류 스윙(current swing; SS) 및 보다 작은 드레인 유도 배리어 하강(drain induced barrier lowering; DIBL)으로 인해 덜 짧은 채널 효과를 초래시킨다.
트랜지스터 치수가 10㎚~15㎚ 이하의 기술 노드까지 지속적으로 축소되면서, GAA FET의 추가적인 개선이 필요하다.
본 발명개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 제1 반도체층들과 제2 반도체층들이 교대로 적층된 다층 구조물이 기판 위에서 제1 방향으로 형성된다. 다층 구조물은 핀 구조물로 패터닝된다. 희생 게이트 구조물이 핀 구조물 위에 형성된다. 희생 게이트 구조물은 핀 구조물의 제1 부분을 덮고 핀 구조물의 제2 부분을 노출된 상태로 남겨둔다. 핀 구조물의 제1 부분은 채널 영역을 포함하고, 핀 구조물의 제2 부분은 소스/드레인 영역들을 포함한다. 에피택셜 소스/드레인 구조물들은 소스/드레인 영역 내의 핀 구조물 상에 형성된다. 희생 게이트 구조물은 채널 영역을 노출시키기 위해 제거된다. 제2 반도체층들은 채널 영역에서 제거되고, 채널 영역 내의 제1 반도체층들은 노출되어 채널 영역 내에서 이격된 코어층들이 형성된다. 다층 반도체 배선들을 형성하기 위해 하나 이상의 반도체 쉘층이 채널 영역 내의 코어층들 주위에 적어도 부분적으로 형성된다. 각각의 다층 반도체 배선들은 하나 이상의 반도체 쉘층으로 적어도 부분적으로 감싸인 코어층을 포함한다. 채널 영역 내의 다층 반도체 배선들 주위에 게이트 유전체층 및 게이트 전극층이 형성된다.
일부 실시예들에서, 제1 반도체층들은 Si 또는 Si계 화합물을 포함하고, 제2 반도체층들은 제1 반도체층들과는 상이한 조성을 갖는 SiGe를 포함한다. 일부 실시예들에서, 코어층은 Si1 - xGex 반도체를 포함하고, 각각의 다층 반도체 배선들은 코어층을 덮는 Ge 에피택셜층으로 제조된 제1 쉘 및 제1 쉘을 덮는 Si 에피택셜층으로 제조된 제2 쉘을 포함한다. 일부 실시예들에서, 에피택셜 소스/드레인 구조물들은 SiP, SiCP, 및 SiC 중 적어도 하나를 포함한다. 일부 실시예들에서, 코어층은 Si1 - xGex 반도체를 포함하고, 각각의 다층 반도체 배선들은 코어층을 덮는 Si 에피택셜층으로 제조된 제1 쉘 및 제1 쉘을 덮는 Ge 에피택셜층으로 제조된 제2 쉘을 포함하며, 에피택셜 소스/드레인 구조물들은 SiP, SiCP, 및 SiC 중 적어도 하나를 포함한다.
일부 실시예들에서, 코어층은 실질적으로 원형인 단면을 갖는 실린더를 포함하고, 제1 및 제2 쉘들은 실질적으로 원형인 단면을 갖는 실린더형 쉘들을 포함하며, 에피택셜 소스/드레인 구조물들은 SiGe 또는 Ge를 포함한다. 일부 실시예들에서, 코어층은 실질적으로 직사각형인 단면을 갖는 실린더를 포함하고, 제1 및 제2 쉘들은 실질적으로 다이아몬드 형상의 단면을 형성하는 실린더형 쉘들을 포함한다. 일부 실시예들에서, 코어층의 두께는 약 2㎚~8㎚의 범위 내에 있고, 제1 또는 제2 쉘의 두께는 약 1㎚~5㎚의 범위 내에 있다. 일부 실시예들에서, 제1 쉘 또는 제2 쉘 중 하나는 인장 응력 및 더 낮은 전도 대역 가장자리 에너지(EC)를 가지며, 제1 쉘 또는 제2 쉘 중 다른 하나는 압축 응력 및 더 높은 가전자 대역 가장자리 에너지(EV)를 갖는다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 다층 구조물이 기판 위에서 제1 방향으로 형성된다. 다층 구조물은 서로 교대로 적층된 제1 반도체층들과 제2 반도체층들을 포함한다. 다층 구조물은 복수의 핀 구조물들로 패터닝된다. 희생 게이트 구조물이 복수의 핀 구조물들 위에 형성된다. 희생 게이트 구조물은 복수의 핀 구조물들의 제2 부분들을 노출된 상태로 남겨두면서, 복수의 핀 구조물들의 제1 부분을 덮는다. 복수의 핀 구조물들의 제2 부분들은 복수의 핀 구조물들의 소스/드레인 영역들을 포함하고, 복수의 핀 구조물들의 제1 부분은 복수의 핀 구조물들의 채널 영역들이다. 희생 게이트 구조물은 복수의 핀 구조물들의 채널 영역들을 노출시키기 위해 제거된다. 복수의 핀 구조물들의 채널 영역들 내의 제2 반도체층들은 제거되고, 이로써 복수의 핀 구조물들의 채널 영역들 내의 제1 반도체층들은 노출되어, 복수의 핀 구조물의 채널 영역들 내에 이격된 코어층들이 형성된다. 채널 영역들 내의 이격된 코어층들은 라운딩된다. 다층 반도체 배선들을 형성하기 위해 하나 이상의 반도체 쉘층이 채널 영역들 내의 라운딩된 코어층들 주위에 적어도 부분적으로 형성된다. 각각의 다층 반도체 배선들은 하나 이상의 반도체 쉘층으로 적어도 부분적으로 감싸인 코어층을 포함한다. 복수의 핀 구조물들의 채널 영역들 내의 다층 반도체 배선들 주위에 게이트 유전체층 및 게이트 전극층이 형성된다. 하나 이상의 반도체 쉘층의 제1 쉘층은 이웃하는 다층 반도체 배선에 대응하는 인접한 제1 쉘층에 연결된다.
일부 실시예들에서, 에피택셜 소스/드레인 구조물들이 또한 복수의 핀 구조물들의 소스/드레인 영역들 내의 제1 및 제2 반도체층들 위에 있다. 일부 실시예들에서, 코어층은 Si1 - xGex 반도체를 포함하고, 하나 이상의 반도체 쉘은 코어층을 덮는 Ge 에피택셜층으로 제조된 제1 쉘 및 제1 쉘을 덮는 Si 에피택셜층으로 제조된 제2 쉘을 포함한다. 일부 실시예들에서, 에피택셜 소스/드레인 구조물들은 SiP, SiCP, 및 SiC 중 적어도 하나를 포함한다. 일부 실시예들에서, 코어층은 실질적으로 원형인 단면을 갖는 실린더형 코어를 포함하고, 제1 및 제2 쉘들은 실질적으로 원형인 단면을 갖는 실린더형 쉘들을 포함하며, 에피택셜 소스/드레인 구조물들은 SiGe 또는 Ge를 포함한다. 일부 실시예들에서, 코어층은 실질적으로 직사각형인 단면을 갖는 실린더형 코어를 포함하고, 제1 및 제2 쉘들은 실질적으로 다이아몬드 형상의 단면을 형성하는 실린더형 쉘들을 포함한다.
일부 실시예들에서, 코어층의 두께는 약 2㎚~4㎚의 범위 내에 있고, 제1 또는 제2 쉘의 두께는 약 1㎚~2㎚의 범위 내에 있다. 일부 실시예들에서, 제1 쉘 또는 제2 쉘 중 하나는 인장 응력 및 더 낮은 전도 대역 가장자리 에너지(EC)를 가지며, 제1 쉘 또는 제2 쉘 중 다른 하나는 압축 응력 및 더 높은 가전자 대역 가장자리 에너지(EV)를 갖는다. 일부 실시예들에서, 제1 반도체층들은 Si 또는 Si계 화합물을 포함하고, 제2 반도체층들은 SiGe를 포함한다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 채널층들, 기판 위에 배치된 소스/드레인 영역, 각각의 채널층들 상에 배치되고 이 채널층들 각각을 감싸는 게이트 유전체층, 및 게이트 유전체층 상에 배치되고 채널층들 각각을 감싸는 게이트 전극층을 포함한다. 채널층들 각각은 코어 영역, 및 하나 이상의 쉘 영역으로 제조된 반도체 배선을 포함한다. 코어 영역은 대략 정사각형 단면을 가지며, 하나 이상의 쉘 중의 제1 쉘은 대략 마름모꼴인 단면의 제1 쉘 영역을 코어 영역 주위에 형성하고, 이웃해 있는 반도체 배선에 대응하는 인접한 제1 쉘 영역에 연결된다.
일부 실시예들에서, 반도체 배선은 소스/드레인 영역 내로 연장되고, 하나 이상의 쉘 영역은 제1 쉘 및 제2 쉘을 포함하며, 코어 영역은 제1 반도체 물질을 포함한다. 일부 실시예들에서, 제1 쉘은 제2 반도체 물질을 포함하고, 제2 쉘은 제3 반도체 물질을 포함한다. 일부 실시예들에서, 코어 영역은 SixGey 물질을 포함하고, 제2 반도체 물질 또는 제3 반도체 물질 중 하나는 더 낮은 전도 대역 가장자리 에너지(EC)를 갖고 인장 응력을 받는다.
여기서 설명된 다양한 실시예들 또는 예시들은 기존의 기술에 비해 여러가지 장점들을 제공한다. 예를 들어, 본 발명개시에서는, S/D 에피택셜층은 채널 에칭 작업에서 에칭 정지층으로 작용하여, 금속 게이트 전극이 S/D 영역과 접촉하는 것을 방지할 수 있다. 따라서, GAA FET는 제조 공정과, 게이트 및 소스/드레인 영역에서의 선택적 에칭이 동일한 공정 단계에서 수행되는 적층된 나노배선(Si 및/또는 SiGe)을 포함한다. GAA FET에서, 소스/드레인층은 에칭된 Si 또는 SiGe 적층된 층들 상에서 완전히 또는 부분적으로 에피택셜 성장되는데, 이는 콘택트 랜딩의 표면적을 증대시킨다. 또한, 전술된 구성으로, 도펀트로 S/D 에피택셜층을 더 많이 성장시킬 수 있어서, S/D 에피택셜층과 S/D 에피택셜층 상의 콘택트 사이의 접촉 저항을 감소시킬 수 있다.
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 일부 실시예들에 따른 GAA FET 디바이스의 다층 구조물의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 2는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 다층 구조물의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 3은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 핀 구조물들의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 4는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 격리 절연층의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 5는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 격리 절연층의 순차적인 패터닝 공정의 다양한 단계들 중 하나를 도시한다.
도 6은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 희생 게이트 구조물을 형성하기 위한 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 7은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 희생 게이트 구조물들을 패터닝하기 위한 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 8은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 패터닝된 희생 게이트 구조물들 위에서의 블랭킷층의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 9는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 측벽 스페이서들의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 10은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 소스/드레인(source/drain; S/D) 영역들 내의 에피택셜층의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 11은 본 발명개시의 실시예에 따라 절연층으로 GAA FET 디바이스를 덮는 순차적 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 12는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 S/D 영역들 내의 핀 구조물을 도시하는 다양한 X-Z 단면도들 중 하나를 도시한다.
도 13은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 희생 게이트 구조물을 제거하기 위한 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 14는 도 13의 X2-X2 라인에 대응하는 단면도를 도시한다.
도 15는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 p형 영역 위에서의 보호층의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다.
도 16a, 도 16b, 및 도 16c는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스를 위한 n형 FET 영역 내에서 다층 반도체 배선들을 형성하기 전의 다양한 구조물들 중 일부를 도시한다.
도 17a, 도 17b, 및 도 17c는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스를 위한 n형 FET 영역 내에서 다층 반도체 배선들을 형성하기 위한 순차적인 제조 공정들의 다양한 단계들 중 일부를 도시한다.
도 18a 및 도 18b는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 n형 영역 내의 다층 반도체 배선 채널들의 다양한 단면도들 중 하나를 도시한다.
도 19a 및 도 19b는 본 발명개시의 일 실시예에 따라 코어층들이 형성된 후의 GAA FET 디바이스의 n형 영역 내의 다층 반도체 배선 채널들의 다양한 단면도들 중 하나를 도시한다.
도 20a 및 도 20b는 본 발명개시의 일 실시예에 따라 코어층들이 라운딩된(rounded) 후의 GAA FET 디바이스의 n형 영역 내의 다층 반도체 배선 채널들의 다양한 단면도들 중 일부를 도시한다.
도 21a 및 도 21b는 본 발명개시의 일 실시예에 따라 코어층들 및 쉘층들이 형성된 후의 GAA FET 디바이스의 n형 영역 내의 다층 반도체 배선 채널들의 다양한 단면도들 중 하나를 도시한다.
도 22는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 채널 영역에서의 제1 반도체층(20N) 및 제2 반도체층(25P)의 제거 후의 다양한 X-Z 단면도들 중 하나를 도시한다.
도 23은 본 발명개시의 일 실시예에 따른 쉘층의 다양한 제조 공정들 중 일부를 도시한다.
도 24는 본 발명개시의 일 실시예에 따른 게이트 구조물에 대한 다양한 X-Z 단면도들 중 하나를 도시한다.
도 25는 본 발명개시의 일 실시예에 따른 게이트 구조물의 다양한 제조 공정들 중 하나를 도시한다.
도 26은 본 발명개시의 일 실시예에 따른 MESL층 및 층간 유전체(interlayer dielectric; ILD)층의 다양한 제조 공정들 중 하나를 도시한다.
도 27은 본 발명개시의 일 실시예에 따른 콘택트 금속들을 위한 개구들의 다양한 제조 공정들 중 하나를 도시한다.
도 28은 본 발명개시의 일 실시예에 따른 S/D 영역에 대한 다양한 X-Z 단면도들 중 하나를 도시한다.
도 29는 본 발명개시의 일 실시예에 따른 콘택트 금속들의 다양한 제조 공정들 중 하나를 도시한다.
도 30a, 도 30b, 도 30c, 도 30d, 도 30e, 및 도 30f는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 다층 반도체 배선들의 코어 및 쉘층들의 다양한 단면도들 중 일부를 도시한다.
도 31a, 도 31b, 도 31c, 및 도 31d는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 다층 반도체 배선들의 다양한 단면도들 및 대응하는 에너지 대역도의 일부를 도시한다.
도 32a, 도 32b, 도 32c, 도 32d, 및 도 32e는 본 발명개시의 일 실시예에 따른 다양한 코어 에칭들 및 에칭된 코어들 위에서의 대응하는 제1 쉘 에피택셜 성장의 일부를 도시한다.
도 33은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 다층 반도체 배선의 다양한 특성들 중 일부를 도시하는 표이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으며, 공정 조건들 및/또는 디바이스들의 희망하는 특성들에 좌우될 수 있다. 뿐만 아니라, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에 개재하여 형성될 수 있는 실시예를 포함할 수 있다. 단순 명료함을 위해 다양한 피처들은 여러 치수들로 임의적으로 작도될 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 디바이스는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 또한, "~으로 이루어진다"의 용어는 "~을 포함한다" 또는 "~으로 구성된다" 중 어느 하나를 의미할 수 있다.
도 1은 본 발명개시의 실시예들에 따른 GAA FET 디바이스의 다층 구조물의 순차적인 제조 공정을 위한 다양한 단계들 중 하나를 도시한다. 이러한 순차적인 제조 공정에 있어서, 하나 이상의 추가적인 작업이 도면들에서 도시된 단계들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 작업들 중 일부는 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 작업들/공정들의 순서는 상호교환될 수 있다.
도 1에서 도시된 바와 같이, 적층된 반도체층들이 기판(10) 위에 형성된다. 적층된 반도체층들은 제1 반도체층들(20)과 제2 반도체층들(25)을 포함한다.
일 실시예에서, 기판(10)은 적어도 자신의 표면 부분 상에 단결정 반도체층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 및 InP와 같은 단결정 반도체 물질을 포함할 수 있으나, 이것들에 국한되는 것은 아니다. 이 실시예에서, 기판(10)은 Si로 제조된다.
기판(10)은 자신의 표면 영역에, 하나 이상의 버퍼층(도시되지 않음)을 포함할 수 있다. 버퍼층들은 격자 상수를 기판의 격자 상수로부터 소스/드레인 영역들의 격자 상수로 점진적으로 변화시키는 역할을 할 수 있다. 본 발명개시에서, 소스 및 드레인은 상호교환가능하게 사용되고 실질적으로는 구조적 차이가 없다. "소스/드레인"(S/D)이라는 용어는 소스와 드레인 중 하나를 지칭한다. 버퍼층들은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택셜 성장된 단결정 반도체 물질들로부터 형성될 수 있으나, 이것들에 국한되는 것은 아니다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층들을 포함한다. SiGe 버퍼층들의 게르마늄 농도는 최저층 버퍼층에 대한 30원자% 게르마늄에서 최고층 버퍼층에 대한 70원자% 게르마늄까지 증가할 수 있다.
제1 반도체층들(20) 및 제2 반도체층들(25)은 상이한 격자 상수들을 갖는 물질들로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 및 InP의 하나 이상의 층을 포함할 수 있다.
일부 실시예들에서, 제1 반도체층들(20) 및 제2 반도체층들(25)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 일 실시예에서, 제1 반도체층들(20)은 Si1-xGex(여기서, x는 약 0.3보다 크다)이거나, 또는 Ge(x=1.0인 경우)이고, 제2 반도체층들(25)은 Si 또는 Si1-yGey이다(여기서, y는 약 0.4 미만이고, x>y이다). 본 발명개시에서, "M" 화합물 "또는 "M계 화합물"은 화합물의 대부분이 M인 것을 의미한다.
다른 실시예에서, 제2 반도체층들(25)은 Si1-yGey(여기서, y는 약 0.3보다 크다)이거나, 또는 Ge이고, 제1 반도체층들(20)은 Si 또는 Si1-xGex이다(여기서, x는 약 0.4 미만이고, x<y이다). 또 다른 실시예들에서, 제1 반도체층(20)은 Si1-xGex(여기서, x는 약 0.3 내지 약 0.8의 범위 내에 있음)로 제조되고, 제2 반도체층(25)은 Si1-xGex(여기서, x는 약 0.1 내지 약 0.4의 범위 내에 있음)로 제조된다. 본 발명개시의 일 실시예에서, 제1 반도체층(20)은 Si1-xGex(여기서, 0.1<x<0.9임)(이후부터 SiGe라고 칭함)로 제조되고, 제2 반도체층들(25)은 Si로 제조된다.
도 1에서는 6개 층들의 제1 반도체층(20)과 6개 층들의 제2 반도체층(25)이 배치되어 있다. 그러나, 층들의 개수는 6개로 제한되지 않고, 1개(각각의 층)만큼 작을 수 있다. 일부 실시예들에서, 제1 및 제2 반도체층들 각각의 2개 내지 10개 층들이 형성된다. 적층된 층들의 개수를 조정함으로써, GAA FET 디바이스의 구동 전류가 조정될 수 있다.
제1 반도체층들(20) 및 제2 반도체층들(25)은 기판(10) 위에 에피택셜방식으로 형성된다. 제1 반도체층들(20)의 두께는 제2 반도체층들(25)의 두께와 동일하거나 또는 이보다 클 수 있고, 이는, 일부 실시예들에서, 약 5㎚ 내지 약 50㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 30㎚의 범위 내에 있다. 제2 반도체층들(25)의 두께는, 일부 실시예들에서, 약 5㎚ 내지 약 30㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 20㎚의 범위 내에 있다. 제1 반도체층들(20) 각각의 두께는 동일할 수 있거나 또는 다를 수 있다.
일부 실시예들에서, 최하위 제1 반도체층(기판(10)에 가장 가까운 층)은 나머지 제1 반도체층들보다 두껍다. 최하위 제1 반도체층의 두께는, 일부 실시예들에서, 약 10㎚ 내지 약 50㎚의 범위 내에 있고, 다른 실시예들에서는 약 20㎚ 내지 약 40㎚의 범위 내에 있다.
도 2는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 다층 구조물의 순차적인 제조 공정을 위한 다양한 단계들 중 하나를 도시한다. 도 2에서 도시된 바와 같이, 마스크층(30)이 적층된 층들 위에 형성된다. 일부 실시예들에서, 마스크층(30)은 제1 마스크층(32), 제2 마스크층(34), 및 제3 마스크층(36)을 포함한다. 제1 마스크층(32)은 열 산화에 의해 형성될 수 있는 실리콘 산화물로 제조된 패드 산화물층이다. 제2 마스크층(34)은 실리콘 질화물(SiN)로 제조되고, 제3 마스크층(36)은 실리콘 산화물로 제조되며, 이 둘 다는 저압 CVD(low pressure CVD; LPCVD) 및 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)를 비롯한 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 또는 다른 적절한 공정에 의해 형성되는 실리콘 질화물(SiN)로 형성된다. 마스크층(30)은 포토리소그래피 및 에칭을 포함하는 패터닝 작업들을 사용함으로써 마스크 패턴으로 패터닝된다.
도 3은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 핀 구조물들의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 도 3에서 도시된 바와 같이, 패터닝된 마스크층을 이용하여 제1 반도체층(20)과 제2 반도체층(25)의 적층된 층들이 패터닝되어, Y방향으로 연장되는 핀 구조물들(Fn, Fp) 내에 적층된 층들이 형성한다. 후속 제조 작업들에서는, 핀 구조물(Fn)을 사용하여 n형 FET를 형성하고, 핀 구조물(Fp)을 사용하여 p형 FET를 형성한다. 각각의 핀 구조물들은 에칭된 기판의 일부인 바닥층(15)을 포함한다.
핀 구조물들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물들은 이중 패터닝 또는 다중 패터닝 공정들을 비롯하여, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그 후, 희생층은 제거되고, 잔존하는 스페이서들, 또는 맨드렐(mandrel)들은 그 후에 핀 구조물들을 패터닝하는데 사용될 수 있다.
핀 구조물의 X방향을 따른 폭(W1)은, 일부 실시예들에서, 약 5㎚ 내지 약 40㎚의 범위 내에 있고, 다른 실시예들에서는 약 6㎚ 내지 약 15㎚의 범위 내에 있다. 핀 구조물의 Z방향을 따른 높이(H1)는 약 30㎚ 내지 약 200㎚의 범위 내에 있다.
도 4는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 격리 절연층의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 핀 구조물이 형성된 후, 도 4에서 도시된 바와 같이, 핀 구조물들이 격리 절연층(50) 내에 완전히 매립되도록 하나 이상의 절연 물질층을 포함하는 격리 절연층(50)이 기판 위에 형성된다. 절연층(50)을 위한 절연 물질은 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동가능 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 로우 K 유전체 물질을 포함할 수 있다. 절연층(50)의 형성 후에 어닐링 작업이 수행될 수 있다. 그 후, 도 4에서 도시된 바와 같이, 패드 산화물층(32)의 윗면이 절연 물질층으로부터 노출되도록, 화학적 기계적 폴리싱(CMP) 방법 및/또는 에치 백 방법과 같은 평탄화 작업이 수행된다. 일부 실시예들에서, 핀 구조물들의 윗면이 노출된다.
일부 실시예들에서, 도 4에서 도시된 바와 같이, 제1 라이너층(42)이 도 3의 구조물 위에 형성되고, 제2 라이너층(44)이 제1 라이너층(42) 위에 추가로 형성된다. 제1 라이너층(42)은 실리콘 산화물 또는 실리콘 산화물계 물질로 제조되며, 제2 라이너층(44)은 SiN 또는 실리콘 질화물계 물질로 제조된다. 일부 실시예들에서, 제2 라이너층(44)은 실리콘 산화물 또는 실리콘 산화물계 물질로 제조되며, 제1 라이너층(42)은 SiN 또는 실리콘 질화물계 물질로 제조된다.
도 5는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 격리 절연층의 순차적인 패터닝 공정의 다양한 단계들 중 하나를 도시한다. 도 5에서 도시된 바와 같이, 절연층(50)은 핀 구조물들의 일부를 부분적으로 노출시키도록 리세싱된다. 노출된 핀 구조물들(Fp, Fn)은 둘 다 제1 반도체층(20P, 20N)과 제2 반도체층들(25P, 25N)의 적층된 구조물을 포함한다. 도 5에서 도시된 바와 같이, 최하위 제1 반도체층은 격리 절연층(50)으로부터 완전히 노출되어 있다. 다른 실시예들에서, 최하위 제1 반도체층은 격리 절연층(50) 내에 부분적으로 매립된다.
도 6은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 희생 게이트 구조물을 형성하기 위한 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 핀 구조물들(Fp, Fn)의 윗부분들(적층된 층 부분들)이 노출된 후, 도 6에서 도시된 바와 같이, 노출된 핀 구조물들 위에 희생 게이트 구조물들이 형성된다.
희생 게이트 구조물들은 핀 구조물들 위에 희생 게이트 유전체층을 먼저 블랭킷 퇴적함으로써 형성된다. 희생 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물의 하나 이상의 층을 포함한다. 일부 실시예들에서, 희생 게이트 유전체층의 두께는 약 1㎚ 내지 약 5㎚의 범위 내에 있다. 그 후, 핀 구조물들이 희생 게이트 전극층(70) 내에 완전히 매립되도록, 희생 게이트 전극층(70)이 희생 게이트 유전체층 상과 핀 구조물들 위에 블랭킷 퇴적된다. 희생 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 희생 게이트 전극층의 두께는 약 100㎚ 내지 약 200㎚의 범위 내에 있다. 일부 실시예들에서, 희생 게이트 전극층은 평탄화 작업을 거친다. 희생 게이트 유전체층 및 희생 게이트 전극층은 LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 공정을 사용하여 퇴적된다.
이어서, 도 6에서 도시된 바와 같이, 희생 게이트 전극층(70) 위에 마스크층(71)이 형성된다. 마스크층(71)은 일부 실시예들에서 패드 SiN층(72) 및 실리콘 산화물 마스크층(74)을 포함한다.
도 7은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 희생 게이트 구조물들을 패터닝하기 위한 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 도 7에서 도시된 바와 같이, 패터닝 작업이 마스크층(71)에 대해 수행되고, 희생 게이트 전극층이 희생 게이트 구조물들(G1~G5)로 패터닝된다. 도 7은 노출된 핀 구조물들 위에 희생 게이트 구조물들이 형성된 후의 구조물을 나타낸다. 희생 게이트 구조물들은 채널 영역이 될 핀 구조물의 일부분 위에 형성된다. 희생 게이트 구조물들은 GAA FET의 채널 영역을 정의한다. 또한, 희생 게이트 구조물을 패터닝함으로써, 제1 및 제2 반도체층들의 적층된 층들이 소스/드레인(S/D) 영역들로서, 희생 게이트 구조물의 양 측면 상에서 부분적으로 노출된다. 본 발명개시에서, 소스와 드레인은 상호 교환가능하게 사용되고 그 구조물들은 실질적으로 동일하다.
도 7에서 도시된 일 실시예에서, 희생 게이트 구조물(G1)은 핀 구조물들(Fp, Fn) 위에 형성되는 반면에, 희생 게이트 구조물들(G2, G3)은 핀 구조물(Fp) 위에만 형성되고, 희생 게이트 구조물들(G4, G5)은 핀 구조물(Fn) 위에만 형성된다. 희생 게이트 구조물들의 구성은 도 7의 것에 한정되지 않는다. 일부 실시예들에서, 희생 게이트 전극층(70)의 폭은 약 5㎚ 내지 약 25㎚의 범위 내에 있다.
도 8은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 패터닝된 희생 게이트 구조물들 위에서의 블랭킷층의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 도 8에서 도시된 바와 같이, 희생 게이트 구조물이 형성된 후, 측벽 스페이서들을 위한 절연 물질의 블랭킷층(77)이 CVD 또는 다른 적절한 방법들을 사용하여 컨포멀하게(conformally) 형성된다. 도 8은 도 7의 Ⅹ1-Ⅹ1 라인(G1과 G3, G5 사이)에 대응하는 절단도이다. 블랭킷층(77)은 희생 게이트 구조물들의 측벽들과 같은 수직면들, 수평면들, 및 최상부 상에서 실질적으로 동일한 두께를 갖도록 형성되도록, 컨포멀하게 퇴적된다. 일부 실시예들에서, 블랭킷층(77)은 약 2㎚ 내지 약 10㎚의 범위의 두께로 퇴적된다. 일 실시예에서, 블랭킷층(77)의 절연 물질은 SiN, SiON, SiOCN, 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물계 물질이다.
도 9는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 측벽 스페이서들의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 도 9에서 도시된 바와 같이, 측벽 스페이서들(76)이 희생 게이트 구조물들의 양 측벽들 상에 형성된다. 블랭킷층(77)이 형성된 후, 예를 들어, 반응성 이온 에칭(reactive ion etching; RIE)을 사용하여 블랭킷층(77)에 대해 이방성 에칭이 수행된다. 이방성 에칭 공정 동안, 희생 게이트 구조물들의 측벽들 및 노출된 핀 구조물들의 측벽들 같은 수직면들 상에 유전체 스페이서층을 남겨두면서, 절연 물질의 대부분이 수평면들로부터 제거된다. 마스크층(74)은 측벽 스페이서들로부터 노출될 수 있다. 일부 실시예들에서, 도 9에서 도시된 바와 같이, 노출된 핀 구조물들(Fn, Fp)의 측벽들로부터 절연 물질을 제거하기 위해 등방성 에칭이 이어서 수행된다. 다른 실시예들에서, 핀 구조물들의 측벽들 상의 절연 물질은 부분적으로 제거된다. 일부 실시예들에서, 등방성 에칭은 습식 에칭 공정이다. 측벽 스페이서들(76)이 형성된 후, 일부 실시예들에서, G1과 G2, G2 또는 G1과 G4, G5 사이의 간격은 약 5㎚ 내지 약 25㎚의 범위 내에 있다.
도 10은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 소스/드레인(source/drain; S/D) 영역들 내의 에피택셜층의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 도 10에서 도시된 바와 같이, S/D 에피택셜층들(80P, 80N)은 S/D 영역 내의 핀 구조물들(Fp, Fn)을 감싼다. 에피택셜층들(80P, 80N)은 SiGe와 Ge 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, S/D 에피택셜층들은 에피택셜 성장 공정을 사용하여 형성된 SiC, SiP, 및 SiCP 중 하나 이상을 포함한다. S/D층 에피택셜층들(80P, 80N)은, CVD, ALD, 분자빔 에피택시(molecular beam epitaxy; MBE)를 사용하여 에피택셜 성장 방법에 의해 형성된다.
도 11은 본 발명개시의 실시예에 따라 절연층으로 GAA FET 디바이스를 덮는 순차적 제조 공정의 다양한 단계들 중 하나를 도시한다. 일부 실시예들에서, 절연층은 층간 유전체(ILD)층(90)이다. ILD층(90)을 위한 물질들은 SiCOH 및 SiOC와 같은, Si, O, C, 및/또는 H를 포함하는 화합물들을 포함할 수 있다. 폴리머들과 같은 유기 물질이 ILD층(90)을 위해 사용될 수 있다. 또한, 일부 실시예들에서, ILD층(90)을 형성하기 전에, 실리콘 산화물층(92)이 GAA FET 디바이스 위에 형성되고, SiN층(94)이 산화물층 위에 형성될 수 있다. ILD층(90) 위에 SiN층을 형성하여 희생 게이트 유전체층의 후속 에칭 동안 ILD층이 에칭되지 않도록 보호할 수도 있다.
도 12는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 S/D 영역들 내의 핀 구조물을 도시하는 다양한 X-Z 단면도들 중 하나를 도시한다. S/D 영역 내의 핀 구조물들(Fp, Fn)은 대응하는 제1 및 제2 반도체층들(20P, 25P, 20N, 25N)로 형성된다. 채널 영역 내의 핀 구조물들(Fp, Fn)은 희생 게이트 전극층(70)에 의해 둘러싸여 있고, 이 희생 게이트 전극층(70)은 다음 공정 단계에서 제거된다.
도 13은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 희생 게이트 구조물을 제거하기 위한 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 도 13에서 도시된 바와 같이, 희생 게이트 전극들(70) 및 희생 게이트 유전체층들(75)이 제거되어, 이후에 GAA FET들의 채널층들이 되는 핀 구조물들(Fp, Fn)을 노출시킨다. ILD층(90)은 희생 게이트 구조물들의 제거 동안 S/D 구조물들(80P, 80N)을 보호한다. 실리콘 산화물층(92) 및 SiN층(94)은 ILD층(90)의 형성 전에 형성될 수 있다. 희생 게이트 구조물들은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극(70)이 폴리실리콘이고 ILD층(90)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 희생 게이트 전극들(70)을 선택적으로 제거하는데 사용될 수 있다. 이후, 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 희생 게이트 유전체층(75)이 제거된다.
희생 게이트 구조물들이 제거된 후, 채널층들을 위한 다층 반도체 배선들이 형성된다. 본 발명개시의 일부 실시예들에서, n채널층들(n형 FET)을 위한 배선 구조물과 p채널층들(p형 FET)을 위한 배선 구조물은 개별적으로 형성된다.
도 14는 도 13의 X2-X2 라인에 대응하는 절단도이다. 도 14에서 도시된 절단도에서는, n 채널층들 및 p 채널층들을 위한 배선 구조물들을 형성하기 전의 채널 영역 내에서의 노출된 핀 구조물들(Fp, Fn)이 도시된다.
도 15는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 p형 영역 위에서의 보호층의 순차적인 제조 공정의 다양한 단계들 중 하나를 도시한다. 도 15에서 도시된 바와 같이, p형 영역은 보호층(57)에 의해 덮여있다. 또한, 제2 반도체층들(25N)의 배선 구조물들이 형성되도록 제1 반도체층들(20N)이 제거된다.
도 16a 내지 도 16c는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스를 위한 n형 FET 영역 내에서 배선 구조물들을 형성하기 전의 다양한 구조물들 중 일부를 도시한다. 도 16a에서 도시된 구조물들은 제1 반도체층들(20N)이 제거되기 전의 것이다. 도 16a는 Y방향을 따른 단면도를 도시하고, 도 16b는 X방향을 따른 채널 영역의 단면도를 도시하며, 도 16c는 X방향을 따른 S/D 영역의 단면도를 도시한다.
도 16a 내지 도 16c에서 도시된 바와 같이, S/D 에피택셜층(80N)은 제1 ILD층(90) 및 측벽 스페이서들(76) 아래의 n형 FET의 S/D 영역에 형성된다.
도 17a 내지 도 17c는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스를 위한 n형 FET 영역 내에서의 배선 구조물들에 대한 순차적인 제조 공정들의 다양한 단계들 중 일부를 도시한다. 도 17a는 Y방향을 따른 단면도를 도시하고, 도 17b는 X방향을 따른 채널 영역의 단면도를 도시하며, 도 17c는 S/D 에피택셜층(80N)을 도시하는, X방향을 따른 S/D 영역의 단면도를 도시한다. 도 17a 내지 도 17b에서 도시된 바와 같이, 제1 반도체층들(20N)은 습식 에칭 작업을 이용하여 채널 영역으로부터 제거된다.
제1 반도체층들(20N)이 Ge 또는 SiGe이고, 제2 반도체층들(25N)이 Si인 경우, 제1 반도체층들(20N)은, 비제한적인 예시로서, 수산화 암모늄(NH4OH), 수신화 테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 수산화 칼륨(KOH) 용액, 염산(HCl) 용액, 또는 고온 암모니아 용액과 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 플라즈마 건식 에칭 또는 화학적 기상 에칭이 또한 사용될 수 있다.
본 발명개시의 일 실시예에서, S/D 에피택셜층(80N)은 SiP, SiC 또는 SiCP로 형성되고, 제1 반도체층들(20N)은 SiGe로 형성된다. 따라서, 제1 반도체층들(20N)의 에칭은 S/D 에피택셜층(80N)에서 정지한다. 이러한 구조물은 게이트 전극이 S/D 에피택셜층과 접촉하는 것을 방지할 수 있다. 일부 실시예들에서, 배선 구조물들의 코어 영역은, 채널 영역으로부터 제2 반도체층들(25N)을 선택적으로 제거함으로써 제2 반도체층들(25N)에 의해 형성된다. 다른 실시예들에서, 배선 구조물들의 코어 영역은, 채널 영역으로부터 제1 반도체층들(20N)을 선택적으로 제거함으로써 제2 반도체층들(25N)에 의해 형성된다.
도 18a 및 도 18b는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스 상의 n형 영역 내의 다층 반도체 배선 채널들의 다양한 단면도들 중 일부를 도시한다. 도 18a 및 도 18b에서 도시된 구조물들은 핀 구조물(Fn)의 채널 영역들이 노출된 후의 것이다. 도 18a는 X방향을 따른 채널 영역들의 단면도를 도시하며, 도 18b는 Y방향을 따른 핀 구조물들의 단면도를 도시한다. 도 18a는 또한 격리 절연층(50), 제1 라이너층(42), 및 제2 라이너층(44)을 도시한다. 도 18b는 또한 희생 게이트 유전체층(75), 측면 스페이서(76), 및 층간 유전체층(90)을 도시한다.
도 19a 및 도 19b는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 n형 영역 내의 다층 반도체 배선 채널들의 다양한 단면도들 중 일부를 도시한다. 도 19a 및 도 19b에서 도시된 구조물들은 핀 구조물(Fn)의 채널 영역에서 제1 반도체층들(20N)이 제거된 후의 것이다. 도 19a 및 도 19b의 단계에서, 제2 반도체층들(25N)의 단부들은 측벽 스페이서(76)의 측면을 포함하는 평면에 위치한다. 도 19a는 X방향을 따른 채널 영역들의 단면도를 도시하며, 도 19b는 Y방향을 따른 핀 구조물들의 단면도를 도시한다. 도 19a는 또한 격리 절연층(50), 제1 라이너층(42), 및 제2 라이너층(44)을 도시한다. 도 19b는 또한 측면 스페이서(76), 및 층간 유전체층(90)을 도시한다.
도 20a 및 도 20b는 본 발명개시의 일 실시예에 따라 코어층들이 라운딩된 후의 GAA FET 디바이스의 n형 영역 내의 다층 반도체 배선 채널들의 다양한 단면도들 중 하나를 도시한다. 일부 실시예들에서, 다층 반도체 배선 채널들의 코어층은, 예를 들어, 500℃~700℃의 범위 내의 온도에서, 그리고 N2, H2 또는 HCl 분위기에서 열 어닐링 공정을 사용하여 라운딩된 제2 반도체층들(25N)이다. 일부 실시예들에서, 다층 반도체 배선 채널들의 코어층은 약 20℃~150℃의 범위 내의 온도에서 수산화 테트라메틸암모늄(TMAH) 및 암모니아 용액에 의해 습식 에칭 공정에 의해 라운딩될 수 있지만, 다른 용액들 및 온도들이 또한 사용될 수 있다. 습식 에칭 공정은 약간의 체적 손실을 초래할 수 있으며, 이것은 에피택시 공정에 의해 재성장될 수 있다. 일부 실시예들에서, 잔존하는 제2 반도체층들(25P)의 양(W2')은 약 1㎚ 내지 약 10㎚의 범위 내에 있다. 실시예에서, 잔존하는 제2 반도체층들(25P)은 약 1㎚ 내지 약 3㎚이고, 본 기술의 다층 반도체 배선들(이하, "배선 구조물들")의 코어 영역들을 형성한다.
도 21a 및 도 21b는 본 발명개시의 일 실시예에 따라 코어층들 및 쉘층들이 형성된 후의 GAA FET 디바이스의 n형 영역 내의 채널 배선 구조물들의 다양한 단면도들 중 일부를 도시한다. 도 21a 및 도 21b에서 도시된 구조물들은 배선 구조물들(33N)을 생성하기 위해 핀 구조물(Fn)의 채널 영역에서의 코어층들(제2 반도체층들(25N)) 상에 제1 쉘층들(26N)이 형성된 후의 것이다. 일부 실시예들에서, 배선 구조물들(33N)은 하나보다 많은 쉘층(간략화를 위해 도시되지 않음), 예를 들어, 제2 쉘층을 포함한다. 일부 실시예들에서, 제1 쉘층(26N)은 Ge(또는 Si)로 제조되며, 약 1㎚~4㎚의 범위를 갖는 두께를 갖는다. 실시예에서, 제1 쉘층(26N)은 약 1㎚의 두께를 갖는다. 일부 실시예들에서, 제1 쉘층들(26N)은 코어 영역들(25N) 위에서 에피택셜 성장되고, 코어 영역들(25N)이 정사각형 단면을 가질 때 다이아몬드 형상 단면들을 갖는다. 일부 실시예들에서, 제2 쉘층은 Si(또는 Ge)로 제조되며, 약 1㎚~4㎚의 범위 내의 두께를 갖는다. 예를 들어, 제1 쉘층(26N)이 Ge로 제조되는 경우, 제2 쉘층은 Si로 형성되고, 그 반대의 경우도 가능하다. 일부 실시예들에서, 배선 구조물들(33N)은 S/D 영역들 내로 부분적으로 연장될 수 있다.
도 21a는 X방향을 따른 채널 영역의 단면도를 도시하며, 도 21b는 Y방향을 따른 핀 구조물들의 단면도를 도시한다. 도 21a는 또한 격리 절연층(50), 제1 라이너층(42), 및 제2 라이너층(44)을 도시한다. 도 21b는 또한 희생 게이트 유전체층(75), 측면 스페이서(76), 및 층간 유전체층(90)을 도시한다.
도 22는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 채널 영역에서의 제1 반도체층(20N) 및 제2 반도체층(25P)의 제거 후의 다양한 X-Z 단면도들 중 하나를 도시한다. 배선 구조물들의 쉘층들은 코어층들(20P, 25N) 위에 형성된다.
도 23은 본 발명개시의 일 실시예에 따른 쉘층의 다양한 제조 공정들 중 하나를 도시한다. 쉘층들(21P, 26N)은 예를 들어 에피택셜 성장 공정에 의해, PFET 및 NFET 영역들의 코어 영역들(20P, 25N) 상에 각각 생성된다. 일부 실시예들에서, 추가적인 쉘층들(예를 들어, 22P, 27N)이 도 21a와 관련하여 전술한 바와 같이 쉘층들(21P, 26N) 상에 형성된다. 일부 실시예들에서, 쉘층들의 형성 이전에 코어 영역들을 수축시키기 위해 코어 영역은 전술한 바와 같은 열 어닐링과 같은 어닐링 공정에 의해 먼저 어닐링된다.
도 24는 본 발명개시의 일 실시예에 따른 게이트 구조물에 대한 다양한 X-Z 단면도들 중 하나를 도시한다. 게이트 구조물은 채널 영역 내의 배선 구조물들 상에 형성된 계면 유전체층(31), 하이 k(high-k; HK) 유전체층(32), 및 금속 게이트 전극(33)을 포함한다. 일부 실시예들에서, 계면 유전체층(31)은 실리콘 산화물층을 포함한다. 특정 실시예들에서, 하이 k 유전체층(32)은 실리콘 질화물, 또는 하이 k 유전체 물질, 다른 적절한 유전체 물질, 및/또는 이들의 조합과 같은 하나 이상의 유전체 물질을 포함한다. 하이 k 유전체 물질의 예시들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이k 유전체 물질들, 및/또는 이들의 조합을 포함한다.
하이 k 유전체층(32)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체층은, 각각의 채널층들 주위에서 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해, ALD와 같은 고도로 컨포멀한 퇴적 공정을 이용하여 형성된다. 일 실시예에서, 게이트 유전체층의 두께는 약 1㎚ 내지 약 6㎚의 범위 내에 있다.
게이트 전극층(33)은 각각의 채널층들을 둘러싸도록 게이트 유전체층 상에 형성된다. 게이트 전극층(33)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 물질들, 및/또는 이들의 조합들과 같은 하나 이상의 도전성 물질층을 포함한다.
게이트 전극층(33)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법으로부터 형성될 수 있다. 게이트 전극층은 또한 ILD층(90)의 윗면 상에 퇴적된다. 그 후, ILD층(90) 또는 이를 덮는 (SiN층이 존재하는 경우의) SiN층의 최상면이 드러날 때 까지, ILD층(90) 위에 형성된 게이트 유전체층 및 게이트 전극층은, 예를 들어, CMP를 사용하여 평탄화된다.
본 발명개시의 특정 실시예들에서, 하나 이상의 일함수 조정층(미도시됨)이 하이 k 유전체층과 게이트 전극 사이에 개재된다. 일함수 조정층들은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC의 단일층, 또는 이들 물질들의 두 개 이상의 다중층들과 같은 도전성 물질로 제조된다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 증 하나 이상이 일함수 조정층으로서 이용되며, p채널 FET의 경우에서는, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 이용된다. 일함수 조정층은 ALD, PVD, CVD, 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조정층은 상이한 금속층들을 이용할 수 있는 n채널 FET과 p채널 FET용으로 개별적으로 형성될 수 있다.
도 25는 본 발명개시의 일 실시예에 따른 게이트 구조물을 형성하는 다양한 제조 공정들 중 하나를 도시한다. 도 24의 X-Z 단면도와 관련하여 설명된 게이트 구조물은 게이트들(G1, G2, G4)(도 13 참조)을 위해 형성된 것이다. 도 25는 게이트들(G2, G4)의 X-Z 단면도를 도시한다.
도 26은 본 발명개시의 일 실시예에 따른 MESL층 및 층간 유전체(ILD)층의 다양한 제조 공정들 중 하나를 도시한다. 게이트들(G1, G2, G4)을 위한 게이트 구조물들의 형성 후, 에칭 정지층(36) 및 제1 층간 유전체(ILD1)층(37)이 전체 구조물 위에 형성된다.
도 27은 본 발명개시의 일 실시예에 따른 콘택트 금속들을 위한 개구들의 다양한 제조 공정들 중 하나를 도시한다. 콘택트 금속들이 게이트 금속 및 S/D 에피택셜층들에 도달할 수 있게 하도록 개구들(38)이 포토리소그래피 및 에칭 공정에 의해 형성된다.
도 28은 본 발명개시의 일 실시예에 따른 S/D 영역에 대한 X-Z 단면도를 도시한다. 도 28은 S/D 영역들 위의 부분들을 도시하며, 여기서는 ILD층(90)의 형성 전에 형성된 SiN층(94)이 도시되어 있다.
도 29는 본 발명개시의 일 실시예에 따른 콘택트 금속들의 다양한 제조 공정들 중 하나를 도시한다. 게이트들 및 S/D 영역들을 위한 콘택트 금속들(39)이 도 27의 공정 단계에서 형성된 개구들을 채운다.
도 30a 내지 도 30f는 본 발명개시의 다양한 실시예들에 따른 GAA FET 디바이스의 배선 구조물들의 코어 및 쉘층들의 다양한 단면도들 중 일부를 도시한다. 본 기술의 배선 구조물들의 코어는 상이한 형상들, 예를 들어, 도 30a의 정사각형 형상(40SQ), 라운딩된 정사각형 형상(40RS), 또는 원형 형상(40C)을 취할 수 있다. 도 30a와 관련하여 설명된 형상들은, 예를 들어, 도 15에 대해서 도시된 기준 좌표들에 대한 X-Z 단면도들이다. 배선 구조물들의 코어의 형상은 도 30a에서 도시된 것에 한정되지 않으며, 일부 실시예들에서는 타원형과 같은 다른 형상들을 포함할 수 있다. 코어의 정사각형 형상은 라운딩 형상에 비해, 거칠기가 더 높지만 계면 트랩들의 레벨은 더 낮을 수 있다. 라운딩 형상은 계면 트랩들의 레벨이 더 높지만 더 우수한 거칠기를 갖는다. 일부 실시예들에서, 정사각형 형상(40SQ)은 상이한 배향들을 갖는, 거의 정사각형인(예를 들어, 직사각형) 형상들을 포함한다. 일부 실시예들에서, 직사각형 형상의 코어는 제1 배향으로, 약 2㎚~15㎚의 범위 내의 폭(Wc)과 약 2㎚~8㎚의 범위 내의 높이(Hc)를 가질 수 있고; (예를 들어, 제1 배향에 수직인) 제2 배향으로는, 약 2㎚~8㎚의 범위 내의 폭(Wc)과 약 2㎚~15㎚의 범위 내의 높이(Hc)를 가질 수 있다. 양자의 배향 시나리오들에서, 쉘 두께는 약 1㎚~5㎚의 범위 내에 있을 수 있다. 예를 들어, 더 긴 변(side)은 (예컨대, 도 19a에서 제2 반도체층들(25N)에 대해 도시된 바와 같이) Z방향 또는 X방향으로 있을 수 있다. 또한, 라운딩된 정사각형 형상들(40RS)은, 일부 실시예들에서, 상이한 배향들을 갖는 라운딩된 모서리를 갖는, 거의 정사각형인 (예를 들어, 직사각형) 형상들을 포함할 수 있다. 예를 들어, 더 긴 변은 (예컨대, 도 20a에서 제2 반도체층들(25N)에 대해 도시된 바와 같이) Z방향 또는 X방향으로 있을 수 있다. 일부 실시예들에서, 라운딩된 정사각형 형상들(40RS)의 하나 이상의 변은 오목하거나 볼록할 수 있다. 배선 구조물들의 코어 영역의 치수는 약 2㎚~5㎚의 범위 내에 있을 수 있고, 일부 실시예들에서, 약 1㎚~4㎚의 범위 내에 있을 수 있다.
일부 실시예들에서, 정사각형 형상들(40SQ) 및 라운딩된 정사각형 형상들(40RS)의 경우, 도 30a에서 도시된 바와 같이, 제1 쉘층(41S) 및 제2 쉘층(42S)은 코어 영역(40SQ)의 형상을 따를 수 있다. 일부 실시예들에서, 제1 쉘층(41S) 및 제2 쉘층(42S)의 형상은, 도 30a에서 도시된 바와 같이, 약간의 일탈, 예를 들어, 하나 이상의 편평한 모서리를 가지면서 코어 영역(40SQ)의 형상을 취할 수 있다. 일부 실시예들에서, 원형 코어(40C)의 경우, 제1 쉘층(41C) 및 제2 쉘층(42C)은 대략 원형이지만, 약간의 일탈들이 예상될 수 있다.
정사각형 형상(예를 들어, 40SQ) 및 원형 형상(예를 들어, 40C)을 갖는 코어 영역의 경우, 에피택셜 성장된 제1 쉘은 도 30a의 그룹(45, 47)에서 도시된 바와 같이 패싯(facet) 선택적 에피택시(패싯 에피택시)일 수 있다. 패싯 에피택시 형상들(45)은 코어 영역과 동심원일 수 있거나 또는, 예컨대, Z방향으로 코어 영역 중심으로부터 오프셋된 각자의 중심들을 갖는 제1 쉘들의 긴 다이아몬드 형상들(예를 들어, 약 70도와 같이, 약 68도~73도의 범위 내의 더 작은 각도를 가짐)과 같은, 마름모(예를 들어, 다이아몬드) 형상을 포함한다. 패싯 에피택시 형상들(47)은 X 또는 Z방향을 따라 더 긴 변을 갖는 라운딩된 직사각형일 수 있다.
도 30b는 배선 구조물들의 X-Z 단면도들(46a, 46b, 46c, 46d)을 도시한다. 단면도(46c)(커트 1, 커트 2)와 단면도(46d)(커트 3, 커트 4)의 상이한 커트들에 걸친 치수 파라미터들(a, b, c, d)의 상대값들이 막대 차트(46e)로 도시되어 있다. 막대 차트(46e)에서 도시된 바와 같이, 커트 1 또는 커트 3에서, a는 c보다 크며, c는 b보다 크다. 일부 실시예들에서, b는 c보다 크거나 같을 수 있다. 커트 2의 경우, 일부 실시예들에서, a는 커트 1에서와 동일하지만, b'와 c'는 각각 b와 c보다 클 수 있다. 커트 4의 경우, 일부 실시예들에서, a와 c는 커트 1에서와 동일하지만, b"는 b보다 작을 수 있다. 다른 실시예들에서, 커트 4와 커트 2와 커트 1의 파라미터들 간의 관계는 상술한 것과 다를 수 있다.
도 30c 내지 도 30f는 N형 전계 효과 트랜지스터(NFET) 및 P형 FET(PFET)의 채널 영역 내의 배선 구조물들의 XZ 단면도들을 도시한다. 코어 영역 및 코어 영역을 둘러싸는 쉘은 상이한 단면 형상들을 갖는 실린더일 수 있다. 예를 들어, 코어 영역(C1)의 형상은 거의 원형인 반면에, 코어 영역(C2)은 거의 정사각형이다. 일부 실시예들에서, 코어 영역(C1)을 갖는 배선 구조물의 경우, 제1 및 제2 쉘층들(Sh11, Sh21)은 거의 원형인 반면에, 코어 영역(C2)을 갖는 배선 구조물의 경우에서는, 제1 및 제2 쉘층들(Sh12, Sh22)은 거의 마름모꼴(다이아몬드)이다. 도 30c의 실시예들에서, 배선 구조물들은 서로 분리되어 있지만, 도 30d의 실시예에서는, 배선 구조물들이 쉘층들 중 하나의 쉘층, 예를 들어, 제1 쉘층, 제2 쉘층 등을 통해 서로 연결되어 있다. 일부 실시예들에서, 도 30e 및 도 30f에서 도시된 바와 같이, 배선 구조물은 쉘들의 개수가 2개보다 많은, 예를 들어, 3개 이상인 다중 쉘 배선 구조물이다. 쉘들(Sh1, Sh2, Sh3 ...)의 두께는 일부 실시예들에서 상이하거나 동일할 수 있다. 쉘들(Sh1, Sh2, Sh3 ...)의 물질은 일부 실시예들에서 Si와 Ge로 서로 교호할 수 있다. 예를 들어, 쉘들(Sh1, Sh2, Sh3 ...)은 일부 실시예들에서 Ge, Si, Ge, Si ...로 제조될 수 있다. 다른 실시예들에서, 쉘들(sh1, sh2, sh3 ...)은 Si, Ge, Si, Ge ...로 제조될 수 있다. 일부 실시예들에서, 코어는 Si1-xGex로 제조될 수 있으며, 여기서 x는 약 0.1~0.6 또는 0.25~0.45의 범위 내에 있다. 일부 실시예들에서, 제1 쉘(Sh11 또는 sh12)은 Si1-yGey로 제조될 수 있으며, 여기서 y는 약 0.6~1.0 또는 0.8~1.0의 범위 내에 있다. 일부 실시예들에서, 제2 쉘(Sh21 또는 Sh22)은 Si1-zGez로 제조되며, 여기서 z은 약 0~0.4 또는 0~0.2의 범위 내에 있다. 일부 실시예들에서, 제3 쉘은 Si1-wGew로 제조될 수 있으며, 여기서 w는 약 0~1.0의 범위 내에 있고, 다음 쉘의 w와는 상이하다. 일부 실시예들에서, 제3 쉘을 위한 물질은 SiGe로 한정되지 않으며, InP, InAs, InSb, GaAs, GaSb, InGaAs, 및 GaAsSb와 같은 임의의 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에서, 제3 쉘의 두께는 약 0~1㎚의 범위 내에 있을 수 있으며, 다른 실시예들에서는, 약 0.5~6㎚의 범위 내에 있을 수 있다.
도 31a 내지 도 31d는 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 다층 반도체 배선들의 다양한 단면도들 및 대응하는 에너지 대역도의 일부를 도시한다. 도 31a에서의 배선 구조물은 Si1-xGex(여기서, x는 약 0.1~0.6 또는 0.25~0.45의 범위 내에 있음)로 제조되고, 제1 쉘에 의해 릴렉싱되거나 인장 응력을 경험하는 코어를 갖는다. 제1 쉘(Sh11)은 압축 응력을 가하면서 Si1-yGey로 제조되며, 여기서 y는 약 0.6~1.0 또는 0.8~1.0의 범위 내에 있다. 제2 쉘(Sh21)은 인장 응력을 가하면서 Si1-zGez로 제조되며, 여기서 z는 약 0~0.4 또는 0~0.2의 범위 내에 있다. 도 31b에서의 배선 구조물은 도 31a의 배선 구조물의 코어와 유사한 코어를 갖는다. 도 31b의 제1 및 제2 쉘들(Sh12, Sh22)은 도 31a의 쉘들(Sh21, Sh11)과 각각 유사하다. 실시예에서, 쉘들(Sh11, Sh22)은 Ge로 제조될 수 있고, 쉘들(Sh21, Sh12)은 Si로 제조될 수 있다. 코어, 제1 쉘(Sh11), 및 제2 쉘(Sh21)의 치수들의 예시값들은 도 31c 및 도 31d에서 도시된 바와 같다. 일부 실시예들에서, 코어의 폭은 약 2~5㎚의 범위 내에 있을 수 있다. 일부 실시예들에서, 제1 쉘(Sh11)의 두께는 약 1~3㎚의 범위 내에 있을 수 있다. 일부 실시예들에서, 제2 쉘(Sh21)의 두께는 약 0.1㎚~1.5㎚의 범위 내에 있을 수 있다.
FET 디바이스의 채널 영역에서의 기계적 응력은, 응력의 징후(예컨대, 인장력 또는 압축력) 및 캐리어 유형(예컨대, 전자 또는 정공)에 따라 캐리어 이동도를 상당히 증가시키거나 감소시킬 수 있다는 것을 또한 이론적으로 보여주고 실험적으로 확인했다. 예를 들어, 인장 응력은 트랜지스터 채널을 형성하는 도핑된 반도체 결정 격자에서의 전자 이동도를 증가시키고 정공 이동도를 감소시키는 반면, 압축 응력은 정공 이동도를 증가시키는 반면에 전자 이동도를 감소시킨다.
도 31c는 도 31a의 배선 구조물에 대응하는 에너지 대역 구조를 도시한다. 도 31c에서의 제1 쉘(Sh11)(예컨대, Ge)은 압축 응력을 받고, 제2 쉘(Sh21)에 비해 더 높은 가전자 대역 가장자리 에너지(EV1)를 갖고, 제2 쉘(Sh21)(예컨대, Si)은 인장 응력을 받고, 제1 쉘(Sh11)에 비해 더 낮은 전도 대역 가장자리 에너지(EC2)를 갖는다. 예를 들어, 제1 쉘(Sh11)의 EV1와 제2 쉘(Sh21)의 EV2 간의 차이(ΔEV)(ΔEV=EV1-EV2)는 약 630meV보다 크며, 제1 쉘(Sh21)의 EC2와 제1 쉘(Sh11)의 EC1 간의 차이(ΔEC)(ΔEC=EC1-EC2)는 약 170meV 위이다. Ge 쉘(Sh11)의 EV1이 높을수록 Ge 쉘 내에서 정공들을 축적시킨다. 반면, Si 쉘(Sh21)의 EC가 낮을수록 Si 쉘 내에서 전자들을 축적시킨다. 일부 실시예들에서, 코어는 또한 압축 또는 인장 응력을 갖고 정공과 전자에 대한 더 높은 EV를 갖거나 또는 더 낮은 EC를 가질 수 있다.
도 31d는 도 31b의 배선 구조물에 대응하는 에너지 대역 구조를 도시한다. 도 31c에서의 제1 쉘(Sh12)(예컨대, Si)은 인장 응력을 받고, 제2 쉘(Sh22)에 비해 더 낮은 전도 대역 가장자리 에너지(EC1)를 갖고, 제2 쉘(Sh22)(예컨대, Ge)은 압축 응력을 갖고, 제1 쉘(Sh12)에 비해 더 높은 가전자 대역 가장자리 에너지(EV2)를 갖는다. 예를 들어, 제1 쉘(Sh12)의 EC1와 제2 쉘(Sh22)의 EC2 간의 차이(ΔEC)(ΔEC=EC2-EC1)는 약 170meV 위이며, 제2 쉘(Sh22)의 EV2와 제1 쉘(Sh12)의 EV1 간의 차이(ΔEV)(ΔEV=EV2-EV1)는 약 630meV보다 크다. Ge 쉘(Sh22)의 EV2가 높을수록 Ge 쉘 내에서 정공들을 축적시킨다. 반면, Si 쉘(Sh12)의 EC가 낮을수록 Si 쉘 내에서 전자들을 축적시킨다. 일부 실시예들에서, 코어는 또한 압축 또는 인장 응력을 갖고 정공과 전자에 대한 더 높은 EV를 갖거나 또는 더 낮은 EC를 가질 수 있다.
GAA FET들은 추가적인 CMOS 공정 처리를 받아서 콘택트/비아들, 상호연결 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성한다는 것이 이해된다.
도 32a, 도 32b, 도 32c, 도 32d, 및 도 32e는 본 발명개시의 일 실시예에 따른 다양한 코어 라운딩 및 라운딩된 코어들 위에서의 대응하는 제1 쉘 에피택셜 성장을 도시한다. 도 32a에서 도시된 구조물은 코어 영역들(81) 상에 에피택셜 방식으로 형성되는 (예를 들어, Ge의) 제1 쉘층들(82)에 의해 덮혀진 (예를 들어, Si의) 코어 영역들(81)을 도시한다. 도 32a의 구조물에서, 코어 영역들은 제1 쉘층들(82)을 성장시키기 전에는 에칭되지 않고, 자신의 완전한 체적을 갖는다. 도 32b, 도 32c, 및 도 32d에서 도시된 구조물들에서, 제1 쉘층들(82)이 성장하기 전에 코어 영역들(81)의 체적을 수축시키기 위해 증가된 체적량의 코어 영역들(81)이 에칭된다. 타당할 것 같은 쉘층(82)의 두께는 코어 영역들(81)의 수축에 의존되는 것으로 이해된다. 예를 들어, 도 32b, 도 32c, 및 도 32d에서 도시된 구조물들에 의해 도시된 바와 같이, 코어 영역들(81)의 체적의 에칭에 의한 수축이 증가함에 따라, 타당할 것 같은 제1 쉘층들(82)의 두께는 증가한다. 일부 실시예들에서, 코어 영역들(81)의 체적 수축은 약 0%~90%의 범위 내에 있을 수 있다. 일부 실시예들에서, 코어 영역들(81)의 체적 수축은 약 20%~70%의 범위 내에 있을 수 있다.
제1 쉘층 에피택셜 성장 공정은 (111) 다이아몬드 표면 형성으로 인해 자가 제한 공정이다. 코어 영역의 크기에도 불구하고, 인접한 배선들의 성장된 다이아몬드형 제1 쉘층들의 연결 개시에서, 배선들은 가장 큰 유효 폭(Weff)을 가지며 쉘층은 완전한 (111) 표면을 갖는다. 쉘 성장의 최상의 상황은 이 개시 지점 주변이다. 도 32e에서 도시된 바와 같이, 추가적인 과도 성장은 핀 구조물이 되어 나노배선 특성을 상실한다. 원형의 덮혀진 형상을 형성하도록 쉘 성장을 의도적으로 튜닝하는 것은, 채널 및 IL/HK/MG 두께를 고려할 필요가 있기 때문에, 더 많은 제약들을 갖는다. IL/HK 두께를 갖는 코어 쉘 반경은 배선들의 절반 간격보다 작아야 한다.
도 33은 본 발명개시의 일 실시예에 따른 GAA FET 디바이스의 다층 반도체 배선의 다양한 특성들 중 일부를 도시하는 표(95)이다. 표(95)는 상이한 구조들을 갖는 코어와 하나 이상의 쉘이 있는 배선 구조물의 TCAD(Technical Computer Aided Design) 시뮬레이션 결과로서, 다양한 응력 값들 Sxx, Syy, 및 Szz를 기가 파스칼(GPa)로 보여준다. x방향과 z방향은 횡측 방향이고, y는 배선 구조물의 길이를 따르는 방향이다(예컨대, 도 30b의 x-z축을 참조한다). 예를 들어, 95-1 열은 코어와 내부(제1) 쉘 및 외부(제2) 쉘을 갖는 다층 반도체 배선을 설명한다. 코어는 Si1-xGex(x=0.5임)이고, 내부 쉘은 Ge이고 외부 쉘은 Si이다. 내부 쉘의 응력의 값들 Sxx, Syy, 및 Szz은 각각 -3.2, -1.6, -1.6GPa(PFET의 경우 압축 응력)인 반면, 외부 쉘의 경우, 이와 동일한 응력의 값들은 각각 4.8, 2.7, 2.7(NFET의 경우 인장 응력)이다. 95-2 열은 Si1-xGex(x=0.3임)로 제조된 코어들을 갖는 두 개의 쉘 배선들에 대한 것이며, 내부 쉘은 60% Ge이고, 외부 쉘은 Si이다. 이 열(95-2)의 경우, 내부 쉘의 응력의 값들 Sxx, Syy, 및 Szz은 각각 -2.1, -1.0, -1.0GPa인 반면, 외부 쉘의 경우, 이와 동일한 응력의 값들은 각각 2.9, 1.6, 1.7이다. 95-3 열의 설명은 표(95)로부터 마찬가지로 읽어낼 수 있다. 95-4 열은 2축(biaxial)형의 응력(이는 이 디바이스에 적합한 유형의 응력이 아님)으로 인해 정공 이동도가 낮은 비교 PCL(p-channel last) 디바이스에 대한 응력값들을 보여준다. 95-5 열은 NFET 및 PFET에 대한 이동도 선호 응력을 보여준다. 예를 들어, NFET의 경우, 인장 Sxx 및 Syy와, 압축 Szz가 바람직한 반면에, PFET의 경우에는, 압축 Sxx와 인장 Syy 및 Szz가 바람직하다. 또한, 단축(uniaxial)은 NFET 및 PFET 디바이스들 둘 다의 채널들에 대해 바람직한 유형의 응력이다.
본원에서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대해 특정한 장점이 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들 또는 예시들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들 또는 예시들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 제1 방향으로 서로 교대로 적층된 제1 반도체층들과 제2 반도체층들의 다층 구조물을 형성하는 단계;
상기 다층 구조물을 핀 구조물로 패터닝하는 단계;
상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계 - 상기 희생 게이트 구조물은 상기 핀 구조물의 제1 부분을 덮고 상기 핀 구조물의 제2 부분을 노출된 상태로 남겨두며, 상기 핀 구조물의 제1 부분은 채널 영역을 포함하고, 상기 핀 구조물의 제2 부분은 소스/드레인 영역들을 포함함 -;
에피택셜 소스/드레인 구조물들을 상기 소스/드레인 영역들 내의 상기 핀 구조물 상에 형성하는 단계;
상기 채널 영역을 노출시키기 위해 상기 희생 게이트 구조물을 제거하는 단계;
상기 채널 영역 내에서 이격된 코어층들을 형성하기 위해 상기 제2 반도체층들을 상기 채널 영역 내에서 제거하여, 상기 채널 영역 내에서 상기 제1 반도체층들을 노출시키는 단계;
다층 반도체 배선들을 형성하기 위해 하나 이상의 반도체 쉘층을 상기 채널 영역 내의 상기 코어층들 주위에 적어도 부분적으로 형성하는 단계 - 상기 다층 반도체 배선들 각각은 상기 하나 이상의 반도체 쉘층으로 적어도 부분적으로 감싸인 코어층을 포함함 -; 및
상기 채널 영역 내의 상기 다층 반도체 배선들 주위에 게이트 유전체층 및 게이트 전극층을 형성하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 반도체층들은 Si 또는 Si계 화합물을 포함하고, 상기 제2 반도체층들은 상기 제1 반도체층들과는 상이한 조성을 갖는 SiGe를 포함한 것인 반도체 디바이스 제조 방법.
실시예 3. 실시예 1에 있어서, 상기 코어층은 Si1-xGex 반도체를 포함하고, 상기 다층 반도체 배선들 각각은 상기 코어층을 덮는 Ge 에피택셜층으로 제조된 제1 쉘 및 상기 제1 쉘을 덮는 Si 에피택셜층으로 제조된 제2 쉘을 포함한 것인 반도체 디바이스 제조 방법.
실시예 4. 실시예 1에 있어서, 상기 에피택셜 소스/드레인 구조물들은 SiP, SiCP, 및 SiC 중 적어도 하나를 포함한 것인 반도체 디바이스 제조 방법.
실시예 5. 실시예 1에 있어서, 상기 코어층은 Si1-xGex 반도체를 포함하고, 상기 다층 반도체 배선들 각각은 상기 코어층을 덮는 Si 에피택셜층으로 제조된 제1 쉘 및 상기 제1 쉘을 덮는 Ge 에피택셜층으로 제조된 제2 쉘을 포함하며, 상기 에피택셜 소스/드레인 구조물들은 SiP, SiCP, 및 SiC 중 적어도 하나를 포함한 것인 반도체 디바이스 제조 방법.
실시예 6. 실시예 5에 있어서, 상기 코어층은 실질적으로 원형인 단면을 갖는 실린더를 포함하고, 상기 제1 쉘과 상기 제2 쉘은 실질적으로 원형인 단면을 갖는 실린더형 쉘들을 포함하며, 상기 에피택셜 소스/드레인 구조물들은 SiGe 또는 Ge를 포함한 것인 반도체 디바이스 제조 방법.
실시예 7. 실시예 5에 있어서, 상기 코어층은 실질적으로 직사각형인 단면을 갖는 실린더를 포함하고, 상기 제1 쉘과 상기 제2 쉘은 실질적으로 다이아몬드 형상인 단면을 형성하는 실린더형 쉘들을 포함한 것인 반도체 디바이스 제조 방법.
실시예 8. 실시예 5에 있어서, 상기 코어층의 두께는 약 2㎚~4㎚의 범위 내에 있고, 상기 제1 쉘 또는 상기 제2 쉘의 두께는 약 1㎚~2㎚의 범위 내에 있는 것인 반도체 디바이스 제조 방법.
실시예 9. 실시예 5에 있어서, 상기 제1 쉘 또는 상기 제2 쉘 중 하나는 인장 응력 및 더 낮은 전도 대역 가장자리 에너지(EC)를 가지며, 상기 제1 쉘 또는 상기 제2 쉘 중 다른 하나는 압축 응력 및 더 높은 가전자 대역 가장자리 에너지(EV)를 갖는 것인 반도체 디바이스 제조 방법.
실시예 10. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 제1 방향으로 다층 구조물 - 상기 다층 구조물은 서로 교대로 적층된 제1 반도체층들과 제2 반도체층들을 포함함 - 을 형성하는 단계;
상기 다층 구조물을 복수의 핀 구조물들로 패터닝하는 단계;
상기 복수의 핀 구조물들 위에 희생 게이트 구조물을 형성하는 단계 - 상기 희생 게이트 구조물은 상기 복수의 핀 구조물들의 제2 부분들을 노출된 상태로 남겨두면서, 상기 복수의 핀 구조물들의 제1 부분을 덮고, 상기 복수의 핀 구조물들의 제2 부분들은 상기 복수의 핀 구조물들의 소스/드레인 영역들을 포함하며, 상기 복수의 핀 구조물들의 제1 부분은 상기 복수의 핀 구조물들의 채널 영역들임 -;
상기 복수의 핀 구조물들의 채널 영역들을 노출시키기 위해 상기 희생 게이트 구조물을 제거하는 단계;
상기 복수의 핀 구조물들의 채널 영역들 내에 이격된 코어층들을 형성하기 위해, 상기 복수의 핀 구조물들의 채널 영역들 내에서 상기 제2 반도체층들을 제거하여, 상기 복수의 핀 구조물들의 채널 영역들 내에서 제1 반도체층들을 노출시키는 단계;
상기 채널 영역들 내의 상기 이격된 코어층들을 라운딩(rounding)하는 단계;
다층 반도체 배선들을 형성하기 위해 하나 이상의 반도체 쉘층을 상기 채널 영역들 내의 상기 라운딩된 코어층들 주위에 적어도 부분적으로 형성하는 단계 - 상기 다층 반도체 배선들 각각은 상기 하나 이상의 반도체 쉘층으로 적어도 부분적으로 감싸인 코어층을 포함함 -; 및
상기 복수의 핀 구조물들의 채널 영역들 내의 상기 다층 반도체 배선들 주위에 게이트 유전체층 및 게이트 전극층을 형성하는 단계
를 포함하며,
상기 하나 이상의 반도체 쉘층의 제1 쉘층은 이웃하는 다층 반도체 배선에 대응하는 인접한 제1 쉘층에 연결된 것인 반도체 디바이스 제조 방법.
실시예 11. 실시예 10에 있어서,
상기 복수의 핀 구조물들의 상기 소스/드레인 영역들 내의 상기 제1 반도체층들과 상기 제2 반도체층들 위에 에피택셜 소스/드레인 구조물들을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
실시예 12. 실시예 10에 있어서, 상기 코어층은 Si1-xGex 반도체를 포함하고, 상기 하나 이상의 반도체 쉘은 상기 코어층을 덮는 Ge 에피택셜층으로 제조된 제1 쉘 및 상기 제1 쉘을 덮는 Si 에피택셜층으로 제조된 제2 쉘을 포함한 것인 반도체 디바이스 제조 방법.
실시예 13. 실시예 10에 있어서, 상기 에피택셜 소스/드레인 구조물들은 SiP, SiCP, 및 SiC 중 적어도 하나를 포함한 것인 반도체 디바이스 제조 방법.
실시예 14. 실시예 12에 있어서, 상기 코어층은 실질적으로 원형인 단면을 갖는 실린더형 코어를 포함하고, 상기 제1 쉘과 상기 제2 쉘은 실질적으로 원형인 단면을 갖는 실린더형 쉘들을 포함하며, 상기 에피택셜 소스/드레인 구조물들은 SiGe 또는 Ge를 포함한 것인 반도체 디바이스 제조 방법.
실시예 15. 실시예 12에 있어서, 상기 코어층은 실질적으로 직사각형인 단면을 갖는 실린더형 코어를 포함하고, 상기 제1 쉘과 상기 제2 쉘은 실질적으로 다이아몬드 형상인 단면을 형성하는 실린더형 쉘들을 포함한 것인 반도체 디바이스 제조 방법.
실시예 16. 실시예 12에 있어서, 상기 코어층의 두께는 약 2㎚~4㎚의 범위 내에 있고, 상기 제1 쉘 또는 상기 제2 쉘의 두께는 약 1㎚~2㎚의 범위 내에 있는 것인 반도체 디바이스 제조 방법.
실시예 17. 실시예 12에 있어서, 상기 제1 쉘 또는 상기 제2 쉘 중 하나는 인장 응력 및 더 낮은 전도 대역 가장자리 에너지(EC)를 가지며, 상기 제1 쉘 또는 상기 제2 쉘 중 다른 하나는 압축 응력 및 더 높은 가전자 대역 가장자리 에너지(EV)를 갖는 것인 반도체 디바이스 제조 방법.
실시예 18. 실시예 10에 있어서, 상기 제1 반도체층들은 Si 또는 Si계 화합물을 포함하고, 상기 제2 반도체층들은 SiGe를 포함한 것인 반도체 디바이스 제조 방법.
실시예 19. 반도체 디바이스에 있어서,
기판 위에 배치된 채널층들;
상기 기판 위에 배치된 소스/드레인 영역;
각각의 상기 채널층들 상에 배치되고 상기 채널층들 각각을 감싸는 게이트 유전체층; 및
상기 게이트 유전체층 상에 배치되고 상기 채널층들 각각을 감싸는 게이트 전극층을 포함하고,
상기 채널층들 각각은 코어 영역, 및 하나 이상의 쉘로 제조된 반도체 배선을 포함하며,
상기 코어 영역은 대략 정사각형인 단면을 가지며, 상기 하나 이상의 쉘 중의 제1 쉘은 대략 마름모꼴인 단면의 제1 쉘 영역을 상기 코어 영역 주위에 형성하고, 이웃해 있는 반도체 배선에 대응하는 인접한 제1 쉘 영역에 연결된 것인 반도체 디바이스.
실시예 20. 실시예 19에 있어서, 상기 반도체 배선은 상기 소스/드레인 영역 내로 연장되고, 상기 하나 이상의 쉘은 제1 쉘 및 제2 쉘을 포함하고, 상기 코어 영역은 제1 반도체 물질을 포함하고, 상기 제1 쉘은 제2 반도체 물질을 포함하고, 상기 제2 쉘은 제3 반도체 물질을 포함하며, 상기 코어 영역은 SixGey 물질을 포함하고, 상기 제2 반도체 물질 또는 상기 제3 반도체 물질 중 하나는 더 낮은 전도 대역 가장자리 에너지(EC)를 갖고 인장 응력을 받는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제1 방향으로 서로 교대로 적층된 제1 반도체층들과 제2 반도체층들의 다층 구조물을 형성하는 단계;
    상기 다층 구조물을 핀 구조물로 패터닝하는 단계;
    상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계 - 상기 희생 게이트 구조물은 상기 핀 구조물의 제1 부분을 덮고 상기 핀 구조물의 제2 부분을 노출된 상태로 남겨두며, 상기 핀 구조물의 제1 부분은 채널 영역을 포함하고, 상기 핀 구조물의 제2 부분은 소스/드레인 영역들을 포함함 -;
    에피택셜 소스/드레인 구조물들을 상기 소스/드레인 영역들 내의 상기 핀 구조물 상에 형성하는 단계;
    상기 채널 영역을 노출시키기 위해 상기 희생 게이트 구조물을 제거하는 단계;
    상기 채널 영역 내에서 이격된 코어층들을 형성하기 위해 상기 제2 반도체층들을 상기 채널 영역 내에서 제거하여, 상기 채널 영역 내에서 상기 제1 반도체층들을 노출시키는 단계;
    다층 반도체 배선들을 형성하기 위해 하나 이상의 반도체 쉘층을 상기 채널 영역 내의 상기 코어층들 주위에 적어도 부분적으로 형성하는 단계 - 상기 다층 반도체 배선들 각각은 상기 하나 이상의 반도체 쉘층으로 적어도 부분적으로 감싸인 코어층을 포함함 -; 및
    상기 채널 영역 내의 상기 다층 반도체 배선들 주위에 게이트 유전체층 및 게이트 전극층을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제1 반도체층들은 Si 또는 Si계 화합물을 포함하고, 상기 제2 반도체층들은 상기 제1 반도체층들과는 상이한 조성을 갖는 SiGe를 포함한 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 코어층은 Si1 - xGex 반도체를 포함하고, 상기 다층 반도체 배선들 각각은 상기 코어층을 덮는 Ge 에피택셜층으로 제조된 제1 쉘 및 상기 제1 쉘을 덮는 Si 에피택셜층으로 제조된 제2 쉘을 포함한 것인 반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 에피택셜 소스/드레인 구조물들은 SiP, SiCP, 및 SiC 중 적어도 하나를 포함한 것인 반도체 디바이스 제조 방법.
  5. 제1항에 있어서,
    상기 코어층은 Si1 - xGex 반도체를 포함하고, 상기 다층 반도체 배선들 각각은 상기 코어층을 덮는 Si 에피택셜층으로 제조된 제1 쉘 및 상기 제1 쉘을 덮는 Ge 에피택셜층으로 제조된 제2 쉘을 포함하며, 상기 에피택셜 소스/드레인 구조물들은 SiP, SiCP, 및 SiC 중 적어도 하나를 포함한 것인 반도체 디바이스 제조 방법.
  6. 제5항에 있어서, 상기 코어층은 원형 단면을 갖는 실린더를 포함하고, 상기 제1 쉘과 상기 제2 쉘은 원형 단면을 갖는 실린더형 쉘들을 포함하며, 상기 에피택셜 소스/드레인 구조물들은 SiGe 또는 Ge를 포함한 것인 반도체 디바이스 제조 방법.
  7. 제5항에 있어서,
    상기 코어층은 직사각형 단면을 갖는 실린더를 포함하고, 상기 제1 쉘과 상기 제2 쉘은 다이아몬드 형상 단면을 형성하는 실린더형 쉘들을 포함한 것인 반도체 디바이스 제조 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제1 방향으로 다층 구조물 - 상기 다층 구조물은 서로 교대로 적층된 제1 반도체층들과 제2 반도체층들을 포함함 - 을 형성하는 단계;
    상기 다층 구조물을 복수의 핀 구조물들로 패터닝하는 단계;
    상기 복수의 핀 구조물들 위에 희생 게이트 구조물을 형성하는 단계 - 상기 희생 게이트 구조물은 상기 복수의 핀 구조물들의 제2 부분들을 노출된 상태로 남겨두면서, 상기 복수의 핀 구조물들의 제1 부분을 덮고, 상기 복수의 핀 구조물들의 제2 부분들은 상기 복수의 핀 구조물들의 소스/드레인 영역들을 포함하며, 상기 복수의 핀 구조물들의 제1 부분은 상기 복수의 핀 구조물들의 채널 영역들임 -;
    상기 복수의 핀 구조물들의 채널 영역들을 노출시키기 위해 상기 희생 게이트 구조물을 제거하는 단계;
    상기 복수의 핀 구조물들의 채널 영역들 내에 이격된 코어층들을 형성하기 위해, 상기 복수의 핀 구조물들의 채널 영역들 내에서 상기 제2 반도체층들을 제거하여, 상기 복수의 핀 구조물들의 채널 영역들 내에서 제1 반도체층들을 노출시키는 단계;
    상기 채널 영역들 내의 상기 이격된 코어층들을 라운딩(rounding)하는 단계;
    다층 반도체 배선들을 형성하기 위해 하나 이상의 반도체 쉘층을 상기 채널 영역들 내의 상기 라운딩된 코어층들 주위에 적어도 부분적으로 형성하는 단계 - 상기 다층 반도체 배선들 각각은 상기 하나 이상의 반도체 쉘층으로 적어도 부분적으로 감싸인 코어층을 포함함 -; 및
    상기 복수의 핀 구조물들의 채널 영역들 내의 상기 다층 반도체 배선들 주위에 게이트 유전체층 및 게이트 전극층을 형성하는 단계
    를 포함하며,
    상기 하나 이상의 반도체 쉘층의 제1 쉘층은 이웃하는 다층 반도체 배선에 대응하는 인접한 제1 쉘층에 연결된 것인 반도체 디바이스 제조 방법.
  9. 반도체 디바이스에 있어서,
    기판 위에 배치된 채널층들;
    상기 기판 위에 배치된 소스/드레인 영역;
    각각의 상기 채널층들 상에 배치되고 상기 채널층들 각각을 감싸는 게이트 유전체층; 및
    상기 게이트 유전체층 상에 배치되고 상기 채널층들 각각을 감싸는 게이트 전극층
    을 포함하고,
    상기 채널층들 각각은 코어 영역, 및 하나 이상의 쉘로 제조된 반도체 배선을 포함하며,
    상기 코어 영역은 정사각형 단면을 가지며, 상기 하나 이상의 쉘 중의 제1 쉘은 마름모꼴 단면의 제1 쉘 영역을 상기 코어 영역 주위에 형성하고, 이웃해 있는 반도체 배선에 대응하는 인접한 제1 쉘 영역에 연결된 것인 반도체 디바이스.
  10. 제9항에 있어서,
    상기 반도체 배선은 상기 소스/드레인 영역 내로 연장되고, 상기 하나 이상의 쉘은 제1 쉘 및 제2 쉘을 포함하고, 상기 코어 영역은 제1 반도체 물질을 포함하고, 상기 제1 쉘은 제2 반도체 물질을 포함하고, 상기 제2 쉘은 제3 반도체 물질을 포함하며, 상기 코어 영역은 SixGey 물질을 포함하고, 상기 제2 반도체 물질 또는 상기 제3 반도체 물질 중 하나는 더 낮은 전도 대역 가장자리 에너지(EC)를 갖고 인장 응력을 받는 것인 반도체 디바이스.
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